JPH0325947B2 - - Google Patents
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- JPH0325947B2 JPH0325947B2 JP56171803A JP17180381A JPH0325947B2 JP H0325947 B2 JPH0325947 B2 JP H0325947B2 JP 56171803 A JP56171803 A JP 56171803A JP 17180381 A JP17180381 A JP 17180381A JP H0325947 B2 JPH0325947 B2 JP H0325947B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はスタチツク型ランダムアクセスメモリ
ーセルに関しとくにセル面積の小型化に有効であ
り大集積ビツト数メモリーの実現を容易ならしめ
る新規なメモリーセル構造に関するものである。
ーセルに関しとくにセル面積の小型化に有効であ
り大集積ビツト数メモリーの実現を容易ならしめ
る新規なメモリーセル構造に関するものである。
(2) 従来技術と問題点
従来スタチツク型ランダムアクセスメモリー
（以下Ｓ−RAMと略記する）で、とくにMOSト
ランジスタを用いたMOSメモリーではフリツプ
フロツプ回路を記憶単位にしており第１図に示す
ように６つのトランジスタ、即ちフリツプフロツ
プを構成する一対のトランジスタＱ１，Ｑ２、負
荷トランジスタＱ３，Ｑ４、同一ビツト線対BL，
BL上に複数のセルを接続する都合上その特定の
１つを選択する選択トランジスタＱ５，Ｑ６より
成立つていた。この場合同一面内に６つのトラン
ジスタを形成する必要があるためその面積の小型
化に限界があつた。このため、負荷トランジスタ
Ｑ３，Ｑ４を純抵抗におき換え、第２図に示す回
路構成にすることにより、従来比較的大面積を要
していた負荷トランジスタを極めて小型のポリシ
リコン等による抵抗R1，R2としてセル面積が小
型化された。
（以下Ｓ−RAMと略記する）で、とくにMOSト
ランジスタを用いたMOSメモリーではフリツプ
フロツプ回路を記憶単位にしており第１図に示す
ように６つのトランジスタ、即ちフリツプフロツ
プを構成する一対のトランジスタＱ１，Ｑ２、負
荷トランジスタＱ３，Ｑ４、同一ビツト線対BL，
BL上に複数のセルを接続する都合上その特定の
１つを選択する選択トランジスタＱ５，Ｑ６より
成立つていた。この場合同一面内に６つのトラン
ジスタを形成する必要があるためその面積の小型
化に限界があつた。このため、負荷トランジスタ
Ｑ３，Ｑ４を純抵抗におき換え、第２図に示す回
路構成にすることにより、従来比較的大面積を要
していた負荷トランジスタを極めて小型のポリシ
リコン等による抵抗R1，R2としてセル面積が小
型化された。
第２図の等価回路で示したメモリーセルの平面
レイアウトの例を第３図に示す。第３図では、理
解し易くするため電源線やビツト線用の金属配線
パターンを切欠いて要部を示してあり、同図中１
はフイールドと能動領域との境界、２はポリシリ
コン層、３は埋込みコンタクト部、４はコンタク
トホール、５はアルミニウム等の金属配線層を示
す。金属配線５は、実際には図中の矢印に示す方
向に延在し、コンタクトホール４でトランジスタ
Q7〜Q10のドレイン又はソース領域に接触する。
レイアウトの例を第３図に示す。第３図では、理
解し易くするため電源線やビツト線用の金属配線
パターンを切欠いて要部を示してあり、同図中１
はフイールドと能動領域との境界、２はポリシリ
コン層、３は埋込みコンタクト部、４はコンタク
トホール、５はアルミニウム等の金属配線層を示
す。金属配線５は、実際には図中の矢印に示す方
向に延在し、コンタクトホール４でトランジスタ
Q7〜Q10のドレイン又はソース領域に接触する。
ここでは一般にポリシリコンがゲート電極材料
及び電源配線に用いられ、その一部、図中で抵抗
記号R1，R2で示す部分は高抵抗、即ち不純物の
ドーピング量が極めて少いか酸素等のドーピング
された領域である。このセルを更に小型化するた
めには負荷抵抗とフリツプフロツプを構成するト
ランジスタを別の階層で形成し、例えば負荷抵抗
をトランジスタの上部に層間絶縁膜を介して重ね
るといつた多層化が行われた（T.Ohznone etal，
Isscc Dig.Tech.Papers P236（1980））。
及び電源配線に用いられ、その一部、図中で抵抗
記号R1，R2で示す部分は高抵抗、即ち不純物の
ドーピング量が極めて少いか酸素等のドーピング
された領域である。このセルを更に小型化するた
めには負荷抵抗とフリツプフロツプを構成するト
ランジスタを別の階層で形成し、例えば負荷抵抗
をトランジスタの上部に層間絶縁膜を介して重ね
るといつた多層化が行われた（T.Ohznone etal，
Isscc Dig.Tech.Papers P236（1980））。
この結果、第３図においてフイールド酸化膜上
に抵抗R1，R2が有していた占有面積は、当該部
分がトランジスタ部上部に位置するために無視す
ることが可能になる。
に抵抗R1，R2が有していた占有面積は、当該部
分がトランジスタ部上部に位置するために無視す
ることが可能になる。
しかしこのような考慮をしてもワード線が選択
トランジスタのゲートを形成している部分以外に
フイールド酸化膜上を走る部分は単に配線にのみ
用いられるだけの部分であり、無駄な面積を生じ
ている。
トランジスタのゲートを形成している部分以外に
フイールド酸化膜上を走る部分は単に配線にのみ
用いられるだけの部分であり、無駄な面積を生じ
ている。
(3) 発明の目的
本発明は以上の点に鑑み、Ｓ−RAMセルにお
いてワード線の配線の効率を良くしてセル面積を
減少せしめ、もつて集積密度の向上を図ることを
目的とするものである。また、負荷抵抗をトラン
ジスタ上に形成するといつた公知の多層化技術と
の併用が可能であり、これによつて更にセル面積
を小さくすることができる新規なＳ−RAMセル
構造を提供することも本発明の目的である。
いてワード線の配線の効率を良くしてセル面積を
減少せしめ、もつて集積密度の向上を図ることを
目的とするものである。また、負荷抵抗をトラン
ジスタ上に形成するといつた公知の多層化技術と
の併用が可能であり、これによつて更にセル面積
を小さくすることができる新規なＳ−RAMセル
構造を提供することも本発明の目的である。
(4) 発明の構成
本発明による半導体記憶装置の特徴とするとこ
ろは互いにゲートとドレインを交差接続した一対
の電界効果トランジスタと該トランジスタへ電流
を供給する負荷とより成るフリツプフロツプ回
路、及び該回路の選択用トランジスタを備えたラ
ンダムアクセスメモリセルにおいて、前記フリツ
プフロツプ回路を構成する前記トランジスタのゲ
ート電極と選択用トランジスタのゲート電極が層
間絶縁膜を介して一部で重なりをもつことにあ
る。
ろは互いにゲートとドレインを交差接続した一対
の電界効果トランジスタと該トランジスタへ電流
を供給する負荷とより成るフリツプフロツプ回
路、及び該回路の選択用トランジスタを備えたラ
ンダムアクセスメモリセルにおいて、前記フリツ
プフロツプ回路を構成する前記トランジスタのゲ
ート電極と選択用トランジスタのゲート電極が層
間絶縁膜を介して一部で重なりをもつことにあ
る。
即ち本発明においては、多層ゲート構造でワー
ド線の配線効率を向上し、セル面積を縮小してい
る。従来より多層ゲート構造はダイナミツク型ラ
ンダムアクセスメモリーにおいては実用化された
ものであるが、この場合第１層目ゲート部分はキ
ヤパシターを形成していたものであつて、積極的
にトランジスタ等能動デバイスを形成し更に２層
目ゲートで能動デバイスを形成した例はなかつ
た。この点本発明は例えば第１層目ゲートでフリ
ツプフロツプ回路を形成し次に第２層目で選択用
トランジスタを形成するというようにそれぞれ能
動デバイスを形成する。この際両層間には適当な
層間絶縁膜が入れられ、これを介して両ゲートを
一部重ねると配線の効率が良くなる。もちろん第
１層目で選択用トランジスタを形成しても良い。
また負荷抵抗は何れかの層の一部を高抵抗化して
も良いし、また抵抗専用の第３の層を第１層と第
２層の間もしくは第２層の上に形成しても良い。
この場合３層配線と最上層のメタル配線の４層配
線構造となる。
ド線の配線効率を向上し、セル面積を縮小してい
る。従来より多層ゲート構造はダイナミツク型ラ
ンダムアクセスメモリーにおいては実用化された
ものであるが、この場合第１層目ゲート部分はキ
ヤパシターを形成していたものであつて、積極的
にトランジスタ等能動デバイスを形成し更に２層
目ゲートで能動デバイスを形成した例はなかつ
た。この点本発明は例えば第１層目ゲートでフリ
ツプフロツプ回路を形成し次に第２層目で選択用
トランジスタを形成するというようにそれぞれ能
動デバイスを形成する。この際両層間には適当な
層間絶縁膜が入れられ、これを介して両ゲートを
一部重ねると配線の効率が良くなる。もちろん第
１層目で選択用トランジスタを形成しても良い。
また負荷抵抗は何れかの層の一部を高抵抗化して
も良いし、また抵抗専用の第３の層を第１層と第
２層の間もしくは第２層の上に形成しても良い。
この場合３層配線と最上層のメタル配線の４層配
線構造となる。
(5) 発明の実施例
第４図は本発明を特徴的に表わす実施例のＳ−
RAMセル要部平面図であり、第１層目と第２層
目のゲート電極及びアイソレーシヨン領域のみ示
しており、負荷抵抗及び電源配線、ビツト線等は
同図から容易に推定できる公知の方法によつて形
成すれば良く、図面が極めて繁雑になるので省略
してある。第４図において、１１はフイールド領
域１１′と能動領域との境界、１２は第１層目ポ
リシリコン層から成る交差接続トランジスタ対用
のゲート電極で、１３はそのドレイン領域への接
続部の埋込みコンタクト構造部分を示す。１４は
第２層目ポリシリコン又はモリブデン等の高融点
金属層から成る選択用トランジスタのゲート電極
であり、このようにゲート電極１４が上記交差接
続トランジスタ対のゲート電極１２と絶縁膜を介
して一部重なり合い交差している点が従来と大き
く異なる点である。第４図はフリツプフロツプ回
路用トランジスタ対Q7，Q8のゲート電極１２と
選択トランジスタQ9，Q10用のゲート電極１４と
はフイールド領域においてのみ重なり合い、交差
しているが、この重なりは一部素子領域や埋込コ
ンタクト１３上にかかつていてもよい。１５，１
６，１７はそれぞれ接地線Vss及びビツト接BL，
BL用のアルミニウム配線パターンを一部切欠い
て示しており、実際には図中の矢印方向に延在し
ていて、接地線VssはコンタクトホールC1及びC2
を介してフリツプフロツプ用トランジスタ対の各
ソース領域へ、ビツト線BL，はコンタクトホ
ールC3及びC4を介して選択用トランジスタQ9，
Q10のソース又はドレイン領域へ接続されてい
る。第４図においては電源線VDDパターンや負荷
抵抗素子は省略してあるが、これらを除いてフリ
ツプフロツプ回路及び選択用トランジスタ部のみ
に着目して第３図の従来例と比較してみると、本
実施例構造の方が著しく小型化されていることが
明らかである。そして本実施例では、第３図の従
来例と比較すると、交差接続トランジスタQ7，
Q8のソース領域が従来は共通の単一領域であつ
たのに対し、２分割して個々に設けられ、それぞ
れに対してコンタクトホールC1，C2が必要とな
つているので、一見面積の無駄が生ずるように見
えるが、これらは隣接セルで共通に利用されるも
のであり、高集積密度化を阻害するものではな
い。
RAMセル要部平面図であり、第１層目と第２層
目のゲート電極及びアイソレーシヨン領域のみ示
しており、負荷抵抗及び電源配線、ビツト線等は
同図から容易に推定できる公知の方法によつて形
成すれば良く、図面が極めて繁雑になるので省略
してある。第４図において、１１はフイールド領
域１１′と能動領域との境界、１２は第１層目ポ
リシリコン層から成る交差接続トランジスタ対用
のゲート電極で、１３はそのドレイン領域への接
続部の埋込みコンタクト構造部分を示す。１４は
第２層目ポリシリコン又はモリブデン等の高融点
金属層から成る選択用トランジスタのゲート電極
であり、このようにゲート電極１４が上記交差接
続トランジスタ対のゲート電極１２と絶縁膜を介
して一部重なり合い交差している点が従来と大き
く異なる点である。第４図はフリツプフロツプ回
路用トランジスタ対Q7，Q8のゲート電極１２と
選択トランジスタQ9，Q10用のゲート電極１４と
はフイールド領域においてのみ重なり合い、交差
しているが、この重なりは一部素子領域や埋込コ
ンタクト１３上にかかつていてもよい。１５，１
６，１７はそれぞれ接地線Vss及びビツト接BL，
BL用のアルミニウム配線パターンを一部切欠い
て示しており、実際には図中の矢印方向に延在し
ていて、接地線VssはコンタクトホールC1及びC2
を介してフリツプフロツプ用トランジスタ対の各
ソース領域へ、ビツト線BL，はコンタクトホ
ールC3及びC4を介して選択用トランジスタQ9，
Q10のソース又はドレイン領域へ接続されてい
る。第４図においては電源線VDDパターンや負荷
抵抗素子は省略してあるが、これらを除いてフリ
ツプフロツプ回路及び選択用トランジスタ部のみ
に着目して第３図の従来例と比較してみると、本
実施例構造の方が著しく小型化されていることが
明らかである。そして本実施例では、第３図の従
来例と比較すると、交差接続トランジスタQ7，
Q8のソース領域が従来は共通の単一領域であつ
たのに対し、２分割して個々に設けられ、それぞ
れに対してコンタクトホールC1，C2が必要とな
つているので、一見面積の無駄が生ずるように見
えるが、これらは隣接セルで共通に利用されるも
のであり、高集積密度化を阻害するものではな
い。
本構造を形成する方法を第４図をもつて説明す
る。まず公知の技術によつてシリコンウエリー面
上にアイソレーシヨン領域１１′と能動領域を形
成する。アイソレーシヨン部分１１′は例えば厚
さ7000ÅのSiO2膜が基板上に形成された領域で
ある。能動領域面には全面に例えば350Åのゲー
ト酸化膜が形成されている。次に例えばポリシリ
コンで第１層目のゲート電極１２を形成する。こ
れによつてフリツプフロツプを構成するトランジ
スタQ7，Q8のゲートが出来るが、このポリシリ
コン被着工程に先立ち、ゲート酸化膜の一部に開
口部を設けておくとゲート電極と他方のトランジ
スタの将来ドレイン電極となるべき部分のシリコ
ン基板が直接接触しいわゆる埋込コンタクト
（buried contact）構造１３によつてフリツプフ
ロツプ回路が形成される。当該ゲート電極には多
量にリンを含んだポリシリコンを用いるとシリコ
ン基板よりもはるかに酸化速度が速くなり、この
ため次に当該構造で全面熱酸化するか、もしくは
一旦第１層目のゲート形成のために形成した酸化
膜を除去したのち全面熱酸化によることによつ
て、第２層目ゲート用のゲート酸化膜を得る同時
に第１層目のゲート電極上に厚い層間絶縁膜が得
られる。第２回目のゲート酸化の膜厚は前回と同
一であつても良いし、選択トランジスタの閾値を
所望の値にすべく変えても良い。この工程におい
て前述の高不純物含有ポリシリコンにはゲート酸
化膜の約10倍の厚さの、例えば3000Åの酸化膜が
成長する。
る。まず公知の技術によつてシリコンウエリー面
上にアイソレーシヨン領域１１′と能動領域を形
成する。アイソレーシヨン部分１１′は例えば厚
さ7000ÅのSiO2膜が基板上に形成された領域で
ある。能動領域面には全面に例えば350Åのゲー
ト酸化膜が形成されている。次に例えばポリシリ
コンで第１層目のゲート電極１２を形成する。こ
れによつてフリツプフロツプを構成するトランジ
スタQ7，Q8のゲートが出来るが、このポリシリ
コン被着工程に先立ち、ゲート酸化膜の一部に開
口部を設けておくとゲート電極と他方のトランジ
スタの将来ドレイン電極となるべき部分のシリコ
ン基板が直接接触しいわゆる埋込コンタクト
（buried contact）構造１３によつてフリツプフ
ロツプ回路が形成される。当該ゲート電極には多
量にリンを含んだポリシリコンを用いるとシリコ
ン基板よりもはるかに酸化速度が速くなり、この
ため次に当該構造で全面熱酸化するか、もしくは
一旦第１層目のゲート形成のために形成した酸化
膜を除去したのち全面熱酸化によることによつ
て、第２層目ゲート用のゲート酸化膜を得る同時
に第１層目のゲート電極上に厚い層間絶縁膜が得
られる。第２回目のゲート酸化の膜厚は前回と同
一であつても良いし、選択トランジスタの閾値を
所望の値にすべく変えても良い。この工程におい
て前述の高不純物含有ポリシリコンにはゲート酸
化膜の約10倍の厚さの、例えば3000Åの酸化膜が
成長する。
次に第２層目のゲート電極１４となる層を被着
し、パターニングする。これにはポリシリコン又
は望ましくはモリブデンのような高融点金属やモ
リブデンシリサイドのような低抵抗の物質が良
い。というのはこの層によつて選択トランジスタ
Q9，Q10のゲート電極１４が形成されると同時に
これはワード線を構成するため、ワード線上の信
号遅延を少くするためである。またこのためにポ
リシリコンと金属の多層構造等を用いても良い。
この結果第２層目によつて選択トランジスタとワ
ード線が形成される。
し、パターニングする。これにはポリシリコン又
は望ましくはモリブデンのような高融点金属やモ
リブデンシリサイドのような低抵抗の物質が良
い。というのはこの層によつて選択トランジスタ
Q9，Q10のゲート電極１４が形成されると同時に
これはワード線を構成するため、ワード線上の信
号遅延を少くするためである。またこのためにポ
リシリコンと金属の多層構造等を用いても良い。
この結果第２層目によつて選択トランジスタとワ
ード線が形成される。
次に全面にヒ素をイオン注入し、トランジスタ
のソース、ドレイン領域を形成する。この場合第
１層ゲート電極１２、第２層ゲート電極１３とも
同時に注入マスクとして機能し、自己整合でソー
ス、ドレイン領域を形成することができる。第５
図は第４図におけるＡ−A′断面に対応する。
のソース、ドレイン領域を形成する。この場合第
１層ゲート電極１２、第２層ゲート電極１３とも
同時に注入マスクとして機能し、自己整合でソー
ス、ドレイン領域を形成することができる。第５
図は第４図におけるＡ−A′断面に対応する。
次に全面に層間絶縁膜として例えばSiO2を
4000Å被着し、次にフリツプフロツプを構成する
トランジスタのドレインに対応する部分に開孔部
を設ける。当該部分は負荷抵抗が接続されるコン
タクト部分である。負荷抵抗は例えばポリシリコ
ンを用いる。その一部は高濃度に選択的にドーピ
ングして電源給電線とするが、この構造は平面的
パターンが変更されていることを除けば従来と同
じである。次に再び層間絶縁膜を介してビツト線
と選択トランジスタとのコンタクトを形成する。
ビツト線用の電極配線層にはアルミニウム等の金
属を用いる。このときフリツプフロツプのトラン
ジスタ部分にも開孔を設け、アルミニウム配線層
で接地配線を形成する。
4000Å被着し、次にフリツプフロツプを構成する
トランジスタのドレインに対応する部分に開孔部
を設ける。当該部分は負荷抵抗が接続されるコン
タクト部分である。負荷抵抗は例えばポリシリコ
ンを用いる。その一部は高濃度に選択的にドーピ
ングして電源給電線とするが、この構造は平面的
パターンが変更されていることを除けば従来と同
じである。次に再び層間絶縁膜を介してビツト線
と選択トランジスタとのコンタクトを形成する。
ビツト線用の電極配線層にはアルミニウム等の金
属を用いる。このときフリツプフロツプのトラン
ジスタ部分にも開孔を設け、アルミニウム配線層
で接地配線を形成する。
第６図はこれらを総合した平面図であるが、図
面が複雑なため抵抗電源、接地配線、ビツト線等
は配線記号のみで描いてある。
面が複雑なため抵抗電源、接地配線、ビツト線等
は配線記号のみで描いてある。
(6) 発明の効果
本発明は例示構造によらず例えば負荷抵抗を第
１層目のゲート電極の次に形成し、第２層目ゲー
トゲート電極の下に配置する変形も可能であり、
その場合も上述と同一効果が得られる。要はフリ
ツプフロツプ用のトランジスタのゲート電極と選
択トランジスタのゲート電極を別工程で作るこ
と、これによつて両者間に層間絶縁膜を介して一
部重ね合せが可能となるのでフリツプフロツプ部
分と選択トランジスタが立体的に交差配置可能と
なり、メモリーセルのレイアウトが著しく効率化
されることである。
１層目のゲート電極の次に形成し、第２層目ゲー
トゲート電極の下に配置する変形も可能であり、
その場合も上述と同一効果が得られる。要はフリ
ツプフロツプ用のトランジスタのゲート電極と選
択トランジスタのゲート電極を別工程で作るこ
と、これによつて両者間に層間絶縁膜を介して一
部重ね合せが可能となるのでフリツプフロツプ部
分と選択トランジスタが立体的に交差配置可能と
なり、メモリーセルのレイアウトが著しく効率化
されることである。
第１図及び第２図は従来より公知のＳ−RAM
セルの等価回路図、第３図は従来のＳ−RAMセ
ル平面パターンの例、第４図は本発明実施例のメ
モリセルの平面パターン要部を示す図、第５図は
第４図のＡ−A′断面図、第６図は第４図の平面
パターンに対し電源線等の配置を模式的に描き加
えた図である。 １２……フリツプフロツプ用トランジスタのゲ
ート電極、１……選択トランジスタのゲート電極
（ワード線）。
セルの等価回路図、第３図は従来のＳ−RAMセ
ル平面パターンの例、第４図は本発明実施例のメ
モリセルの平面パターン要部を示す図、第５図は
第４図のＡ−A′断面図、第６図は第４図の平面
パターンに対し電源線等の配置を模式的に描き加
えた図である。 １２……フリツプフロツプ用トランジスタのゲ
ート電極、１……選択トランジスタのゲート電極
（ワード線）。
Claims (1)
- 【特許請求の範囲】 １ 互いにゲートとドレインを交差接続した第
１、第２の電界効果トランジスタと該トランジス
タへ電流を供給する負荷とより成るフリツプフロ
ツプ回路、および該回路の選択用トランジスタを
備えたランダムアクセスメモリセルにおいて、 該セルは、フイールド領域と該フイールド領域
をはさんで配置された第１、第２の能動領域を備
え、 該第１の電界効果トランジスタのゲート電極
は、該第１の能動領域および該フイールド領域上
に連続して配置されて該第２の能動領域に接続さ
れ、該第２の電界効果トランジスタのゲート電極
は、該第２の能動領域および該フイールド領域上
に連続して配置されて該第１の能動領域に接続さ
れ、該選択用トランジスタのゲート電極は、該第
１の能動領域を横切り、該フイールド領域上で絶
縁膜を介して該第１、第２の電界効果トランジス
タの各ゲート電極と交差し、該第２の能動領域を
横切るように配置されてなることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171803A JPS5873151A (ja) | 1981-10-27 | 1981-10-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171803A JPS5873151A (ja) | 1981-10-27 | 1981-10-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873151A JPS5873151A (ja) | 1983-05-02 |
| JPH0325947B2 true JPH0325947B2 (ja) | 1991-04-09 |
Family
ID=15930001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171803A Granted JPS5873151A (ja) | 1981-10-27 | 1981-10-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873151A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217356A (ja) * | 1983-05-25 | 1984-12-07 | Nec Corp | 半導体記憶装置 |
| JPS607172A (ja) * | 1983-06-24 | 1985-01-14 | Mitsubishi Electric Corp | 半導体メモリセル |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53125780A (en) * | 1977-04-08 | 1978-11-02 | Cho Lsi Gijutsu Kenkyu Kumiai | High ic mos circuit |
| JPS5487463A (en) * | 1977-12-20 | 1979-07-11 | Ibm | Flippflop |
-
1981
- 1981-10-27 JP JP56171803A patent/JPS5873151A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53125780A (en) * | 1977-04-08 | 1978-11-02 | Cho Lsi Gijutsu Kenkyu Kumiai | High ic mos circuit |
| JPS5487463A (en) * | 1977-12-20 | 1979-07-11 | Ibm | Flippflop |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5873151A (ja) | 1983-05-02 |
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