JPS5873151A

JPS5873151A - 半導体記憶装置

Info

Publication number: JPS5873151A
Application number: JP56171803A
Authority: JP
Inventors: Masao Taguchi; 眞男田口; Toru Shinoki; 篠木　徹
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1981-10-27
Filing date: 1981-10-27
Publication date: 1983-05-02
Also published as: JPH0325947B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（υ　発明の技術分野本発明はスタチック型ランダムアクセスメモリーセルに
関しとくにセル面積の小屋化に有効であり大集積ビット
数メモリーの実現を容易ならしめる新規なメモリーセル
構造に関するものである◇ （２）従来技Ｗと問題点従来スタチック型ランダムアクセスメモリー（以下８８
−１４Ａと略記する）で、とくにＭＯ８トランジスタを
用いたＭＯ８メモリーではフリップフロップ回路を記憶
単位にしており第１図に示すように６つのトランジスタ
、即ちフリツプフロツプを構成する一対のトランジスタ
Ｑｌ。

Ｑ２、負荷トランジスタＱ３．Ｑ４、同一ビット線対Ｂ
Ｌ、１Ｔ上に複数のセルを接続する都合上その特定の１
つを選択する選択トランジスタＱ５．Ｑ６より成立って
いた。この場合同一面内に６つのトランジスタを形成す
る必要があるためその面積の小型化に限界があワた。こ
のため、負荷トランジスタＱ３．Ｑ４を純抵抗におき換
え、第２図に示す回路構成にすることにより、従来比較
的大面積を要していた負荷トランジスタを極めて小型の
ポリシリコン等による抵抗Ｒ１，几２としてセル面積が
小型化された。

第２図の等価回路で示したメモリーセルの平面レイアウ
トの例を第３図に示す。第３図では、１解し易くするた
め電源線やビット線用の金属配線パターンを切欠いて要
部を示しであり、同図中１はフィールドと能動領域との
境界、２はポリシリコン層、３は埋込みコンタクト部、
４はコンタクトホール、５はアルミニウム等の金属配線
層を示す。金属配線５は、実際には図中の矢印に示す方
向に延在し、コンタクトホール４でトランジスタＱ、〜
Ｑ、。のドレイン又はソース領域に接触する。

ここでは一般にポリシリコンがゲート電極材料及び電源
配線に用いられ、その一部、図中で抵抗記号Ｒ，、Ｒ，
で示す部分は高抵抗、即ち不純物のドーピング量が極め
て少いか酸素等のドーピングされた領域である。このセ
ルを更に小型化するためには負荷抵抗と７リツプフロク
プを構成するトランジスタを別の階層で形成し、例えば
負荷抵抗をトランジスタの上部に層間絶縁膜を介して重
ねるといった多層化が行われた（Ｔ、０ｈｚｎｏｎｅ　
ｅｔａｌ、ｌ５ｓｃｃ　Ｄｉｇ、Ｔｅｃｈ。

Ｐａｐｅｒｓ　Ｐ２３６（１９８０））。

このＭｆｉ、［３図においてフィールド酸化膜上に抵抗
Ｒ３，鳥が有していた占有面積は、尚骸部分がトランジ
スタ部上部に位置するために無視することが可能になる
。

しかしこのような考慮をしてもワード線が選択トランジ
スタのゲートを形成している部分以外にフィールド酸化
膜上を走る部分は単に配線にのる用いられるだけの部分
であり、無駄な開極を生じている。

（３）発明の目的本発明は以上の点に１み、８−ＲＡＭセルにおいてワー
ド線の配線の効率を良くしてセル面軸を減少せしめ、も
って集＆密度の向上を図ることを目的とするものである
。また、負荷抵抗をトランジスタ上に形成するといった
公知の多層化技術との併用が可能であり、これによって
更にセル簡軸を小さくすることができる新規な５−ＲＡ
Ｍセル構造を提供することも本発明の目的である。

（４）発明の構成本発明による半導体記憶装置の％徴とするところは互い
にゲートとドレインを交差接続した一対の電界効果トラ
ンジスタと該トランジスタへ電流を供給する負荷とより
成るフリップフロップ回路、及び核回路の選択用トラン
ジスタを備工たランダムアクセスメモリセルにおいて、
前記フリップフロップ回路を構成する前記トランジスタ
のゲート電極と選択用トランジスタのゲート電極が層間
絶縁膜を介して一部で重なりをもつことにある。

即ち本発明においては、多層ゲート構造でワード線の配
線効率を向上し、セル面軸を細小している。従来より多
層ゲート構造はダイナミック型ランダムアクセスメモリ
ーにおいては実用化されたものであるが、この場合第１
層目ゲート部分はキャパシターを形成していたものであ
って、積極的１こトランジスタ等能動デノ（イスを形成
し更に２層目ゲートで能動デバイス４形成した例はなか
った。この点本発、明は例えば第１層目ゲートでフリッ
プフロッグ回路を形成し次にｍ２層目で選択用トランジ
スタを形成するというようにそれぞれ能動デバイスを形
成する◎この際両層間には適当な層間絶縁膜が入れられ
、これを介して両ゲートを一部重ねると配線の効率が良
くなる。もちろん第１層目で選択用トランジスタを形成
しても良い。また負荷抵抗は何れかの層の一部を高抵抗
化しても良いし、また抵抗専用の第３の層を第１層と第
２層の間もしくは第２層の上に形成しても良い。この場
合３層配線と最上層のメタル配線の４層配線構造となる
。

（５）発明の央厖例第４図は本発明を％似的に表わす央Ｎ町の８−ＲＡＭセ
ル！１１部平面図であり、第１層目と第２層目のゲート
電極及びアインレーシ嘗ン領域のろ示しており、負荷抵
抗及び電源配線、ビット線等は四重から容易に推定でき
る公知の方法によって形成すれは良く、図面が極めて繁
雑になるので省略しである。第４図において、１１はフ
ィールド領域１１′と能動領域との境界、１２は＃１１
層目ポリシリコン層から成る交差接続トランジスタ対用
のゲート電極で、１３はそのドレイン領域への接続部の
埋込ろコンタクト構造部分を示す。１４は第２層目ポリ
シリコン又はモリブデン等の高融点金属層から成る選択
用トランジスタのゲート電極であり、このようにゲート
電極１４が上記交差接続トランジスタ対のゲート電極１
２と絶縁膜を介して一部重なり合い交差している点が従
来と大きく異なる点である。第４図ではノリツブフロッ
プ回路用トランジスタ対Ｑｔ　、　Ｑ＝のゲート電極１
２と選択トランジスタＱ、　、　Ｑ、。用のゲート電極
１４とはフィールド領域においてのみ重なり合い、交慶
しているが、この重なりは一部木子領域や埋込コンタク
）１３上にかかっていてもよい。１５，１６゜１７はそ
れぞれ接地線Ｖｓｓ及びピッ）１ａＢＬ。

ＢＬ用のアルミニウム配線パターンを一部切欠いて示し
ており、実際には図中の矢印方向に延在していて、接地
線Ｖ８８はコンタクトホールｏ１及び０．を介してフリ
クグ７ａッグ用トラ／ジスタ対の各ソース領域へ、ビッ
ト線ＢＬ、ＢＬはコンタクトホールＣ３及び０．を介し
て選択用トランジスタＱｅ　＋　Ｑ＋ｏのソース又はド
レイン領域へ接続されている。第４図においては電源線
ＶＩＩＥ＋パターンや負荷抵抗素子は省略しであるが、
これらを除いてフリップフロップ回路部及び選択用トラ
ンジスタ部のみに着目して第３図の従来例き比較してみ
るき、本実施例構造の方が著しく小型化されていること
が明らかである。そして本実施例では、第３図の従来例
と比較すると、交差接続トランジスタＱ＝　、　Ｑｓの
ソース領域が従来は共通の単一領域であったのに対し、
２分割して個々に設けられ、それぞれに対してコンタク
トホール０．．０．が必要さなりているので、−見面積
の無駄が生ずるように見えるが、これらは隣接セルで共
通に利用されるものであり、高集＆＠度化を阻害するも
のではない。

本構造を形成する方法を第４図をもって説明する。談ず
公知の技術番こよってシリコンウエリー面上にフイソレ
ーシ嘗ン領域１１’、：能動領域を形成する。アイソレ
ーン１フ部分１１′は例えば厚さ７０００Ｘの８１０１
Ｍが基板上に形成された領域である。能動領域面には全
面に例えば３５０Ｘのゲート醜化膜が形成されている・
次に例えばポリシリコンで第１層目のゲート電極１２を
形成する。これに１よりて２リンブフロツプを構成する
トランジスタＱ、　、　Ｑ、のゲートが出来るが、この
ポリシリコン被着工程に先立ち、ゲート酸化膜の一部に
開口部を設けておくとゲート電極と他方のトランジスタ
の将来ドレイン電極となるべき部分のシリコン基板が直
接接触しいわゆる埋込コンタクト（ｂｕｒｉｅｄ　ｃｏ
ｎｔａｃｔ　）構造１３によ２てフリップフロ２プ回路
が形成される。当該ゲート電極には多量にリンを含んだ
ポリシリコンを用いるとシリコン基板よりもはるかに酸
化速度が速くなり、このため次に当該構造で全面熱酸化
するか、もしくは一旦第１層目のゲート形成のために形
成した酸化膜を除去したのち全面熱酸化することによっ
て、第２層目ゲート用のゲート酸化膜を得ると同時に第
１層目のゲート電極上に厚い層間絶縁属が得られる。第
２回目のゲート酸化の膜厚は前回と同一であっても良い
し、選択トランジスタの閾値を所望の値にすべく費えて
も良い。この工程において前述の高不純物含有ポリシリ
コンにはゲート酸化膜の約１０倍の厚さの、例えばａｏ
ｏ。

叉の酸化膜が成長する。

次に第２層目のゲート１１億１４となる層を被着し、バ
ターユングする。これにはポリシリコン又は望ましくは
モリブデンのような高融点金楓やモリブデンシリサイド
のような低抵抗の物質か良い。（！：いうのはこの層に
よって選択トランジスタＱ＊　、　Ｑ、。のゲート電極
上４が形成されると同時にこれはワード線を構成するた
め、ワード線上の信号遅蝿を少くするためである。Ｉた
このためにポリシリコンと金属の多〜構造等を用いても
良い。この結果第２層目によって選択トランジスタとワ
ード線が形成される。

次に全面にヒ素をイオン注入し、トランジスタのソース
、ドレイン領域を形成する。この場金弟１層ゲート電極
１２、第２層ゲート′ｆｌｉ、極１３とも同時に注入マ
スクとして機能し、自己整合でソース、ドレイン領域を
形成することができる。第５図は第４図におけるＡ−Ａ
’断面に対応する。

次に全面に層間絶縁膜として例えば８ｉ０．を４０００
Ｘ被着し、次に７リツプフロツプを構成するトランジス
タのドレインに対応する部分に開孔部を設ける。当該部
分は負荷抵抗が接続されるコンタクト部分である。負荷
抵抗は例えばポリシリコンを用いる。その一部は高一度
に選択的にドーピングして電源給ｔｌｌｊとするが、こ
の構造は平面的パターンが変更されていることを除けば
従来と同じである。次に再び層間絶縁膜を介してビット
線と選択トランジスタとのコンタクトを形成する。ビッ
ト線用の電極配線層にはアルミニウム等の金属を用いる
。このときフリップフロップのトランジスタ部分にも開
孔を設け、アルミニウム配線層で接地配線を形成する。

第６図はこれらを総合した平面図であるが、図面が複雑
なため抵抗電源、接地配線、ビット線等は配線記号のみ
で描いである。

（６）　　発明の効果本発明は例示構造によらず例えば負荷抵抗を第１層目の
ゲート電極の次に形成し、第２層目ゲートゲート電極の
下に配置する変形も可能であり、その場合も上述と同一
効果が得られる。

賛はフリフグフロップ用のトランジスタのゲート電極と
選択トランジスタのゲート電極を別工程で作ること、こ
れｌこよって両者間に層間絶縁族を介して一部重ね合せ
が可能となるのでフリップフロップ部分と選択トランジ
スタが立体的に交走配随可能となり、メモリーセルのレ
イアウトが着く効率化されることである。

【図面の簡単な説明】

第１図及び第２図は従来より公知の５−ＲＡＭセルの等
価回路図、第３図は従来の８−ＲＡＭセル−十ｍｊパタ
ーンの例、第４図は本発明実施例のメモリセルの平面パ
ターン要部を示す図、第５図は第４図のＡ−Ａ’鵬面図
、第６図は第４図の平面パターンに対し電源線等の配置
を模式的に描き加えた図である。１２・・・フリップフロップ用トランジスタのゲート電
極ｌ・・・選択トランジスタのゲート電極（ワード線）茸４目算５図葎Ｘ図

Claims

【特許請求の範囲】

互いにゲートとドレインを交差接続した一対の電界効果
トランジスタと該トランジスタへ電流を供給する負荷と
より成るクリップフロップ回路、及び該回路の辿択用ト
ランジスタを備えたランダムアクセスメモリセルにおい
て、前記クリップフロップ回路を構成する前記トランジ
スタのゲート電極と選択用トランジスタのゲート電極が
層間絶縁層を介して一部で重なりをもつことを％徴とす
る半導体記憶装置。