JPS59217356A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59217356A JPS59217356A JP58091772A JP9177283A JPS59217356A JP S59217356 A JPS59217356 A JP S59217356A JP 58091772 A JP58091772 A JP 58091772A JP 9177283 A JP9177283 A JP 9177283A JP S59217356 A JPS59217356 A JP S59217356A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cell
- word line
- wirings
- aluminum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体記憶装置に関し、特にＣＭＯ８（相補
型絶縁ゲート電界効果）トランジスタを用いた半導体記
憶装置に関する。
型絶縁ゲート電界効果）トランジスタを用いた半導体記
憶装置に関する。
記憶累子として０ＭＯ８素子を用いたＣＭＯＳスタティ
ック記憶装置は、待機時の消費電流が１Ｏ−９Ａの値以
下にすることができるため、盛んに開発が進められてい
る。しかしながら、この記憶装置は、アルミニウム配線
をセルあたり４本ないし５本必要とすることなどの理由
により、集積度の点で他のスタティック記憶装置に著し
く劣るという欠点をもっている。
ック記憶装置は、待機時の消費電流が１Ｏ−９Ａの値以
下にすることができるため、盛んに開発が進められてい
る。しかしながら、この記憶装置は、アルミニウム配線
をセルあたり４本ないし５本必要とすることなどの理由
により、集積度の点で他のスタティック記憶装置に著し
く劣るという欠点をもっている。
次に図面全参考にしながらこれについて説明する。第１
図はＣＭＯＳスタティック記憶セルの一例を示す回路図
である。
図はＣＭＯＳスタティック記憶セルの一例を示す回路図
である。
ＰチャネルトランジスタＱ□＋Ｑ２＋Ａチャネルトラン
ジスタＱ３〜Ｑ６ ＋ワード線Ｗおよびビット線り、Ｄ
とで構成されている。
ジスタＱ３〜Ｑ６ ＋ワード線Ｗおよびビット線り、Ｄ
とで構成されている。
通常、かかる記憶セルでは、電源Ｖ。。線をｐ型不純物
拡散層で形成し、ワード線Ｗを多結晶シリコン膜で形成
している。第２図で示す従来例では残りの２本のピッド
線Ｄ 、 Ｄ、２本のドレインメタルＤＭおよび接地線
ＧＮＤは、アルミニウム配線で形成されており、セルあ
たｖｌ ５本のアルミニウム配線が必要である。
拡散層で形成し、ワード線Ｗを多結晶シリコン膜で形成
している。第２図で示す従来例では残りの２本のピッド
線Ｄ 、 Ｄ、２本のドレインメタルＤＭおよび接地線
ＧＮＤは、アルミニウム配線で形成されており、セルあ
たｖｌ ５本のアルミニウム配線が必要である。
又、第３図に示す接地線ＧＮＤに多結晶シリコン膜を用
いたものでは、接地線ＧＮＤを２層多結晶シリコン技術
を用いて、アルミニウム配線から多結晶シリコン配線に
変えることにより、アルミニウム配線がセルあたり４本
の荷造を実現している。
いたものでは、接地線ＧＮＤを２層多結晶シリコン技術
を用いて、アルミニウム配線から多結晶シリコン配線に
変えることにより、アルミニウム配線がセルあたり４本
の荷造を実現している。
上述のように、ＣＭＯＳスタティック記憶装置は、アル
ミニウム配線全セルあたり４本ないし５本必要とするこ
となどの理由により集積度の点で他のスタティック記憶
装置に著しく劣るという欠点を持つている。
ミニウム配線全セルあたり４本ないし５本必要とするこ
となどの理由により集積度の点で他のスタティック記憶
装置に著しく劣るという欠点を持つている。
又、従来のＣＭＯＳスタティック記憶装置は。
多結晶シリコン膜で形成されるワード線を用いているた
めに、その比較的高い配線抵抗により記憶装置の高速動
作が阻害されるという欠点を持っている。
めに、その比較的高い配線抵抗により記憶装置の高速動
作が阻害されるという欠点を持っている。
本発明の目的は、かかる従来技術の欠点を除去すること
により、高集積度でかつ高速動作の優れた半導体記憶装
置を提供することにある。
により、高集積度でかつ高速動作の優れた半導体記憶装
置を提供することにある。
本杭１の発明の半導体記憶装置は、複数個の第１の導体
配線と、該複数個の第１の導体配線のうちの少くとも１
個の上に層間絶縁膜を介して設けられる第２の導体配線
パから形成されるビット線とを含むことから構成される
。
配線と、該複数個の第１の導体配線のうちの少くとも１
個の上に層間絶縁膜を介して設けられる第２の導体配線
パから形成されるビット線とを含むことから構成される
。
本杭２の発明の半導体記憶装置は、複数個の第１のアル
ミニウム配線と、該複数個の第１のアルミニウム配線の
うち少くとも１個の上に層間絶縁膜を介して設けられる
弔２のアルミニウム配線から形成されるビット線と、多
結晶シリコン膜で形成されかつ前記複数の第１アルミニ
ウム配線のうちの少くとも１個と結線されるワード線と
を含むことから構成される。
ミニウム配線と、該複数個の第１のアルミニウム配線の
うち少くとも１個の上に層間絶縁膜を介して設けられる
弔２のアルミニウム配線から形成されるビット線と、多
結晶シリコン膜で形成されかつ前記複数の第１アルミニ
ウム配線のうちの少くとも１個と結線されるワード線と
を含むことから構成される。
次に１図面を参照して本発明の実施例について説明する
。
。
第４図は本杭１の発明の一実施例のパターンを示す模式
的な平面図である。本実施例は第１図に示すＣＭＯＳス
タティック記憶セルに本杭１の発明を適用したもので、
従来例を示した第２図、第３図に対応している。
的な平面図である。本実施例は第１図に示すＣＭＯＳス
タティック記憶セルに本杭１の発明を適用したもので、
従来例を示した第２図、第３図に対応している。
第４図によると１本実施例は、３本の第１のアルミニウ
ム配線、すなわち２本のドレインメタルＤＭおよび１本
の接地線ＧＮＤと、第１のアルミニウム配線上に層間絶
縁膜を介して形成された第２のアルミニウム配線の２本
のビット線り、Ｄとに分割された配線を有している。し
たがって、セルあたり必要なアルミニウム配線は３ピツ
チとなり、第２図に示した従来例に比して、セルの犬き
さを３１５に縮小でき、第３図の従来例に比して３／４
に縮少できる。
ム配線、すなわち２本のドレインメタルＤＭおよび１本
の接地線ＧＮＤと、第１のアルミニウム配線上に層間絶
縁膜を介して形成された第２のアルミニウム配線の２本
のビット線り、Ｄとに分割された配線を有している。し
たがって、セルあたり必要なアルミニウム配線は３ピツ
チとなり、第２図に示した従来例に比して、セルの犬き
さを３１５に縮小でき、第３図の従来例に比して３／４
に縮少できる。
第５図は本杭１の発明の他の実施例と、本杭２の発明の
一実７ｉｆｉｄＦＩＪのパターンを併せ示す模式的な平
面図である。これらの実施例も茶温１及び第２の発明を
第１図に示したＣＭＯＳスタティック記憶セルに適用し
たもので、上部セルは本杭１の発明の、下部セルは本杭
２の発明の実施例である。
一実７ｉｆｉｄＦＩＪのパターンを併せ示す模式的な平
面図である。これらの実施例も茶温１及び第２の発明を
第１図に示したＣＭＯＳスタティック記憶セルに適用し
たもので、上部セルは本杭１の発明の、下部セルは本杭
２の発明の実施例である。
第５図中１１１は、ｐ型不純物拡散層による電源Ｖ。。
蝉であり、この線に重さなってＸ方向に伸びている接地
線１３１は第１のアルミニウム配線で形成されている。
線１３１は第１のアルミニウム配線で形成されている。
又、ＭＯＳトランジスタのゲート材料としてはワード線
１２１およびセルトランジスタゲート１２２ともに、多
結晶シリコン膜で形成されており、セルトランジスタの
ドレイン同士は、セルあたり２本の第１のアルミニウム
配線ドレインメタル１３２により結線されている。ビッ
ト線１４１は、第２のアルミニウム配線により形成され
ており、開口１フ１全通して第１のアルミニウム配線１
３３に＠線され、さらに、開口１６１を通してｎ型不純
物拡散層１１５に結線されている。
１２１およびセルトランジスタゲート１２２ともに、多
結晶シリコン膜で形成されており、セルトランジスタの
ドレイン同士は、セルあたり２本の第１のアルミニウム
配線ドレインメタル１３２により結線されている。ビッ
ト線１４１は、第２のアルミニウム配線により形成され
ており、開口１フ１全通して第１のアルミニウム配線１
３３に＠線され、さらに、開口１６１を通してｎ型不純
物拡散層１１５に結線されている。
これらの実施例においては、セルあたり必要な５本のア
ルミニウム配ａを３本の第１のアルミニウム配ｆｍと、
２本の第２のアルミニウム配線に分割することにより、
従来に比で３１５〜３／４のセル寸法の減少が実現がで
きる。
ルミニウム配ａを３本の第１のアルミニウム配ｆｍと、
２本の第２のアルミニウム配線に分割することにより、
従来に比で３１５〜３／４のセル寸法の減少が実現がで
きる。
又、Ｍ、Ｏ８）ランジスタとしては、シリコンデ１−’
？用いているため高い信頼性、製造歩留等を実現できる
。
？用いているため高い信頼性、製造歩留等を実現できる
。
史に、木簡２の発明の一実施例である下部セルでは、多
結晶シリコン膜ワード線１２１と平行して、ワード線抵
抗低減用の第１のアルミニウム配線１３４が走っており
、セル毎に開口１６１を通して結線されている。このた
め、下部セルで＋′ｊ１．％上部セルに比較して約６％
のセル寸法の増大で、もって、ワード線の抵抗の減少に
より著しい高速ｉ 動作を実現できる。
結晶シリコン膜ワード線１２１と平行して、ワード線抵
抗低減用の第１のアルミニウム配線１３４が走っており
、セル毎に開口１６１を通して結線されている。このた
め、下部セルで＋′ｊ１．％上部セルに比較して約６％
のセル寸法の増大で、もって、ワード線の抵抗の減少に
より著しい高速ｉ 動作を実現できる。
以上詳細に説明したとおり、本発明の半導体記憶装置は
、ビット線が第１の導体配線上に絶縁層を介して設けら
れる第２の導体配線で形成されるので、導体配線のピッ
チが従来の４ないし５から３に減ることにより、セル寸
法が３１５〜３／４に減少し、それだけ高集積度化が実
現できるという効果を有している。
、ビット線が第１の導体配線上に絶縁層を介して設けら
れる第２の導体配線で形成されるので、導体配線のピッ
チが従来の４ないし５から３に減ることにより、セル寸
法が３１５〜３／４に減少し、それだけ高集積度化が実
現できるという効果を有している。
更に、多結晶シリコン膜で形成されるワード線を複数個
所で、その抵抗低減用として設けた第１のアルミニウム
配線と結線しているので、ワード線の配線抵抗の減少に
より著しい高速動作が実現できるという効果を有してい
る。
所で、その抵抗低減用として設けた第１のアルミニウム
配線と結線しているので、ワード線の配線抵抗の減少に
より著しい高速動作が実現できるという効果を有してい
る。
第１図はＣＭＯＳスタティック記憶セルの−し１」を示
す回路図、第２図、第３図はそれぞれ第１図の記憶セル
の従来の一例のパターンを示す模式的な平面図、第４図
は第１図の記憶セルの木簡１の発明の一実施例のパター
ンを示す模式的な平面図。 第５図は第１図の記憶セルの木簡１の発明の他の実施例
と木簡２の発明の一実施例のパターンを併せ示す模式的
な平面図である。 Ｑ、、 Ｏ２・・・・・・ｐチャネルトランジスタ、
Ｏ３−Ｑ。 ・・・・・・ｎチャネルトランジスタ、 Ｄ、Ｄ・・・
・・・ビット線、Ｗ・・・・・・ワード１ｌｉｌ、ＤＭ
・・・・・・ドレインメタル、１１１・・・・・・電源
ＶＣｏ線、１１２・−・・・・セルトランジスタｐ＋ド
レイン、１１３・−・・・・セルトランジスタｎ＋ドレ
イン、１１４・・・・・・接地線、１１５・・・・・・
ｎ型不純物拡散層、１２１・・・・・−ワード線、１２
２・・・・・・セルトランジスタゲート、１３１・・−
・・・接地線、１３２・・・・・・ドレインメタル、１
３３・・・・・・ビット線結線用第１アルミニウム配置
ｌ、１３４・・・・・・ワード線抵抗低減用第１アルミ
ニウム配線、１６１゜１７１・・・・・・開口、１４１
・・・・・・ビット線。
す回路図、第２図、第３図はそれぞれ第１図の記憶セル
の従来の一例のパターンを示す模式的な平面図、第４図
は第１図の記憶セルの木簡１の発明の一実施例のパター
ンを示す模式的な平面図。 第５図は第１図の記憶セルの木簡１の発明の他の実施例
と木簡２の発明の一実施例のパターンを併せ示す模式的
な平面図である。 Ｑ、、 Ｏ２・・・・・・ｐチャネルトランジスタ、
Ｏ３−Ｑ。 ・・・・・・ｎチャネルトランジスタ、 Ｄ、Ｄ・・・
・・・ビット線、Ｗ・・・・・・ワード１ｌｉｌ、ＤＭ
・・・・・・ドレインメタル、１１１・・・・・・電源
ＶＣｏ線、１１２・−・・・・セルトランジスタｐ＋ド
レイン、１１３・−・・・・セルトランジスタｎ＋ドレ
イン、１１４・・・・・・接地線、１１５・・・・・・
ｎ型不純物拡散層、１２１・・・・・−ワード線、１２
２・・・・・・セルトランジスタゲート、１３１・・−
・・・接地線、１３２・・・・・・ドレインメタル、１
３３・・・・・・ビット線結線用第１アルミニウム配置
ｌ、１３４・・・・・・ワード線抵抗低減用第１アルミ
ニウム配線、１６１゜１７１・・・・・・開口、１４１
・・・・・・ビット線。
Claims (3)
- （１）複数個の第１の導体配線と、該複数個の第１の導
体配線のうちの少くとも１個の上に層間絶縁膜を介して
設けられる第２の導体配線から形成されるビット線とを
含むことを特徴とする半導体記憶装置り。 - （２）第１の導体配線及び第２の導体配線がともにアル
ミニウム膜で形成される特許請求の範囲第（１）項記載
の半導体記憶装置。 - （３）複数個の第１のアルミニウム配線と、該複数個の
第１のアルミニウム配線のうち少くとも１１１ｆｆｉの
上に層間絶縁膜？介して設けられる第２のアルミニウム
配線から形成されるビット線と。 多結晶シリコン膜で形成されかつ前記複数の第１アルミ
ニウム配線のうちの少くとも１個と結線されるワード線
とを含むこと全特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091772A JPS59217356A (ja) | 1983-05-25 | 1983-05-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091772A JPS59217356A (ja) | 1983-05-25 | 1983-05-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59217356A true JPS59217356A (ja) | 1984-12-07 |
| JPH0345551B2 JPH0345551B2 (ja) | 1991-07-11 |
Family
ID=14035864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091772A Granted JPS59217356A (ja) | 1983-05-25 | 1983-05-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59217356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4990999A (en) * | 1988-10-20 | 1991-02-05 | Ricoh Company, Ltd. | Semiconductor memory device using high-density and high-speed MOS elements |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104000U (ja) * | 1979-12-28 | 1981-08-14 | ||
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS5843568A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
| JPS5873151A (ja) * | 1981-10-27 | 1983-05-02 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-05-25 JP JP58091772A patent/JPS59217356A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104000U (ja) * | 1979-12-28 | 1981-08-14 | ||
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS5843568A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
| JPS5873151A (ja) * | 1981-10-27 | 1983-05-02 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4990999A (en) * | 1988-10-20 | 1991-02-05 | Ricoh Company, Ltd. | Semiconductor memory device using high-density and high-speed MOS elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0345551B2 (ja) | 1991-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4589007A (en) | Semiconductor integrated circuit device | |
| JPS647508B2 (ja) | ||
| US20220246769A1 (en) | Semiconductor chip | |
| US11735525B2 (en) | Power delivery network for CFET with buried power rails | |
| US4893170A (en) | Semiconductor device with multi-level wiring in a gate array | |
| US4524377A (en) | Integrated circuit | |
| JPH09283632A (ja) | 半導体集積回路装置 | |
| US4750026A (en) | C MOS IC and method of making the same | |
| JPS583379B2 (ja) | 半導体装置 | |
| JPS59217356A (ja) | 半導体記憶装置 | |
| EP0329100B1 (en) | Semiconductor device comprising a logic circuit and a memory | |
| JPH10173055A (ja) | セルベース半導体装置及びスタンダードセル | |
| JPS6074647A (ja) | 半導体集積回路装置 | |
| JPH04355952A (ja) | 半導体集積回路装置 | |
| JP2933671B2 (ja) | 半導体集積回路装置 | |
| JPWO2019159739A1 (ja) | 半導体集積回路装置 | |
| JPH0247851A (ja) | 出力バッファ回路を備えた半導体集積回路装置 | |
| JPS62249467A (ja) | 半導体集積回路装置 | |
| JPS62183140A (ja) | 半導体集積回路装置 | |
| EP0278065A2 (en) | Semiconductor integrated circuit latch-up preventing apparatus | |
| JP2679034B2 (ja) | 半導体集積装置 | |
| JPH03169073A (ja) | 半導体集積回路装置 | |
| JP3236745B2 (ja) | Ｌｓｉチップのレイアウト方法 | |
| JPH0245975A (ja) | 半導体集積回路装置 | |
| JPH03165559A (ja) | 半導体装置 |