JP2679034B2 - 半導体集積装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積装置に関し、特に、CMOS型のも
のに関する。 〔発明の概要〕 本発明は、複数の基本素子集団が配列され配線層によ
り該基本素子間が接続されてなるマスタースライス方式
によるCMOS型半導体集積装置において、該基本素子集合
の構成が単一導体層で形成されるＰチャンネル型MOSFET
とＮチャンネル型MOSFETの中間部に端子取り出し口を持
つ相補型MOSトランジスタが並設して形成され、前記並
設された単一導体層の中間にさらに前記共通電極と同一
層か、又は異なる導体層の配線導体である配線帯を具備
することにより、基本素子集合を使用して構成するマク
ロセルの領域内の配線領域を減少させる事なく、その為
大規模集積回路の設計において、配線が容易になり配線
設計の期間が短縮できる。 〔従来の技術〕 従来のマスタースライス方式の半導体集積回路装置に
使用される基本素子集合の構成は、特公昭59−25381,実
開昭58−44592などに示される様な第５図，第６図の様
な構成でありマスタースライス方式の大規模集積回路の
設計においては、該基本素子集合の第７図に示す様なマ
クロセル等を、第８図に示す様に計算機により自動配置
配線処理を行ない設計している。マスタースライス方式
の大規模集積回路の設計は計算機を利用して設計する
為、基本セルから構成するところのマクロセルに、入力
端子，出力端子，配線通過可能端子，配線通過禁止端子
を定義し、端子や配線をグリッド上に乗せる、グリッド
方式が採用されている。このグリッド方式による配線
は、配線チャンネルと呼ぶ縦，横にマトリックス状に走
る線分上でのみ可能とし、しかも１層目は例えば縦線を
主に使用し、２層目は横線を主に使用して１層と２層間
の配線はスルーホールにより行なう。ここで配線通過可
能端子というのは、入力端子，出力端子，配線通過禁止
端子以外のグリッド上の端子である。 従来例について、さらに詳細に説明する。 第５図，第６図は、従来から使用されている基本セル
である。第７図は基本セルから構成されるところの２入
力NANDマクロセルの一例である。第７図の（１）と
（２）は第１入力端子、（５）と（４）は第２入力端子
である。（５）と（６）は、出力端子である。ここで
（１）と（２）の端子、（３）と（４）の端子は、おの
おの同一番号入力端子である基本セルを組み合わせて各
種のゲート回路、フリップ・フロップ回路等のマクロセ
ルが構成され、さらにフリップ・フロップ回路とゲート
回路等が数種類組合わされて、レジスター回路、デコー
ダ回路等の大型のマクロセルが構成される。これらのマ
クロセルは、第８図に示す様に、ICの設計時に自動的に
配置配線される。第８図は、マクロセルか自動配線配線
された結果の一例の部分図である。第８図の（１），
（２）は、基本セルの配列領域であり、（５）は配置さ
れたマクロセルであるところのインバータ回路、（４）
は配置されたマクロセルであるところの５入力NAND回路
である。（５）は縦方向の配線用領域である。通常、縦
方向の配線は、第１配線層（１層目配線）により（６）
に一例を示す様に配線する。（７）は基本セル上を横切
る配線のチャネルの一例である。（８），（９）は、配
線通過可能端子の、例で、この端子を横切って基本セル
上を配線チャンネルが通過出来る。通常、横方向の配線
は、第２配線層（２層目配線）で（７）に、一例を示す
ように配線する。この様に縦方向配線並びに横方向配線
を実現するにあたり、配線層としては、２層配線を使用
する。ここで半導体基板に近い側すなわち下層の配線を
第１配線層、遠い側すなわち、上層側の配線層を第２配
線層とする。第１配線層と第２配線層との間は、第２絶
縁層により絶縁されているが、第８図の（10）に一例を
示すような、第１配線層と第２配線層の接続部は、第２
絶縁層に穴（スルーホール）を開いて導通している。第
８図の（11）は、基本セル上の横方向の配線通過禁止チ
ャンネルは、マクロセルを構成する際に、入力配線チャ
ンネルと出力配線チャンネル以外の配線通過可能チャン
ネルにおいて、第２配線層が使用された場合に、その使
用されたチャンネルは、通過禁止チャンネルとなる。第
９図は従来の基本セルを使用し、配線通過禁止チャンネ
ルの生ずる場合の例を示している。第10図は、第９図の
シンボルで表したものである。第９図（１）のＰチャン
ネルトランジスタと（２）のＮチャンネルMOSトランジ
スタの間に、（３）の１本以上の第１配線層が通るため
に、この第１配線層を横切って、配線する為には、
（４）のスルーホールを通して、（５）の第２配線層に
接続し、さらに、（ｄ）のスルーホールを通して第１配
線層に接続する。このように、マクロセル内での配線に
第２配線層を使用すると、この第２配線層を使用した横
方向配線チャンネルは第10図（１）のように配線通過禁
止チャンネルとなる。この様な配線通過禁止チャンネル
を持つマクロセルは、ICの設計において、計算機による
マクロセルの自動配置配線の容易性を減少させる。 〔発明が解決しようとする問題点〕 従来の基本素子集合によりマクロセルを構成する場
合、例えば第９図に示す様にＰチャンネル型MOSトラン
ジスタとＮチャンネル型MOSトランジスタの間に、縦方
向に１本以上の１層目配線が通過する場合、この配線を
横切る為には、２層目配線を使用する。この様に２層目
配線をもちいると、このマクロセル上の同一グリッド上
を通る線分は２層目配線が禁止となる為、マクロセル上
の第10図の（２），（３）の左右の端子は、配線通過禁
止端子となり、配線の容易性を減少させる。これは計算
機でマクロセルを自動配置した後の自動配線処理におい
て配線ルートの発見が出来ず未配線を生ずる原因とな
る。又配線ルートは発見出来たものの、長々と迂回する
為、配線長の長くなる問題がある。未配線は、人手によ
る処理を必要とし、手数がかかると同時に誤配線を生む
恐れがあり、又、配線長が長くなると、配線の寄生容量
が増加し、信号伝幡時間が遅れる問題がある。本発明は
かかる問題を解決するもので、その目的とするところ
は、配線通過禁止チャンネルおよび配線通過禁止端子が
生じにくい様なマクロセル構成に合うところの基本素子
集合を持つ半導体集積回路装置を提供するものである。 〔問題点を解決する為の手段〕 本発明の半導体集積装置は、ソースまたはドレイン領
域を共有する２つのＰチャンネルMOSトランジスタと、
ソースまたはドレイン領域を共有する２つのＮチャンネ
ルMOSトランジスタとを少なくとも有する基本素子が複
数配列される、マスタースライス方式の半導体集積装置
において、前記２つのＰチャンネルMOSトランジスタの
並びと、前記２つのＮチャンネルMOSトランジスタの並
びは共に第１の方向であり、かつ前記２つのＰチャンネ
ルMOSトランジスタと前記２つのＮチャンネルMOSトラン
ジスタとは前記第１の方向と直交する第２の方向に並ん
で配置され、前記２つのＰチャンネルMOSトランジスタ
が共有するソースまたはドレイン領域と、前記２つのＮ
チャンネルMOSトランジスタが共有する前記ソースまた
はドレイン領域と、前記２つのＰチャンネルMOSトラン
ジスタ及びＮチャンネルMOSトランジスタのゲート配線
とに囲まれた位置に配線導体を、前記基本素子が有する
ことを特徴とする。 また、前記配線導体は、前記ゲート配線と同一層にあ
ることを特徴とする。 また、前記配線導体は、前記ゲート配線と異なる層に
あることを特徴とする。 〔実施例〕 以下に本発明の実施例を図面にもとづいて説明する。
第１図は本発明による半導体集積装置を構成するに使用
される基本素子集合（以下基本セルと称する）の共通部
分のパターン正面図である。これを回路図で表わすと第
２図の様にあらわされ、該基本セルは２個のＰチャンネ
ル型MOSトランジスタ（第２図の（15），（16））と２
個のＮチャンネル型MOSトランジスタ（第２図の（1
7），（18））からなる。さらに同一チャンネル同士の
トランジスタは、そのソースまたはドレインの一方を共
有している。加えて、異なる同士の２組のトランジスタ
対は、ゲートを共有している。第１図に示す本発明の基
本セルのパターンは、不純物導入領域パターン、ゲート
電極パターン、配線帯パターンより構成している。第１
図中、（１）は例えば多結晶ポリシリコンからなる第１
のゲート電極層、（1A）は、該第１のゲートの端子取り
出し部、（２）は同じくポリシリコンからなる第２のゲ
ート電極層、（2A）は該第２のゲートの端子取り出し部
である。（３），（４），（５）は、N⁺型領域で、Ｎチ
ャンネル型トランジスタのソースおよびドレイン領域と
なる。また、（６），（７），（８）は、P⁺型領域でＰ
チャンネル型トランジスタのソース及びドレイン領域と
なる。更に９は、Ｎチャンネルトランジスタが形成され
る島状Ｐ型領域（Ｐ−well）であり、Ｎ型のシリコン半
導体基板（10）に予め形成されている。（11）は、例え
ばポリシリコンからなる配線帯である。ここで、これら
のソース領域、ドレイン領域は、通常の不純物導入法に
よって形成することが出来る。この様に本発明に係る基
本セルは、ゲート電極の端子取り出し部（1A），（2A）
を中央にして、左右にP⁺型およびN⁺型領域をそれぞれ３
個併設し、かつ該不純物導入領域間をそれぞれ覆って上
下に２個のゲート電極を配置し加えて、中央に設けた各
ゲート電極の端子取り出し部の間に、配線帯（11）を具
備している。かつ、不純物導入領域（６），（８），
（３），（５）と、上下のゲート電極間の不純物導入領
域（４），（７）からは、端子を取り出せるだけの間隔
を設けている。上述の如き基本セルは、第３図の様に、
半導体チップ上において、列状にいわゆるアレイとして
配列される。第４図は、第３図の基本セルの配列をシン
ボルで表わしたものである。ここで縦方向に基本セルを
第４図の（19）の様に配列したとすると、横方向には１
個の基本セル当たり１〜４本の横方向の配線領域を確保
せしめる。該基本セルを、縦方向に数十から数百個配列
して１つの配列領域を形成し、該配列領域が、半導体チ
ップ上に横方向に、数列から数十列必要に応じて配設さ
れる。各配列領域（第４図の（19））の間に設けた縦方
向の配線空領域（20）には、数本から数十本程度の配線
が設けられる。第11図は、本発明における基本セルを使
用してマクロセルを構成した場合の部分図の１例であ
る。第９図との比較の為、同一の配線状態を表わしてい
るが、第11図の（１）の配線帯により、配線通過禁止チ
ャンネルは生じない。第12図は、第11図をシンボルであ
らわしたものである。第11図の基本セルで構成されると
ころのマクロセルの部分図の中で、（１）は本発明であ
るところの基本セルの一部分として、多結晶ポリシリコ
ン又は、不純物拡散層からなる配線帯を持つものであ
る。この基本セルの不純物拡散後、表層部を第１絶縁層
で覆い、第１絶縁層の上を第１配線層が配線される。第
11図の（１）の配線帯の上に、（２）の縦方向の第１配
線層が通過するが、絶縁されている。（３）の第１配線
層は、第１絶縁層に（４）の穴（コンタクトホール）を
用いて、配線帯と導通する。同様に、第１絶縁層に
（５）の穴（コンタクトホール）を用いて、（６）の第
１配線層に接続する。第１配線層を配線した後に、基本
セルの上部を第２絶縁層で覆う。さらに第２絶縁層の上
を第２配線層が配線される。 ゆえに、第１配線層と第２配線層は、第２絶縁層で絶
縁される。この為（１）の配線帯の上部の配線チャンネ
ルはつぶれる事なく配線通過可能チャンネルとなり、配
線の容易性を減少させることは無い。 〔発明の効果〕 以上の様に、本発明では、配線導体を具備することに
より、配線通過チャンネルを減少させることの無い効率
の良いマクロセルが構成できる。以上詳細に説明した様
に、本発明によるところの基本セルを使用することによ
り、半導体集積装置は、従来に比較して、非常に配線が
容易となる為、配線設計の期間が短縮できる。

【図面の簡単な説明】 第１図は本発明による基本セルのパターン正面図。 （１）……ゲート電極層 （1A）……ゲート電極端子取り出し口 （２）……ゲート電極層 （2A）……ゲート電極端子取り出し口 （３）……N⁺型不純物導入領域 （４）……N⁺型不純物導入領域 （５）……N⁺型不純物導入領域 （６）……P⁺型不純物導入領域 （７）……P⁺型不純物導入領域 （８）……P⁺型不純物導入領域 （９）……P^-型不純物導入領域 （10）……Ｎ型シリコン半導体基板 （11）……配線帯 （12）……P⁺型不純物導入領域 （13）……N⁺型不純物導入領域 第２図は、基本セルの回路図。 （15）……ＰチャンネルMOSトランジスタ （16）……ＰチャンネルMOSトランジスタ （17）……ＮチャンネルMOSトランジスタ （18）……ＮチャンネルMOSトランジスタ 第３図は、本発明による基本セルを半導体チップ上に配
列した場合のパターン図の部分 （19）……基本セル配列領域 （20）……配線用空領域 第４図は、本発明による基本セルを半導体チップ上に配
列した場合のブロック図の部分 （19）……基本セル配列領域 （20）……配線用空領域 第５図，第６図は、従来使用の基本セル。 第７図は、基本セルから構成するマクロセルの１例であ
るところの２入力NANDマクロセルのシンボル図。 （１）……第１の入力端子 （２）……第１の入力端子 （３）……第２の入力端子 （４）……第２の入力端子 （５）……出力端子 （６）……出力端子 第８図は、半導体チップ上にマクロセルを自動配置配線
した１例の部分図。 （１）……基本セル配列領域（マクロセルが配列され
る。） （２）……基本セル配列領域（マクロセルが配列され
る。） （３）……マクロセル（インバータ回路） （４）……マクロセル（３入力NAND回路） （５）……配線領域 （６）……第１配線層 （７）……マクロセル上の配線チャンネルである第２配
線層 （８）……配線通過可能端子 （９）……配線通過可能端子 （10）……スルーホール （11）……配線通過禁止チャンネル 第９図は、従来の基本セルを使用しマクロセルを構成し
た場合の配線通過可能チャンネルの減少する不具合の１
例を示した部分図である。 （１）……Ｐチャンネルトランジスタのゲート電極 （２）……Ｎチャンネルトランジスタのゲート電極 （３）……第１配線層 （４）……スルーホール （５）……第２配線層 （６）……スルーホール 第10図は、従来のマクロセルのシンボル図の部分図。 （１）……配線通過禁止チャンネル （２）……配線通過禁止端子 （３）……配線通過禁止端子 第11図は、本発明によるところの基本セルを用いたマク
ロセル構成のパターン図の部分の１例である。 （１）……配線帯 （２）……第１配線層 （３）……第１配線層 （４）……コンタクトホール （５）……コンタクトホール （６）……第１配線層 第12図は、本発明によるところの基本セルを用いたマク
ロセルのシンボル図。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−100947（ＪＰ，Ａ) 特開 昭61−202452（ＪＰ，Ａ) 特開 昭60−92653（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．ソースまたはドレイン領域を共有する２つのＰチャ
   ンネルMOSトランジスタと、ソースまたはドレイン領域
   を共有する２つのＮチャンネルMOSトランジスタとを少
   なくとも有する基本素子が複数配列される、マスタース
   ライス方式の半導体集積装置において、 前記２つのＰチャンネルMOSトランジスタの並びと、前
   記２つのＮチャンネルMOSトランジスタの並びは共に第
   １の方向であり、かつ前記２つのＰチャンネルMOSトラ
   ンジスタと前記２つのＮチャンネルMOSトランジスタと
   は前記第１の方向と直交する第２の方向に並んで配置さ
   れ、 前記２つのＰチャンネルMOSトランジスタが共有するソ
   ースまたはドレイン領域と、前記２つのＮチャンネルMO
   Sトランジスタが共有する前記ソースまたはドレイン領
   域と、前記２つのＰチャンネルMOSトランジスタ及びＮ
   チャンネルMOSトランジスタのゲート配線とに囲まれた
   位置に配線導体を、前記基本素子が有する ことを特徴とする半導体集積装置。 ２．前記配線導体は、前記ゲート配線と同一層にあるこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   装置。 ３．前記配線導体は、前記ゲート配線と異なる層にある
   ことを特徴とする特許請求の範囲第１項記載の半導体集
   積装置。