JPH0317379B2 - - Google Patents
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- JPH0317379B2 JPH0317379B2 JP60060308A JP6030885A JPH0317379B2 JP H0317379 B2 JPH0317379 B2 JP H0317379B2 JP 60060308 A JP60060308 A JP 60060308A JP 6030885 A JP6030885 A JP 6030885A JP H0317379 B2 JPH0317379 B2 JP H0317379B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にマス
タースライス方式によるMIS型大規模集積回路に
関する。
タースライス方式によるMIS型大規模集積回路に
関する。
大規模集積回路が大型化するにつれて多品種少
量生産の傾向が著るしい今日、製造コストを低減
し、製造期間を短縮するために、マスタースライ
ス（master slice）方式による大規模集積回路の
製造が注目されている。
量生産の傾向が著るしい今日、製造コストを低減
し、製造期間を短縮するために、マスタースライ
ス（master slice）方式による大規模集積回路の
製造が注目されている。
マスタースライス方式とは、一つの半導体個片
（チツプ）中に“基本素子集合”（通常は複数のト
ランジスタや抵抗からは基本回路）を、予め大量
に作成しておき、開発品種に応じて配線マスクを
作成してされるトランジスタや抵抗間を結合して
所望の電気回路動作を有する大規模集積回路を完
成されるものである。
（チツプ）中に“基本素子集合”（通常は複数のト
ランジスタや抵抗からは基本回路）を、予め大量
に作成しておき、開発品種に応じて配線マスクを
作成してされるトランジスタや抵抗間を結合して
所望の電気回路動作を有する大規模集積回路を完
成されるものである。
マスタースライス方式によれば、トランジスタ
及び抵抗等からなる基本素子集合は、予め大量に
形成されているので、品種開発の要望が生じた時
点で配線用のマスクのみを作ればよく、開発期間
が短縮される。また、その基本素子集合は種々の
大規模集積回路に共通して使用可能であるから、
開発コストも低減される。
及び抵抗等からなる基本素子集合は、予め大量に
形成されているので、品種開発の要望が生じた時
点で配線用のマスクのみを作ればよく、開発期間
が短縮される。また、その基本素子集合は種々の
大規模集積回路に共通して使用可能であるから、
開発コストも低減される。
このようなマスタースライス方式の大規模集積
回路は、トランジスタ及び抵抗等からなる基本素
子集合を半導体チツプの所望領域に整然とした行
列形式に配置するのが一般であり、このように標
準化することにより電子計算機による自動配置、
配線処理が有効に採用され得る。
回路は、トランジスタ及び抵抗等からなる基本素
子集合を半導体チツプの所望領域に整然とした行
列形式に配置するのが一般であり、このように標
準化することにより電子計算機による自動配置、
配線処理が有効に採用され得る。
マスタースライス方式の大規模集積回路は、ま
たトランジスタ等の素子を含む基本素子集合と配
線部分とに分けられるが、配置されているすべて
のトランジスタを使用するのは非常に稀である。
そこで、未使用の基本素子集合が存在している場
合、その領域上が配線領域として使用することが
できれば配線はより容易となり、配線設計の期間
が短縮されることになる。
たトランジスタ等の素子を含む基本素子集合と配
線部分とに分けられるが、配置されているすべて
のトランジスタを使用するのは非常に稀である。
そこで、未使用の基本素子集合が存在している場
合、その領域上が配線領域として使用することが
できれば配線はより容易となり、配線設計の期間
が短縮されることになる。
本発明は上述の如き種々の事情に鑑みなされた
もので、その目的は相補型MISトランジスタを使
つて簡単な構造でしかも小面積の共通部分を備
え、しかも基本素子集合として作成されているト
ランジスタ上において、未使用のトランジスタ上
は配線領域として使用することを可能ならしめる
様なマスタースライス方式の半導体集積回路装置
を提供することにある。
もので、その目的は相補型MISトランジスタを使
つて簡単な構造でしかも小面積の共通部分を備
え、しかも基本素子集合として作成されているト
ランジスタ上において、未使用のトランジスタ上
は配線領域として使用することを可能ならしめる
様なマスタースライス方式の半導体集積回路装置
を提供することにある。
その目的のために、本発明の半導体集積回路装
置は、一導電型母体半導体基板に複数の基本素子
集合が所定の間隔をおいて列状に配置されてお
り、 該基本素子集合は前記列と略直交する方向に沿
つて並置された反対導電型チヤンネルMISトラン
ジスタと反対導電型の島状不純物導入領域内に形
成された一導電型チヤネルMISトランジスタとを
有し、 隣合う前記基本素子集合間の領域に於いて、隣
合う反対導電型チヤンネルMISトランジスタの間
には一導電型の抵抗性接触用不純物導入領域が形
成され、隣合う一導電型チヤンネルMISトランジ
スタの間には反対導電型の抵抗性接触用不純物導
入領域が形成されており、 前記反対導電型チヤンネルMISトランジスタ上
を通過して前記基本素子集合の列を縦断する第１
電源線が複数の前記一導電型の抵抗性接触用不純
物導入領域に接続され、 前記一導電型チヤンネルMISトランジスタ上を
通過して前記基本素子集合の列を縦断する第２電
源線が複数の前記反対導電型の抵抗性接触用不純
物導入領域に接続され、 前記一導電型及び反対導電型の抵抗性接触用不
純物導入領域を介して、前記母体半導体基板及び
前記島状不純物導入領域に所定の電位が与えられ
る様に構成されていることを特徴とするマスタ・
スライス方式の半導体集積回路装置を特徴とする
ものである。以下実施例について詳細に説明す
る。
置は、一導電型母体半導体基板に複数の基本素子
集合が所定の間隔をおいて列状に配置されてお
り、 該基本素子集合は前記列と略直交する方向に沿
つて並置された反対導電型チヤンネルMISトラン
ジスタと反対導電型の島状不純物導入領域内に形
成された一導電型チヤネルMISトランジスタとを
有し、 隣合う前記基本素子集合間の領域に於いて、隣
合う反対導電型チヤンネルMISトランジスタの間
には一導電型の抵抗性接触用不純物導入領域が形
成され、隣合う一導電型チヤンネルMISトランジ
スタの間には反対導電型の抵抗性接触用不純物導
入領域が形成されており、 前記反対導電型チヤンネルMISトランジスタ上
を通過して前記基本素子集合の列を縦断する第１
電源線が複数の前記一導電型の抵抗性接触用不純
物導入領域に接続され、 前記一導電型チヤンネルMISトランジスタ上を
通過して前記基本素子集合の列を縦断する第２電
源線が複数の前記反対導電型の抵抗性接触用不純
物導入領域に接続され、 前記一導電型及び反対導電型の抵抗性接触用不
純物導入領域を介して、前記母体半導体基板及び
前記島状不純物導入領域に所定の電位が与えられ
る様に構成されていることを特徴とするマスタ・
スライス方式の半導体集積回路装置を特徴とする
ものである。以下実施例について詳細に説明す
る。
第１図は本発明に係る大規模集積回路を構成す
るに使用される基本素子集合（以下基本セルと称
する）を示す。該基本セルは２個のＰチヤンネル
型のMISトランジスタTR１、TR２と、２個の
Ｎチヤンネル型のMISトランジスタTR３、TR
４からなる。そして、同一チヤンネル同士のトラ
ンジスタは、そのソースまたはドレインの一方を
共有している。加えて、異なる同士の２組のトラ
ンジスタ対はゲートを共有している。
るに使用される基本素子集合（以下基本セルと称
する）を示す。該基本セルは２個のＰチヤンネル
型のMISトランジスタTR１、TR２と、２個の
Ｎチヤンネル型のMISトランジスタTR３、TR
４からなる。そして、同一チヤンネル同士のトラ
ンジスタは、そのソースまたはドレインの一方を
共有している。加えて、異なる同士の２組のトラ
ンジスタ対はゲートを共有している。
第２図は第１図に示した基本セルの回路構成を
実現する不純物導入領域パターンとゲート電極パ
ターンの正面図を示す。図中、１は例えば多結晶
（ポリ）シリコン（Si）からなる第１のゲート電
極配線層、１Ａ，１Ｂ，１Ｃは該第１のゲートの
端子取出し部、２は同じくポリシリコンからなる
第２のゲート電極配線層、２Ａ，２Ｂ，２Ｃは該
第２のゲートの端子取出し部である。また３，
４，５はN+型領域で、Ｎチヤンネル型トランジ
スタのソースおよびドレイン領域となる。また
６，７，８はP+型領域で、Ｐチヤンネル型トラ
ンジスタのソースおよびドレイン領域となる。更
に９は前記Ｎチヤンネル型トランジスタが形成さ
れる島状Ｐ型領域（Ｐ−wall）であり、Ｎ型の
シリコン半導体基板１０に予め形成されている。
ここで、これらのソース領域、ドレイン領域は通
常の不純物導入法、例えばイオン注入法、不純物
含有ガラスからの固相一個相拡散法等によつて形
成することができる。ポリシリコンからなるゲー
ト電極へは、これらのソース領域、ドレイン領域
形成時に同時に不純物が導入されて導電性が付与
される。
実現する不純物導入領域パターンとゲート電極パ
ターンの正面図を示す。図中、１は例えば多結晶
（ポリ）シリコン（Si）からなる第１のゲート電
極配線層、１Ａ，１Ｂ，１Ｃは該第１のゲートの
端子取出し部、２は同じくポリシリコンからなる
第２のゲート電極配線層、２Ａ，２Ｂ，２Ｃは該
第２のゲートの端子取出し部である。また３，
４，５はN+型領域で、Ｎチヤンネル型トランジ
スタのソースおよびドレイン領域となる。また
６，７，８はP+型領域で、Ｐチヤンネル型トラ
ンジスタのソースおよびドレイン領域となる。更
に９は前記Ｎチヤンネル型トランジスタが形成さ
れる島状Ｐ型領域（Ｐ−wall）であり、Ｎ型の
シリコン半導体基板１０に予め形成されている。
ここで、これらのソース領域、ドレイン領域は通
常の不純物導入法、例えばイオン注入法、不純物
含有ガラスからの固相一個相拡散法等によつて形
成することができる。ポリシリコンからなるゲー
ト電極へは、これらのソース領域、ドレイン領域
形成時に同時に不純物が導入されて導電性が付与
される。
このように本発明に係る基本セルは、ゲート電
極の端子取出し部１Ｂ，２Ｂを中央にして左右対
称にP+型およびN+型領域をそれぞれ３個配設
し、且つ該不純物導入領域間をそれぞれ覆つて上
下対称の２個のゲート電極を配置している。加え
て、各ゲート電極の端子取出し部を両端と中央に
設け、且つ上下のゲート電極間には不純物導入領
域４及び７から端子を取り出せるだけの間隔を設
けている。なお、第３図は第２図Ａ−A′線に沿
つて切断した断面図、第４図は第２図Ｂ−B′線
に沿つて切断した断面図であり、同図中、１１は
例えば二酸化シリコン（SiO2）からなるゲート
絶縁膜でありまた１２は同様に二酸化シリコンか
らなるフイールド絶縁膜である。
極の端子取出し部１Ｂ，２Ｂを中央にして左右対
称にP+型およびN+型領域をそれぞれ３個配設
し、且つ該不純物導入領域間をそれぞれ覆つて上
下対称の２個のゲート電極を配置している。加え
て、各ゲート電極の端子取出し部を両端と中央に
設け、且つ上下のゲート電極間には不純物導入領
域４及び７から端子を取り出せるだけの間隔を設
けている。なお、第３図は第２図Ａ−A′線に沿
つて切断した断面図、第４図は第２図Ｂ−B′線
に沿つて切断した断面図であり、同図中、１１は
例えば二酸化シリコン（SiO2）からなるゲート
絶縁膜でありまた１２は同様に二酸化シリコンか
らなるフイールド絶縁膜である。
上述の如き基本セルは、一個の半導体チツプ上
において列状にいわゆるアレイとして配列され
る。ここで、縦方向に基本セルを配列したとする
と、基本セル１個ごとに横方向配線領域を確保せ
しめる。第５図は半導体チツプ状における基本セ
ルの配列を示すもので、該基本セルの配列領域２
０にはそれぞれ縦方向に数十乃至数百の基本セル
２１が配設され、各配列領域２０間に設けた縦方
向の配線用空領域２２には10〜30本程度の配線が
設けられる。そして、該配列領域２０は半導体チ
ツプ上に横方向に数十列必要に応じて配設され得
る。第６図は基本セル２１の配列状態を拡大して
示した平面図であり、基本セル２１と２１の間に
は横方向の配線用空領域２３が形成されており、
この部分は１〜４本程度の配線が設けられるだけ
の間隔が設けられる。
において列状にいわゆるアレイとして配列され
る。ここで、縦方向に基本セルを配列したとする
と、基本セル１個ごとに横方向配線領域を確保せ
しめる。第５図は半導体チツプ状における基本セ
ルの配列を示すもので、該基本セルの配列領域２
０にはそれぞれ縦方向に数十乃至数百の基本セル
２１が配設され、各配列領域２０間に設けた縦方
向の配線用空領域２２には10〜30本程度の配線が
設けられる。そして、該配列領域２０は半導体チ
ツプ上に横方向に数十列必要に応じて配設され得
る。第６図は基本セル２１の配列状態を拡大して
示した平面図であり、基本セル２１と２１の間に
は横方向の配線用空領域２３が形成されており、
この部分は１〜４本程度の配線が設けられるだけ
の間隔が設けられる。
このように、横方向の配線用空領域２３が、各
基本セル間に存在することにより、横方向の配線
の分散が図れる。配線の局所的な集中は配線率を
低下せしめるところであり、大規模集積回路内全
体に配線を分散せしめることは、配線率を向上さ
せるために重要である。
基本セル間に存在することにより、横方向の配線
の分散が図れる。配線の局所的な集中は配線率を
低下せしめるところであり、大規模集積回路内全
体に配線を分散せしめることは、配線率を向上さ
せるために重要である。
また、前述の如く、基本セルのゲート電極端子
は左右対称に縦方向の配線用空領域２２に導出さ
れているので、配線は非常に容易となり、配線の
自由度を高めることができる。即ち、一方の側の
縦方向の配線息２２が過密となる場合であつて
も、反対側の端子を用いて隣り合う縦方向配線領
域において縦方向配線処理ができるからである。
は左右対称に縦方向の配線用空領域２２に導出さ
れているので、配線は非常に容易となり、配線の
自由度を高めることができる。即ち、一方の側の
縦方向の配線息２２が過密となる場合であつて
も、反対側の端子を用いて隣り合う縦方向配線領
域において縦方向配線処理ができるからである。
このような縦方向配線並びに横方向配線を実現
するに当り、配線層としては、縦方向と横方向の
２層配線層を使用する。ここで、半導体基板に近
い側すなわち下層の配線層を第１層、遠い側すな
わち上層の配線層を第２層とすると、第１層目は
第５図および第６図の矢印Ａ方向すなわち基本セ
ルを隣接して配置する縦方向と平行であり、第２
層目は矢印Ｂ方向すなわち第１層目と直交する横
方向に設定することができる。前記下層配線層は
前記ポリシリコンゲート電極を覆う例えば燐シリ
ケートガラス（PSG）からなる第１の絶縁層上
に形成され、上層配線層は前記下層配線層を覆う
同じく燐シリケートガラスからなる絶縁層上に形
成される。更に該上層配線層を覆つてパツシペー
シヨン用燐シリケートガラス層が形成される。
するに当り、配線層としては、縦方向と横方向の
２層配線層を使用する。ここで、半導体基板に近
い側すなわち下層の配線層を第１層、遠い側すな
わち上層の配線層を第２層とすると、第１層目は
第５図および第６図の矢印Ａ方向すなわち基本セ
ルを隣接して配置する縦方向と平行であり、第２
層目は矢印Ｂ方向すなわち第１層目と直交する横
方向に設定することができる。前記下層配線層は
前記ポリシリコンゲート電極を覆う例えば燐シリ
ケートガラス（PSG）からなる第１の絶縁層上
に形成され、上層配線層は前記下層配線層を覆う
同じく燐シリケートガラスからなる絶縁層上に形
成される。更に該上層配線層を覆つてパツシペー
シヨン用燐シリケートガラス層が形成される。
ここで前記第１層目の配線は、前記配線用空領
域２２に設けるだけでなく、第７図に示すよう
に、基本セル配列領域２０上も利用する。そし
て、この基本セル上に配設される配線は、電源線
に当てられ、これらは基本セル間の配線用空領域
２３の島領域９上に設けられたP+型領域２４、
とＮ型シリコン半導体基板上のN+型領域２５の
×印を加えた点で抵抗性（オーミツク）接触をし
ている。
域２２に設けるだけでなく、第７図に示すよう
に、基本セル配列領域２０上も利用する。そし
て、この基本セル上に配設される配線は、電源線
に当てられ、これらは基本セル間の配線用空領域
２３の島領域９上に設けられたP+型領域２４、
とＮ型シリコン半導体基板上のN+型領域２５の
×印を加えた点で抵抗性（オーミツク）接触をし
ている。
相補型MIS回路においては、未使用の入力ゲー
トがどこにも結線されていない状態は許されず、
電源線に接続されねばならない。
トがどこにも結線されていない状態は許されず、
電源線に接続されねばならない。
このような空入力端子を処理するために、前述
した基本セル毎に存在する横方向の配線用空領域
２３を利用する。
した基本セル毎に存在する横方向の配線用空領域
２３を利用する。
第７図において、端子取出口ＡとＢまたは
A′とB′が空端子となつた場合は、端子取出口Ａ
またはA′をN+型領域２５と第１層目の配線層を
利用して接続し、端子取出口ＢまたはB′をP+領
域２４と第１層目の配線層を利用して接続するこ
とにより、空端子をVAA電源又はVSS電源へいず
れにも容易に接続し得る。
A′とB′が空端子となつた場合は、端子取出口Ａ
またはA′をN+型領域２５と第１層目の配線層を
利用して接続し、端子取出口ＢまたはB′をP+領
域２４と第１層目の配線層を利用して接続するこ
とにより、空端子をVAA電源又はVSS電源へいず
れにも容易に接続し得る。
このような空端子の処理は、縦方向の配線用空
領域２２に設けられた配線と電源線とに挟まれた
第１層目の空領域を利用しての結線処理により実
現できるため、横方向の第２層目の配線層とは無
関係に空端子の処理が行なえ、半導体チツプ上の
配線領域を非常に有効に利用し得る。
領域２２に設けられた配線と電源線とに挟まれた
第１層目の空領域を利用しての結線処理により実
現できるため、横方向の第２層目の配線層とは無
関係に空端子の処理が行なえ、半導体チツプ上の
配線領域を非常に有効に利用し得る。
一方、マスタースライス方式においては、前述
の如き基本セルにおける基本的な素子の適宜結線
することにより、種々のゲート回路、フリツプ・
フロツプ回路等が形成できるものでなければなら
ない。
の如き基本セルにおける基本的な素子の適宜結線
することにより、種々のゲート回路、フリツプ・
フロツプ回路等が形成できるものでなければなら
ない。
本発明に用いられる基本的な素子すなわち基本
セルを用いれば、それら基本セル間のみにて適宜
結線を行なうことにより数十種類の論理ゲート、
フリツプ・フロツプ回路を形成することができ
る。
セルを用いれば、それら基本セル間のみにて適宜
結線を行なうことにより数十種類の論理ゲート、
フリツプ・フロツプ回路を形成することができ
る。
次に本発明に係る基本セルを用いて、論理否定
積回路（NAND）を構成する例を示す。
積回路（NAND）を構成する例を示す。
第８図はNAND回路の論理シンボル図、第９
図は相補形MIS半導体装置から構成される
NAND回路の回路図である。第１０図は、この
ようなNAND回路を本発明に係る基本セルを用
いて構成した場合のレイアウト図である。第１０
図において、太い実線は第１層目の配線、細い実
線は第２層目の配線であり、×印は各配線が電極
窓を通して半導体基板内の不純物導入領域とオー
ミツクな接触をしている点であり、・印は第１層
目配線と第２層目配線との接続点である。該接続
点は図示されない、例えば燐シリケートガラス
（PSG）からなる層間絶縁層に設けられた貫通孔
（Via）によつて与えられる。ここで注目すべき
ことは、本発明に係る基本セルから構成された
NAND回路においては、２つのゲート電極１及
び２の間に設けられた間隙によつて、該NAND
回路の出力が、基本セルの両側の縦方向配線領域
へ導出可能な点である。
図は相補形MIS半導体装置から構成される
NAND回路の回路図である。第１０図は、この
ようなNAND回路を本発明に係る基本セルを用
いて構成した場合のレイアウト図である。第１０
図において、太い実線は第１層目の配線、細い実
線は第２層目の配線であり、×印は各配線が電極
窓を通して半導体基板内の不純物導入領域とオー
ミツクな接触をしている点であり、・印は第１層
目配線と第２層目配線との接続点である。該接続
点は図示されない、例えば燐シリケートガラス
（PSG）からなる層間絶縁層に設けられた貫通孔
（Via）によつて与えられる。ここで注目すべき
ことは、本発明に係る基本セルから構成された
NAND回路においては、２つのゲート電極１及
び２の間に設けられた間隙によつて、該NAND
回路の出力が、基本セルの両側の縦方向配線領域
へ導出可能な点である。
また第１１図はＤ型フリツプ・フロツプ回路の
論理シンボル図、第１２図は相補型MIS半導体装
置から構成されるフリツプ・フロツプ回路の回路
図である。第１３図はこのようなフリツプ・フロ
ツプ回路を本発明に係る基本セルを用いて構成し
た場合のレイアウト図である。第１３図におい
て、太い実線は第１層目の配線、細い実線は、第
２層目の配線、×印は配線層が電極窓を通して半
導体基板内の不純物導入領域とオーミツクな接触
をしている点であり、・印は第１層目配線と第２
層目配線とが貫通孔を通して接続している点であ
る。このＤ型フリツプ・フロツプ回路の構成にお
いても、前記NAND回路と同様に、その出力Ｑ、
Ｑは基本セル配列の両側の縦方向配線領域へ導出
し得る。
論理シンボル図、第１２図は相補型MIS半導体装
置から構成されるフリツプ・フロツプ回路の回路
図である。第１３図はこのようなフリツプ・フロ
ツプ回路を本発明に係る基本セルを用いて構成し
た場合のレイアウト図である。第１３図におい
て、太い実線は第１層目の配線、細い実線は、第
２層目の配線、×印は配線層が電極窓を通して半
導体基板内の不純物導入領域とオーミツクな接触
をしている点であり、・印は第１層目配線と第２
層目配線とが貫通孔を通して接続している点であ
る。このＤ型フリツプ・フロツプ回路の構成にお
いても、前記NAND回路と同様に、その出力Ｑ、
Ｑは基本セル配列の両側の縦方向配線領域へ導出
し得る。
このように、本発明に係る基本セルを１個ある
いは複数個用いてフリツプ・フロツプ回路や
NAND回路が形成できれば、これらを組み合わ
せることによつて大半の論理構成を具体化できる
ところであり、このことは本発明に係る基本セル
がマスター・スライス方式の基本的なセルとして
充分に性能を満足し、が優れたものであることを
示す。
いは複数個用いてフリツプ・フロツプ回路や
NAND回路が形成できれば、これらを組み合わ
せることによつて大半の論理構成を具体化できる
ところであり、このことは本発明に係る基本セル
がマスター・スライス方式の基本的なセルとして
充分に性能を満足し、が優れたものであることを
示す。
また、本発明に係る基本セルの配列方式をとれ
ば、配線が許される限り基本セル間に隙間を生じ
ることなく、有効に機能回路を埋め込むことが出
来る。即、従来のマスタースライス方式の大規模
集積回路に比べ半導体チツプ表面を有効に使え、
大規模集積回路としてその集積度をより向上させ
ることができる。
ば、配線が許される限り基本セル間に隙間を生じ
ることなく、有効に機能回路を埋め込むことが出
来る。即、従来のマスタースライス方式の大規模
集積回路に比べ半導体チツプ表面を有効に使え、
大規模集積回路としてその集積度をより向上させ
ることができる。
第１４図は、基本セルの配列領域２０に、該基
本セルの組合せをもつて構成された機能回路を配
置した例を示すもので、同図において３１は３入
力NAND回路形成領域、３２はフリツプ・フロ
ツプ回路形成領域、３３にインバータ形成領域、
３４は２入力ＮＲ回路形成領域、３５はフリツ
プ・フロツプ回路形成領域、３６は２入力
NAND回路形成領域、３７は３入力ＮＲ回路
形成領域である。これらの回路間を縦方向配線並
びに横方向配線をもつて適宜接続し、所望の大規
模集積回路を構成する。
本セルの組合せをもつて構成された機能回路を配
置した例を示すもので、同図において３１は３入
力NAND回路形成領域、３２はフリツプ・フロ
ツプ回路形成領域、３３にインバータ形成領域、
３４は２入力ＮＲ回路形成領域、３５はフリツ
プ・フロツプ回路形成領域、３６は２入力
NAND回路形成領域、３７は３入力ＮＲ回路
形成領域である。これらの回路間を縦方向配線並
びに横方向配線をもつて適宜接続し、所望の大規
模集積回路を構成する。
第１５図は本発明を実施した大規模回路半導体
チツプ表面の概略図であり、同図中４１は大規模
集積回路の外部とのインターフエース回路を形成
する領域と入出力電極パツド形成領域である。
チツプ表面の概略図であり、同図中４１は大規模
集積回路の外部とのインターフエース回路を形成
する領域と入出力電極パツド形成領域である。
すなわち、第１６図に示すように、複数個のト
ランジスタと抵抗を、配置した素子配置部４２と
入出力電極パツド４３からなる入出力（Ｉ／０）
マクロス４４を設ける。Ｉ／０マクロスは、半導
体チツプ内に、前記基本セルをもつて構成される
論理回路の入出力バツフア回路（３−ステート・
アウト・プツト・インプツトバツフア、３−ステ
ートアウト・プツトバツフア、トルーアウトプツ
トバツフア、あるいはトルーインプツトバツフア
等）を形成するのに足りるだけのトランジスタや
抵抗を有する。そして必要によつて、Ｉ／０マク
ロスを配線して所望のバツフア回路を設ける。な
お前記入出力電極バツド４３のそれぞれへは、一
版のロード細線が接続されて外部回路と接続され
得る。
ランジスタと抵抗を、配置した素子配置部４２と
入出力電極パツド４３からなる入出力（Ｉ／０）
マクロス４４を設ける。Ｉ／０マクロスは、半導
体チツプ内に、前記基本セルをもつて構成される
論理回路の入出力バツフア回路（３−ステート・
アウト・プツト・インプツトバツフア、３−ステ
ートアウト・プツトバツフア、トルーアウトプツ
トバツフア、あるいはトルーインプツトバツフア
等）を形成するのに足りるだけのトランジスタや
抵抗を有する。そして必要によつて、Ｉ／０マク
ロスを配線して所望のバツフア回路を設ける。な
お前記入出力電極バツド４３のそれぞれへは、一
版のロード細線が接続されて外部回路と接続され
得る。
なお、前述の如く各基本セル分配列領域２０に
は、それぞれ電源VSS電源線とVDD電源線が縦方
向に設けられているがこれらの電源線は他の配線
に比べて非常に長くなる。従つて、該配線自体の
有する抵抗により電圧降下が生じて、場所の相異
によりある基本セルへ印加される電源電圧が異な
るような場合が生じる。このため、本発明におい
ては、たとえば基本セル10個ごとに横方向に均圧
線４２′を設け、半導体チツプ上の各部のVSS電源
線並びにVDD電源線それぞれにおける電圧の均一
化を図る。この均圧線は第２層目配線層の空領域
に形成される。
は、それぞれ電源VSS電源線とVDD電源線が縦方
向に設けられているがこれらの電源線は他の配線
に比べて非常に長くなる。従つて、該配線自体の
有する抵抗により電圧降下が生じて、場所の相異
によりある基本セルへ印加される電源電圧が異な
るような場合が生じる。このため、本発明におい
ては、たとえば基本セル10個ごとに横方向に均圧
線４２′を設け、半導体チツプ上の各部のVSS電源
線並びにVDD電源線それぞれにおける電圧の均一
化を図る。この均圧線は第２層目配線層の空領域
に形成される。
なお、本発明に実施例において、前記基本セル
を構成するMIS型トランジスタのゲート電極は、
多結晶（ポリ）シリコンから構成され、該ポリシ
リコンゲートはソース領域、ドレイン領域の形成
の際に導電性が付与されている。
を構成するMIS型トランジスタのゲート電極は、
多結晶（ポリ）シリコンから構成され、該ポリシ
リコンゲートはソース領域、ドレイン領域の形成
の際に導電性が付与されている。
このようなポリシリコンをゲート電極として
MIS型トランジスタを構成した場合、該ポリシリ
コン層は比較的高抵抗を有するため、該MIS型ト
ランジスタの動作の高速化を図ることが困難であ
る。
MIS型トランジスタを構成した場合、該ポリシリ
コン層は比較的高抵抗を有するため、該MIS型ト
ランジスタの動作の高速化を図ることが困難であ
る。
そこで本発明と発展した実施例においては、前
記配線層構造を形成する際に、横方向の配線層と
同一平面上にあつてこれと平行して、ポリシリコ
ンゲート電極上に金属層を形成し、該金属層とポ
リシリコンゲート電極とを、該ポリシリコンゲー
ト電極の端子取出し部において接続し、実質的に
ポリシリコンゲート電極の有効断面積を増加さ
せ、該ポリシリコン電極の抵抗を低下せしめる。
記配線層構造を形成する際に、横方向の配線層と
同一平面上にあつてこれと平行して、ポリシリコ
ンゲート電極上に金属層を形成し、該金属層とポ
リシリコンゲート電極とを、該ポリシリコンゲー
ト電極の端子取出し部において接続し、実質的に
ポリシリコンゲート電極の有効断面積を増加さ
せ、該ポリシリコン電極の抵抗を低下せしめる。
前記金属層は、絶縁膜を介してその下に位置す
るポリシリコンゲート電極と同一パターン形状と
して、該ポリシリコンゲート電極と重量させる構
造をとることができる。しかしながら、該金属層
が、例えば領域４，７等から導出される横方向の
配線と近接し製造公定あるいは電気的特性におい
て問題が生ずる恐れが生ずる場合には、第１７図
に示すように、ポリシリコンゲート電極の端子取
出し部間を直線状に結合する。
るポリシリコンゲート電極と同一パターン形状と
して、該ポリシリコンゲート電極と重量させる構
造をとることができる。しかしながら、該金属層
が、例えば領域４，７等から導出される横方向の
配線と近接し製造公定あるいは電気的特性におい
て問題が生ずる恐れが生ずる場合には、第１７図
に示すように、ポリシリコンゲート電極の端子取
出し部間を直線状に結合する。
同図において、５１，５２は金属層、５３Ａ，
５３Ｂ，５３Ｃ並びに５４Ａ，５４Ｂ，５４Ｃ
は、該金属層５１，５２とポリシリコンゲート電
極の端子取出し部上に設けられた接続孔であり、
他は前述の第２図乃至第４図、第６図、第７図及
び第１０図等に示された部位と同一番号を付して
いる。なお、このほか、ゲート電極を高耐熱性金
属によつて形成することもできる。
５３Ｂ，５３Ｃ並びに５４Ａ，５４Ｂ，５４Ｃ
は、該金属層５１，５２とポリシリコンゲート電
極の端子取出し部上に設けられた接続孔であり、
他は前述の第２図乃至第４図、第６図、第７図及
び第１０図等に示された部位と同一番号を付して
いる。なお、このほか、ゲート電極を高耐熱性金
属によつて形成することもできる。
以上詳細に説明したように、本発明に係る大規
模集積回路は、基本単位セルとなる基本セルの構
造が相補型のMIS構造をとり非常に小型であるた
め、該基本セルの配列領域内に数多くの基本セル
を収容することができる。そして集積度を従来の
大規模集積回路に比べてより大きくすることがで
きる。
模集積回路は、基本単位セルとなる基本セルの構
造が相補型のMIS構造をとり非常に小型であるた
め、該基本セルの配列領域内に数多くの基本セル
を収容することができる。そして集積度を従来の
大規模集積回路に比べてより大きくすることがで
きる。
また基本セルの配線構造は複雑は配線構造を用
いることなく、ゲート電極配線のみからなつてい
るため、非常に小型である。従つて、基本セル上
には実質的に基本セル専用の配線層を形成する必
要がないため、該基本セル上を他の基本セルとの
あるいは他の基本セル間の配線領域として用いる
ことができ、更に未使用の基本セル上も他の基本
セル間の配線領域として使用できるため、設計の
自由度が非常に高い。
いることなく、ゲート電極配線のみからなつてい
るため、非常に小型である。従つて、基本セル上
には実質的に基本セル専用の配線層を形成する必
要がないため、該基本セル上を他の基本セルとの
あるいは他の基本セル間の配線領域として用いる
ことができ、更に未使用の基本セル上も他の基本
セル間の配線領域として使用できるため、設計の
自由度が非常に高い。
第１図は本発明に係る大規模集積回路を構成す
る共通部分の回路図、第２図は共通部分のパター
ンの正面図、第３図は第２図Ａ−A′線に沿つて
切断した断面図、第４図は第２図Ｂ−B′線に沿
つて切断した断面図、第５図はチツプ上の共通部
分の配列を示す平面図、第６図および第７図は共
通部分の配列を拡大して示した平面図、第８図は
NAND回路の論理シンボル図、第９図はNAND
回路の回路図、第１０図は共通部分を用いた
NAND回路のレイアウト図、第１１図はＤ型フ
リツプ・フロツプ回路の論理シンボル図、第１２
図はフリツプ・フロツプ回路の回路図、第１３図
はフロツプ・フロツプ回路のレイアウト図、第１
４図は共通部分配列領域に機能回路を配置した例
を示した配置図、第１５図および第１６図は本発
明を実施した大規模集積回路チツプの全体的な概
略図、第１７図は本発明における基本素子集合の
他の実施例を示す平面図である。 図中、１は第１のゲート電極配線層、１Ａ，１
Ｂ，１Ｃは端子取出口、２は第２のゲート電極配
線層、２Ａ，２Ｂ，２Ｃは端子取出口、３，４，
５は、N+型領域、６，７，８はP+型領域、９は
Ｐ型島領域、１０は半導体基板、１１はゲート絶
縁膜、２０は基本セルの配列領域、２１は基本素
子集合（基本セル）、２２は縦方向の配線用空領
域、２３は横方向の配線用空領域、２４はP+型
領域、２５はN+型領域、４２′は均圧線、５１，
５２は金属層である。
る共通部分の回路図、第２図は共通部分のパター
ンの正面図、第３図は第２図Ａ−A′線に沿つて
切断した断面図、第４図は第２図Ｂ−B′線に沿
つて切断した断面図、第５図はチツプ上の共通部
分の配列を示す平面図、第６図および第７図は共
通部分の配列を拡大して示した平面図、第８図は
NAND回路の論理シンボル図、第９図はNAND
回路の回路図、第１０図は共通部分を用いた
NAND回路のレイアウト図、第１１図はＤ型フ
リツプ・フロツプ回路の論理シンボル図、第１２
図はフリツプ・フロツプ回路の回路図、第１３図
はフロツプ・フロツプ回路のレイアウト図、第１
４図は共通部分配列領域に機能回路を配置した例
を示した配置図、第１５図および第１６図は本発
明を実施した大規模集積回路チツプの全体的な概
略図、第１７図は本発明における基本素子集合の
他の実施例を示す平面図である。 図中、１は第１のゲート電極配線層、１Ａ，１
Ｂ，１Ｃは端子取出口、２は第２のゲート電極配
線層、２Ａ，２Ｂ，２Ｃは端子取出口、３，４，
５は、N+型領域、６，７，８はP+型領域、９は
Ｐ型島領域、１０は半導体基板、１１はゲート絶
縁膜、２０は基本セルの配列領域、２１は基本素
子集合（基本セル）、２２は縦方向の配線用空領
域、２３は横方向の配線用空領域、２４はP+型
領域、２５はN+型領域、４２′は均圧線、５１，
５２は金属層である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型母体半導体基板に複数の基本素子集
合が所定の間隔をおいて列をなして形成されてお
り、 該基本素子重合は前記列と略直交する方向に沿
つて並置された反対導電型チヤネルMISトランジ
スタと反対導電型の島状不純物導入領域内に形成
された一導電型チヤネルMISトランジスタとを有
し、 隣合う前記基本素子集合間の領域に於いて、隣
合う反対導電型チヤネルMISトランジスタの間に
は一導電型の抵抗性接触用不純物導入領域が形成
され、隣合う一導電型チヤンネルMISトランジス
タの間には反対導電型の抵抗性接触用不純物導入
領域が形成されており、 前記反対導電型チヤンネルMISトランジスタ上
を通過して前記基本素子集合の列を縦断する第１
電源線が複数の前記一導電型の抵抗性接触用不純
物導入領域に接続され、 前記一導電型チヤンネルMISトランジスタ上を
通過して前記基本素子集合の列を縦断する第２電
源線が複数の前記反対導電型の抵抗性接触用不純
物導入領域に接続され、 前記一導電型及び反対導電型の抵抗性接触用不
純物導入領域を介して、前記母体半導体基板及び
前記島状不純物導入領域に所定の電位が与えられ
る様に構成されていることを特徴とするマスタ・
スライス方式の半導体集積回路装置。 ２ 前記基本素子集合を構成するうち、論理回路
構成に使用されていないMISトランジスタはその
ゲート又はドレイン又はソースが前記一導電型又
は反対導電型の抵抗性接触用不純物導入領域に配
線によつて接続されていることを特徴とする特許
請求の範囲第１項記載のマスタ・スライス方式の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060308A JPS60242639A (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060308A JPS60242639A (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52158445A Division JPS5925381B2 (ja) | 1977-12-30 | 1977-12-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242639A JPS60242639A (ja) | 1985-12-02 |
| JPH0317379B2 true JPH0317379B2 (ja) | 1991-03-07 |
Family
ID=13138400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60060308A Granted JPS60242639A (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242639A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68929068T2 (de) * | 1988-04-22 | 1999-12-23 | Fujitsu Ltd., Kawasaki | Integrierte Halbleiterschaltungsanordnung vom "Masterslice"-Typ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028796A (ja) * | 1973-04-30 | 1975-03-24 | ||
| JPS5114619A (ja) * | 1974-07-24 | 1976-02-05 | Aisin Seiki | Uindoregyureeta |
-
1985
- 1985-03-25 JP JP60060308A patent/JPS60242639A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028796A (ja) * | 1973-04-30 | 1975-03-24 | ||
| JPS5114619A (ja) * | 1974-07-24 | 1976-02-05 | Aisin Seiki | Uindoregyureeta |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60242639A (ja) | 1985-12-02 |
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