JPS60242639A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にマスタースラ
イス方式によるＭＩＳ型大規模集枢°回路に関する。

大規模集積回路が大型化するにつれて多品種少量生産の
傾向が著るしい今日、製造ゴストを低減し、製造期間を
短縮するために、マスタースライス（ｍａｓｔ＠ｒ　５
ｉｔｅｓ　）方式による大規模集積回路の製造が注目さ
れている。

〔従来の技術〕

マスタースライス方式とは、一つの半導体個片（チップ
）中に“基本素子集合＃（通常は複数のトランジスタや
抵抗からは基本回路）を、予め大量に作成しておき、開
発品種に応じて配線マスクを作成してされるトランジス
タや抵抗間を結合して所望の電気回路動作を有する大規
模集積回路を完成させるものである。

マスタースライス方式によれば、トランジスタ及び抵抗
等からなる基本素子集合は、予め大量に形成されている
ので、品種開発の豐望が生じた時点で配線用のマスクの
みを作ればよく、開発期間が短縮される。ま、た、その
基本素子集合は種々の大規模集積回路に共通して使用可
能であるから、開発コストも低減される。

このようなマスタースライス方式の大規模集積回路線、
トランジスタ及び抵抗等からなる基本素子集合を半導体
チップの所望領域に整然とした行列形式に配置するのが
一般であり、このように標準化することによシミ子計算
機による自動配置、配線処理が有効に採用され得る。

〔発明が解決しようとする問題点〕

マスタースライス方式の大規模集積回路は、またトラン
ジスタ等の素子を含む基本素子集合と配線部分とに分け
られるが、配置されているすべてのトランジスタを使用
するのは非常に稀である。

そこで、未使用の基本素子集合が存在している場合、そ
の領域上がμ線領域として使用することができれば一線
はより容易となシ、配線設計の期間が短縮されることに
なる。

本発明は上述の如き種々の事情に鑑みなされたもので、
その目的は相補型ＭＩＳ　）ランジスタを使って簡単な
構造でしかも小面積の共通部分を備え、しかも基本素子
集合として作成されているトランジスタ上において、未
使用のトランジスタ上は配線領域として使用することを
１１能ならしめる様なマスタースライス方式の半導体集
積回路装置を提供することにある。

〔問題点を解決するだめの手段〕

その目的のために、本発明の半導体集積回路装置は、−
導電型母体半導一基板に複数の基本素子集合が所定の間
隔をおいて列状に配置されておシ、該基本素子集合は、
一対の反対溝型チャネルＭＩＳトランジスタと、反射溝
１ｉ！型の島状不純−導入領域内に形成された一対の一
導電型チャネルＭ工Ｓトランジスタとが並設されて成シ
、 前記基本素子集合間の領域には、所定型１位の電源線と
の抵抗性接触用不純物導入領域が形成されており、 前記抵抗性接触用不純物導入領域を介して前記母体半導
体基板又は前記島状不純物導入領域に所定の電位を与え
られるように構成されているｉスタ・スライス方式の半
導体集積回路装置を特徴とするものである。以下実施例
について詳細に説明する。

〔実施例〕

第１図は本発明に係る大規模集積回路′ｆ：ｓ成するに
使用される基本素子集合（以下基本セルと称する）ｔ−
示す。該基本セルは２個のＰチャンネル屋のＭｉｓ　）
　７ンジスタＴＲ１，ＴＲ２と、２１ｎのＮチャンネル
型のＭＩＳ　トランジスタＴＢＳ、ＴＲ４からなる。そ
して、同一チャ／ネル同士のトランジスタは、そのソー
スまたはドレインの一方を共有している。加えて、異な
る同士のｉ組のトランジスタ対はゲートを共有している
。

第２図は第１図に示した基本セルの（９）路構成を実現
する不純物導入領域パターンとゲート電極パターンの正
面図を示す。図中、１は例えば多結晶（ボリンシリコン
（Ｓ（）からなる第１のゲート電極配線層、ＩＡ、　Ｉ
Ｂ、　ＩＣ紘、該第１のゲートの端子取出し部、２は同
じくポリシリコンからなる第２のゲート電極配？ＭＩ＠
、２Ａ、　２Ｅ、　２Ｃは該第２のゲートの端子取出し
部である。また５、４．５はＮ＋溢領領域、Ｎチャンネ
ル型トランジスタのソースおよびドレイン領域となる。

ｔた６、　７．８はＰ＋型領域で、Ｐチャンネル騰トツ
ンジスタのソースおよびドレイン領域となる。更に９は
前記Ｎチャンネル型トランジスタが形成される島状Ｐ型
領域（Ｐ−ｗａｌｇ　）　テＴｏ　ｊｌ）　、　Ｎ　型
ＩＺ）　シリコン半導体基板１０に予め形成されている
。ここで、これらのソース領域、ドレイン領域は通常の
不純物導入法５例えはイオン注入法、不純物含有ガラス
からの固相−固相拡散法等によって形成することができ
る。ポリシリコンからなるゲート電極へ捻、これらのソ
ース領域、ドレイン領域形成時に同時に不純物が導入さ
れて導電性が付与される。

このように本発Ｑｌ：係る基本セルは、ゲート電極の端
子取出し’ｆｔｆ５１Ｂ、２Ｂを中央にして左右対称に
Ｐ＋戴およびＮ＋型領領域それぞれ３個配設し、且つ該
不＃ＨＩＩ尋入領域間をそれぞれ楓って上下対称の２個
のゲート電極を配置してφる。加えて。

各、、ゲート電極の端子取出しＳｔ−両端と中央に設け
、且つ上下のゲート電極間には不純物導入領域４及び７
から端子を取シ出せるだけの間隔を設けている。なお、
＃Ｉ５図は第２図Ａ　−Ａ’轟Ｊｆ−沿って切断した断
面図、第４図は第２図Ｂ　−Ｂ’線に沿って切断した断
面図でわシ、同図中、１１は例えば二酸化シリコン（Ｓ
４０２）からなるゲート絶Ｉ＃膜でう）マた１２は同様
に二酸化シリコンからなるフィールド絶縁膜でおる。

上述の如き基本セルは、−個の半導体チップ上におｈて
列状にいわゆるプレイとして配列される。

ここで、縦方向に基本セルを配列したとすると、基本セ
ル１個ごとに横方向配線領域を確保せしめる。第５図は
半導体チック上における基本セルの配列を示すもので、
該基本セルの配列領域２０にはそれぞれ縦方向に数十乃
至数百０基本セル２１が配設され、各配列領域２０間に
設けた縦方向の配線用空領域２２には１０〜３０本機直
の配ｆｔＭが設けられる。

そして、該配列領域２０は半導体チップ上に横方向に雛
十列必費に応じて配設され得る。ｊｇＡ図は基本セル２
１の配列状態を拡大して示した平面図で６シ、基本セル
２１と２１の間には横方向の配線用空領域２ｓが形成さ
れておシ、この部分は１〜４本棚度の配線が設けられる
だけの間隙が設けられる。

このように、横方向の配線用空領域２５が、各基本セル
間に存在することによシ、横方向の配線の分散が図れる
。配線の局所的な集中は配線率を低下せしめるところで
藝シ、大規模集積回路内全体・　に配線を分散せしめる
ことは、配線率を向上させるために重要である。

また、前述の如く、基本セルのゲート電極端子は左右対
称に縦方向の配線用空領域２２に導出されているので、
配線線非常に容易とな９、配線の自由度を高めることが
できる。即ち、一方の側の縦方向の配線領域２２が過密
となる場合でｈりても、反対側の端子を用埴てｖｆ４υ
合う縦方向配鹿領域において縦方向配線処理ができるか
らである。

このふうな縦方向配縁並びに横方向配線を実現するに当
シ、配線層としては、縦方向と横方向の２層配線Ｗ１會
使用する。こζで、半導体基板に近い側すなわち下層の
配線層ｔ−第１層、遠い側すなわち上層の配′ｌｓＮ／
Ｉｔ−第２層とすると、第１層目は第５図および第６図
の矢印Ａ方向すなわち基本セルを隣接して配置する縦方
向と平行であり、第２層目紘矢印Ｂ方向すなわち第１層
目と直交する横方向に設定することができる。前記下層
配線層は前記ポリクリコンゲート電極を覆り例えば燐シ
リケートガラス（ｐｓａ　）からなる第１の絶縁層上に
形成され、上層配酵層は前記下層配線層を覆う同じく燐
シリケートガラスからなる絶縁層上に形成される。更に
該上層配線層を覆ってノ（ツシベーシロン用燐シリケー
トガヲス層が形成される。

ここで前記第１層目の配線は、前記配線用空領域２２に
設けるだけでなく、第７図に示すように、基本セル配列
領域２Ｄ上も利用する。そして、この基本セル上に配設
される配線は、電源線４Ｃ尚てられ、これらは基本セル
間の配線用空領域２Ｓの島領域９上に設けられ九Ｐ＋溢
領域２４、とＮ麗シリコン半導体基板上のＮ＋　ｍ領域
２５の×印を加えた点で抵抗性（オーミック）接触をし
ている。

相補１ｊ１ＭＩＦＪｕ路においては、未使用Ｏ入カゲー
トがどこにも結剥されて埴ない状態は許されず。

電源線に接続されねはならない。

このような空入力端子を処理するために、前述した基本
セル毎に存在する横方向の配線用空領域２３を利用する
。

第７図におｉて、端子取出口ＡとＢまたはＡ′とＢ′が
空端子となった場合は、端子取出口Ａまた拡Ａ’　ｔ−
Ｎ＋型領領域２５第１層目の配線層を利用して接続し、
端子取出口ＢまたはＢ′を戸領域２４と第１層目の配線
Ｎｔ−利用して接続することにょ夛、空端子ｔ’　Ｖｈ
ｈ　ｉＥ源又はＦｓａ’ＫＨへしずれにも容易に接続し
得る。

このような空端子の処理は、縦方向の配線用空領域２２
に設けられた配線と電源線とに挾まれた第１層目の空領
域を利用しての結線処理にょシ実現できるため、＠方向
のＭ２ｍ目の配線層とは無関係にｇ！端子の処理が行な
え、牛導体テッグ上の配線領域を非常に有効に利用し得
る。

一方、マスタースライス方式において紘、前述の如＆基
本セルにおける基本的な素子を適宜結線することによシ
、種々のゲート回路、フリラン・７ｐツブ回路等が形成
できるものでなけれはならな１０ 本発明に用いられる基本的な素子すなわち基本セルを用
ｉれば、それら基本セル間のみにて適宜結線を行なうこ
とにより数十種類の論理ゲート、クリップ・フロッグ回
路を形成することができる。

次に本発明に係る基本セルを用いて、論理否定積回路（
ＨＡＮＤ　）　’ｉ構成する例を示す。

第８図はＨＡＮＤ回路の論理シンボル図、第９図は相補
形ＭＩＳ半導体装置から構成されるＨＡＮＤ回路の回路
図でるる。第１０図唸、このようなＨＡＮＤ回路を本発
明に係る基本セルを用ｉて構成しｆＦ−場合Ｏレイアウ
ト図でるる。＃！１ｏ図において、太い実線は第１１ｍ
１目の配線、細い実線は第２Ｆ＃ｉ目の配線でめシ、ｘ
印は各配線が電極窓ｔ−通して半導体基板内の不純物導
入領域とオーミンクな接触をしてｉる点で６）、・印は
第１層目配線と第２層目配−との接続点でめる。該接続
点は図示されない、例えに燐シリケートガラス（ＰＥＧ
　）からなる層間絶縁層に設けられた貫通孔（Ｆｆ）に
よって与えら　゛れる。ここで注目すべきことは、本発
明に係る基本セルから構成されたＨＡ　ＮＤ副回路おｉ
ては、２つのゲート電極１及び２０間に設けられた゛間
隙によって、該ＨＡ　ＮＤ副回路出方が、基本セルの両
側の縦方向配線領域へ導出可能な点である。

ま良路１１図はＤｆｌ１７リツグ・フロッグ回路の論理
シンボル図％Ｎ１２図は相補３１　ＭＩＴ１半導体装置
から構成空れるフリップ・フロ７１回路の回路図でめる
。第１３図はこのようなフリップ・７ａッグ回路を本発
明に係る基本セルを用いて構成した場合のレイアウト図
である。第１５図において、太い実線は第１層目の配線
、細い実線は第２層目の配線、ｘ印線配線層が電極窓を
通して半導体基板内の不純物導入領域とオーミックな接
触をしている点でめシ、・印は＠１層目配線と１ｓ２層
目配線とが貫通孔を通して接続している点でるる。この
Ｄ型フリ、ツブ・７０ツブ回路のｍ成におりても、前記
ＨＡＮＤ＠路と同様に、その出方。、Ｑは基本セル配列
の両側の縦方向配線領域へ導出し得る。

このように１本発明に係る基本セルｉ１個゛あるいは複
数佃用ｉて７リツグ・７μツノ回路十ＨＡＮＤ回路が形
成できれに、これらを組み合せることによって大半の論
理被成を具体化できるところであ＃）、このことは本発
明に係る基本セルがマスター・スライス方式の基本的な
セルとして充分に性能を満足し、が優れたものである仁
とを示す。

また、本発明に係る基本セルの配列方式をとれは、配線
が許される限シ基本セル間に：１ｌＪｉ間を生じること
なく、有効１ｃｉｒ！に能回路ｔａめ込むことが出来る
。即、従来のマスタースライス方式の大規模＃Ｌ、＠Ｒ
回路に比べ半導体チップ光面を有効に使え、大規模集積
回路としてその集積度をよシ向上させること−ができる
。

第１４図は、基本セルの配列領域２０に、該基本セルの
組合せケもって構成された機能回路を配置した例を示す
もので、同図において３１は３人力ＨＡＮＤ回路形成領
域、３２はクリップ・フロッグ回路形成領域、５３はイ
ンバータ形成領域、３４紘２人力ＮＯＢ回路形成領域、
５５はクリップ・フロップ回路形成領域、３６は２人力
ＨＡＮＤ＠路形成領域、６７は５人力ＮＯ８回路形成領
域である。これらの回路間ｔ−縦方向配脈並びに横方向
配線をもりて適型接続し、所望の大規模集積回路を構成
する。

＃１１５図は本発明を実施した大規模回路半導体テッグ
宍面の概略図であル、同図中４１は大規模集積回路の外
部とのインターフェース回路を形成する領域と入出力電
極バッド形成領域である。

すなわち、第１６図に示すように、ＩＩ数個のトランジ
スタと抵抗を配置した素子配置部４２と入出力電極バッ
ド４５からなる入出力Ｃ１１０）マクロス４４を設ける
。Ｉロマクロスは、半導体チップ内に、前記基本セルを
もりて構成される論理回路の人出カパッフ７回路（Ｓ−
ステート・アウト・プツト・インプットバック１．３−
ステートアウト・グツトバッフ１．トルーアウトグツト
バッフ７、あるいはトルーインプットバッフ７等）を形
成するのに足シるだけのトランジスタや抵抗を有する。

そして必要によって、Ｉ／′ｏマクロスを配置して所望
のバック７回路を設ける。なお前記入出力電極パッド４
５のそれぞれへは、一般のリード＃１１ｆＩＡ゛が接続
されて外部回路とｍ絖され得る。

なお、前述の如く各基本セル分配列領域２ｏには、それ
ぞれ電源Ｓ’ｓｓ電源線とｖＤＤ′ｌｔ源線が縦方向に
設けられているがこれらの電源線は他の配線に比べて非
常に長（なる。従って、該配線自体の有する抵抗による
電圧降下が生じて、場所の相異によシメる基本セルへ印
加される電源電圧が異なるような場合が虫じる。このた
め１本発明においては、たとえに基本セル１０個ごとに
横方向に均圧Ｉ＃Ａ４２’を設け、半導体チップ上の各
部のｌ’ｓｓ電源線並びにＶＤＤｉｉＥ源練それぞれに
おける電圧の均一化を図る。この均圧線は第２層目配線
層の空領域に形成される。

なお、本−発明の実施例におφて、前記基本セルを構成
するＭＩＳｉｍトランジスタのゲート電極は、多結晶（
ポリンシリコンから構成され、該ポリシリコンゲートは
ソース領域、ドレイン領域の形成の際に導電性が付与さ
れてｉる。

このようなポリシリコンをゲート電極としてＭＩＳｍト
’）ンジスタを構成しｆｌ、、場合、該ポリシリコン層
は比較的高抵抗を有するため、該ＭＩｓ厘トランジスタ
の動作の高速化を図ることが困難で必る。

そこで本発明の発展しｆ：、実施例においては、前記配
線層構造を形成する際に、横方向の配線層と同一平面上
におってこれと平行して、ポリシリコンゲート電極上に
金Ｆ４層を形成し、該金属層とポリシリコンゲート電極
とを、該ポリシリコンゲート電極の端子取出し部におい
て接続し、実質的にポリシリコンゲート電極の有効断面
積を増加させ、該ポリシリコン電極の抵抗を低下せしめ
る。

前記金属層は、絶縁膜を介してその下に位１区するポリ
シリコンゲート電極と同一パターン形状として、核ポリ
シリコンゲート電極と重置させる構造をとることができ
る。しかしながら、該金属層が１例えは領域４．７等か
ら導出される横方向の配線と近接し製造工程あるいは一
気的特性にお−て問題が生ずる恐れが住する場合には、
８１７図に示すように、ポリシリコンゲート電極の端子
取出し部間を直線状に結合する。

同図において、５１．５２は金１ｍ＃１．　ｓｓｌ、５
５Ｂ。

５５Ｃ並びに５４Ａ　、　５４Ｅ　、　５４Ｃは、該金
員層５１．５２とポリシリコンゲート電極の端子取出し
部上に設けられた接続孔でめシ、他社前述の第２図乃至
第４図、第６図、第７図及び第１０図等に示された部位
と同一番号を付している。なお、この＃１か、ゲート電
極ｆｔ１ｌｌｌｉｌＩｔ熱性金栖によって形成すること
もできる。

〔発明の効果〕

以上詳細に説明したように、本発明に係る大規模集積回
路は、基本単位セルとなる基本セルの構造が相補戴のＭ
ｉｌｌ構造七〇非常に小屋でるるため、該基本セルの配
列領域内に数多くの基本セルを収容することができる。

そして集積匿を従来の大規模集積回路に比べてよシ大き
くすることができる。

また基本セルの配縁構造は複雑な配麿栴造を用−ること
なく、ゲート電極上−のみからなっているため、非常に
小朦である。従って、基本セル上には実質的に基本セル
専用の配ｄＦＩＩを形成する必要がな−ため、該基本セ
ル上を他の基本セルとのめるりは他の基本セル間の配線
領域として用埴ることができ、更に未使用の基本セル上
も他の基本セル間の配線領域として使用できるため、設
計の自由度が非常に高い。

【図面の簡単な説明】

８１１図は本発明に係る大規模集積回路ｔ−Ｓ成する共
通部分の回路図、 第２図は共通部分のパターンの正面図、第５図は１８２
図Ａ　−Ａ’線に沿って切断した断面図、 第４図は第２図Ｅ−Ｅ’線に沿って切断した断面図、 第５図はラッグ上の共通部分の配列を示す平面図、 ８８６図および第７図は共通部分の配列を拡大して示し
友平面図、 Ｍ８図はＨＡ　ＮＤ開回路論理シンボル図、４９図はＮ
ＡＲＤ回路の回路図、 ｊｌ　１０図は共通部分を用ｉたＨＡＮＤ回路のレイア
ウト図、 第１１図はＤ厘フリップ・フロップ回路の論理シンボル
図、 第１２図はフリップ・７０ツブ回路の回路図、第１５図
は７リツプ・７０ッグ回路のレイアウト図、 第１４図は共通部分配列領域に機能回路を配置した例を
示し九配置図、 第１５図および第１６図は本発明を実施した大規模集積
回路チップの全体的な概略図、 第１７図は本発明における基本素子集合の他の実施例を
示す平面図でおる。 図中、 １は１ｓ１のゲート電極配線層、 ＩＡ、　ＩＢ、　ＩＣ嬬端子取出口、 ２は第２のゲート電極配線層、 ２Ａ、　２Ｂ、　２Ｃは端子取出口、 ５、４．５はＮ＋星領領域 ６．７．８はＰ＋戯領領域 ９はＰ湯高領域。 １０は半導体基板、 １１はゲート絶縁膜。 ２０は基本セルの配列領域、 ２１は基本素子集合（基本セル）、 ２２は縦方向の配艇用空領域、 ２３は横方向の配艇用空領域、 ２４はＰ＋渥領領域 ２５は７／＋瀧領域、 ４２′は均圧線、 ５１．５２は金属層である。 特許出願人富士通株式会社 代理人弁理士玉蟲久五部 第１図 第　２　図 第　９　図 第　１０　１１１１１ 第１１　図 １（）　（） 糖　１３　図 第＋４１２］ １ｇ１５　図

Claims (3)

【特許請求の範囲】
1. （１）　−導電型母体半導体基板に複数の基本素子集合
   が所定の間隔をおいて列状に配置されてお夛、該基本素
   子集合は、一対の反対溝型チャネルＭＩｓ　）ランジス
   タと、反対導電型の島状不純物導入領域内に形成された
   一対の一導電型チャネルＭＩ８トランジスタとが並設さ
   れて成シ、 前記基本素子集合間の領域には、所定電位の電源線との
   抵抗性接触用不純物導入領域が形成されており・ 前記抵抗性接触用不純物導入領域を介して、前記母体半
   導体基板又は前記島状不純物導入領域に所定の電位を与
   えられる様に構成されていることを特徴とするマスク・
   スライス方式の半導体集積回路装置。
2. （２）　前記複数の基本素子集合を構成するＭＩＤ）ラ
   ンジスタのうち、論理回路構成に使用されていないＭＩ
   ８　）　ｔンジスタはそのゲート又はドレイ／又はソー
   スが前記抵抗性接触用不純物導入領域に配線によって接
   続されていることを特徴とする特許請求の範囲第１項記
   載のマスク・スライス方式の半導体集積回路装置。
3. （３）　前記所定電位の電源線は、前記基本素子集合の
   列を縦断する様に延在していることを特徴とする特徴請
   求の範囲第１項記載のマスク・スライス方式の半導体集
   積回路装置。