KR910000155B1 - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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KR910000155B1
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쯔네요 이도
마꼬또 다께찌
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
가모시따 겐이찌
히다찌마이크로컴퓨터엔지니어링 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체 집적회로장치 및 그 제조방법
제1도는 제1의 실시예에 따른 CMOS형 논리 IC 배치를 개략적으로 도시한 평면도.
제2a도는 논리회로용 단위 셀의 평면도.
제2b도는 단위 셀의 등가회로도.
제3a도는
Figure kpo00001
셀의 평면도.
제3b도는 제3a도에 도시한
Figure kpo00002
셀의 배치에 1층의 알루미늄 배선이 적용된 경우의 평면도.
제3c도는 제3b도에 도시한
Figure kpo00003
셀의 배치에 2층의 알루미늄 배선이 적용된 경의 평면도.
제4도는 제3c도의 중요부분을 나타내는 단면도.
제5a도는 제3c도의
Figure kpo00004
셀의 등가회로도.
제5b도는 회로기호를 표시한 등가회로를 나타내는 회로도.
제6a도, 제6b도와 제6c도는 제2, 제3, 제4의 실시예 각각에 따른
Figure kpo00005
셀의 각 회로도.
제7도는 제6a도의 중요부분을 나타내는 단면도.
본 발명은 배선 패턴의 변경에 의해 여러가지 다른 입출력 기능 중, 어느 하나를 선택할 수 있도록 만들어진 입출력 회로부를 구성하기 위한 단위 셀을 포함한 반도체 집적회로장치(이하 "IC"라 함)와 그 제조방법에 관한 것으로, 특히 마스터 슬라이스방식에 의한 논리 IC에 관한 것이다.
예를 들면, 컴퓨터용 논리 IC는 그 설계법으로서 소위 "마스터 슬라이스방식"을 채택한다. 왜냐하면, 짧은 시간내에 소량, 다품종의 IC를 설계하는 것이 필요하기 때문이다. 마스터 슬라이스방식에 의한 IC는 기본 설계(즉, 마스터)는 그대로 두고 단지 배선 패턴의 변경만으로 복합적인 논리기능을 실현할 수 있는 이점이 있다. 이러한 이점을 살리기 위해서는 각각의 핀(또는 리이드)의 기능이 다양한 요구조건을 만족할 수 있도록 임의로 선택 또는 변경될 수 있어야 한다. 특히, 각각의 핀의 기능은 마스터 슬라이스방식내에서 입력, 출력 또는 입출력 쌍방향의 각 기능중에서 임의로 선택되어진 어떤 한 기능으로 설정될 수 있어야 한다.
종래의 기술에 따르면 이러한 요구조건을 만족하기 위해서는 각각의 핀에 대해서 마련된 각각이 본딩 패드에 대해
Figure kpo00006
셀을 하나씩 제공하는 방식을 채택했었다. 여기서,
Figure kpo00007
셀은 각각의 입출력 회로에 대해서 가장 많은 수의 소자들을 필요로 하는 회로를 동시에 구성할 수 있도록 기본적으로 설계된(또는 마스터된)셀 (즉, 단위 회로부분)이다. 앞에서 언급한 요구 조건들이 이러한
Figure kpo00008
셀을 제공함으로써 만족되어지는 경우에 이러한
Figure kpo00009
셀을 마스터 슬라이스방식에 의해 IC를 제조할 수 있도록 입력, 출력, 입출력의 쌍방향중 어느 하나에 1개의 패드(또는 핀)기능을 설정시킬 수 있도록 구성되어 진다. 따라서, 선택되어지지 않는 기능을 실현하는 소자는 사용되지 않으며, 1개의
Figure kpo00010
셀은 단지 선택되어진 하나의 기능만을 수행한다.
종래의 기술에 의해
Figure kpo00011
셀과 본딩 패드 사이의 배치관계에 있어서는 입력회로와 출력회로가 하나의
Figure kpo00012
셀에서 서로 독립적으로 동시에 형성되어질 수 있었으나, 입력과 출력을 서로 독립적으로 분리하여 추출할 수는 없었으며, 단지 하나의
Figure kpo00013
셀로부터 입력과 출력중 오직 하나만이 추출되어질 수 있었다.
이러한 사실에 착안한 본 발명자들은 앞으로 설명할 방식에 대해서 예의 검토하였다. 즉, 핀의 기능을 설정하기 이해 1개의 패트당 하나의
Figure kpo00014
셀을 마련하는 종래의 마스터 슬라이스방식은 설계의 변경없이 복합적인 기능 및 다품종화를 도모할 수 없다는 문제점이 있었다.
본 발명의 목적은 하나의
Figure kpo00015
셀의 기능으로서, 입력, 출력, 입출력 쌍방향중의 어느 하나와 독립적인 입력, 출력을 임의로 선택할 수 있도록 마스터 슬라이스방식의 IC 설계의 자유도를 증가시켜 복합적인 기능 및 다품종화에 대처할 수 있는 반도체 집적회로 장치와 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 특히 마스터 슬라이스방식에 의해 제조되는 논리 IC에 있어서 종래의 기술과 같이 기본 설계의 어떠한 변경도 없이
Figure kpo00016
셀을 효과적으로 이용할 수 있는 반도체 집적회로 장치의 그 제조방법을 제공하는 것이다.
본 발명의 목적을 달성하기 위해 본 발명에 의하면,
Figure kpo00017
셀(즉, 단 뒤 입력/출력회로부)에 인접하는 본딩 패드가 구성되는 영역을 다수의 부영역으로 가상적으로 나누고, 각각의 부영역에는
Figure kpo00018
셀로부터 다른 기능을 추출해 내기 위한 독립적으로 다양하게 분리된 본딩 패드가 형성되어 있거나
Figure kpo00019
셀로부터 오직 한 기능 또는 입력, 출력 기능의 쌍방향 기능을 추출해 내기 위한 하나의 본딩 패드가 마련되어 있다.
이하, 본 발명을 마스터 슬라이스방식에 의한 논리 LSI 예를 들면 수천개의 논리 게이트를 갖는 CMOS(Complementary Metal Oxide Semiconductor) 형의 논리 IC에 적용한 실시예에 대해서 도면을 참조해서 상세하게 설명한다.
제1도∼제5b도는 본 발명이 CMOS형 LSI에 적용되었을때의 실시예를 도시한 도면이다.
제1도는 논리 IC를 구성하는 반도체 칩(1)의 배치를 도시적으로 나타낸 것이다 이러한 칩(1)에는 논리회로를 구성하는데 쓰이는 다수의 단위 셀(2)가 백수십개 배열되어 단위 셀 열(3)이 형성되고,, 이러한 단위 셀 열(3)은 소정의 간격으로 수십개 열이 세로로 배열되어 있다. 몇 개의 단위 셀(2)가 도면에 특히 자세하게 설명되어 있지만 다른 단위 셀 열(3)의 부분에 대해서도 모드 같으므로 설명은 생략한다. 또, 단위 셀의 4열만이 나타나 있으나, 다른 단위 셀 열도 비슷하므로 그들에 대한 설명도 역시 생략한다. 서로 이웃한 2개의 단위 셀 열 사이의 간격은 배선 채널(4)로서 사용되고, 각 채널들은 세로 방향으로 연장된 수십개의 알루미늄 배선을 필드 SIO2막 표면에 형성할 수 있을 정도의 폭을 가지고 있다. 칩(1)의 주위 부분에는 입출력회로를 구성하기 위한 다수의
Figure kpo00020
셀(5)가 배치되어 있다. 이러한 각각의
Figure kpo00021
셀은 다음에 설명될 알루미늄 배선에 의해서 입력회로, 출력회로, 클럭용 입력회로, 쌍방향 버퍼회로 등의 다양한 회로 기능을 갖도록 구성되어 있다. 더구나, 각
Figure kpo00022
셀에 인접한 위치에는 각 셀에 대해서 소정의 규칙적인 피치로 배열된 두 개의 본딩 패드(6a),(6b)가 마련되어 있다. 각 셀에 대한 두 개의 본딩 패드의 배치는 앞에서 말한 다양한 회로 기능의 추출(또는 선택)에 중요한 역할을 한다.
여기서, 마스터 슬라이스방식에 따라 논리 IC를 구성하는 공정을 설명한다. 먼저, 단위 셀(2)와
Figure kpo00023
셀(5)의 회로소자, 즉 MIS(Metal Insulator Semiconductor)형 전계효과 트랜지스터(즉, MISFETS), 저항, 폴리 실리콘 게이트 배선 등이 기본 설계(마스터)에 의해서 구성되어 진다. 이러한 기본 설계는 모든 종류에 대해서 변경되지 않고 동일한 패턴을 유지한다. 다음에 층간 절연막으로서 인 실리케이트 글라스 박막(이하 "PSG막"이라 함)으로 모든 표면을 덮은 후, 층간 절연막에 각각의 콘택트 홀이 형성된다. 콘택트 홀의 형성 공정 이후에는 요구되어진 논리 기능을 실현할 수 있도록 그 기능에 맞는 다양한 부분적 변경이 가해진다. 그후, 1층째의 알루미늄 배선(이하 "Al-I"이라 함)을 위 표면에 실시한다. 이러한 Al-I은 단위 셀(2)를 연결하기 위하여 배선 채널(4)에서 세로 방향으로 연장하는 배선,
Figure kpo00024
셀(5)내의 입력/출력 회로를 구성하기 위한 배선, 단위 셀(2)에 대한 전원(VDD와 VSS)배선(전품종에서 동일 패턴이다), 단위 셀(2)내의 논리 회로를 구성하기 위한 배선 등을 포함한다.
또한, 각
Figure kpo00025
셀(5)에 대해서 두 개 마련되는 본딩 패드(6a), (6b)의 바닥 표면도 Al-I로 형성된다.
다음에 2층째의 층간 절연막(즉, PSG 막)의 덮어 씌움이 끝난 후, 그곳에 각각의 스루홀이 형성되며, 2층의 알루미늄 배선(AI-II)을 설치한다. 이 Al-II는
Figure kpo00026
셀(5)에 대한 전원 배선(전품종에서 동일 패턴이다), 논리회로를 구성하기 위해서 다수의 단위 셀(2)를 연결하도록 배선 채널(4)를 가로지르는 방향으로 단위 셀(2)에서 연장하는 배선, 본딩 패드(6a),(6b)를 덮고 있는 상층을 형성하기 위해 앞에서의 Al-I위에 동일한 패턴으로 덮여지는 패드층 등을 포함한다.
단위 셀(2)는 각각의 셀이 최대로 3입력 CMOS형 NAND 게이트를 구성할 수 있도록 기본 설계되어서 각 셀은 3개의 P채널-MISFET와 3개의 N채널 MISFET를 갖고 있다.
이러한 단위 셀을 이용해서 논리 회로를 구성하는 한예로서, 3입력 NAND 게이트를 구성한 경우의 배치가 제2a도에 나타나 있으며, 그 회로도가 제2b도이다. 마스터 슬라이스방식에 의한 회로 설계를 실행하기 위해서 기본 설계(즉, 마스터)를 위한 6개의 MISFET가 구성되어 있다. 특히, N형 실리콘 반도체기판(1')안에 구성된 P형 웰(7), 필드 SIO2막(8) 폴리 실리콘층(71)-(78), 필드 SIO2막(8)과 게이트 전극용 폴리 실리콘층(71)-(76)을 마스크로 하여 이온 주입 기술 또는 확산 기술에 의해 이것에 자기 정합적으로 소오스 또는 드레인 영역으로서의 N+형 반도체 영역(81)-(84) 및 P+형 반도체 영역(91)-(94)등이 형성되어 있다. 또, N+형 기판(1')와 P형 웰(7)을 바이어스 하기 위한 N형 영역(95)와 P형 영역(85)가 형성되어 진다. 계속해서 앞의 기본 설계 (마스터)의 패턴을 덮기 위해 표면 전체에 걸쳐셔 형성되어진 제1의 층간 절연막(도시하지 않음)위에 Al-I을 구성한다. 결과적으로, 예를 들어 3입력 NAND 게이트와 같은 단위 셀(2)의 논리 회로를 구성하기 위해서는 입력배선 A, B, C와 출력배선 X가 형성된다. 또한 단위 셀(2)에 전원(VDD)를 공급하기 위한 전원 배선 VDD와 접지 배선 GND가 Al-I로 형성된다. 비록 도시하지 않았지만, 배선 A,B,C와 X는 Al-II를 통해서 다른 단위 셀에 의해 구성된 논리 게이트와 각각 연결되어 있다. 그리고, 이러한 연결이 배선 채널(4)에서만 이루어질 수 있다면 Al-I에 의해서도 실행할 수 있다.
Figure kpo00027
셀(5)는 각 입력과 출력회로가 최대로 필요로 하는 소자수가 하나의
Figure kpo00028
셀에 의해서 구성될 수 있도록 기본적으로 설계되었다. 본 예에 있어서는 LSTTL(Low Power Schottky TTL)과의 호환성을 갖기 위해서 CMOS 논리 레벨과 LSTTL의 레벨을 서로 변환하기 위한 변환 회로를 구성하는 소자들을
Figure kpo00029
셀안에 구성했다. 그러나 다음의 도면에서
Figure kpo00030
셀 부분은 나타나 있으나 위의 레벨 변화 회로 부분은 생략되어 있다.
1예로서 하나의
Figure kpo00031
셀이 서로 독립적으로 구성되어진 입력과 출력회로에 대해 제3a도∼제5b도를 사용해서 설명한다. 종래의 기술로는 1개의
Figure kpo00032
셀을 사용하여 독립적인 입력회로와 출력회로를 구성하는 것이 불가능하였다.
Figure kpo00033
셀을 구성하는 방법에 제3a도∼제3c도에 단계적으로 설명되어 있으며, 제3a도는 기본 설계(마스터)단계의 배치를 설명한 것이다. 특히, 도면에는 P형 웰(10, 필드 SiO2막(8), 게이트 전극으로 작용하는 폴리실리콘층(11), 입력 보호 저항으로 작용하는 폴리 실리콘층(12), 폴리 실리콘층(11)과 필드 SiO2막(8)를 마스크로 이용한 이온 주입법 또는 확산 기술에 의해 자기 정합으로 형성하는 소오스 또는 드레인 영역으로서의 N+형 반도체 영역(17)과 P+형 반도체 영역(18)이 형성되어 있다. 이 실시예에 있어서 중요한 구조는
Figure kpo00034
셀(5)에 인접해서 형성한 본딩 패드를
Figure kpo00035
셀에 의해서 수행될 수 있는 기능의 수와 같거나 더 많은 수, 예를 들면 2개씩 마련하고 있다.
이들 본딩 패드를 포함한 구성의 중요한 부분은 제3b도, 제3c도 및 제4도에서 설명한다.
제3a도에 도시한 바와 같이 기본 설계에 맞는 셀 구조가 형성된 후, 제3b도와 같이 Al-I에 의한 각 알루미늄 배선(19)가 폴리 실리콘 저항(12)와 다이오드(14)로 구성된 입력보호 회로, CMOS 인버터 회로(15)로 구성된 입력회로, 3상태 출력회로(16)의 독립적인 기능을 구성하기 위해서 셀(5)내에 실시된다. 도면에서 빗금친 부분은 알루미늄 배선(19)를 나타내며, 바닥의 확산 영역 또는 폴리 실리콘층의 연결은 넓은 배선 부분이 또는 양끝을 넓힌 부분(dog bone type) "X"로 표시된 부분에 이루어진다. Al-I 배선 공정과 동시에 하나의
Figure kpo00036
셀(5)로부터 서로 독립적으로 입력과 출력을 추출해 내기 위한 Al-I의 본딩 패드(6a-1),(6b-1)이 각각 형성된다. 그러한, 패드(6a-1)과 (6b-1)은 알루미늄 배선(19)에 의해 독자적으로 입력 보호 저항(12)와 출력회로(16)에 연결될 수 있도록 설계된 그들 자신의 배선을 가지고 있다.
2층의 층간 절연막을 덮어 씌운 후에 제3c도와 같이 Al-II가 구성된다. 이 Al-II는 앞에서 설명한
Figure kpo00037
셀(5)와 단위 셀(2)를 연결하는 알루미늄 배선과
Figure kpo00038
셀(5)에 전원(VDD)를 제공하기 위한 전원 배선 VDD, 접지 배선 GND를 형성하고, 앞에서 설명한 패드(6a-1),(6b-1)의 바로 위에 동일한 형태로 알루미늄 패드(6a-2)(6b-2)를 구성한다. 도면에서 "X"로 표시된 부분은 제3b도에서 확산 영역과 접촉하고 있는 Al-I위에 형성되어 있는 스루홀을 통해서 Al-II가 Al-I과 연결되어 있는 부분을 가리킨다. 이 경우에 Al-I과 확산 영역 또는 폴리 실리콘층 사이에 접촉부분은 설명하고 있지 않다.
이와같이 Al-I의 알루미늄 패드(6a-1)과 Al-II의 알루미늄 패드(6a-2)로 구성된 입력용 본딩 패드(6a)와 Al-I의 알루미늄 패드(6a-1)과 Al-II의 알루미늄 패드(6a-2)로 구성된 출력용 본딩 패드(6b)가 서로 분리된 방식으로
Figure kpo00039
에 인접하여 구성되어 있다.
이러한 상태는 제4도에 명백히 설명되어 있다. 제4도는 출력용 패드(6b), 입력용 패드(6a), 배선(19), 입력보호 저항(12), 배선(19), 게이트 보호 회로(다이오드)(14)를 포함하는 부분을 나타내는 단면도이다. 이 도면에서 (20)은 N형 실리콘 기판, (21)은 필드 SiO2막, (22)는 폴리 실리콘층 표면의 SiO2막, (23)은 1층의 PSG막, (24)는 2층의 PSG막, (25)는 3층의 PSG막을 가리킨다. 그리고, 제4도의 각 단면의 구조는 통상의 열산화법, 이온 주입법, 포토에칭, 화학적 기상 성장, 진공 증착 등과 같은 공지의 기술에 의해서 제조될 수 있으며, 제조 조건의 상세한 설명은 다루지 않았다.
제3도는 C의 회로를 제5a도와 제5b도에 등가적으로 나타낸다. 제5a도는 등가회로도이고, 제5b도는 회로기호로 나타낸 회로도이다.
제5a도에 도시한 바와 같이, 입력회로는 입력 보호 저항(12)와 다이오드(14)로 구성된 입력 보호 회로와 2단의 CMOS 인버터 회로(15)로 구성된다. 더구나, 패드(6a)로부터 입력된 신호는 이들을 거쳐서 IN으로 출회되며, LSTTL-CMOS 레벨 변환 회로를 거쳐서 단위셀(2)로 구성된 논리회로에 연결된다. 반면에, 출력회로는 CMOS 인버터 회로, NAND 게이트, NOR 게이트, 6개의 MOS로 구성된 3상태 출력버퍼 등으로 구성되어 있다. 그리고, 단위 셀(2)로 구성된 논리회로로부터 출력된 2개의 신호 EN과 OUT가 CMOS-LISTTL 레벨 변환 회로를 거쳐서 앞에서 설명한 CMOS 인버터 회로와 NOR 게이트로 각각 입력된다. EN, OUT 두 개의 신호에 의해 얻어진 신호는 3상태 출력 버퍼를 구동하고, 이 출력은 패드(6b)에서 출력된다. 제5b도는 앞에서 설명한 회로를 기호로 나타낸 블록도이다.
다음의 제6a도, 제6b도, 제6c도는 제5b도에서와 같은 방법에 의해서
Figure kpo00040
셀을 나타내고 있다.
제3c도와 제4도에 나타낸 구조의 경우에 있어서
Figure kpo00041
셀(5)의 입력회로와 출력회로는 외부 리이드로 부터의 본딩 와이어(26),(27)을 각 본딩 패드(6a)와 (6b)에 대해서 압착하는 것에 의해서 외부 리이드오 각각 연결될 수 있다. 즉,
Figure kpo00042
셀에 속하는 입력과 출력 기능 모두가 동시에 선택될 수 있다. 이것은 두 개의 본딩 패드(6a)와 (6b)를 단일
Figure kpo00043
셀에 대해서 마련하고, 이것들을 서로 분리해서 따로 따로 사용할 수 있기 때문이다. 이것은 하나의
Figure kpo00044
셀과 하나의 패드를 가지고 있는 종래의 기술 시스템에서는 생각할 수 없는 것이다.
제6a도, 제6b도, 제6c도는 각각 본 발명의 제2, 제3, 제4의 실시예를 도시한 것이다. 이러한 제2, 제3, 제4의 실시예는 제1e도에 도시한 칩의 개략적인 배치도중, 일점 쇄선으로 나타낸
Figure kpo00045
셀(5)와 이것에 대응하는 2개의 패드(6a),(6b)의 결합(5b)를 제6a도, 제6b도, 제6c도에 도시한
Figure kpo00046
셀과 패드 결합에서 적어도 하나 치환한 것이다. 이러한 실시예의 단위 셀과
Figure kpo00047
셀의 기본 설계(마스터)는 제1의 실시예의 설계와 같으므로, 그에 대한 설명은 생략한다. 또한, 제2∼제4의 실시예는 제1의 실시예와 관련하여 설명한 것과 동일한 공정에 의해 형성되는 것은 물론이다.
이들 실시예는
Figure kpo00048
셀(5)로부터 입력회로만이 추출된 실시예(제6a도), 출력회로만이 추출된 실시예(제6b도), 입력과 출력회로 부분이 쌍방향으로서 추출된 실시예(제6c도)등이다. 추출되지 않고 남겨진 회로부분은 점선으로 나타내고 있다. 점선으로 나타난 부분에 대응하는 배선인 Al-I은 형성되지 않는다.
이러한 실시예와 제1의 실시예의 차이점은 하나의
Figure kpo00049
에 대해서 상술한 제1의 실시예의 2개의 본딩 패드가 마치 단락한 패드로 되어 있는 것이다.
특히, 제6a도, 제6b도, 제6c도의 본딩 패드(6)에서 표시한 점선은 패드(6)이 가상적으로 2개의 부분으로 구분된 패드에 해당하는 영역(6a'), (6b')를 단락한 것과 같은 형상으로 되어 있음을 나타낸다. 이러한 영역(6a'),(6b')의 크기와 위치는 앞의 제1의 실시예의 패드(6a),(6b)와 각각 일치하고 있다.
이 패드(6)의 구조를 제7도에 도시한다. 제7도는 제6a도의 실시예의 단면 구조를 도시한 것으로 제4도에 대응하는 부위의 단면도이다. 패드(6)은 Al-I과 Al-II의 적층 구조를 가지고 있다. 또한 Al-I은 그 형성 공정중에 있어서
Figure kpo00050
셀(5)의 입력측에 접속되도록 설계된다. 결과적으로 이렇게 해서 형성되는 패드(6)은
Figure kpo00051
셀(5)의 입력회로와 연결된다. 제4도와의 비교에서 명백한 바와 같이 패드(6)은 패드(6a),(6b)가 형성되어야 할 (6a), (6b')의 모든 영역에 걸쳐서 형성된다. 그리고, 본딩 와이어(26)은
Figure kpo00052
셀의 입력회로와 리이드를 연결하기 위해 패드(6)에 압착되어 있다. 제6b도, 제6c도의 실시예를 단면구조에 대해서는 제7도로부터 쉽게 판단할 수 있으므로 설명을 생략한다. 이러한 실시예와 같이 패드(6)을 더 넓게 형성하면, 본딩 과정은 좀더 용이하게 할 수 있어 신뢰성이 향상되게 된다.
제6a도와 제6b도의 실시예에 있어서 상술한 패드에 해당하는 2개의 영역(6a'),(6b')의 위체에 단지 하나의 패드(6a) 또는 (6b)를 형성하고, 이 패드(6a)또는 (6b)와 입력회로 또는 출력회로를 연결하는 것이 가능하다.
이상 기술한 실시예는 핀의 수, 본딩 와이어의 수를 목적으로 하는 회로 등의 조건에 따라 각각의
Figure kpo00053
셀에 대해서 두 개의 패드를 모두 배치할 필요가 없는 상황이 발생한 경우에는 제1의 실시예의 자유로운 변형으로서 얻어질 수 있다. 또, 종래와 비교해서 동일한 기본 설계(마스터)로부터 얻을 수 있는 IC의 종류가 더욱 넓어진다.
이러한 실시예의 경우에서 하나의
Figure kpo00054
셀에 대해서 2개의 패드가 형성된 부분과 1개의 패드로 형성된 부분과의 비율은 앞에서 언급한 핀의 수를 포함한 여러 조건에 따라 다양하게 변경할 수 있다. 이러한 경우에서 본딩 조건, 즉 본딩 배선이 칩의 중앙부에 칩변에 수직으로 연장하는 것에 대해서 변의 끝부분에 접근해감에 따라 칩변에 대하여 더 비스듬하게 연장되어 본딩 공정이 더 어렵게 되는 것을 고려하여, 칩의 중앙부에서는
Figure kpo00055
셀에 대하여 2개의 패드를 마련하고, 끝부분에서는
Figure kpo00056
셀에 대하여 1개의 패드를 마련하면, 본딩 공정의 작업성과 신뢰성을 향상시킬 수 있다.
이상 본 발명의 예를 들었지만, 상술의 각 실시예는 본 발명의 기술적인 개념에 따라 더욱더 변형될 수 있다.
예를 들면, 제2∼제4의 실시예의 변형으로서 만일 Al-I층은 두 번째 Al-II의 방법으로 패드(6)을 마련하기 위해 패드(6a)와 (6b)를 단락시키도록 제1의 실시예의 패드(6a),(6b)를 분리시켜 마련하여도 단지 입력, 출력 또는 입출력 쌍방향을 추출해 내는 것이 가능하다. 이러한 변형에 있어서, 바닥의 Al-I의 패턴은 아무런 변경도 필요로 하지 않고, 또 그만큼 바닥 패드를 형성하기 위한 마스크 제작을 쉽게 실행할 수 있다. 이와 같은 단락 구조는 모든
Figure kpo00057
셀의 일부분의 셀에 마련될 수 있으나, 그것의 수는 앞에 말한 핀 수 등의 여러 가지 조건에 따라 적절히 변경될 수 있다.
또한, 각 패드는 모두 동일한 4각형의 형태로 형성될 필요는 없으나, 예를 들면 본딩 와이어의 압축 본딩 방향에 적합하게 패드 열의 양 끝에 가깝게 접근해 감에 따라 패드를 어느 정도 평행 4변형의 형태로 배치해도 된다.
더욱이, 제1의 실시예에 있어서 각
Figure kpo00058
셀에 대해서 배열된 패드의 수는 그
Figure kpo00059
셀에 의해 수행될 출력 기능의 수와 같거나 그 이하, 예를 들면 2개 이상으로 하여도 좋다. 또는 그 입출력 기능의 수보다도 많아, 예를 들면 3개의 패드를 마련할 수도 있다. 이러한 경우, 패드의 선택의 자유도가 앞에서 언급한 입력과 출력의 수에 따라 더욱더 증가될 수 있을 것이 기대된다.
또한 본 발명은 CMOS형 논리 IC이외에도 적용될 수 있음을 이해할 수 있다.
앞의 설명에서 명백한 바와 같이, 본 발명에 따른 반도체 집적회로 장치는 다음에 요약한 것과 같은 두드러진 이점을 얻을 수 있다.
(1) 특히, 마스터 슬라이스방식에 의한 IC 설계에 있어서 IC설계상의 자유도가 증대될 수 있도록 기본설계(마스터)에는 어떠한 변경도 없이 추출되어진 입력과 출력신호의 수(즉,
Figure kpo00060
셀에 의해 수행되어지는 기능의 수)에 따라 임의로 본딩 패드를 선택할 수 있다. 본딩 패드는
Figure kpo00061
셀의 각각의 기능 모두를 만족하도록 구성될 수 있으므로, 본딩 패드도 마스터 슬라이스방식에 의해 임의로 선택할 수 있다.
(2) 따라서, 기본 설계에 있어서, 어떠한 변경도 없이 추출할 수 있는 신호의 수에 대한 제한을 현저히 줄일 수 있으므로, 핀의 수가 종래의 기술보다 더 증가(예를 들면 2배 정도의 다핀화)한다.
(3) 입력과 출력회로로서 2개의 독립적인 기능이
Figure kpo00062
셀에 주어지므로
Figure kpo00063
셀의 사용 효율이 매우 뛰어나게 된다.

Claims (39)

  1. 반도체 기판, 상기 반도체 기판상에 형성되며, 각각의 입력회로, 출력회로, 입출력회로의 회로 기능중의 적어도 하나를 마련하도록 연결 가능한 소정의 회로소자를 포함하는 다수의
    Figure kpo00064
    셀(5), 그것에 대응하여 서로 인접하는 적어도 2개의 독립적인 본딩 패드를 갖는 각각의
    Figure kpo00065
    셀에 대해서 각각의
    Figure kpo00066
    셀에 대응하는 상기 반도체 기판상에 형성되며, 본딩 패드의 수가
    Figure kpo00067
    셀의 수를 초과하는 다수의 본딩패드(6a,6b), 상기 입력, 출력 및 입출력 회로중 적어도 2개 선택된 회로에 대해서 상기 각
    Figure kpo00068
    셀을 마련하고, 상기 각각의
    Figure kpo00069
    셀에서 2개 선택된 회로를 추출하도록 상기 대응하는 본딩 패드의 적어도 2개의 대해서 상기 각각의
    Figure kpo00070
    셀을 전기적으로 접속하는 내부 결선을 갖는 배선 패턴을 포함하는 반도체 집적 회로 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 각각의
    Figure kpo00071
    셀에 대해 마련된 2개의 본딩 패드중의 하나(6a)는 상기
    Figure kpo00072
    의 입력회로에 신호를 공급하도록 작용하고, 상기 본딩 패드의 다른 하나(6b)는 상기
    Figure kpo00073
    셀의 출력회로에서 신호를 출력하도록 작용하는 반도체 집적 회로 장치.
  3. 특허청구의 범위 제1항 또는 제2항에 있어서, 상기 각각의 본딩 패드는 하층 도체막과 그것에 접촉해서 그위에 적층된 상층 도체막으로 형성되어 있는 반도체 집적 회로 장치.
  4. 입력회로, 출력회로 및 입출력회로의 적어도 하나의 소정의 회로기능을 마련하도록 접속되는 소정수의 회로소자를 각각 갖는 다수의
    Figure kpo00074
    셀이 형성된 반도체 집적 회로 장치의 제조 방법에 있어서, 반도체 기판상의 소정의 소자 패턴내에 상기 각각의
    Figure kpo00075
    셀의 회로소자를 형성하는 스텝, 상기 적어도 하나의 소정의 회로 기능을 마련하도록 패턴에 상기 각각의
    Figure kpo00076
    셀의 회로소자중의 적오도 몇 개를 연결하는 스텝, 상기 기판의 적어도 2개의 인접하는 영역상에 형성되어 서로 인접하는 적어도 2개의 분리된 독립적인 본딩 패드를 규정할 수 있고, 적어도 2개의 회로에 대해서 상기 각각의
    Figure kpo00077
    셀을 마련할 수 있도록 형성된 제1의 패턴을 갖는 다수의 소정의 본딩 패드의 선택 패턴으로 형성되며, 본딩 패드의 수가
    Figure kpo00078
    셀의 수를 초과하도록 상기
    Figure kpo00079
    셀에 대해서 상기 본딩 패드를 형성하는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  5. 특허청구의 범위 제4항에 있어서, 또 상기 선택된 본딩 패드 패턴에 따라서 서로 인접하는 2개의 본딩 패드에 상기
    Figure kpo00080
    셀의 각각을 연결하는 스텝을 포함하고, 상기
    Figure kpo00081
    의 각각에는 적어도 2개의 회로가 마련되는 반도체 집적 회로 장치의 제조방법.
  6. 특허청구의 범위 제4항에 있어서, 상기 소정의 본딩 패드 패턴은 또 상기 제1의 패턴에 의해 규정된 2개의 본딩 패드가 형성되어 있는 반도체 기판상의 두 개의 영역 사이로 연장하도록 형성된 1개의 본딩 패드를 마련하는 제2의 패턴을 포함하는 반도체 집적 회로 장치의 제조방법.
  7. 특허청구의 범위 제4항에 있어서, 상기 각각의
    Figure kpo00082
    셀의 각각의 회로소자는 다결정 실리콘막으로 형성된 게이트 전극을 갖는 MOS 장치이며, 상기 각각의
    Figure kpo00083
    셀의 선택된 회로소자는 알루미늄 배선에 의해 접속되어 있고, 상기 각각의 본딩 패드는 알루미늄으로 형성된 반도체 집적 회로 장치의 제조방법.
  8. 입력회로, 출력회로 및 입출력회로의 회로 기능중의 적어도 하나를 마련하도록 접속되는 소정의 회로 소자를 각각 갖는 다수의
    Figure kpo00084
    셀을 반도체 기판상에 형성하는 스텝, 각각의
    Figure kpo00085
    셀에 대응하는 상기 반도체 기판상에 본딩 패드의 수가
    Figure kpo00086
    셀의 수를 초과하고 서로 인접하는 적어도 2개의 본딩 패드를 형성하는 스텝, 상기 입력, 출력, 입출력회로를 마련하는 적어도 2개의 선택회로에 대해서 상기 각각의
    Figure kpo00087
    셀을 마련하고, 상기
    Figure kpo00088
    셀에서 상기 2개 선택된 회로를 추출하도록 적어도 2개의 대응하는 본딩 패드에 대해서 상기
    Figure kpo00089
    셀을 전기적으로 접속하는 내부 결선을 갖는 배선 패턴을 형성하는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  9. 특허청구의 범위 제4항에 있어서, 상기 본딩 패드를 형성하는 스텝은 각각의
    Figure kpo00090
    셀에 대해서 서로 인접하는 적어도 2개의 본딩 패드를 마련하도록 상기 제1의 패턴상에 선택 패턴으로써 상기 제1의 패턴과 동일 구조인 제2의 패턴을 형성하는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  10. 특허청구의 범위 제9항에 있어서, 상기 본딩 패드를 형성하는 스텝은 상기 각각의
    Figure kpo00091
    셀과 인접한 각각의
    Figure kpo00092
    셀에 대해서 상기 제 1 및 제2의 패턴을 형성하여 각각의
    Figure kpo00093
    셀의 적어도 2개의 본딩 패드가 상기 각각의
    Figure kpo00094
    셀과 인접해서 형성되는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  11. 특허청구의 범위 제4항에 있어서, 상기 본딩 패드를 형성하는 스텝을 각각의
    Figure kpo00095
    셀에 대해서 하나의 본딩 패드를 마련하도록 제1의 패턴상에 선택 패턴으로써 상기 제1의 패턴이 배치된 기판의 적어도 두 개의 인접한 영역에 걸쳐서 연속하여 연장하는 제2의 패턴을 형성하는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  12. 특허청구의 범위 제11항에 있어서, 상기 제1 및 제2의 패턴은 상기 긱각의
    Figure kpo00096
    셀에 인접하여 형성되어 상기 한 개의 본딩 패드가 상기 각각의
    Figure kpo00097
    셀에 인접하여 형성되는 반도체 집적 회로 장치의 제조방법.
  13. 특허청구의 범위 제4항에 있어서, 상기 제1의 패턴은 상기 각각의
    Figure kpo00098
    셀에 인접하여 형성되는 반도체 집적 회로 장치의 제조방법.
  14. 특허청구의 범위 제8항에 있어서, 상기 적어도 2개의 본딩패드는 상기 각각의
    Figure kpo00099
    셀에 인접하여 형성되는 반도체 집적 회로 장치의 제조방법.
  15. 특허청구의 범위 제1항에 있어서, 상기 각각의
    Figure kpo00100
    셀에 대응하는 상기 적어도 2개의 본딩 패드는 상기 각각의
    Figure kpo00101
    셀에 인접하여 위치되는 반도체 집적 회로 장치.
  16. 반도체 기판, 상기 반도체 기판상에 형성되며, 각각이 입력회로, 출력회로 및 입출력회로의 회로 기능중의 적어도 하나를 마련하도록 접속되는 소정의 회로소자를 갖는 다수의
    Figure kpo00102
    셀, 상기
    Figure kpo00103
    셀에 대응하는 상기 반도체 기판상에 형성되어 각각의
    Figure kpo00104
    셀에 인접해서 배치되고, 상기
    Figure kpo00105
    셀중의 적어도 하나가 그것에 대응하는 적어도 2개의 본딩 패드를 가지며, 본딩 패드의 수가 상기
    Figure kpo00106
    셀의 수를 초과하는 다수의 본딩 패드, 상기 회로 기능중의 적어도 하나를 마련하는 선택회로에 대해서 상기 각각의
    Figure kpo00107
    셀을 마련하고, 상기 각각의
    Figure kpo00108
    셀의 회로 기능중의 적어도 하나를 추출하도록 상기 대응하는 본딩 패드에 대해서 상기 각각의
    Figure kpo00109
    셀을 전기적으로 접속하는 내부 결선을 갖는 배선 패턴을 포함하는 반도체 집적 회로 장치.
  17. 특허청구의 범위 제16항에 있어서, 하나의 본딩 패드는 각각의
    Figure kpo00110
    셀에 대응하며, 상기 하나의 본딩 패드는 상기 각각의
    Figure kpo00111
    셀에 인접하고 있는 반도체 집적 회로 장치.
  18. 반도체 기판, 상기 반도체 기판상에 형성되며, 각각이 입력회로, 출력회로 및 입출력회로의 회로 기능중의 적어도 하나를 마련하도록 접속되는 소정의 회로소자를 갖는 다수의
    Figure kpo00112
    셀, 각각의
    Figure kpo00113
    셀에 대응하는 상기 반도체 기판상에 형성되고, 각각의 본딩 패드가 상기 기판의 인접하는 영역상에 형성된 적어도 2개의 패턴부를 갖고 서로 인접하는 적어도 2개의 분리 본딩 패드를 규정할 수 있고, 상기 회로 기능중의 하나를 마련하는 적어도 2개의 회로에 대해서 상기의 각각의
    Figure kpo00114
    셀의 마련할 수 있도록 상기 반도체 기판에 형성된 제1의 패턴에서 형성되고, 본딩 패드의 수가
    Figure kpo00115
    셀의 수를 초과하도록 마련된 다수의 본딩 패드의 상기 회로 기능중의 적어도 하나를 마련하도록 선택 회로에 대해서 상기 각각의
    Figure kpo00116
    셀을 마련하고, 상기
    Figure kpo00117
    셀에서 상기 선택된 회로를 추출하도록 상기 대응하는 본딩 패드에 대해서 상기 각각의
    Figure kpo00118
    셀을 전기적으로 접속하는 내부 결선을 갖는 배선 패턴을 포함하는 반도체 집적 회로 장치.
  19. 특허청구의 범위 18항에 있어서, 상기 본딩 패드의 각각은 상기 제1의 패턴상에 형성된 제2의 패턴을 또 포함하는 반도체 집적 회로 장치.
  20. 특허청구의 범위 제18항에 있어서, 상기 제1의 패턴은 상기 각각의
    Figure kpo00119
    셀에 인접해서 위치되어 있는 반도체 집적 회로 장치.
  21. 입력회로, 출력회로 및 입출력회로의 적어도 하나의 소정의 기능을 마련하도록 접속되는 소정수의 회로소자를 각각 갖는 다수의
    Figure kpo00120
    셀이 형성된 반도체 집적 회로 장치의 제조방법에 있어서, 반도체 기판상의 소정의 소자패턴의 상기 각각의
    Figure kpo00121
    셀의 회로소자를 형성하는 스텝, 상기 소정의 회로 기능을 마련하도록 패턴에서 상기 각각의
    Figure kpo00122
    셀의 회로소자의 적어도 몇 개를 접속하는 스텝, 각각의
    Figure kpo00123
    셀에 대응하는 적어도 하나의 본딩 패드가 상기 각각의
    Figure kpo00124
    셀에 인접해서 배치되고, 상기
    Figure kpo00125
    셀중의 적어도 하나 그것에 대응하는 적어도 2개의 본딩 패드를 가지며, 본딩 패드의 전체수가 상기
    Figure kpo00126
    셀의 수를 초과하는 본딩 패드를 상기
    Figure kpo00127
    셀에 대해서 형성하는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  22. 특허청구의 범위 제4항에 있어서, 상기 회로소자의 적어도 몇 개의 접속하는 스텝과 상기 본딩 패드를 형성하는 스텝을 동시에 실행되는 반도체 집적 회로 장치의 제조방법.
  23. 각각의
    Figure kpo00128
    셀이 입력회로, 출력회로 및 입출력회로의 적어도 하나의 소정의 회로 기능을 마련하도록 접속되는 소정의 수의 회로 소자를 포함하는 반도체 기판상의 다수의
    Figure kpo00129
    셀을 갖는 마스터 슬라이스를 사용한 반도체 집적 회로 장치의 제조방법에 있어서, 적어도 하나의 본딩 패드가 각각의
    Figure kpo00130
    셀에 대응하여 형성하고, 상기 다수의
    Figure kpo00131
    셀의 적어도 하나는 이에 대응하는 적어도 2개의 본딩 패드를 갖고, 본딩 패드의 전체 수가
    Figure kpo00132
    의 수를 초과하고, 각각의
    Figure kpo00133
    셀에 대응하는 적어도 하나의 본딩 패드가 상기 각각의
    Figure kpo00134
    셀에 인접하여 형성되며, 적어도 하나의 본딩 패드의 각각이 서로 독립적인 다수의 본딩 패드를 상기 다수의
    Figure kpo00135
    셀에 대해서 형성하는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  24. 특허청구의 범위 제23항에 있어서, 또 상기 적어도 하나의 소정의 회로 기능을 마련하도록 패턴내에서 상기 각각의
    Figure kpo00136
    셀의 상기 회로소자의 적어도 몇 개를 접속하는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  25. 특허청구의 범위 제24항에 있어서, 상기 다수의
    Figure kpo00137
    셀은 반도체 기판의 제1의 영역상에 배치되고, 상기 기판은 또한 논리회로를 마련하기 위한 다수의 단위 셀 열을 가지며, 상기 다수의 단위 셀 열은 상기 제1의 영역과 다른 상기 기판의 제2의 영역에 형성되는 반도체 집적 회로 장치의 제조방법.
  26. 특허청구의 범위 제25항에 있어서, 상기 제1의 영역은 상기 제2의 영역의 주위로 연장하는 반도체 집적 회로 장치의 제조방법.
  27. 특허청구의 범위 제23항에 있어서, 적어도 2개의 본딩 패드는 각각의
    Figure kpo00138
    셀에 대응하여 형성되고, 상기 적어도 2개의 본딩 패드는 서로 인접하고 있는 반도체 집적 회로 장치의 제조방법.
  28. 특허청구의 범위 제27항에 있어서, 상기
    Figure kpo00139
    셀의 적어도 하나는 상기 적어도 하나의 소정의 회로 기능을 마련하도록 2개의 회로가 마련되고, 상기 제조방법은 또 대응하여 형성된 2개의 본딩 패드에 상기의
    Figure kpo00140
    셀의 적어도 하나의 각각을 접속하는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  29. 특허청구의 범위 제23항에 있어서, 상기 본딩 패드는 상기 반도체 기판상의 하층 도체막과 상기 하층 도체막에 접촉하여 그위에 적층된 상층 도체막을 형성하는 것에 의해 형성되는 반도체 집적 회로 장치의 제조방법.
  30. 특허청구의 범위 제4항에 있어서, 또 상기 대응하는
    Figure kpo00141
    셀에 본딩 패드를 접속하는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  31. 특허청구의 범위 제30항에 있어서, 상기 대응하는
    Figure kpo00142
    셀에 상기 본딩 패드를 접속하는 스텝은 상기 각각의
    Figure kpo00143
    셀의 회로소자중의 적어도 몇 개를 접속하는 스텝과 동시에 실행되는 반도체 집적 회로 장치의 제조방법.
  32. 특허청구의 범위 제30항에 있어서, 상기 본딩 패드를 형성하는 스텝, 대응하는
    Figure kpo00144
    셀에 상기 본딩 패드를 접속하는 스텝 및 상기 각각의
    Figure kpo00145
    셀의 회로소자중의 적어도 몇 개를 접속하는 스텝은 동시에 실행되는 반도체 집적 회로 장치의 제조방법.
  33. 특허청구의 범위 제21항에 있어서, 상기 회로소자의 적어도 몇 개를 접속하는 스텝과 상기 본딩 패드를 형성하는 스텝은 동시에 실행되는 반도체 집적 회로 장치의 제조방법.
  34. 특허청구의 범위 제21항에 있어서, 또 상기 대응하는
    Figure kpo00146
    셀에 본딩 패드를 접속하는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  35. 특허청구의 범위 제24항에 있어서, 또 상기 대응하는
    Figure kpo00147
    셀에 본딩 패드를 접속하는 스텝을 포함하는 반도체 집적 회로 장치의 제조방법.
  36. 특허청구의 범위 제34항에 있어서, 상기 대응하는
    Figure kpo00148
    셀에 상기 본딩 패드를 접속하는 스텝은 상기 각각의
    Figure kpo00149
    셀의 회로소자 중의 하나도 적어도 몇 개를 접속하는 스텝과 동시에 실행되는 반도체 집적 회로 장치의 제조방법.
  37. 특허청구의 범위 제35항에 있어서, 상기 대응하는
    Figure kpo00150
    셀에 상기 본딩 패드를 접속하는 스텝은 상기 각각의
    Figure kpo00151
    셀의 회로소자 중의 적어도 몇 개를 접속하는 스텝과 동시에 실행되는 반도체 집적 회로 장치의 제조방법.
  38. 특허청구의 범위 제34항에 있어서, 상기 본딩 패드를 형성하는 스텝, 상기 대응하는
    Figure kpo00152
    셀에 상기 본딩 패드를 접속하는 스텝 및 상기 각각의
    Figure kpo00153
    셀의 회로소자중의 적어도 몇 개를 접속하는 스텝은 동시에 실행되는 반도체 집적 회로 장치의 제조방법.
  39. 특허청구의 범위 제35항에 있어서, 상기 본딩 패드를 형성하는 스텝, 상기 대응하는
    Figure kpo00154
    셀에 상기 본딩 패드를 접속하는 스텝 및 상기 각각의
    Figure kpo00155
    세의 회로소자중의 적어도 몇 개를 접속하는 스텝은 동시에 실행되는 반도체 집적 회로 장치의 제조방법.
KR8202670A 1981-06-22 1982-06-15 반도체 집적회로장치 및 그 제조방법 KR910000155B1 (ko)

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