JPS5897847A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS5897847A JPS5897847A JP19738781A JP19738781A JPS5897847A JP S5897847 A JPS5897847 A JP S5897847A JP 19738781 A JP19738781 A JP 19738781A JP 19738781 A JP19738781 A JP 19738781A JP S5897847 A JPS5897847 A JP S5897847A
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- Japan
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する分野〕 一
本発明は一積回繍装置の構造に関する。特に、セル利用
率の高いマスタースライス方式の基本セルの構造に関す
るものである。
率の高いマスタースライス方式の基本セルの構造に関す
るものである。
近縁、通信機中計算機等の集積回路化が進み、これによ
りマスタースライス方式のｘａｓｘ（大規模集積回路）
が利用されるようになってきた。マスタースライス方式
では特にスピードおよび省電力の点から０Ｍ０８タイプ
のものの利用が多い。
りマスタースライス方式のｘａｓｘ（大規模集積回路）
が利用されるようになってきた。マスタースライス方式
では特にスピードおよび省電力の点から０Ｍ０８タイプ
のものの利用が多い。
マスタースライス方式は、あらかじめ定められた導電に
輩０８）ランジスタを形成しておき、このソース、ドレ
イン、７−）、に独立に接続する丸めのコンタクト孔を
配し、アルミニウム導電膜の１層まえは２層構造を利用
して相互の接続をとり回路を形成する４のである。この
場合に、アルミニウム導電膜の配線本数による配線部の
利用制約およびトランジスタ部の構造上の利用制約があ
る。
輩０８）ランジスタを形成しておき、このソース、ドレ
イン、７−）、に独立に接続する丸めのコンタクト孔を
配し、アルミニウム導電膜の１層まえは２層構造を利用
して相互の接続をとり回路を形成する４のである。この
場合に、アルミニウム導電膜の配線本数による配線部の
利用制約およびトランジスタ部の構造上の利用制約があ
る。
これらの制約はそれぞれ独立に与えられる制約で６９、
配線部の利用制約は全体のチップ寸法と回路規模との兼
ね合いで決められる。また、構造上の利用制約は基本セ
ルの構造に関係する。基本セルはトランジスタの小グル
ープ群であシこの構造によってチップ全体の基本セル数
に対して利用できないトランジスタの数が増えてセル利
用率が下がる。セル利用率の向上はマスタースライス方
式ＸＢＸＫ与えられた最も重要な緘１題である。
配線部の利用制約は全体のチップ寸法と回路規模との兼
ね合いで決められる。また、構造上の利用制約は基本セ
ルの構造に関係する。基本セルはトランジスタの小グル
ープ群であシこの構造によってチップ全体の基本セル数
に対して利用できないトランジスタの数が増えてセル利
用率が下がる。セル利用率の向上はマスタースライス方
式ＸＢＸＫ与えられた最も重要な緘１題である。
［１１１に、従来例の０Ｍ０Ｂタイプのマスタースライ
スＬＳＩの基本セルの概略平面図を示す。
スＬＳＩの基本セルの概略平面図を示す。
ＭＩｌシリプン基板１の上のＰウェル２ Ｋ Ｎ＋ ：
／ −ストレイｙ層３とＰ＋サブコンタクト層４とグー
） ｇ １７ Ｓ／ ９コン５ム、５Ｂとを有する２個
のＮチャンネルＭＯ！）ランジスタが形成されるととも
に、Ｐ＋ソースドレイン層６とＮ＋サブコンタクト層７
とゲートポリシリコン８ム、８Ｂとを有する２個のＰチ
ャンネルＭＯ８）ランジスタが形成されている。これに
１個の貫通ポリシリコン９とが加わり、それぞれにコン
タクト孔１ｏが設けられアルミニウム導電膜のｖＤＤ線
１１ムとＶ８． ＠ ＩＩＢが設けられ全体で基本セル
を構成する。
／ −ストレイｙ層３とＰ＋サブコンタクト層４とグー
） ｇ １７ Ｓ／ ９コン５ム、５Ｂとを有する２個
のＮチャンネルＭＯ！）ランジスタが形成されるととも
に、Ｐ＋ソースドレイン層６とＮ＋サブコンタクト層７
とゲートポリシリコン８ム、８Ｂとを有する２個のＰチ
ャンネルＭＯ８）ランジスタが形成されている。これに
１個の貫通ポリシリコン９とが加わり、それぞれにコン
タクト孔１ｏが設けられアルミニウム導電膜のｖＤＤ線
１１ムとＶ８． ＠ ＩＩＢが設けられ全体で基本セル
を構成する。
この従来例基本セルは、第２図に示す略図で表わすこと
ができる。従来の、基本セルは第５図または第４図で示
すようにＰチャンネルＭＯ８τとＮチャンネルＭＯ８丁
とが同じ数だけ存在し、そのトランジスタ間をＮ＋ソー
スドレイン層３、またＦｉＰ＋ソースドレイン層６がつ
ないでいた。ここで、本質的にはＰチャンネルＭＯ８テ
とｙチャン＊＃ＭＯ５１テのゲートポリシリコン５（５
ム、５Ｂ）、８（８ム、８Ｂ ） ｄ＠ Ｓｍ１ｌＣ示
ｆヨ？ Ｋつ１ｋかっても、を九トランジスタ数が第５
図に示すように増えても、また図に＃ｉ省略しているが
貫通線の数が変化しても同一とみなしてよい。
ができる。従来の、基本セルは第５図または第４図で示
すようにＰチャンネルＭＯ８τとＮチャンネルＭＯ８丁
とが同じ数だけ存在し、そのトランジスタ間をＮ＋ソー
スドレイン層３、またＦｉＰ＋ソースドレイン層６がつ
ないでいた。ここで、本質的にはＰチャンネルＭＯ８テ
とｙチャン＊＃ＭＯ５１テのゲートポリシリコン５（５
ム、５Ｂ）、８（８ム、８Ｂ ） ｄ＠ Ｓｍ１ｌＣ示
ｆヨ？ Ｋつ１ｋかっても、を九トランジスタ数が第５
図に示すように増えても、また図に＃ｉ省略しているが
貫通線の数が変化しても同一とみなしてよい。
この従来ＩＦＩＯ場合に、トランジスタ数が５個以上の
Ｐおよび夏チャンネルＭＯ＆？ペアで作られているとき
、第５図に示す２個のイイバータを組む場合忙は、第６
図に示す配線しか存在しない。
Ｐおよび夏チャンネルＭＯ＆？ペアで作られているとき
、第５図に示す２個のイイバータを組む場合忙は、第６
図に示す配線しか存在しない。
こＯｌｉ！−では３′および６′で示す舅十ソースドレ
イン層および！＋ソースドレイン層層比出力端子の存在
の丸め利用できず、ポリン１Ｊコフ層Ｘで示す１個のト
ランジスタペアは使用不可と１６セル利用率の低下をも
たらす。また、第７図に示す３Ｍ０Ｒ１１路と２ Ｍ
ＯＲＨ路を作ると、第８図に示す配線になり出力端子Ｇ
のために６’、３’で示すＰ＋ソースドレイン層および
葺＋ソースドレイン層は利用できず、ポリシリコン層Ｉ
で示すトランジスタペアは使用不可となりセル利用率の
低下をもたらす。
イン層および！＋ソースドレイン層層比出力端子の存在
の丸め利用できず、ポリン１Ｊコフ層Ｘで示す１個のト
ランジスタペアは使用不可と１６セル利用率の低下をも
たらす。また、第７図に示す３Ｍ０Ｒ１１路と２ Ｍ
ＯＲＨ路を作ると、第８図に示す配線になり出力端子Ｇ
のために６’、３’で示すＰ＋ソースドレイン層および
葺＋ソースドレイン層は利用できず、ポリシリコン層Ｉ
で示すトランジスタペアは使用不可となりセル利用率の
低下をもたらす。
このように、従来の基本セルはセル利用率が悪く集積化
する回路規模に対する制約が強い欠点がある。
する回路規模に対する制約が強い欠点がある。
本発明はこの点を改良する亀ので、セル利用率の高い基
本セルの構造を提供することを目的とする。
本セルの構造を提供することを目的とする。
〔本発明の要旨〕
本発明は、第１導電型シリコン基板上に形成され九第２
導電型ソー４−ドレイン層と第１導電塁ナプコンタクト
層とゲートポリシリコンとを有する第２導電−チャンネ
ルのＭＯｎ！）うｙジスｐと、前記第１導電型シリコン
基板上の第２導電蓋ウエル上に形成された第１導電量の
ソースドレイン層と第２導電型サブコンタクト層とゲー
トボリシリコンとを有する第１導電型チヤンネルのＭｏ
８ ）ランジスタと、前記第１導電型シリコン基板と前
記第２導電型ウエルとを貫通する１個の貫通ポリシリコ
ンと、前記第１導電型チヤンネルのＭｏ８トランジスタ
および前記第２導電屋チヤンネルのＭｏ１）ツンジスタ
に電源電圧を印加する丸めのアルミニウム導電膜とを備
え、各ソースドレイン層、ゲートポリシリコンおよび貫
通ポリシリコンに形成されたコンタクト孔を介して集積
回路を結線させる集積回路装置において、前記第１導電
型シリコン基板上に、少なくとも１個の独立の第２導電
型チヤンネルのＭ０８トランジスタとソースドレイン層
を介して直列接続された少なくとも２個以上の第２導電
型チヤンネルのＭ０８トランジスターとが形成され、前
記第２導電型ウエル上に少なくと４１個の第１導電渥チ
ヤンネルのＭ０８トランジスタとソースドレイン層を介
して直列接続され九少なくとも２個以上の第一□ｊ導電
型チャンネルのＭＯ日トランジスタとを形成されたこと
を特徴とする。
導電型ソー４−ドレイン層と第１導電塁ナプコンタクト
層とゲートポリシリコンとを有する第２導電−チャンネ
ルのＭＯｎ！）うｙジスｐと、前記第１導電型シリコン
基板上の第２導電蓋ウエル上に形成された第１導電量の
ソースドレイン層と第２導電型サブコンタクト層とゲー
トボリシリコンとを有する第１導電型チヤンネルのＭｏ
８ ）ランジスタと、前記第１導電型シリコン基板と前
記第２導電型ウエルとを貫通する１個の貫通ポリシリコ
ンと、前記第１導電型チヤンネルのＭｏ８トランジスタ
および前記第２導電屋チヤンネルのＭｏ１）ツンジスタ
に電源電圧を印加する丸めのアルミニウム導電膜とを備
え、各ソースドレイン層、ゲートポリシリコンおよび貫
通ポリシリコンに形成されたコンタクト孔を介して集積
回路を結線させる集積回路装置において、前記第１導電
型シリコン基板上に、少なくとも１個の独立の第２導電
型チヤンネルのＭ０８トランジスタとソースドレイン層
を介して直列接続された少なくとも２個以上の第２導電
型チヤンネルのＭ０８トランジスターとが形成され、前
記第２導電型ウエル上に少なくと４１個の第１導電渥チ
ヤンネルのＭ０８トランジスタとソースドレイン層を介
して直列接続され九少なくとも２個以上の第一□ｊ導電
型チャンネルのＭＯ日トランジスタとを形成されたこと
を特徴とする。
第９図は本発明第一実施例の要部構造図である。
第１図で示した従来例と比較すると、Ｐチャンネルおよ
びＮチャンネルのポリシリコンペア５Ａと８ム、５Ｂと
８Ｂ、 ５０と８０とにおいて、Ｐ十ン−スドレイン層
が６ムと６Ｂ、１１＋ソ一スドレイン層が３ムと３Ｂに
分割されており、各分割ソースドレイン層で直列となる
トランジスタ数が相違する点に特徴がある。
びＮチャンネルのポリシリコンペア５Ａと８ム、５Ｂと
８Ｂ、 ５０と８０とにおいて、Ｐ十ン−スドレイン層
が６ムと６Ｂ、１１＋ソ一スドレイン層が３ムと３Ｂに
分割されており、各分割ソースドレイン層で直列となる
トランジスタ数が相違する点に特徴がある。
すなわちＰ＋ソースドレイン層６ムではゲートポリシリ
コン８ムで示す１＠のＰチャンネルＭＯ８Ｔ％ Ｎ＋ソ
ースドレイン層３ムではゲートポリシリコン５Ａ、５Ｂ
で示す２個のＮチャンネルＭ ＯＢ Ｔ。
コン８ムで示す１＠のＰチャンネルＭＯ８Ｔ％ Ｎ＋ソ
ースドレイン層３ムではゲートポリシリコン５Ａ、５Ｂ
で示す２個のＮチャンネルＭ ＯＢ Ｔ。
Ｐ＋ソースドレイン層６Ｂではゲートポリシリコン８Ｂ
、８０で示す２個のＰチャンネｋＭＯＢＴ、Ｎ＋ソース
ドレイン層３Ｂではゲートポリシリコン５Ｃで示す１個
のＮチャンネルＭＯＢ？であり、トランジスタペアはゲ
ー、トポリシリコン５ムと８Ａ、５ＢとｇＢ、５０と８
０となっている。
、８０で示す２個のＰチャンネｋＭＯＢＴ、Ｎ＋ソース
ドレイン層３Ｂではゲートポリシリコン５Ｃで示す１個
のＮチャンネルＭＯＢ？であり、トランジスタペアはゲ
ー、トポリシリコン５ムと８Ａ、５ＢとｇＢ、５０と８
０となっている。
この略図＃ｉ＠１０図で示されるが第１１図に示すよう
にゲートポリシリコンをつないでもよい。このよう力基
本セル構造では、第５図に示す２個のインバータは第１
２図に示す配線で実現できる。
にゲートポリシリコンをつないでもよい。このよう力基
本セル構造では、第５図に示す２個のインバータは第１
２図に示す配線で実現できる。
また、第７図に示す回路の２人力ＮＯＲ部分（３人力Ｎ
ＯＲ部分Ｆ１３個のゲートポリシリコンを利用する九め
ひとつの基本セルを完全に利用する丸め省略する。）／
ｆｉ第１３図の配線て実現できる。
ＯＲ部分Ｆ１３個のゲートポリシリコンを利用する九め
ひとつの基本セルを完全に利用する丸め省略する。）／
ｆｉ第１３図の配線て実現できる。
第１２図および第１５図のいずれもＰ＋ソースドレイン
層６Ｂ／および葺＋ソースドレイン層３Ｂが完全に自由
となりゲートポリシリコン！で示す一トランジスタペア
が自由に使える。すなわち、従来のように使用不可とな
るトランジスタペアが生じないためセル利用率は大幅に
向上する。また、ＮチャンネルＭＯ８丁およびＰチャン
ネルＭＯ８Ｔの単独利用も可能となシ回路設計の自由度
およびセル利用率がさらに向上する。第１４図は第１５
図に示すグイナｔツクフリップフロップ回路のトランス
ファーゲート部分を実現した本のである。
層６Ｂ／および葺＋ソースドレイン層３Ｂが完全に自由
となりゲートポリシリコン！で示す一トランジスタペア
が自由に使える。すなわち、従来のように使用不可とな
るトランジスタペアが生じないためセル利用率は大幅に
向上する。また、ＮチャンネルＭＯ８丁およびＰチャン
ネルＭＯ８Ｔの単独利用も可能となシ回路設計の自由度
およびセル利用率がさらに向上する。第１４図は第１５
図に示すグイナｔツクフリップフロップ回路のトランス
ファーゲート部分を実現した本のである。
第１６図は、ソースドレイン層３に、６Ｂを３ム１．３
ム２．３Ａｓ ％ ６Ｂｔ 、６Ｂ２．６ＢＳのよう
にいくつもつないでひとつの基本ゲートを実現したもの
である。また、第１７図に示すよう６ｃｐ＋ソ一スドレ
イン層６ム１を１個でなく２個以上の直列トランジスタ
になるようにして亀よ＜、Ｍ＋ソースドレイン層３１ｈ
Ｋ示すようにゲートポリシリコン５Ｉ、５Ｙとのペア
をＰ＋ソースドレイン層６Ｂ２のゲートポリシリコンｇ
Ｘ、ｇＹとペアをとるようＫしてもよい。また、異なる
構成のソースドレイン層ベア６ム１．３ム１．６ム２．
３ム２と５Ｂ、 、３Ｂ１．６Ｂｌ、３Ｂ２とを組合せ
てもよい。
ム２．３Ａｓ ％ ６Ｂｔ 、６Ｂ２．６ＢＳのよう
にいくつもつないでひとつの基本ゲートを実現したもの
である。また、第１７図に示すよう６ｃｐ＋ソ一スドレ
イン層６ム１を１個でなく２個以上の直列トランジスタ
になるようにして亀よ＜、Ｍ＋ソースドレイン層３１ｈ
Ｋ示すようにゲートポリシリコン５Ｉ、５Ｙとのペア
をＰ＋ソースドレイン層６Ｂ２のゲートポリシリコンｇ
Ｘ、ｇＹとペアをとるようＫしてもよい。また、異なる
構成のソースドレイン層ベア６ム１．３ム１．６ム２．
３ム２と５Ｂ、 、３Ｂ１．６Ｂｌ、３Ｂ２とを組合せ
てもよい。
第１８図は本発明第二実施例の要部構造図である。この
第二実施例は、１個のＭｏ８？例えば、ＰチャンネルＭ
Ｏ８ＴをＭｇシリコン基板１のみに複数個形成したもの
である。このようにＭｏ８Ｔを形成しても、第−実ｍｓ
と同様な接続を行うことができる。
第二実施例は、１個のＭｏ８？例えば、ＰチャンネルＭ
Ｏ８ＴをＭｇシリコン基板１のみに複数個形成したもの
である。このようにＭｏ８Ｔを形成しても、第−実ｍｓ
と同様な接続を行うことができる。
以上説明したように本発明によれば、セル利用率の高い
基本セルの構造を得ることができ、集積度を著しく向上
することができる。
基本セルの構造を得ることができ、集積度を著しく向上
することができる。
第１図〜嬉８図は従来列の要部構成図および結線図。
第９図〜第１７図は本発明第一実施例の要部構成図およ
び結線図。 第１８図は本発明第二実施列の要部構成図。 １−）ｉ Ｗシリコン基板、２・・・Ｐウェル、３・・
・Ｎ＋ソースドレイン層、４・−・Ｐ＋サブコンタクト
層、５ム、５Ｂ・・ＮチャンネルＭＯＢＴゲートポリシ
リコン、６−Ｐ＋ソースドレイン層、７・・・Ｎ＋サブ
コンタクト層、８ム、８Ｂ・・・ゲートポリシリコン、
９・・・貫通ポリシリコン、１０・・・コンタクト孔。 特許出願人日本電気株式会社 代理人 弁理士弁 出 直 纜 ｊＰｌｌ 図 ′！３２ 図 児 ３ 図 児 ４ 図 Ｍ ５ 図 晃 ６ 図 児７図 Ｍ ８ 図 亮 ９ 口 亮 １０ 図 児 １１ 図 蔦 １２ 図 児 １３ 図 り 忽 １４ 図 児 １５ 図 ｉ：１ １ ０１ 児 １６ 図 ：Ｏ １−。 ：Ｏ ０ −Ｉ層 亮 １７ 図 仲 陽（１） ＝ ：酩
び結線図。 第１８図は本発明第二実施列の要部構成図。 １−）ｉ Ｗシリコン基板、２・・・Ｐウェル、３・・
・Ｎ＋ソースドレイン層、４・−・Ｐ＋サブコンタクト
層、５ム、５Ｂ・・ＮチャンネルＭＯＢＴゲートポリシ
リコン、６−Ｐ＋ソースドレイン層、７・・・Ｎ＋サブ
コンタクト層、８ム、８Ｂ・・・ゲートポリシリコン、
９・・・貫通ポリシリコン、１０・・・コンタクト孔。 特許出願人日本電気株式会社 代理人 弁理士弁 出 直 纜 ｊＰｌｌ 図 ′！３２ 図 児 ３ 図 児 ４ 図 Ｍ ５ 図 晃 ６ 図 児７図 Ｍ ８ 図 亮 ９ 口 亮 １０ 図 児 １１ 図 蔦 １２ 図 児 １３ 図 り 忽 １４ 図 児 １５ 図 ｉ：１ １ ０１ 児 １６ 図 ：Ｏ １−。 ：Ｏ ０ −Ｉ層 亮 １７ 図 仲 陽（１） ＝ ：酩
Claims (2)
- （１） 第１導電灘シ゛リコン基板上に形成された第
２導電型ソースドレイン層と第１導電屋サブコンタクト
層とゲートポリシリコンとを有する第２導電型チヤンネ
ルのＭＯ８トランジスタと、前記第１導電型シリコン基
板上の第２導電型ウエル上に形成された第１導電型のソ
ースドレイン層と第２導電型サブコンタクト層とゲート
ポリシリコンとを有する第１導電型チヤンネルのＭＯＢ
）う・ンジスタと、前記第１導電型シリコン基板と前記
第２導電型ウエルとを貫通する１個の貫通ポリシリ・コ
ンと、前記第１導電型チヤンネルのＭＯＢ）ランジスタ
および前記第２導電置チヤンネルのＭ０８トランジスタ
に電源電圧を印加するためのアルミニ。 ラム導電膜とを備え、各ソースドレイン層、ゲートポリ
シリコンおよび貫通ポリシリコンに形成されたコンタク
ト孔を介して集積回路が結線される集積回路装置におい
′て、前記第１導電型シリコン基板上に、少なくとも１
＠の独立の第２導電型チヤンネルのＭＯＢ ）ランジス
タとソースドレイン層を介して直列接続された少なくと
も２個以上の第２導電型チヤンネルのＭＯＢ ）ランジ
スタとが形成され、前記第２導電型ウエル上に、少なく
とも１個の第１導電型チヤンネルのＭＯＥ！ ）ランジ
スタとソースドレイン層を介して直列接続された少なく
とも２個以上の第１導電型チヤンネルのＭＯ日トランジ
スタとが形成されたことを特徴とする集積回路装置。 - （２）第１導電型シリコン基板あるいは第２導電型ウエ
ル上のいずれが一方にのみ電気的に独立した１個のＭＯ
Ｂ）ランジスタが形成された特許請求の範囲！（１）項
記赦の集積回路装置。−
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19738781A JPS5897847A (ja) | 1981-12-08 | 1981-12-08 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19738781A JPS5897847A (ja) | 1981-12-08 | 1981-12-08 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897847A true JPS5897847A (ja) | 1983-06-10 |
| JPH0122733B2 JPH0122733B2 (ja) | 1989-04-27 |
Family
ID=16373657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19738781A Granted JPS5897847A (ja) | 1981-12-08 | 1981-12-08 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897847A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961047A (ja) * | 1982-09-29 | 1984-04-07 | Hitachi Ltd | 半導体集積回路装置 |
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1981
- 1981-12-08 JP JP19738781A patent/JPS5897847A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0122733B2 (ja) | 1989-04-27 |
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