JPS59181028A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59181028A JPS59181028A JP5447883A JP5447883A JPS59181028A JP S59181028 A JPS59181028 A JP S59181028A JP 5447883 A JP5447883 A JP 5447883A JP 5447883 A JP5447883 A JP 5447883A JP S59181028 A JPS59181028 A JP S59181028A
- Authority
- JP
- Japan
- Prior art keywords
- group
- series
- conductive type
- type mosfets
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、論理回路およびメモリ回路の勇者を塔載する
上で有効なマスタスライス方式半導体集積回路装置（以
下、マスタースライスと略す）に関する。
上で有効なマスタスライス方式半導体集積回路装置（以
下、マスタースライスと略す）に関する。
近年、開発期間の短縮や開発コストの低減等を目的とし
て、通信機やコンピュータ等にマスタースライスが利用
されることが多くなって来た。
て、通信機やコンピュータ等にマスタースライスが利用
されることが多くなって来た。
従来、マスタースライスは、論理回路を塔載することを
主目的として、第１図に例示するように、あらかじめ定
めた規則に従って、ウェファ上にトランジスタ素子を配
列した共通な下地を量産しておき、所望開発品種に応じ
て１層以上の導電膜、コンタクト穴及びスルーホールを
形成し、トランジスタ間の結線処理を行なうものである
。したがって、所望集積回路の開発期間の短縮や開発コ
ストの低減が可能となった。
主目的として、第１図に例示するように、あらかじめ定
めた規則に従って、ウェファ上にトランジスタ素子を配
列した共通な下地を量産しておき、所望開発品種に応じ
て１層以上の導電膜、コンタクト穴及びスルーホールを
形成し、トランジスタ間の結線処理を行なうものである
。したがって、所望集積回路の開発期間の短縮や開発コ
ストの低減が可能となった。
第２図は、第１図（ａ）に対応した従来のマスタースラ
イス下地における配列された基本単位（基本セルと呼ぶ
）のパターンの例を示したもので、Ｎ型シ’Ｊ：ｆｆン
基板１．Ｐウェル４２．Ｐ＋７−ス、ドレイ、ン電極３
．Ｎ ノース・ドレイン電極４．ゲート用ポリシリコ
ン層５ ＃ ＶＤＤ電源アルミ配線６Ａ。
イス下地における配列された基本単位（基本セルと呼ぶ
）のパターンの例を示したもので、Ｎ型シ’Ｊ：ｆｆン
基板１．Ｐウェル４２．Ｐ＋７−ス、ドレイ、ン電極３
．Ｎ ノース・ドレイン電極４．ゲート用ポリシリコ
ン層５ ＃ ＶＤＤ電源アルミ配線６Ａ。
グラウンドアルミ配線６Ｂで構成されている。
従来のマスタースライスの下地に用いられた基本セルは
、例えば第１図（ａ） 、 （ｂ） 、 （Ｃ）に示す
ように、Ｐチャンネル型ＭＯＳトランジスタＴ Ｐ＋
−Ｔ ＰｇとＮチャンネル型ＭＯＳ）ランジスタＴＮ＋
〜ＴＮｓとが互いに平行して直列に接続するように配置
して構成されている。具体的には第１図（ａ）の基本セ
ルの平面図を第２図に示すように、Ｎ型シリコン基板１
に帯状のＰウェル層２を複数層（第２図では１つを示す
）設け、Ｎ型シリコン基板ＩＫソース又はドレインとし
て用いられるＰ＋型領域３を３個１組として設け、Ｐウ
ェル層２にも同様にソース又はドレインとして用いられ
るＮ＋型領領域４３個１組として設ける。その上に酸化
膜を設けた後、戸型領域３問および炉型領域４間の上に
ケート電極５をそれぞれ設ける。史に、ゲート電極５と
は絶縁して、Ｐ＋型領域３上に電源配線６Ａを、Ｎ＋型
領領域４上接地配線６Ｂを設けている。
、例えば第１図（ａ） 、 （ｂ） 、 （Ｃ）に示す
ように、Ｐチャンネル型ＭＯＳトランジスタＴ Ｐ＋
−Ｔ ＰｇとＮチャンネル型ＭＯＳ）ランジスタＴＮ＋
〜ＴＮｓとが互いに平行して直列に接続するように配置
して構成されている。具体的には第１図（ａ）の基本セ
ルの平面図を第２図に示すように、Ｎ型シリコン基板１
に帯状のＰウェル層２を複数層（第２図では１つを示す
）設け、Ｎ型シリコン基板ＩＫソース又はドレインとし
て用いられるＰ＋型領域３を３個１組として設け、Ｐウ
ェル層２にも同様にソース又はドレインとして用いられ
るＮ＋型領領域４３個１組として設ける。その上に酸化
膜を設けた後、戸型領域３問および炉型領域４間の上に
ケート電極５をそれぞれ設ける。史に、ゲート電極５と
は絶縁して、Ｐ＋型領域３上に電源配線６Ａを、Ｎ＋型
領領域４上接地配線６Ｂを設けている。
第１図（ａ）〜ｆＣ）に示しだ基本セルから構成される
従来のマスタースライスの特徴は、Ｐチャンネル型とＮ
チャンネル型のＭＯＳ）ランジスタが、それぞれ同数個
使用され、ＰチャンネルｆｉＭＯ８）ランジスタとＮチ
ャンネル型ＭＯＳ）ランジスタが一対をなして配列され
ていることであった。ところが、最近の傾向として、−
個のマスタースライス上に塔載される論理回路数の増大
とともに、これを効果的に制御するだめのメモリ回路も
塔載したいとの要求が強くなった。
従来のマスタースライスの特徴は、Ｐチャンネル型とＮ
チャンネル型のＭＯＳ）ランジスタが、それぞれ同数個
使用され、ＰチャンネルｆｉＭＯ８）ランジスタとＮチ
ャンネル型ＭＯＳ）ランジスタが一対をなして配列され
ていることであった。ところが、最近の傾向として、−
個のマスタースライス上に塔載される論理回路数の増大
とともに、これを効果的に制御するだめのメモリ回路も
塔載したいとの要求が強くなった。
しかしながら、第１図に示した従来の基本セルでは、メ
モリ回路の構成が困難であった。すなわち、メモリ回路
は、第−導電型（たとえばＮチャンネル型）ＭＯＳ）ラ
ンジスタと、第二導電型（たとえはＰチャンネル型）’
ＭＯＳトランジスタを同数個使用するのではなく、一方
の導電型トランジスタを片寄って多く使用するので、基
本セルを余分に必要としたシ、無駄なトランジスタが生
ずる。このため、基本セルの利用率が下シ、実効的に集
積度を下げるという欠点があった。又同時に、論理回路
は結線のだめの配線領域を多く必要とするので、一般に
は、基本セル自体が下地上で粗く配置されている。この
ため、結線のだめの配線のための配線領域を特に必要と
しないメモリ回路に適用すると、集積度が実質的に下が
シ、この点で不利であるという欠点もあった。
モリ回路の構成が困難であった。すなわち、メモリ回路
は、第−導電型（たとえばＮチャンネル型）ＭＯＳ）ラ
ンジスタと、第二導電型（たとえはＰチャンネル型）’
ＭＯＳトランジスタを同数個使用するのではなく、一方
の導電型トランジスタを片寄って多く使用するので、基
本セルを余分に必要としたシ、無駄なトランジスタが生
ずる。このため、基本セルの利用率が下シ、実効的に集
積度を下げるという欠点があった。又同時に、論理回路
は結線のだめの配線領域を多く必要とするので、一般に
は、基本セル自体が下地上で粗く配置されている。この
ため、結線のだめの配線のための配線領域を特に必要と
しないメモリ回路に適用すると、集積度が実質的に下が
シ、この点で不利であるという欠点もあった。
本発明の目的は、素子利用効率、実効集積密夏のとも罠
高い論理回路およびメモリ回路を組み立てることが可能
なマスタースライス用の半導体集積回路を得ることにあ
る。
高い論理回路およびメモリ回路を組み立てることが可能
なマスタースライス用の半導体集積回路を得ることにあ
る。
本発明によれば、第一導電型（たとえばＮチャンネル型
）ＭＯＳ）ランジスタを複数個直列接続して成る第一導
電型ＭＯＳ）ランジスタ群Ａを２個用意し、さらに第二
導電型（たとえばＰチャンネル型）ＭＯＳ）ランジスタ
を複数個直列接続して成る第二導電型ＭＯＳ）ランジス
タ群Ｂを１個用意して、前記２個の第一導電型ＭＯＳ）
ランジスタ群ＡＫよりて前記第二導電型ＭＯＳトランジ
スタ群Ｂを挾むようにして形成したマスタースライス用
基本セル備えだ半導体集積回路を得るものである。すな
わち、第一導電型または第二導電盤ＭＯ８）ランジスタ
を直列接続する配置方向をＸ軸方向とすると、各ＭＯ８
）ランジスタ群は、それと直角なＹ軸方向に、群Ａ２群
Ｂ１群Ａの順に並べられて成る基本セルを配置して構成
される。
）ＭＯＳ）ランジスタを複数個直列接続して成る第一導
電型ＭＯＳ）ランジスタ群Ａを２個用意し、さらに第二
導電型（たとえばＰチャンネル型）ＭＯＳ）ランジスタ
を複数個直列接続して成る第二導電型ＭＯＳ）ランジス
タ群Ｂを１個用意して、前記２個の第一導電型ＭＯＳ）
ランジスタ群ＡＫよりて前記第二導電型ＭＯＳトランジ
スタ群Ｂを挾むようにして形成したマスタースライス用
基本セル備えだ半導体集積回路を得るものである。すな
わち、第一導電型または第二導電盤ＭＯ８）ランジスタ
を直列接続する配置方向をＸ軸方向とすると、各ＭＯ８
）ランジスタ群は、それと直角なＹ軸方向に、群Ａ２群
Ｂ１群Ａの順に並べられて成る基本セルを配置して構成
される。
本発明の実施例を、以下に図面を用いて説明する。第３
図は本発明の一実施例を示したもので、この例において
は、第一導電型ＭＯＳ）ランジスタ群として、２つのＮ
チャンネル型ＭＯＳ）ランジスタＴＮＩ ｌ ＋ ＴＭ
０１及びＴＭ２１ ｒ ＴＭ０１から成る２個の群の中
間に第二導電型ＭＯＳ）ランジスタ群として２つのＰチ
ャンネル型ＭＯ８）ランジスタＴＰＩＩ ＋ ＴＰ＋２
を挾むことによシ、すなわち、２ケ（ＤＮｆＮチャンネ
ル型８トランジスタの直列接続群２つの間に、２ケのＰ
チャンネル型ＭＯ８）ランジスタの直列接続群１つをは
さんでひとつのマスタースライス用基本セルを構成する
。基本セルは例えば第４図（ａ） 、 （ｂ）に示す如
くに配置される。
図は本発明の一実施例を示したもので、この例において
は、第一導電型ＭＯＳ）ランジスタ群として、２つのＮ
チャンネル型ＭＯＳ）ランジスタＴＮＩ ｌ ＋ ＴＭ
０１及びＴＭ２１ ｒ ＴＭ０１から成る２個の群の中
間に第二導電型ＭＯＳ）ランジスタ群として２つのＰチ
ャンネル型ＭＯ８）ランジスタＴＰＩＩ ＋ ＴＰ＋２
を挾むことによシ、すなわち、２ケ（ＤＮｆＮチャンネ
ル型８トランジスタの直列接続群２つの間に、２ケのＰ
チャンネル型ＭＯ８）ランジスタの直列接続群１つをは
さんでひとつのマスタースライス用基本セルを構成する
。基本セルは例えば第４図（ａ） 、 （ｂ）に示す如
くに配置される。
図ではし列に群Ａ、ｂ＋１列に群Ｂ、Ｌ、−１−２列に
群Ａを配列し、し〜し＋２列間に基本セル４０を配列し
ている。
群Ａを配列し、し〜し＋２列間に基本セル４０を配列し
ている。
第５図は、本発明の一実施例である第３図の基本セルを
用いてスタチックメモリ回路を構成した列であシ、第５
図（ａ）は回路図、第５図（ｂ）は結線図である。これ
によれば、Ｎチャンネル１Ｍ０８）ランジス２４個とＰ
チャンネル型ＭＯ８）ランラスタ２個からなるメモリセ
ルが、−個の基本セルによって容易に実現できる。
用いてスタチックメモリ回路を構成した列であシ、第５
図（ａ）は回路図、第５図（ｂ）は結線図である。これ
によれば、Ｎチャンネル１Ｍ０８）ランジス２４個とＰ
チャンネル型ＭＯ８）ランラスタ２個からなるメモリセ
ルが、−個の基本セルによって容易に実現できる。
なお論理回路の場合は第４図において、し列とし＋１列
又はし＋１列とし＋２列によって構成でき、内部配線領
域４１をＣ＋２列又はし列の部分の上をも利用して形成
することができるので、配線領域４１は実効的に広げら
れたこととなる。このため配線効率を上げることができ
る。
又はし＋１列とし＋２列によって構成でき、内部配線領
域４１をＣ＋２列又はし列の部分の上をも利用して形成
することができるので、配線領域４１は実効的に広げら
れたこととなる。このため配線効率を上げることができ
る。
以上の説明でＰ型とＮ型を入替てもよく、又、第４図に
おいて、乙＋３＋し＋５列を群Ｂ、し＋４列を群Ａとし
て、２ケの群Ａと１ケの群Ｂかたなる基本セル２ケの群
Ｂと１ケの群へからなる基本セルを混在させて配置する
構成でもよい。更に、各群を２ケの直列トランジスタ群
でなく、３ケ以上の直列トランジスタ群にしてもよい。
おいて、乙＋３＋し＋５列を群Ｂ、し＋４列を群Ａとし
て、２ケの群Ａと１ケの群Ｂかたなる基本セル２ケの群
Ｂと１ケの群へからなる基本セルを混在させて配置する
構成でもよい。更に、各群を２ケの直列トランジスタ群
でなく、３ケ以上の直列トランジスタ群にしてもよい。
第１図（ａ） 、 （ｂ） 、 （Ｃ）は従来のマスタ
ースライスの基本セルの例を示す回路図、第２図は第１
図（ａ）に示す基本セルの平面図の一例、第３図は本発
明の一実施例の基本セルの回路図、第４図（ａ） 、
（ｂ）は本発明の基本セルの配置例、第５図は本発明の
一実施例を用いて構成したメモリの例を示すもので、同
図（ａｌは回路図、同図（ｂ）は結線図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐウ
ェル層、３・・・・・・Ｐ＋領域、４・・・・・・Ｎ＋
領領域訃・・・・・ゲート用ポリシリコン層、６Ａ・・
・・・・電源配線、６Ｂ・・・・・・接地配線、４０・
・・・・・基本セル、４１・・・・・・内部配線領域、
ＴＰＩ〜Ｐ３・・・・・・Ｐチャンネル型ＭＯ８）ラン
ジスタｓ ＴＮｌ〜Ｎｇ ＋ ’ｌ’Ｎｏ ｒ Ｎ１２
＋ Ｎ２１ ＋ Ｎ２２・・・・・・Ｎチャンネル型
ＭＯ８）ランジスタ。 （θン ｔｂ）（Ｃ） ｚ Ｚ 図
ースライスの基本セルの例を示す回路図、第２図は第１
図（ａ）に示す基本セルの平面図の一例、第３図は本発
明の一実施例の基本セルの回路図、第４図（ａ） 、
（ｂ）は本発明の基本セルの配置例、第５図は本発明の
一実施例を用いて構成したメモリの例を示すもので、同
図（ａｌは回路図、同図（ｂ）は結線図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐウ
ェル層、３・・・・・・Ｐ＋領域、４・・・・・・Ｎ＋
領領域訃・・・・・ゲート用ポリシリコン層、６Ａ・・
・・・・電源配線、６Ｂ・・・・・・接地配線、４０・
・・・・・基本セル、４１・・・・・・内部配線領域、
ＴＰＩ〜Ｐ３・・・・・・Ｐチャンネル型ＭＯ８）ラン
ジスタｓ ＴＮｌ〜Ｎｇ ＋ ’ｌ’Ｎｏ ｒ Ｎ１２
＋ Ｎ２１ ＋ Ｎ２２・・・・・・Ｎチャンネル型
ＭＯ８）ランジスタ。 （θン ｔｂ）（Ｃ） ｚ Ｚ 図
Claims (1)
- 第一導電型ＭＯＳトランジスタをＸ軸方向に複数個直列
接続して成る纂−導電型ＭＯ８）ランジスタ群２個と、
第二導電型ＭＯＳトランジスタをＸ軸方向に複数個直列
接続して成る第二導電型ＭＯＳ）ランジスタ群１個を、
前記第一導電型ＭＯＳトランジスタ群が前記第二導電型
ＭＯＳトランジスタ群を挾むようにＹ軸方向に並べて形
成された半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5447883A JPS59181028A (ja) | 1983-03-30 | 1983-03-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5447883A JPS59181028A (ja) | 1983-03-30 | 1983-03-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181028A true JPS59181028A (ja) | 1984-10-15 |
| JPH0470783B2 JPH0470783B2 (ja) | 1992-11-11 |
Family
ID=12971770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5447883A Granted JPS59181028A (ja) | 1983-03-30 | 1983-03-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644187A (en) * | 1983-12-17 | 1987-02-17 | Kabushiki Kaisha Toshiba | Gate array basic cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-03-30 JP JP5447883A patent/JPS59181028A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644187A (en) * | 1983-12-17 | 1987-02-17 | Kabushiki Kaisha Toshiba | Gate array basic cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0470783B2 (ja) | 1992-11-11 |
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