JPH02208967A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02208967A JPH02208967A JP3029889A JP3029889A JPH02208967A JP H02208967 A JPH02208967 A JP H02208967A JP 3029889 A JP3029889 A JP 3029889A JP 3029889 A JP3029889 A JP 3029889A JP H02208967 A JPH02208967 A JP H02208967A
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- JP
- Japan
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- wiring
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- well
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000009792 diffusion process Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に相補型ＭＯＳトラ
ンジスタセルを有するマスタースライス方式の半導体集
積回路に関する。
ンジスタセルを有するマスタースライス方式の半導体集
積回路に関する。
従来の半導体集積回路は、第３図に示すような等価回路
の相補型ＭＯ３）ランジスタ（以下ＣＭＯＳトランジス
タと記す）からなる２人力ＮＡＮＤゲート回路を構成す
るために、第４図に示すように、Ｐ型半導体基板１に設
けたＮ型ウェル２と、Ｎ型ウェル２及び半導体基板１の
上に絶縁膜を介して延在させて設けたゲート電極３ａ３
ｂと、ゲート電極３ａ、３ｂに整合し、且つＮ型ウェル
２に設けたＰ型拡散領域４ａ、４ｂ。
の相補型ＭＯ３）ランジスタ（以下ＣＭＯＳトランジス
タと記す）からなる２人力ＮＡＮＤゲート回路を構成す
るために、第４図に示すように、Ｐ型半導体基板１に設
けたＮ型ウェル２と、Ｎ型ウェル２及び半導体基板１の
上に絶縁膜を介して延在させて設けたゲート電極３ａ３
ｂと、ゲート電極３ａ、３ｂに整合し、且つＮ型ウェル
２に設けたＰ型拡散領域４ａ、４ｂ。
４ｃと、同様にしてゲート電極３ａ、３ｂに整合し且つ
Ｐ型半導体基板１に設けたＮ型拡散領域５ａ、５ｂ、５
ｃと、ゲート電極３ａ、３ｂを含む表面に設けた第１の
層間絶縁膜を介して設は前記層間絶縁膜に設けたコンタ
クトホール８を介してＰ型拡散領域４ａ、４ｃに接続す
る第１層の電源用配線１５ａ及びＮ型拡散領域５Ｃに接
続する接地用配線１５ｂ、同様にしてＰ型拡散領域４ｂ
とＮ型拡散領域５ａを接続する配線１５ｃと、配線１５
ａ、１５ｂ、１５ｃを含む表面に設けた第２の眉間絶縁
膜を介して設け、且つ前記第２の眉間絶縁膜に設けたコ
ンタクトホール１６を介して配線１５ｃに接続する第２
層の出力用の配線１０とを備えている。
Ｐ型半導体基板１に設けたＮ型拡散領域５ａ、５ｂ、５
ｃと、ゲート電極３ａ、３ｂを含む表面に設けた第１の
層間絶縁膜を介して設は前記層間絶縁膜に設けたコンタ
クトホール８を介してＰ型拡散領域４ａ、４ｃに接続す
る第１層の電源用配線１５ａ及びＮ型拡散領域５Ｃに接
続する接地用配線１５ｂ、同様にしてＰ型拡散領域４ｂ
とＮ型拡散領域５ａを接続する配線１５ｃと、配線１５
ａ、１５ｂ、１５ｃを含む表面に設けた第２の眉間絶縁
膜を介して設け、且つ前記第２の眉間絶縁膜に設けたコ
ンタクトホール１６を介して配線１５ｃに接続する第２
層の出力用の配線１０とを備えている。
上述した従来の半導体集積回路は、電源及び接地配線に
第１層の配線を使用しているので、出力用配線はコンタ
クトホールを介して第１層配線と接続された第２層配線
を使用しているため配線が複雑になるとともに、これに
よって他の配線レイアウトが制約されるという欠点があ
る。
第１層の配線を使用しているので、出力用配線はコンタ
クトホールを介して第１層配線と接続された第２層配線
を使用しているため配線が複雑になるとともに、これに
よって他の配線レイアウトが制約されるという欠点があ
る。
本発明の半導体集積回路は、−導電型半導体基板に設け
た逆導電型ウェルと、前記ウェルと前記半導体基板の上
に延在して設けたゲート電極と、前記ゲート電極に整合
して前記ウェルに設けな一導電型拡散領域と、前記ゲー
ト電極に整合して前記半導体基板に設けた逆導電型拡散
領域とを含んで構成した相補型ＭＯ３）ランジスタと、
前記相補型トランジスタと接続して前記ウェルに設けた
一導電型拡散領域による配線及び前記半導体基板に設け
た逆導電型拡散領域による配線とを有する。
た逆導電型ウェルと、前記ウェルと前記半導体基板の上
に延在して設けたゲート電極と、前記ゲート電極に整合
して前記ウェルに設けな一導電型拡散領域と、前記ゲー
ト電極に整合して前記半導体基板に設けた逆導電型拡散
領域とを含んで構成した相補型ＭＯ３）ランジスタと、
前記相補型トランジスタと接続して前記ウェルに設けた
一導電型拡散領域による配線及び前記半導体基板に設け
た逆導電型拡散領域による配線とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す半導体チップの平
面図である。
面図である。
第１図に示すように、Ｐ型半導体基板１に選択的に設け
たＮ型ウェル２と、Ｎ型ウェル２及びＰ型半導体基板１
の表面に設けた絶縁膜を介してＮ型ウェル２及びＰ型半
導体基板１の上に延在して設けたゲート電極３ａ、３ｂ
と、ゲート電極３ａ、３ｂに整合し且つＮ型ウェル２内
に選択的に設けたＰ型拡散領域４ａ、４ｂ、４ｃと、ゲ
ート電極３ａ、３ｂに整合し且つＰ型半導体基板１に選
択的に設けたＮ型拡散領域５ａ、５ｂ、５ｃと、Ｐ型拡
散領域４ａ、４ｂ、４ｃの近傍のＮ型ウェル２に設けた
電源配線用のＰ型拡散領域６と、Ｎ型拡散領域５ａ、５
ｂ、５ｃの近傍のＰ型半導体基板１に設けた接地配線用
のＮ型拡散領域７と、ゲート電極３ａ、３ｂを含む表面
に設けた層間絶縁膜を介して設は前記層間絶縁膜に設け
たコンタクトホール８を介してＰ型拡散領域６とＰ型拡
散領域４ａ、４ｃをそれぞれ接続する配線９ａ、９ｂと
、同様にＮ型拡散領域７とＮ型拡散領域５ｃを接続する
配線９ｃと、Ｐ型拡散領域４ｂとＮ型拡散領域５ａを接
続する出力用の配線１０とを備えて構成する。
たＮ型ウェル２と、Ｎ型ウェル２及びＰ型半導体基板１
の表面に設けた絶縁膜を介してＮ型ウェル２及びＰ型半
導体基板１の上に延在して設けたゲート電極３ａ、３ｂ
と、ゲート電極３ａ、３ｂに整合し且つＮ型ウェル２内
に選択的に設けたＰ型拡散領域４ａ、４ｂ、４ｃと、ゲ
ート電極３ａ、３ｂに整合し且つＰ型半導体基板１に選
択的に設けたＮ型拡散領域５ａ、５ｂ、５ｃと、Ｐ型拡
散領域４ａ、４ｂ、４ｃの近傍のＮ型ウェル２に設けた
電源配線用のＰ型拡散領域６と、Ｎ型拡散領域５ａ、５
ｂ、５ｃの近傍のＰ型半導体基板１に設けた接地配線用
のＮ型拡散領域７と、ゲート電極３ａ、３ｂを含む表面
に設けた層間絶縁膜を介して設は前記層間絶縁膜に設け
たコンタクトホール８を介してＰ型拡散領域６とＰ型拡
散領域４ａ、４ｃをそれぞれ接続する配線９ａ、９ｂと
、同様にＮ型拡散領域７とＮ型拡散領域５ｃを接続する
配線９ｃと、Ｐ型拡散領域４ｂとＮ型拡散領域５ａを接
続する出力用の配線１０とを備えて構成する。
ここで、電源用配線及び接地用配線がそれぞれＰ型拡散
領域６及びＮ型拡散領域７で形成されているなめ、出力
用配線１０は第１層の配線で形成できる。
領域６及びＮ型拡散領域７で形成されているなめ、出力
用配線１０は第１層の配線で形成できる。
第２図は本発明の第２の実施例を示す半導体チップの平
面図である。
面図である。
第２図に示すように、Ｐ型拡散領域４ａ、４ｃとＰ型拡
散領域６とを一体化して形成し、同様にＮ型拡散領域５
ｃとＮ型拡散領域７とを一体化して形成した以外は第１
の実施例と同じ構成を有しており、第１の実施例の配線
９ａ、９ｂ、９ｃを省略し配線を簡略化できる。
散領域６とを一体化して形成し、同様にＮ型拡散領域５
ｃとＮ型拡散領域７とを一体化して形成した以外は第１
の実施例と同じ構成を有しており、第１の実施例の配線
９ａ、９ｂ、９ｃを省略し配線を簡略化できる。
以上説明したように本発明は、電源用配線及び接地用配
線をそれぞれＮ型及びＰ型拡散領域で形成することによ
り、出力用配線は第１層配線で形成する事ができ、第２
層配線を使用せずに済むため配線を簡略化できる。さら
に、各々の電源用及び接地用配線を形成する拡散領域は
Ｐチャネルトランジスタが構成されるＮ型ウェル及びＮ
チャネルトランジスタが構成されるＰ型半導体基板と同
型であることから、各々のトランジスタを構成する領域
に対して広い面積で接続することができ基板の電位を安
定化できる効果がある。
線をそれぞれＮ型及びＰ型拡散領域で形成することによ
り、出力用配線は第１層配線で形成する事ができ、第２
層配線を使用せずに済むため配線を簡略化できる。さら
に、各々の電源用及び接地用配線を形成する拡散領域は
Ｐチャネルトランジスタが構成されるＮ型ウェル及びＮ
チャネルトランジスタが構成されるＰ型半導体基板と同
型であることから、各々のトランジスタを構成する領域
に対して広い面積で接続することができ基板の電位を安
定化できる効果がある。
又、低抵抗化された拡散層を使用することにより、電源
用及び接地用配線の電位をより安定化できる。
用及び接地用配線の電位をより安定化できる。
第１図及び第２図は本発明の第１及び第２の実施例を示
す半導体チップの平面図、第３図はＣＭＯＳトランジス
タの２人力ＮＡＮＤゲートの回路を示す等価回路図、第
４図は従来の半導体集積回路の一例を示す半導体チップ
の平面図である。 ｌ・・・Ｐ型半導体基板、２・・・Ｎ型ウェル、３ａ。 ３ｂ・・・ゲート電極、４ａ、４ｂ、４ｃ・・・Ｐ型拡
散領域、５ａ、５ｂ、５ｃ・・・Ｎ型拡散領域、６・・
・Ｐ型拡散領域、７・・・Ｎ型拡散領域、８・・・コン
タクトホール、９ａ、９ｂ、９ｃｍ配線、１０ ・・・
配線、１１．１２・・・Ｐチャネル型ＭＯＳトランジス
タ、１３．１４・・・Ｎチャネル型ＭｏＳトランジスタ
、１５ａ、１５ｂ、１５ｃｍ・−配線、１６−・・コン
タクトポール。
す半導体チップの平面図、第３図はＣＭＯＳトランジス
タの２人力ＮＡＮＤゲートの回路を示す等価回路図、第
４図は従来の半導体集積回路の一例を示す半導体チップ
の平面図である。 ｌ・・・Ｐ型半導体基板、２・・・Ｎ型ウェル、３ａ。 ３ｂ・・・ゲート電極、４ａ、４ｂ、４ｃ・・・Ｐ型拡
散領域、５ａ、５ｂ、５ｃ・・・Ｎ型拡散領域、６・・
・Ｐ型拡散領域、７・・・Ｎ型拡散領域、８・・・コン
タクトホール、９ａ、９ｂ、９ｃｍ配線、１０ ・・・
配線、１１．１２・・・Ｐチャネル型ＭＯＳトランジス
タ、１３．１４・・・Ｎチャネル型ＭｏＳトランジスタ
、１５ａ、１５ｂ、１５ｃｍ・−配線、１６−・・コン
タクトポール。
Claims (1)
- 一導電型半導体基板に設けた逆導電型ウェルと、前記ウ
ェルと前記半導体基板の上に延在して設けたゲート電極
と、前記ゲート電極に整合して前記ウェルに設けた一導
電型拡散領域と、前記ゲート電極に整合して前記半導体
基板に設けた逆導電型拡散領域とを含んで構成した相補
型ＭＯＳトランジスタと、前記相補型トランジスタと接
続して前記ウェルに設けた一導電型拡散領域による配線
及び前記半導体基板に設けた逆導電型拡散領域による配
線とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029889A JPH02208967A (ja) | 1989-02-08 | 1989-02-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029889A JPH02208967A (ja) | 1989-02-08 | 1989-02-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02208967A true JPH02208967A (ja) | 1990-08-20 |
Family
ID=12299836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029889A Pending JPH02208967A (ja) | 1989-02-08 | 1989-02-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02208967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010087341A (ja) * | 2008-10-01 | 2010-04-15 | Elpida Memory Inc | 半導体装置 |
| JP2012054502A (ja) * | 2010-09-03 | 2012-03-15 | Elpida Memory Inc | 半導体装置 |
-
1989
- 1989-02-08 JP JP3029889A patent/JPH02208967A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010087341A (ja) * | 2008-10-01 | 2010-04-15 | Elpida Memory Inc | 半導体装置 |
| JP2012054502A (ja) * | 2010-09-03 | 2012-03-15 | Elpida Memory Inc | 半導体装置 |
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