JP2001217318A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001217318A JP2001217318A JP2000023972A JP2000023972A JP2001217318A JP 2001217318 A JP2001217318 A JP 2001217318A JP 2000023972 A JP2000023972 A JP 2000023972A JP 2000023972 A JP2000023972 A JP 2000023972A JP 2001217318 A JP2001217318 A JP 2001217318A
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Abstract
(57)【要約】
【課題】半導体物性やゲート電極の形状が半導体チップ
内で微妙に異なっても、対をなすＭＯＳトランジスタの
しきい値電圧を合わせることができる半導体装置を提供
すること。 【解決手段】第１微細ＭＯＳトランジスタＴｒ１ａ、Ｔ
ｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄと第２微細ＭＯＳトランジ
スタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄは、Ｘ軸
方向、Ｙ軸方向で交互に配置され、また第１微細ＭＯＳ
トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄ
同士および第２ＭＯＳトランジスタＴｒ２ａ、Ｔｒ２
ｂ、Ｔｒ２ｃ、Ｔｒ２ｄ同士は、たすき掛け（交差する
対角線上）に配置することで、対をなすトランジスタの
しきい値を合わせる。
内で微妙に異なっても、対をなすＭＯＳトランジスタの
しきい値電圧を合わせることができる半導体装置を提供
すること。 【解決手段】第１微細ＭＯＳトランジスタＴｒ１ａ、Ｔ
ｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄと第２微細ＭＯＳトランジ
スタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄは、Ｘ軸
方向、Ｙ軸方向で交互に配置され、また第１微細ＭＯＳ
トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄ
同士および第２ＭＯＳトランジスタＴｒ２ａ、Ｔｒ２
ｂ、Ｔｒ２ｃ、Ｔｒ２ｄ同士は、たすき掛け（交差する
対角線上）に配置することで、対をなすトランジスタの
しきい値を合わせる。
Description
【０００１】
【発明の属する技術分野】この発明は、対をなすトラン
ジスタが、それぞれ複数個に分割されたＭＯＳトランジ
スタで構成される半導体装置に関し、特に、対をなすト
ランジスタの特性が同一になるような分割されたＭＯＳ
トランジスタの配置と配線に関する。
ジスタが、それぞれ複数個に分割されたＭＯＳトランジ
スタで構成される半導体装置に関し、特に、対をなすト
ランジスタの特性が同一になるような分割されたＭＯＳ
トランジスタの配置と配線に関する。
【０００２】
【従来の技術】対をなすトランジスタで構成されるＩＣ
回路は、各種ある。例えば、電流ミラー回路を構成する
トランジスタや差動増幅回路を構成するトランジスタな
どがそれである。ここでは、差動増幅回路を構成する対
をなすトランジスタについて説明する。
回路は、各種ある。例えば、電流ミラー回路を構成する
トランジスタや差動増幅回路を構成するトランジスタな
どがそれである。ここでは、差動増幅回路を構成する対
をなすトランジスタについて説明する。
【０００３】図３は一対の差動トランジスタをＭＯＳＦ
ＥＴとした差動増幅回路図を示し、Ｔｒ５１、Ｔｒ５２
はｎ型ＭＯＳトランジスタ、Ｔｒ５３、Ｔｒ５４は電流
ミラー回路を構成するｐ型ＭＯＳトランジスタであり、
ｎ型ＭＯＳトランジスタＴｒ５１、Ｔｒ５２のソースは
バイアス電流源のｎ型ＭＯＳトランジスタＴｒ５５を介
して接地電圧Ｖssに、ｐ型ＭＯＳトランジスタＴｒ５
３、Ｔｒ５４のソースは電源電圧ＶDDにそれぞれ接続さ
れている。ＭＯＳＦＥＴを使用した差動増幅回路では、
通常、差動入力部の対をなすＭＯＳトランジスタのゲー
ト酸化膜の膜厚、幾何学的な形状、また温度の不均一に
より、対をなすＭＯＳトランジスタのしきい値が異な
り、数十ｍＶ程度の入力オフセット電圧が発生してしま
う。従来から、この入力オフセット電圧を極力低減する
目的で、対をなすＭＯＳトランジスタＴｒ５１、Ｔｒ５
２をそれぞれ２分割にしている。
ＥＴとした差動増幅回路図を示し、Ｔｒ５１、Ｔｒ５２
はｎ型ＭＯＳトランジスタ、Ｔｒ５３、Ｔｒ５４は電流
ミラー回路を構成するｐ型ＭＯＳトランジスタであり、
ｎ型ＭＯＳトランジスタＴｒ５１、Ｔｒ５２のソースは
バイアス電流源のｎ型ＭＯＳトランジスタＴｒ５５を介
して接地電圧Ｖssに、ｐ型ＭＯＳトランジスタＴｒ５
３、Ｔｒ５４のソースは電源電圧ＶDDにそれぞれ接続さ
れている。ＭＯＳＦＥＴを使用した差動増幅回路では、
通常、差動入力部の対をなすＭＯＳトランジスタのゲー
ト酸化膜の膜厚、幾何学的な形状、また温度の不均一に
より、対をなすＭＯＳトランジスタのしきい値が異な
り、数十ｍＶ程度の入力オフセット電圧が発生してしま
う。従来から、この入力オフセット電圧を極力低減する
目的で、対をなすＭＯＳトランジスタＴｒ５１、Ｔｒ５
２をそれぞれ２分割にしている。
【０００４】図４は、各ＭＯＳトランジスタＴｒ５１、
Ｔｒ５２を２個づつに分割した例を示すもので、Ｔｒ５
１はＴｒ５１ａとＴｒ５１ｂに、Ｔｒ５２はＴｒ５２ａ
とＴｒ５２ｂに分割され、４つのトランジスタの各ソー
スは共通接続されるとともに、トランジスタＴｒ５１ａ
とＴｒ５１ｂのドレインは共通に、トランジスタＴｒ５
２ａとＴｒ５２ｂのドレインは共通に接続されている。
Ｔｒ５２を２個づつに分割した例を示すもので、Ｔｒ５
１はＴｒ５１ａとＴｒ５１ｂに、Ｔｒ５２はＴｒ５２ａ
とＴｒ５２ｂに分割され、４つのトランジスタの各ソー
スは共通接続されるとともに、トランジスタＴｒ５１ａ
とＴｒ５１ｂのドレインは共通に、トランジスタＴｒ５
２ａとＴｒ５２ｂのドレインは共通に接続されている。
【０００５】図５は、図４に示すように、一対のＭＯＳ
トランジスタＴｒ５１、Ｔｒ５２をそれぞれ２分割した
場合のＭＯＳ型半導体差動増幅回路のレイアウトを示
す。この分割されたＴｒ５１ａ、Ｔｒ５１ｂ、Ｔｒ５２
ａ、Ｔｒ５２ｂのレイアウトは、良く知られているコモ
ン・セントロイド構造をしている。このコモン・セント
ロイド構造は、形状的な不均衡や配置による不均衡があ
っても、一対のＭＯＳトランジスタＴｒ５１、Ｔｒ５２
の特性は一致するようにするために考案された構造であ
る。
トランジスタＴｒ５１、Ｔｒ５２をそれぞれ２分割した
場合のＭＯＳ型半導体差動増幅回路のレイアウトを示
す。この分割されたＴｒ５１ａ、Ｔｒ５１ｂ、Ｔｒ５２
ａ、Ｔｒ５２ｂのレイアウトは、良く知られているコモ
ン・セントロイド構造をしている。このコモン・セント
ロイド構造は、形状的な不均衡や配置による不均衡があ
っても、一対のＭＯＳトランジスタＴｒ５１、Ｔｒ５２
の特性は一致するようにするために考案された構造であ
る。
【０００６】５１、５２は半導体基板５３上に形成され
たｎ+ 型拡散層であり、一方のｎ+型拡散層５１内にＭ
ＯＳトランジスタＴｒ５１ａとＴｒ５２ａが形成され、
他方のｎ+ 型拡散層５２内にＭＯＳトランジスタＴｒ５
１ｂとＴｒ５２ｂが形成されている。各トランジスタの
ソース領域にはソース配線５４が共通に接続され、トラ
ンジスタＴｒ５１ａおよびＴｒ５１ｂのドレイン領域に
はドレイン配線５５が共通に接続され、トランジスタＴ
ｒ５２ａおよびＴｒ５２ｂのドレイン領域にはドレイン
配線５６が共通に接続されている。さらに、５７、５８
は、それぞれトランジスタＴｒ５１ａとＴｒ５１ｂのポ
リシリコンゲートであり、接続部５９を介して一体に形
成されている。１０、１１は、トランジスタＴｒ５２ａ
とＴｒ５２ｂのそれぞれ別体のポリシリコンゲートであ
り、各トランジスタＴｒ５２ａとＴｒ５２ｂのゲートＡ
ｌ配線６２で共通接続されている。尚、図５において、
ＤＣはドレインコンタクトホール、ＳＣはソースコンタ
クトホール、ＧＣはゲートコンタクトホールである。ま
た、図４において図５と対応する箇所に同一の符号に付
して示す。
たｎ+ 型拡散層であり、一方のｎ+型拡散層５１内にＭ
ＯＳトランジスタＴｒ５１ａとＴｒ５２ａが形成され、
他方のｎ+ 型拡散層５２内にＭＯＳトランジスタＴｒ５
１ｂとＴｒ５２ｂが形成されている。各トランジスタの
ソース領域にはソース配線５４が共通に接続され、トラ
ンジスタＴｒ５１ａおよびＴｒ５１ｂのドレイン領域に
はドレイン配線５５が共通に接続され、トランジスタＴ
ｒ５２ａおよびＴｒ５２ｂのドレイン領域にはドレイン
配線５６が共通に接続されている。さらに、５７、５８
は、それぞれトランジスタＴｒ５１ａとＴｒ５１ｂのポ
リシリコンゲートであり、接続部５９を介して一体に形
成されている。１０、１１は、トランジスタＴｒ５２ａ
とＴｒ５２ｂのそれぞれ別体のポリシリコンゲートであ
り、各トランジスタＴｒ５２ａとＴｒ５２ｂのゲートＡ
ｌ配線６２で共通接続されている。尚、図５において、
ＤＣはドレインコンタクトホール、ＳＣはソースコンタ
クトホール、ＧＣはゲートコンタクトホールである。ま
た、図４において図５と対応する箇所に同一の符号に付
して示す。
【０００７】
【発明が解決しようとする課題】しかし、図５に示すよ
うに、図３の主トランジスタが２分割された、４個のＭ
ＯＳトランジスタで構成されるコモン・セントロイド構
造の場合、半導体物性やゲート電極形状が半導体チップ
内で微妙に異なり、そのため、対となるＭＯＳトランジ
スタのゲートしきい値電圧の違いにより、例えば、この
対となるＭＯＳトランジスタで構成した差動増幅回路に
おいて、１０ｍＶ程度の入力オフセット電圧が発生する
など不具合が生じる。
うに、図３の主トランジスタが２分割された、４個のＭ
ＯＳトランジスタで構成されるコモン・セントロイド構
造の場合、半導体物性やゲート電極形状が半導体チップ
内で微妙に異なり、そのため、対となるＭＯＳトランジ
スタのゲートしきい値電圧の違いにより、例えば、この
対となるＭＯＳトランジスタで構成した差動増幅回路に
おいて、１０ｍＶ程度の入力オフセット電圧が発生する
など不具合が生じる。
【０００８】この発明の目的は、前記の課題を解決し、
半導体物性やゲート電極の形状が半導体チップ内で微妙
に異なっても、対をなすＭＯＳトランジスタのしきい値
電圧を合わせることができる半導体装置を提供すること
にある。
半導体物性やゲート電極の形状が半導体チップ内で微妙
に異なっても、対をなすＭＯＳトランジスタのしきい値
電圧を合わせることができる半導体装置を提供すること
にある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、対をなす２個トランジスタである第１トランジス
タ、第２トランジスタを、対をなす複数（３組以上）の
第１微細トランジスタ、第２微細トランジスタに分割
し、各微細トランジスタのソースを共通に接続し、前記
第１微細トランジスタと第２微細トランジスタのドレイ
ンを半導体基板上のＸ方向およびＹ方向に交互にならべ
て配置し、前記第１微細トランジスタ同士および第２微
細トランジスタ同士をそれぞれ並列接続した構成とす
る。
めに、対をなす２個トランジスタである第１トランジス
タ、第２トランジスタを、対をなす複数（３組以上）の
第１微細トランジスタ、第２微細トランジスタに分割
し、各微細トランジスタのソースを共通に接続し、前記
第１微細トランジスタと第２微細トランジスタのドレイ
ンを半導体基板上のＸ方向およびＹ方向に交互にならべ
て配置し、前記第１微細トランジスタ同士および第２微
細トランジスタ同士をそれぞれ並列接続した構成とす
る。
【００１０】前記第１および第２微細トランジスタを第
１および第２微細ＭＯＳトランジスタで構成し、第１微
細ＭＯＳトランジスタと第２微細ＭＯＳトランジスタの
各ソース領域が共通である構成とする。半導体チップの
面内をＸ軸−Ｙ軸平面で表した場合、Ｔｒ１とＴｒ２の
トランジスタを微細ＭＯＳトランジスタに分割し、この
微細ＭＯＳトランジスタをＸ軸方向およびＹ軸方向に交
互に配置することで、半導体チップの面内で、半導体物
性値やゲート電極形状にバラツキがあっても、Ｔｒ１と
Ｔｒ２の特性を均一化することができる。
１および第２微細ＭＯＳトランジスタで構成し、第１微
細ＭＯＳトランジスタと第２微細ＭＯＳトランジスタの
各ソース領域が共通である構成とする。半導体チップの
面内をＸ軸−Ｙ軸平面で表した場合、Ｔｒ１とＴｒ２の
トランジスタを微細ＭＯＳトランジスタに分割し、この
微細ＭＯＳトランジスタをＸ軸方向およびＹ軸方向に交
互に配置することで、半導体チップの面内で、半導体物
性値やゲート電極形状にバラツキがあっても、Ｔｒ１と
Ｔｒ２の特性を均一化することができる。
【００１１】
【発明の実施の形態】図１は、この発明の一実施例の半
導体装置の平面図である。半導体基板上３に、第１トラ
ンジスタＴｒ１を構成する第１微細ＭＯＳトランジスタ
Ｔｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄと第２トラン
ジスタＴｒ２を構成する第２微細ＭＯＳトランジスタＴ
ｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄをＸ軸方向およ
びＹ軸方向に交互に、ｎ+ 拡散層１、２に形成する。こ
のｎ+ 拡散層１、２は、ソース領域とドレイン領域とな
る。第１微細ＭＯＳトランジスタＴｒ１ａ、Ｔｒ１ｂ、
Ｔｒ１ｃ、Ｔｒ１ｄのソース領域と第２微細ＭＯＳトラ
ンジスタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄのソ
ース領域は共通のソース配線４とソースコンタクト孔Ｓ
Ｃで接続する。第１微細ＭＯＳトランジスタＴｒ１ａ、
Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄと第２第１微細ＭＯＳト
ランジスタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄは
Ｘ軸方向、Ｙ軸方向に交互に配置され、第１微細ＭＯＳ
トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄ
の第１ドレイン領域と第１ドレイン配線５との接続孔で
あるドレインコンタクト孔ＤＣは、第１微細ＭＯＳトラ
ンジスタの第１ゲート電極７を挟んで共通ソースコンタ
クト孔ＳＣと対向するように配置される。また、第２微
細ＭＯＳトランジスタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、
Ｔｒ２ｄの第２ドレイン領域と第２ドレイン配線６との
接続孔であるドレインコンタクト孔ＤＣは、第２微細Ｍ
ＯＳトランジスタの第２ゲート電極８を挟んで共通ソー
スコンタクト孔ＳＣと対向するように配置される。この
ように、第１微細ＭＯＳトランジスタＴｒ１ａ、Ｔｒ１
ｂ、Ｔｒ１ｃ、Ｔｒ１ｄと第２ＭＯＳトランジスタＴｒ
２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄは共通ソース配線
４を挟んで交互に配置される。共通ソース配線はポリシ
リコンで形成され、その上に層間酸化膜を形成する。第
１ドレイン領域同士は、第１ドレイン配線５で並列接続
され、第２ドレイン領域は、第２ドレイン配線６で並列
接続される。
導体装置の平面図である。半導体基板上３に、第１トラ
ンジスタＴｒ１を構成する第１微細ＭＯＳトランジスタ
Ｔｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄと第２トラン
ジスタＴｒ２を構成する第２微細ＭＯＳトランジスタＴ
ｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄをＸ軸方向およ
びＹ軸方向に交互に、ｎ+ 拡散層１、２に形成する。こ
のｎ+ 拡散層１、２は、ソース領域とドレイン領域とな
る。第１微細ＭＯＳトランジスタＴｒ１ａ、Ｔｒ１ｂ、
Ｔｒ１ｃ、Ｔｒ１ｄのソース領域と第２微細ＭＯＳトラ
ンジスタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄのソ
ース領域は共通のソース配線４とソースコンタクト孔Ｓ
Ｃで接続する。第１微細ＭＯＳトランジスタＴｒ１ａ、
Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄと第２第１微細ＭＯＳト
ランジスタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄは
Ｘ軸方向、Ｙ軸方向に交互に配置され、第１微細ＭＯＳ
トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄ
の第１ドレイン領域と第１ドレイン配線５との接続孔で
あるドレインコンタクト孔ＤＣは、第１微細ＭＯＳトラ
ンジスタの第１ゲート電極７を挟んで共通ソースコンタ
クト孔ＳＣと対向するように配置される。また、第２微
細ＭＯＳトランジスタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、
Ｔｒ２ｄの第２ドレイン領域と第２ドレイン配線６との
接続孔であるドレインコンタクト孔ＤＣは、第２微細Ｍ
ＯＳトランジスタの第２ゲート電極８を挟んで共通ソー
スコンタクト孔ＳＣと対向するように配置される。この
ように、第１微細ＭＯＳトランジスタＴｒ１ａ、Ｔｒ１
ｂ、Ｔｒ１ｃ、Ｔｒ１ｄと第２ＭＯＳトランジスタＴｒ
２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄは共通ソース配線
４を挟んで交互に配置される。共通ソース配線はポリシ
リコンで形成され、その上に層間酸化膜を形成する。第
１ドレイン領域同士は、第１ドレイン配線５で並列接続
され、第２ドレイン領域は、第２ドレイン配線６で並列
接続される。
【００１２】この第１微細ＭＯＳトランジスタＴｒ１
ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄと第２微細ＭＯＳト
ランジスタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄは
前記したように、Ｘ軸方向、Ｙ軸方向で交互に配置さ
れ、また第１微細ＭＯＳトランジスタＴｒ１ａ、Ｔｒ１
ｂ、Ｔｒ１ｃ、Ｔｒ１ｄ同士および第２ＭＯＳトランジ
スタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄ同士は、
たすき掛け（交差する対角線上）に配置されている。
ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄと第２微細ＭＯＳト
ランジスタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄは
前記したように、Ｘ軸方向、Ｙ軸方向で交互に配置さ
れ、また第１微細ＭＯＳトランジスタＴｒ１ａ、Ｔｒ１
ｂ、Ｔｒ１ｃ、Ｔｒ１ｄ同士および第２ＭＯＳトランジ
スタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄ同士は、
たすき掛け（交差する対角線上）に配置されている。
【００１３】図２は、図１の等価回路図である。第１微
細ＭＯＳトランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、
Ｔｒ１ｄ同士のソースと第２微細ＭＯＳトランジスタＴ
ｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄ同士のソースは
共通ソース配線４で並列接続される。一方、第１微細Ｍ
ＯＳトランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ
１ｄの第１ドレイン同士は第１ドレイン配線５で並列接
続され、第２微細ＭＯＳトランジスタＴｒ２ａ、Ｔｒ２
ｂ、Ｔｒ２ｃ、Ｔｒ２ｄの第２ドレイン同士は第２ドレ
イン配線６で並列接続される。第１微細ＭＯＳトランジ
スタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄの第１ゲ
ート同士は第１ゲート配線７で並列接続される。第２微
細ＭＯＳトランジスタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、
Ｔｒ２ｄの第２ゲート同士は第２ゲート配線８で並列接
続される。
細ＭＯＳトランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、
Ｔｒ１ｄ同士のソースと第２微細ＭＯＳトランジスタＴ
ｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、Ｔｒ２ｄ同士のソースは
共通ソース配線４で並列接続される。一方、第１微細Ｍ
ＯＳトランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ
１ｄの第１ドレイン同士は第１ドレイン配線５で並列接
続され、第２微細ＭＯＳトランジスタＴｒ２ａ、Ｔｒ２
ｂ、Ｔｒ２ｃ、Ｔｒ２ｄの第２ドレイン同士は第２ドレ
イン配線６で並列接続される。第１微細ＭＯＳトランジ
スタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄの第１ゲ
ート同士は第１ゲート配線７で並列接続される。第２微
細ＭＯＳトランジスタＴｒ２ａ、Ｔｒ２ｂ、Ｔｒ２ｃ、
Ｔｒ２ｄの第２ゲート同士は第２ゲート配線８で並列接
続される。
【００１４】前記のように、第１および第２微細ＭＯＳ
トランジスタを配置することで、半導体物性値やゲート
電極形状に面内不均一が有ったとしても、微細ＭＯＳト
ランジスタの占める面積が小さく、また第１および第２
微細ＭＯＳトランジスタは互いに極めて近接して配置さ
れ、微細なコモン・セントロイド構造をしているため
に、対をなすトランジスタのしきい値はほぼ同一値とす
ることができる。その結果、例えば、差動増幅回路にお
いて、数ｍＶ程度の入力オフセット電圧とすることがで
きる。
トランジスタを配置することで、半導体物性値やゲート
電極形状に面内不均一が有ったとしても、微細ＭＯＳト
ランジスタの占める面積が小さく、また第１および第２
微細ＭＯＳトランジスタは互いに極めて近接して配置さ
れ、微細なコモン・セントロイド構造をしているため
に、対をなすトランジスタのしきい値はほぼ同一値とす
ることができる。その結果、例えば、差動増幅回路にお
いて、数ｍＶ程度の入力オフセット電圧とすることがで
きる。
【００１５】
【発明の効果】この発明によると、３組以上の微細なト
ランジスタを、コモン・セントロイド構造に配置にする
ことで、それぞれ対をなすトランジスタのしきい値のば
らつきを従来に比べて大幅に小さくすることができる。
ランジスタを、コモン・セントロイド構造に配置にする
ことで、それぞれ対をなすトランジスタのしきい値のば
らつきを従来に比べて大幅に小さくすることができる。
【図１】この発明の一実施例の半導体装置の平面図
【図２】図１の等価回路図
【図３】一対の差動トランジスタをＭＯＳＦＥＴとした
差動増幅回路図
差動増幅回路図
【図４】各ＭＯＳトランジスタＴｒ５１、Ｔｒ５２を２
個づつに分割した例を示す図
個づつに分割した例を示す図
【図５】図４に示すように、一対のＭＯＳトランジスタ
Ｔｒ５１、Ｔｒ５２をそれぞれ２分割した場合のＭＯＳ
型半導体差動増幅回路のレイアウトを示す図
Ｔｒ５１、Ｔｒ５２をそれぞれ２分割した場合のＭＯＳ
型半導体差動増幅回路のレイアウトを示す図
１、２ ｎ+ 拡散層 ３ 半導体基板 ４ 共通ソース配線 ５ 第１ドレイン配線 ６ 第２ドレイン配線 ７ 第１ゲート配線 ８ 第２ゲート配線 Tr1a、Tr1a、Tr1a、Tr1a 第１微細ＭＯＳトランジスタ Tr2a、Tr2a、Tr2a、Tr2a 第２微細ＭＯＳトランジスタ ＤＣ ドレインコンタクト孔 ＳＣ ソースコンタクト孔
Claims (2)
- 【請求項１】対をなす２個トランジスタである第１トラ
ンジスタ、第２トランジスタを、対をなす複数（３組以
上）の第１微細トランジスタ、第２微細トランジスタに
分割し、各微細トランジスタのソースを共通に接続し、
前記第１微細トランジスタと第２微細トランジスタのド
レインを半導体基板上のＸ方向およびＹ方向に交互にな
らべて配置し、前記第１微細トランジスタ同士および第
２微細トランジスタ同士をそれぞれ並列接続したことを
特徴とする半導体装置。 - 【請求項２】前記第１および第２微細トランジスタを微
細ＭＯＳトランジスタで構成し、第１微細ＭＯＳトラン
ジスタと前記第２微細ＭＯＳトランジスタの各ソース領
域が共通であることを特徴とする請求項１に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000023972A JP2001217318A (ja) | 2000-02-01 | 2000-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000023972A JP2001217318A (ja) | 2000-02-01 | 2000-02-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217318A true JP2001217318A (ja) | 2001-08-10 |
Family
ID=18550051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000023972A Pending JP2001217318A (ja) | 2000-02-01 | 2000-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001217318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295594A (ja) * | 2005-04-12 | 2006-10-26 | Matsushita Electric Ind Co Ltd | トランジスタ回路 |
| JP2015215904A (ja) * | 2011-04-20 | 2015-12-03 | 劍揚股▲ふん▼有限公司 | センシング装置及びセンシング方法 |
-
2000
- 2000-02-01 JP JP2000023972A patent/JP2001217318A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295594A (ja) * | 2005-04-12 | 2006-10-26 | Matsushita Electric Ind Co Ltd | トランジスタ回路 |
| JP2015215904A (ja) * | 2011-04-20 | 2015-12-03 | 劍揚股▲ふん▼有限公司 | センシング装置及びセンシング方法 |
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