JPH0494557A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0494557A JPH0494557A JP2213235A JP21323590A JPH0494557A JP H0494557 A JPH0494557 A JP H0494557A JP 2213235 A JP2213235 A JP 2213235A JP 21323590 A JP21323590 A JP 21323590A JP H0494557 A JPH0494557 A JP H0494557A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 22
- 238000000034 method Methods 0.000 abstract description 3
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/00123—Avoiding variations of delay due to integration tolerances
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、スタンダードセル方式等により形成される半
導体集積回路に関し、特に、相補型MOSトランジスタ
による反転増幅器を縦続接続して構成された遅延回路を
有する半導体集積回路に関する。
導体集積回路に関し、特に、相補型MOSトランジスタ
による反転増幅器を縦続接続して構成された遅延回路を
有する半導体集積回路に関する。
[従来の技術]
第4図は、従来のこの種遅延回路のレイアウト図であり
、第5図は、その等価回路図である。
、第5図は、その等価回路図である。
第4図において、6a、6bはゲートポリシリコン、7
a、7b、7cはn型拡散領域、8a、8b、8Cはn
型拡散領域、10はVaD用電源配線、11はGND用
電源配線、12は信号配線、9は拡散層あるいはゲート
ポリシリコンと各配線とを接続するためのコンタクト、
Inは信号入力端子、Outは信号出力端子である。同
図に示されるように、従来例では各トランジスタは同じ
チャネル幅を持つように構成されていた。
a、7b、7cはn型拡散領域、8a、8b、8Cはn
型拡散領域、10はVaD用電源配線、11はGND用
電源配線、12は信号配線、9は拡散層あるいはゲート
ポリシリコンと各配線とを接続するためのコンタクト、
Inは信号入力端子、Outは信号出力端子である。同
図に示されるように、従来例では各トランジスタは同じ
チャネル幅を持つように構成されていた。
第5図に示すpチャネルMO3トランジスタ4aはn型
拡散領域7a、7bおよびゲートボリシリコン6aから
構成され、またnチャネルMOSトランジスタ5aはn
型拡散領域8a、8bおよびゲートポリシリコンロaか
ら構成されており、そして、MOSトランジスタ4a、
5aにより初段インバータ1が構成されている。従来例
では、このように同一のチャネル幅のトランジスタを用
いて、必要な段数を縦続接続して遅延回路を構成するも
のであった。
拡散領域7a、7bおよびゲートボリシリコン6aから
構成され、またnチャネルMOSトランジスタ5aはn
型拡散領域8a、8bおよびゲートポリシリコンロaか
ら構成されており、そして、MOSトランジスタ4a、
5aにより初段インバータ1が構成されている。従来例
では、このように同一のチャネル幅のトランジスタを用
いて、必要な段数を縦続接続して遅延回路を構成するも
のであった。
[発明が解決しようとする課題]
この従来の遅延回路では、信号を遅延させるために、同
一の遅延時間を有するインバータを複数段継続接続し、
その段数によって必要な遅延時間を得ていたので、イン
バータの接続段数が多くなり、遅延回路のために必要と
なる面積が大きくなった。
一の遅延時間を有するインバータを複数段継続接続し、
その段数によって必要な遅延時間を得ていたので、イン
バータの接続段数が多くなり、遅延回路のために必要と
なる面積が大きくなった。
[課題を解決するための手段]
本発明の半導体集積回路は、相補型MO8トランジスタ
を用いた反転増幅器を複数段縦続接続することによって
構成される遅延回路ブロックを有するものであって、最
終段インバータ以外の少なくとも一つのインバータのト
ランジスタのチャネル幅は、最終段インバータのトラ〉
・ジスタのそれより狭くなされ、かつ、チャネル幅が狭
くなされたトランジスタにはゲート電極を共通とする負
荷用トランジスタが接続されるものである。チャネル幅
が狭くなされたトランジスタと負荷用のトランジスタと
は次のように構成されている。すなわち、最終段のイン
バータを構成するトランジスタのソース・ドレイン領域
と同じ幅の領域内にLOCoS法等によって分離領域を
形成し残りの領域をソース・ドレイン領域とすることに
よって、チャネル幅の狭い2つのトランジスタを形成し
、その一方のトランジスタをインバータ用に、その他方
のトランジスタを負荷用として用いる。
を用いた反転増幅器を複数段縦続接続することによって
構成される遅延回路ブロックを有するものであって、最
終段インバータ以外の少なくとも一つのインバータのト
ランジスタのチャネル幅は、最終段インバータのトラ〉
・ジスタのそれより狭くなされ、かつ、チャネル幅が狭
くなされたトランジスタにはゲート電極を共通とする負
荷用トランジスタが接続されるものである。チャネル幅
が狭くなされたトランジスタと負荷用のトランジスタと
は次のように構成されている。すなわち、最終段のイン
バータを構成するトランジスタのソース・ドレイン領域
と同じ幅の領域内にLOCoS法等によって分離領域を
形成し残りの領域をソース・ドレイン領域とすることに
よって、チャネル幅の狭い2つのトランジスタを形成し
、その一方のトランジスタをインバータ用に、その他方
のトランジスタを負荷用として用いる。
[実施例コ
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第1図は、本発明の一実施例を示すレイアウト図である
。同図において、6a、6bはゲートポリシリコン、7
a、7b、7cl、7c2はp型拡散領域、8a、8b
、8cl、8c2はn型拡散領域、10はVDD用電源
配線、11はGND用電源配線、12は信号配線、9は
拡散層またはゲートポリシリコンと各配線とを接続する
ためのコンタクトである。
。同図において、6a、6bはゲートポリシリコン、7
a、7b、7cl、7c2はp型拡散領域、8a、8b
、8cl、8c2はn型拡散領域、10はVDD用電源
配線、11はGND用電源配線、12は信号配線、9は
拡散層またはゲートポリシリコンと各配線とを接続する
ためのコンタクトである。
第2図は、第1図に示される遅延回路ブロックの等価回
路図である。第2図において、1は初段インバータ、2
は第2段インバータ、3は負荷回路、4a、4b、4c
はnチャネルMOSトランジスタ、5a、5b、5Cは
nチャネルMOSトランジスタである。第1図に示す初
段インバータ1は、p型拡散領域7a、7bおよびゲー
トポリシリコンロaから構成されるnチャネルMOSト
ランジスタ4aと、n型拡散領域8a、8bおよびゲー
トポリシリコンロaから構成されるnチャネルMOSト
ランジスタ5aから成り、また、第2段インバータ2は
、n型拡散領域7b、7clおよびゲートポリシリコン
ロbから構成されるnチャネルMOSトランジスタ4b
と、n型拡散領域8b、8clおよびゲートポリシリコ
ンロbから構成されるnチャネルMOS)−ランジスタ
5bから成る。また、負荷回路3は、n型拡散領域7b
、7c2およびゲートポリシリコンロbから構成される
nチャネルMOSトランジスタ4Cと、n型拡散領域8
b、8c2およびゲートポリシリコンロbから構成され
るnチャネルMOSトランジスタ5cとから構成されて
いる。
路図である。第2図において、1は初段インバータ、2
は第2段インバータ、3は負荷回路、4a、4b、4c
はnチャネルMOSトランジスタ、5a、5b、5Cは
nチャネルMOSトランジスタである。第1図に示す初
段インバータ1は、p型拡散領域7a、7bおよびゲー
トポリシリコンロaから構成されるnチャネルMOSト
ランジスタ4aと、n型拡散領域8a、8bおよびゲー
トポリシリコンロaから構成されるnチャネルMOSト
ランジスタ5aから成り、また、第2段インバータ2は
、n型拡散領域7b、7clおよびゲートポリシリコン
ロbから構成されるnチャネルMOSトランジスタ4b
と、n型拡散領域8b、8clおよびゲートポリシリコ
ンロbから構成されるnチャネルMOS)−ランジスタ
5bから成る。また、負荷回路3は、n型拡散領域7b
、7c2およびゲートポリシリコンロbから構成される
nチャネルMOSトランジスタ4Cと、n型拡散領域8
b、8c2およびゲートポリシリコンロbから構成され
るnチャネルMOSトランジスタ5cとから構成されて
いる。
p型拡散領域7C1,7C2およびn型拡散領域8cl
、8c2は、拡散領域7a、8aと同一のサイズの領域
内に例えばLOGO5酸化膜を配置することによって分
離して形成された幅の狭い2つの拡散領域である。この
ように構成された第2段目インバータ2では、そのトラ
ンジスタのチャネル幅が初段インバータ1のトランジス
タのそれより狭く、負荷駆動能力が低いので、大きな遅
延時間が得られる。また、第2段インバータとゲートポ
リシリコンロbを共有する負荷回路3は前段(この場合
は初段インバータ1)の回路の負荷としてのみ作用する
回路であって、この回路により第2段インバータの入力
部の立ち上がり、立ち下がりが遅延させられるので、負
荷回路3を付加したことにより効率良く信号を遅延させ
ることができる。したがって、本実施例により、少ない
段数のインバータにより必要な遅延時間を得ることがで
きるので、セル面積の縮小が可能となる。
、8c2は、拡散領域7a、8aと同一のサイズの領域
内に例えばLOGO5酸化膜を配置することによって分
離して形成された幅の狭い2つの拡散領域である。この
ように構成された第2段目インバータ2では、そのトラ
ンジスタのチャネル幅が初段インバータ1のトランジス
タのそれより狭く、負荷駆動能力が低いので、大きな遅
延時間が得られる。また、第2段インバータとゲートポ
リシリコンロbを共有する負荷回路3は前段(この場合
は初段インバータ1)の回路の負荷としてのみ作用する
回路であって、この回路により第2段インバータの入力
部の立ち上がり、立ち下がりが遅延させられるので、負
荷回路3を付加したことにより効率良く信号を遅延させ
ることができる。したがって、本実施例により、少ない
段数のインバータにより必要な遅延時間を得ることがで
きるので、セル面積の縮小が可能となる。
第3図は、本発明の他の実施例を示すレイアウト図であ
る。本実施例の先の実施例と相違する点は、第2段イン
バータのゲートポリシリコンロb′に初段より幅の広い
ものを使用している点である。このように構成すること
により、より効果的に大きな遅延を得ることができ、さ
らに段数を減らすことができるため、面積を一層小さく
することができる。
る。本実施例の先の実施例と相違する点は、第2段イン
バータのゲートポリシリコンロb′に初段より幅の広い
ものを使用している点である。このように構成すること
により、より効果的に大きな遅延を得ることができ、さ
らに段数を減らすことができるため、面積を一層小さく
することができる。
なお、以上の実施例ではインバータを3段用いたもので
あったが、本発明はこれに限定されるものではなく、よ
り多いまたは少ない段数のインバータを用いることがで
きる。Jた、上記実施例では、初段インバータにはチャ
ネル幅の広いトランジスタを用いていたが、必ずしもそ
のようにする必要はなく、次段回路に対する駆動能力が
要求される最終段のインバータを除いて、どの段のイン
バータにチャネル幅の狭いトランジスタを用いるかある
いは何個のインバータにチャネル幅の狭いトランジスタ
を用いるかは自由に選択できる。また、負荷用のトラン
ジスタ4C55Cではソース・ドレイン間を短絡してい
たがこれに代えて両トランジスタのドレイン同士を接続
するようにしてもよい。
あったが、本発明はこれに限定されるものではなく、よ
り多いまたは少ない段数のインバータを用いることがで
きる。Jた、上記実施例では、初段インバータにはチャ
ネル幅の広いトランジスタを用いていたが、必ずしもそ
のようにする必要はなく、次段回路に対する駆動能力が
要求される最終段のインバータを除いて、どの段のイン
バータにチャネル幅の狭いトランジスタを用いるかある
いは何個のインバータにチャネル幅の狭いトランジスタ
を用いるかは自由に選択できる。また、負荷用のトラン
ジスタ4C55Cではソース・ドレイン間を短絡してい
たがこれに代えて両トランジスタのドレイン同士を接続
するようにしてもよい。
通常、スタンダードセル方式の半導体集積回路では、少
なくとも同一ブロック内では高さが揃うように、即ちそ
のブロック内では同一のチャネル幅となるように構成さ
れる。而して、遅延時間を大きくするために特定のイン
バータのみのチャネル幅を狭くすると、その部分でトラ
ンジスタの高さが揃わなくなり、そしてそのためその部
分にデッドスペースが生じる0本発明では、ここに負荷
用のトランジスタを構成して、デッドスペースとなるべ
きスペースを回路の動作遅延を促進する素子のために用
い、スペースを有効に使用して大きな遅延時間を得てい
る。
なくとも同一ブロック内では高さが揃うように、即ちそ
のブロック内では同一のチャネル幅となるように構成さ
れる。而して、遅延時間を大きくするために特定のイン
バータのみのチャネル幅を狭くすると、その部分でトラ
ンジスタの高さが揃わなくなり、そしてそのためその部
分にデッドスペースが生じる0本発明では、ここに負荷
用のトランジスタを構成して、デッドスペースとなるべ
きスペースを回路の動作遅延を促進する素子のために用
い、スペースを有効に使用して大きな遅延時間を得てい
る。
[発明の効果]
以上説明したように、本発明は、多段に接続されたイン
バータを用いた遅延回路において、最終段を除く適宜段
のインバータを構成するトランジスタのチャネル幅を狭
くし、かつ、チャネル幅を狭くすることによって生じた
空きスペースを利用して前段の回路の負荷となるトラン
ジスタを形成したものであるので、本発明によれば、多
くの段数のインバータを使用しなくとも必要な遅れ時間
を有する遅延回路を得ることができ、遅延回路のための
面積を縮小することができる。
バータを用いた遅延回路において、最終段を除く適宜段
のインバータを構成するトランジスタのチャネル幅を狭
くし、かつ、チャネル幅を狭くすることによって生じた
空きスペースを利用して前段の回路の負荷となるトラン
ジスタを形成したものであるので、本発明によれば、多
くの段数のインバータを使用しなくとも必要な遅れ時間
を有する遅延回路を得ることができ、遅延回路のための
面積を縮小することができる。
ャネルMO8)−ランジスタ、 6a、6b56b′
・・・ゲートポリシリコン、 7a、7b、7C1
7cl、7 c 2− P型拡散領域、 8a、8b
、8C18cl、8 c 2 ・−n型拡散領域、9・
・・コンタクト、 10・・・vDD用電源配線、
11・・・GND用電源配線、 12・・・信号配線
。
・・・ゲートポリシリコン、 7a、7b、7C1
7cl、7 c 2− P型拡散領域、 8a、8b
、8C18cl、8 c 2 ・−n型拡散領域、9・
・・コンタクト、 10・・・vDD用電源配線、
11・・・GND用電源配線、 12・・・信号配線
。
Claims (1)
- 相補型MOSトランジスタを用いた反転増幅器を複数
段縦続接続して構成された遅延回路を有する半導体集積
回路において、最終段を除く少なくとも一つの反転増幅
器は、最終段の反転増幅器を構成するMOSトランジス
タのソース・ドレイン領域と同等の幅の領域の一部を分
離領域としてソース・ドレイン領域を2つに分割するこ
とによって生成された2つのMOSトランジスタの一方
のトランジスタを用いて構成されたものであり、かつ、
前記2つのMOSトランジスタの他方は負荷用MOSト
ランジスタとして用いられるものであることを特徴とす
る半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2213235A JP2621612B2 (ja) | 1990-08-11 | 1990-08-11 | 半導体集積回路 |
US07/743,636 US5229667A (en) | 1990-08-11 | 1991-08-12 | Delay unit implemented by inverting circuits associated with capacitive load for increasing delay |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2213235A JP2621612B2 (ja) | 1990-08-11 | 1990-08-11 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0494557A true JPH0494557A (ja) | 1992-03-26 |
JP2621612B2 JP2621612B2 (ja) | 1997-06-18 |
Family
ID=16635765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2213235A Expired - Lifetime JP2621612B2 (ja) | 1990-08-11 | 1990-08-11 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5229667A (ja) |
JP (1) | JP2621612B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006049903A (ja) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | 性能が向上されたcmos素子及びその製造方法 |
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EP0709892B1 (en) * | 1994-09-30 | 2002-03-06 | Yozan Inc. | MOS inverter circuit |
JP3862306B2 (ja) * | 1995-06-23 | 2006-12-27 | 三菱電機株式会社 | 半導体装置 |
US5677555A (en) * | 1995-12-22 | 1997-10-14 | Cypress Semiconductor Corp. | Output driver transistor with multiple gate bodies |
US5905395A (en) * | 1997-04-22 | 1999-05-18 | International Business Machines Corporation | Miller effect-based delay circuit |
JP3415444B2 (ja) * | 1998-06-12 | 2003-06-09 | Necエレクトロニクス株式会社 | クロック制御方法および回路 |
JP2005277081A (ja) | 2004-03-24 | 2005-10-06 | Fujitsu Ltd | ゲート回路及びディレイ回路 |
JP6396834B2 (ja) * | 2015-03-23 | 2018-09-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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JPS5780828A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
JPS5846178B2 (ja) * | 1980-12-03 | 1983-10-14 | 富士通株式会社 | 半導体装置 |
JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
JPS5976431A (ja) * | 1982-10-22 | 1984-05-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH0680805B2 (ja) * | 1985-05-29 | 1994-10-12 | 日本電気株式会社 | Mis型半導体記憶装置 |
JPS62286270A (ja) * | 1986-06-05 | 1987-12-12 | Sony Corp | 半導体メモリ装置 |
JP2557411B2 (ja) * | 1986-10-01 | 1996-11-27 | 株式会社東芝 | 半導体集積回路 |
JPS648657A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Supplementary semiconductor integrated circuit device |
JP2685203B2 (ja) * | 1988-02-22 | 1997-12-03 | 富士通株式会社 | 遅延回路 |
-
1990
- 1990-08-11 JP JP2213235A patent/JP2621612B2/ja not_active Expired - Lifetime
-
1991
- 1991-08-12 US US07/743,636 patent/US5229667A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2006049903A (ja) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | 性能が向上されたcmos素子及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2621612B2 (ja) | 1997-06-18 |
US5229667A (en) | 1993-07-20 |
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