JPS5846178B2 - 半導体装置 - Google Patents

半導体装置

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JPS5846178B2
JPS5846178B2 JP55170748A JP17074880A JPS5846178B2 JP S5846178 B2 JPS5846178 B2 JP S5846178B2 JP 55170748 A JP55170748 A JP 55170748A JP 17074880 A JP17074880 A JP 17074880A JP S5846178 B2 JPS5846178 B2 JP S5846178B2
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Description

【発明の詳細な説明】 本発明は、電源配線層を利用して信号配線層をシールド
した半導体装置に関する。
ＭＯＳトランジスタを用いたダイナミックＲＡＭの電源
（Ｖｃｃ ）は低電圧化の傾向をたどり、現在ではＶｃ
ｃ ＝ ５ Ｖが一般的である。
Ｖｃｃ ＝ ５ Ｖであるとメモリセルに蓄えられる電
荷量は、Ｖｃｃ＝ １２Ｖ等の高電圧状態よりも少なく
なる。
かかる電荷蓄積状態は、リフレッシュ、α線等に弱くな
るので、ブートストラップ回路、ブツシュアップ回路等
で■ｃｃ以上の電圧を発生させ、ｖｃｃレベルをフルに
活用する必要がある。
第１図はブツシュアップ回路ＰＵの構成例で、第３図は
その動作波形である。
クロックφ１がＬ（ロー）、φ２がＨ（ハイ）である間
はトランジスタＱ、がオフ、Ｑ２がオンであるから出力
信号線Ｓ１のレベルはＬ （Ｖｓｓ ）を保つ。
次に、クロックφ２をＬ （Ｖｓｓ ）に下げてトラン
ジスタＱ２をオフした後、クロックφ１をＨ（Ｖｃｃ以
上）に上げるとトランジスタＱ、が完全にオンして信号
線Ｓ。
はＶｃｃにチャージアップされる。
しかる後、クロックφ１を下げてクロックφ３をＨ（Ｖ
ｃｃ ）にすると容量Ｃ１を介して信号線Ｓ、のレベル
Ｖｓ１がＶｃｃ以上に突き上げられる。
この電圧ｖ、１は例えば第２図に示すビット線対ＢＬ、
ＢＬのプリチャージ回路ＰＲＥの駆動に用いられる。
同図において、ｗｒ、’ 、ｗＬ７．ＷＬ２゜・・・・
・・はワード線、Ｑ６．Ｑｌｏはダイナミックメモリセ
ルＭＣを構成するトランジスタ、Ｑ３〜Ｑ５はビット線
プリチャージ回路ＰＲＥを構成するトランジスタ、Ｑ、
〜Ｑ８はセンスアンプ回路ＳＡを構成するトランジスタ
である。
センスアンプＳＡは、クロックφ４でトランジスタＱ８
をオンしたときに、例えばトランジスタＱ、を含むセル
ＭＣの内容がｎ １ ｐｔであれば、ＢＬ＝Ｈ，ＢＬ＝
ＬとなるのでＱ６オフ、Ｑ７オンの状態に傾き、センス
動作を行なう。
センスアンプＳＡのこのセンス動作に先行して、ビット
線対ＢＬ、ＢＩは共に同電位にプリチャージされている
。
つまり、第３図のようにクロックφ、がＨになると信号
線Ｓ、を通してトランジスタＱ３〜Ｑ５のゲート電位が
上昇し、ビット線対ＢＬ 、ＢＬはトランジスタＱ３．
Ｑ４を通して電源Ｖｃｃから充電される。
トランジスタＱ５はＢＬ 、ＢＬを同電位に保つショー
ト用である。
この段階ではＢＬ 、ＢＬの電位はＶｃｃ以下である。
その後クロックφ３が立上って信号線Ｓ１のレベルＶＳ
ＩがＶｃｃ以上になるとトランジスタＱ３〜Ｑ５が完全
にオンしてＢＬ 、ＢＬはＶｃｃにチャージアップされ
る。
ところで信号線Ｓ、のレベルｖ、１は電源電圧ＶＣＣ（
！：クロツクφ３の電圧■φ３（ここではＶｃｃとする
）だけで規定されるのではなく、ブツシュアップ用の容
量Ｃ１の他に、信号線Ｓ１につく容量Ｃ２とトランジス
タＱ３〜Ｑ、の容量Ｃ３を考慮する必要があり、 で表わされる。
ＢＬ 、ＢＬをＶｃｃに充電するためには、上式の右辺
第２項がｖｔｈ以上あることが要求される。
しかし、例えばＶｃｃ ＝ ５ ＶのときにＢＬ 、
ＢＬを５■にプリチャージしても、その後電源変動して
Ｖｃｃ ＝ ５．５ Ｖに上昇したとすると、このとき
はクロックφ、が既に立下ってトランジスタＱ１がオフ
になっているので、上式の右辺第１項のＶｃｃは５■の
ままであり、これが５．５■に上昇することはない。
クロックφ３にＶｃｃ依存性があれば上式の右辺第２項
の値が増加するが、容量Ｃ２が大きければ（信号線Ｓ１
が長い場合）その効果も小さく電圧ｖ５．はさほど上昇
しない。
この結果上式の■５１（■ｃｃ−５■固定）はＶｃｃ
＝ ５．５ Ｖ上昇後には（Ｖｃｃ ＋Ｖｔｈ ）以上
の値をとり得ないことがある。
この場合にはトランジスタＱ５によるＢＬ。ＢＬ間のシ
ョートが不完全になり、次のセンス動作に支障が生ずる
。
上述した容量Ｃ２の悪影響の度合は、容量Ｃ２を形成す
る信号線Ｓ、の対向電極Ｘの電位に依存する。
信号線Ｓ、は通常ブツシュアップ回路ＰＵとプリチャー
ジ回路ＰＲＥを結ぶ最短距離を走る様に形成される。
従って、信号線Ｓ、の延長方向を局部的に見れば、対向
電極Ｘは接地電位Ｖｓｓであったり、半導体基板そのも
のであったり、回路内部のノードであったりする。
勿論電源線を横切ることもあるが、これは僅かで、全体
としての対向電極Ｘの電位は非電源電圧である。
このため、クロックφ３がＶｃｃに追従して変動する様
に設定しておいても、クロックφ１が立下った後の電源
変動に追従して信号線Ｓ１の電位■、１を前夫の右辺第
２項の増加だけで、Ｖｃｃ上昇後の（Ｖｃｃ ＋Ｖｔｈ
）以上に上げることは困難となる。
本発明はこの点を配線のレイアウトで改善しようとする
ものである。
本発明は、出力端を電源配線より遮断し該出力端に電源
電圧より高い出力信号を発生する信号発生回路と、該出
力端に接続された信号配線層と、ゲートが該信号配線層
に接続されドレインが少なくとも該出力端の電源配線か
らの遮断後には該電源配線に接続しているトランジスタ
とを具備してなる半導体装置において、該信号配線直下
の該絶縁層の下に所定領域にわたって該電源配線層を位
置させるようにし、該信号配線の電位が該電源配線の電
位変動に追従するようにしてなることを特徴とするが、
以下図示の実施例を参照しながらこれを詳細に説明する
。
第４図は本発明の一実施例を示す図で、ｂは平面パター
ン図、ａはｂのＡ−Ａ’での断面図である。
図中、１はＰ型のシリコン半導体基板、２は該基板表面
の二酸化シリコン（Ｓ ｉ０２ ）層、３はその上層に
形成された多結晶シリコン層、４はその上層の層間絶縁
用ＰＳＧ層、５ａ、５ｂはその上層のアルミニウム（Ａ
ｌ）配線層、６は表面のカバーＰＳＧ層である。
Ａ７配線層５ｂは電源線（Ｖｃｃ ）であり、同じく電
源線として用いられる多結晶シリコン層３にコンタクト
ホール７で接続される。
Ａｌ配線層５ａは信号線Ｓ１であり、本例ではこの配線
層５ａの直下に極力多結晶シリコン層３が位置する様に
レイアウトする。
これにはＡｌ配線層５ｂの経路を曲げることも考えられ
るが、むしろＡ７配線層５ｂはそのままにして、無駄で
はあっても多結晶シリコン層３をＡｌ配線層５ｂの直下
に層間絶縁層を介して形成することが好ましい。
この様にすればＡ７配線層５ａと多結晶シリコン層３と
の間に第１図の容量Ｃ２の大部分が形成されるので、そ
の対向電極Ｘの電位は各時点のＶｃｃの値をとる。
従って、信号線Ｓ１の電位ｖ８．の前夫におけるＶｃｃ
は現在値になり、電圧■８１は電源電圧Ｖｃｃの上昇時
に容量Ｃ１のみならずＣ２を通してもブツシュアップさ
れる。
第５図は本発明の他の実施例で、ｂは同じく平面パター
ン図、ａはそのＢ−Ｂ’での断面図である。
本例は、信号線Ｓ１として用いられるｌ？配線層５ａの
直下に走る電源線（Ｖｃｃ ）を基板１表面のＮ型拡散
層８としたもので、これはコンタクトホール７で同じ＜
Ａ７配線層５ｂに接続される。
９はフィールド酸化膜（８１０２）であり、他の各部は
第４図と同様である（同一部分には同一記号が付しであ
る）。
この様にしてもその効果は第４図と同様である。
尚、実施例では最も好ましい例として多結晶シリコン層
３および拡散層８を電源線としたが、これは電源Ｖｃｃ
と同時に変化する他の信号線等であってもよい。
但し、これをクロックφ３の出力信号線とすることは、
そのドライバの負荷を増大するので好ましくはない。
以上述べたように本発明によれば、ブツシュアップ回路
等の出力信号線の下層に絶縁層を介して極力電源線また
はそれと等価な線を布設したので、該出力信号線は等何
曲にシールドされ、その配線容量によりＶｃｃバンプに
好影響を及ぼす他、基板変動の影響も受けにくくなる等
の利点がある。
【図面の簡単な説明】
第１図はブツシュアップ回路の構成図、第２図はダイナ
ミックＲＡＭの概略構成図、第３図は第１図および第２
図の動作波形図、第４図ａ、ｂは本発明の一実施例を示
す断面図および平面パターン図、第５図ａ、ｂは本発明
の他の実施例を示す断面図および平面パターン図である
。 図中、１は半導体基板、３および８は電源配線層、４は
層間絶縁層、５ａは信号配線層である。

Claims (1)

    【特許請求の範囲】
  1. １ 出力端を電源配線より遮断し該出力端に電源電圧よ
    り高い出力信号を発生する信号発生回路と、該出力端に
    接続された信号配線層と、ゲートが該信号配線層に接続
    されドレインが少なくとも該出力端の電源配線からの遮
    断後には該電源配線に接続しているトランジスタとを具
    備してなる半導体装置において、該信号配線直下の該絶
    縁層の下に所定領域にわたって該電源配線層を位置させ
    るようにし、該信号配線の電位が該電源配線の電位変動
    に追従するようにしてなることを特徴とする半導体装置
    。
JP55170748A 1980-12-03 1980-12-03 半導体装置 Expired JPS5846178B2 (ja)

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DE8181305676T DE3175075D1 (en) 1980-12-03 1981-12-02 Control of a signal voltage for a semiconductor device
EP81305676A EP0055038B1 (en) 1980-12-03 1981-12-02 Control of a signal voltage for a semiconductor device
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JPS57103330A JPS57103330A (en) 1982-06-26
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IE52954B1 (en) 1988-04-27
IE812836L (en) 1982-06-03
EP0055038A2 (en) 1982-06-30
DE3175075D1 (en) 1986-09-11
US4482825A (en) 1984-11-13
EP0055038A3 (en) 1983-05-11
EP0055038B1 (en) 1986-08-06

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