JPS6138620B2 - - Google Patents
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- JPS6138620B2 JPS6138620B2 JP53092124A JP9212478A JPS6138620B2 JP S6138620 B2 JPS6138620 B2 JP S6138620B2 JP 53092124 A JP53092124 A JP 53092124A JP 9212478 A JP9212478 A JP 9212478A JP S6138620 B2 JPS6138620 B2 JP S6138620B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくに半導体素
子を用いて成るICメモリの情報蓄積部の構造に
関するものである。
子を用いて成るICメモリの情報蓄積部の構造に
関するものである。
半導体素子を用いたICメモリの生産、技術で
は、半導体表面の微細加工技術に伴う、該ICメ
モリを搭載した半導体ペレツト寸法の縮少化の可
能性及び該ICメモリの大容量化の可能性が追求
されている。これ等の目的の達成のために、回路
面からの情報蓄積方法の開発又は、製造材料物質
からの種々の情報蓄積方法の検討が進められ、現
在、ダイナミツクRAMなるICメモリに於いて
は、情報蓄積部（以下セルと称す）を１ケのトラ
ンジスタと、１ケの情報蓄積容量部で構成するの
が最も上記目的に適したものと考えられている。
は、半導体表面の微細加工技術に伴う、該ICメ
モリを搭載した半導体ペレツト寸法の縮少化の可
能性及び該ICメモリの大容量化の可能性が追求
されている。これ等の目的の達成のために、回路
面からの情報蓄積方法の開発又は、製造材料物質
からの種々の情報蓄積方法の検討が進められ、現
在、ダイナミツクRAMなるICメモリに於いて
は、情報蓄積部（以下セルと称す）を１ケのトラ
ンジスタと、１ケの情報蓄積容量部で構成するの
が最も上記目的に適したものと考えられている。
該方法による情報蓄積方式では、該半導体ペレ
ツトの大部分を占めるのは前記セル部の情報蓄積
容量部面積である。このためにこの方式によるダ
イナミツクRAMのペレツト面積の縮少化又は、
該RAMの大容量化を推進するためには、前記情
報蓄積容量部面積の縮少化が最も有効な手段とな
る。しかしながら、当情報蓄積容量部面積を縮少
し当容量の値を減少させることは、当部に蓄積さ
れる情報小信号量を減少させることとなり、現在
考えられているセル構造では、該小信号の回路上
の感知が困難となる。
ツトの大部分を占めるのは前記セル部の情報蓄積
容量部面積である。このためにこの方式によるダ
イナミツクRAMのペレツト面積の縮少化又は、
該RAMの大容量化を推進するためには、前記情
報蓄積容量部面積の縮少化が最も有効な手段とな
る。しかしながら、当情報蓄積容量部面積を縮少
し当容量の値を減少させることは、当部に蓄積さ
れる情報小信号量を減少させることとなり、現在
考えられているセル構造では、該小信号の回路上
の感知が困難となる。
本発明はかかる点を改良し、該セル部の占める
面積の縮少化を可能とし、情報蓄積の大容量化、
ペレツト寸法の縮少化に適したダイナミツク
RAMの製法を提供せんとするものである。
面積の縮少化を可能とし、情報蓄積の大容量化、
ペレツト寸法の縮少化に適したダイナミツク
RAMの製法を提供せんとするものである。
このために本発明に於いては、数RAMのビツ
ト線、ストーレジ線として半導体基体基板表面上
に形成する多結晶、又は無定形の半導体配線を用
い、且つ、当セル部の１ケのトランジスタとして
は、該半導体基体上に形成された多結晶又は無定
形の半導体がチヤンネル領域となるMOS電界効
果トランジスタを用いる。斯くしてビツト線に存
在する容量を従来のものに対し、その1/2〜1/10
の値迄減少でき、且つ、情報蓄積容量部を折半し
重ね合わせた縦構造姿態に形成でかき、該情報蓄
積容量部の有効な面積利用を招来する。
ト線、ストーレジ線として半導体基体基板表面上
に形成する多結晶、又は無定形の半導体配線を用
い、且つ、当セル部の１ケのトランジスタとして
は、該半導体基体上に形成された多結晶又は無定
形の半導体がチヤンネル領域となるMOS電界効
果トランジスタを用いる。斯くしてビツト線に存
在する容量を従来のものに対し、その1/2〜1/10
の値迄減少でき、且つ、情報蓄積容量部を折半し
重ね合わせた縦構造姿態に形成でかき、該情報蓄
積容量部の有効な面積利用を招来する。
以下本発明の実施例で以つてより詳細な説明を
行う。
行う。
以下導電型がＰ型半導体基体にＮチヤンネル型
のMOS電界効果トランジスタを形成し、セル部
を構成する場合についてのみ説明をするが、半導
体基体がＮ型のＰチヤンネル型MOS電界効果ト
ランジスタを形成する場合に関しても全く同様な
手法となることに前以つて言及しておく。
のMOS電界効果トランジスタを形成し、セル部
を構成する場合についてのみ説明をするが、半導
体基体がＮ型のＰチヤンネル型MOS電界効果ト
ランジスタを形成する場合に関しても全く同様な
手法となることに前以つて言及しておく。
添附第１図は、本発明の第１の実施例を示すセ
ル部の断面図である。第１の実施例では、例えば
その比抵抗が0.1〜100Ω−cmのＰ型シリコン基体
１０１の表面部に、例えば、高温熱酸化等にて厚
いシリコン酸化膜１０２領域を形成する。次にセ
ル部を形成する１ケのトランジスタは、薄いシリ
コン酸化膜をゲート膜１０３を形成し、Ｎ型の不
純物拡散又はイオン注入で形成されたN+拡散領
域１０４をゲート電極とし、多結晶又は無定形シ
リン膜に有効不純物をドーピングした領域１０５
又は１０６をソース側又はドレイン側領域とし、
多結晶又は無定形シリコン膜で形成された領域１
０７のート膜１０３近接部をチンネル領域とする
姿態で構成される。
ル部の断面図である。第１の実施例では、例えば
その比抵抗が0.1〜100Ω−cmのＰ型シリコン基体
１０１の表面部に、例えば、高温熱酸化等にて厚
いシリコン酸化膜１０２領域を形成する。次にセ
ル部を形成する１ケのトランジスタは、薄いシリ
コン酸化膜をゲート膜１０３を形成し、Ｎ型の不
純物拡散又はイオン注入で形成されたN+拡散領
域１０４をゲート電極とし、多結晶又は無定形シ
リン膜に有効不純物をドーピングした領域１０５
又は１０６をソース側又はドレイン側領域とし、
多結晶又は無定形シリコン膜で形成された領域１
０７のート膜１０３近接部をチンネル領域とする
姿態で構成される。
次にセル部の情報蓄積容量は、シリコン酸化膜
１０８を誘電物質とし、シリコン基体１０１の表
面領域と、有効不純物を含有する前記多結晶又は
無定形シリコン領域１０６を対電極とする容量部
で構成される。斯くして後、前記多結晶又は無定
形シリコン膜の１０５，１０６，１０７領域を被
覆して、シリコン酸化膜を堆積せしめ、本発明の
第１の実施例は完成する。ここで、厚いシリコン
酸化膜上に形成されたMOS電界効果トランジス
タのリース側領域はピツト線に又、MOS電界効
果トランジスタのゲート電極１０４は、コンタク
ト孔を通してアルミ等の金属配線に結合してワー
ド線に結線され、又情報のストーレジは、前記
MOS電界効果トランジスタのドレイン領域のう
ち薄いシリコン酸化膜１０８に近接した１０６の
一部表面領域で行う。
１０８を誘電物質とし、シリコン基体１０１の表
面領域と、有効不純物を含有する前記多結晶又は
無定形シリコン領域１０６を対電極とする容量部
で構成される。斯くして後、前記多結晶又は無定
形シリコン膜の１０５，１０６，１０７領域を被
覆して、シリコン酸化膜を堆積せしめ、本発明の
第１の実施例は完成する。ここで、厚いシリコン
酸化膜上に形成されたMOS電界効果トランジス
タのリース側領域はピツト線に又、MOS電界効
果トランジスタのゲート電極１０４は、コンタク
ト孔を通してアルミ等の金属配線に結合してワー
ド線に結線され、又情報のストーレジは、前記
MOS電界効果トランジスタのドレイン領域のう
ち薄いシリコン酸化膜１０８に近接した１０６の
一部表面領域で行う。
斯くして、ピツト線は１０５の如く厚いシリコ
ン酸化膜１０２上に形成されるため、その有する
寄生容量は僅少となる。ここで一般にこの寄生容
量分の減少に比例して情報蓄積容量の減少が可能
となるため、それに相当する情報蓄積容量部面積
の減少がもたらされる。
ン酸化膜１０２上に形成されるため、その有する
寄生容量は僅少となる。ここで一般にこの寄生容
量分の減少に比例して情報蓄積容量の減少が可能
となるため、それに相当する情報蓄積容量部面積
の減少がもたらされる。
次に第２の実施例で以つて、本発明の説明を行
う。第２図はそのための本発明の第２実施例の断
面図である。
う。第２図はそのための本発明の第２実施例の断
面図である。
比抵抗が0.1〜100Ω−cmのＰ型シリコン基体２
０１の表面の一部に厚いシリコン酸化膜２０２を
形成する。斯くして次にセル部のMOS電界効果
トランジスタは、有効不純物を含有する厚いシリ
ン酸化膜上に形成した第１の多結晶又は無定形シ
リコン膜２０３，２０４をそれぞれソース側、ド
レイン側とし、同様に多結晶又は無定形シリコン
膜２０５の一表面部をチヤンネル領域とし、薄い
絶縁物質２０６（例えば、シリコン窒化膜）及び
有効不純物を含有する第２の多結晶又は無定形シ
リコン膜２０７、及び金属電極２０８をそれぞれ
MOS電界効果トランジスタのゲート膜、ゲート
電極、並びにワード線とする姿態で形成成され
る。
０１の表面の一部に厚いシリコン酸化膜２０２を
形成する。斯くして次にセル部のMOS電界効果
トランジスタは、有効不純物を含有する厚いシリ
ン酸化膜上に形成した第１の多結晶又は無定形シ
リコン膜２０３，２０４をそれぞれソース側、ド
レイン側とし、同様に多結晶又は無定形シリコン
膜２０５の一表面部をチヤンネル領域とし、薄い
絶縁物質２０６（例えば、シリコン窒化膜）及び
有効不純物を含有する第２の多結晶又は無定形シ
リコン膜２０７、及び金属電極２０８をそれぞれ
MOS電界効果トランジスタのゲート膜、ゲート
電極、並びにワード線とする姿態で形成成され
る。
次に又本発明セルの情報蓄積容量部は、シリコ
ン基体表面のうち、厚いシリコン酸化膜２０２以
外の表面に形成された薄いシリコン酸化膜２０９
と、前記MOS電界効果トランジスタのドレイン
領域２０４の表面部に形成された薄い絶縁物質２
１０（例えばシリコン窒化膜）を共に誘電物質と
し、シリン基体２０１表面と、薄い絶縁物質２１
０（例えばシリコン窒化膜）表面上に形成された
有効不純物を含有する第２の多結晶又は無定形シ
リン膜２１１を一電極とし、前記多結晶又は無定
形シリン膜で形成されたドレイン側電極２０４を
対電極とする姿態に形成される。斯くして後、前
記多結晶又は無定形シリコン領域２０４，２０
７，２１１の表面部を覆うようにシリコン酸化膜
等の絶縁物質２１２を堆積せしめて、本セル部構
造は完成する。
ン基体表面のうち、厚いシリコン酸化膜２０２以
外の表面に形成された薄いシリコン酸化膜２０９
と、前記MOS電界効果トランジスタのドレイン
領域２０４の表面部に形成された薄い絶縁物質２
１０（例えばシリコン窒化膜）を共に誘電物質と
し、シリン基体２０１表面と、薄い絶縁物質２１
０（例えばシリコン窒化膜）表面上に形成された
有効不純物を含有する第２の多結晶又は無定形シ
リン膜２１１を一電極とし、前記多結晶又は無定
形シリン膜で形成されたドレイン側電極２０４を
対電極とする姿態に形成される。斯くして後、前
記多結晶又は無定形シリコン領域２０４，２０
７，２１１の表面部を覆うようにシリコン酸化膜
等の絶縁物質２１２を堆積せしめて、本セル部構
造は完成する。
本実施例に於いては、セル部の情報蓄積容量部
を縦構造に折り重ねた形態に形成しているため、
単位平面内に従来の約２倍の容量を形成できる。
このことから情報蓄積容量部面積を従来の半分迄
減少できる。
を縦構造に折り重ねた形態に形成しているため、
単位平面内に従来の約２倍の容量を形成できる。
このことから情報蓄積容量部面積を従来の半分迄
減少できる。
第１図は、本発明の第１の実施例の断面構造図
である。 同図において、１０１……Ｐ型シリコン基体、
１０２……厚いシリコン酸化膜、１０３……ゲー
ト絶縁膜、１０４……ゲート電極拡散層、１０５
……ソース側電極、１０６……ドレイン、ストー
レジ電極、１０７……チヤンネルバルク域、１０
８……容量部絶縁膜、１０９……シリコン酸化膜
である。 第２図は本発明の第２の実施例の断面構造図で
ある。 同図において、２０１……Ｐ型シリコン基体、
２０２……厚いリコン酸化膜、２０３……ソース
側電極、２０４……ドレイン、ストーレジ電極、
２０５……チヤンネルバルク域、２０６……ゲー
ト絶縁膜、２０７……ゲート電極、２０８……ワ
ード線、２０９……容量部第１絶縁膜、２１０…
…容量部第２絶縁膜、２１１……容量部電極、２
１２……絶縁物質である。
である。 同図において、１０１……Ｐ型シリコン基体、
１０２……厚いシリコン酸化膜、１０３……ゲー
ト絶縁膜、１０４……ゲート電極拡散層、１０５
……ソース側電極、１０６……ドレイン、ストー
レジ電極、１０７……チヤンネルバルク域、１０
８……容量部絶縁膜、１０９……シリコン酸化膜
である。 第２図は本発明の第２の実施例の断面構造図で
ある。 同図において、２０１……Ｐ型シリコン基体、
２０２……厚いリコン酸化膜、２０３……ソース
側電極、２０４……ドレイン、ストーレジ電極、
２０５……チヤンネルバルク域、２０６……ゲー
ト絶縁膜、２０７……ゲート電極、２０８……ワ
ード線、２０９……容量部第１絶縁膜、２１０…
…容量部第２絶縁膜、２１１……容量部電極、２
１２……絶縁物質である。
Claims (1)
- １ 半導体基板の一主面に設けられた絶縁膜上に
半導体層を設け、該半導体層にMOSFETのソー
ス、ドレインおよびチヤンネル部を設け、該
MOSFETのソース又はドレインのうち、何れか
の領域を、前記半導体基板を一方の電極とする容
量部の他方の電極としたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9212478A JPS5519820A (en) | 1978-07-27 | 1978-07-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9212478A JPS5519820A (en) | 1978-07-27 | 1978-07-27 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5519820A JPS5519820A (en) | 1980-02-12 |
| JPS6138620B2 true JPS6138620B2 (ja) | 1986-08-30 |
Family
ID=14045673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9212478A Granted JPS5519820A (en) | 1978-07-27 | 1978-07-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5519820A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107571A (en) * | 1980-01-30 | 1981-08-26 | Fujitsu Ltd | Semiconductor memory storage device |
| JPS57176757A (en) * | 1981-04-22 | 1982-10-30 | Nec Corp | Semiconductor device |
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS59129461A (ja) * | 1983-01-13 | 1984-07-25 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPH0638485B2 (ja) * | 1983-06-01 | 1994-05-18 | 株式会社日立製作所 | 半導体メモリ |
| JPS61113271A (ja) * | 1984-11-08 | 1986-05-31 | Matsushita Electronics Corp | 半導体記憶素子 |
| JPS6344755A (ja) * | 1987-08-10 | 1988-02-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | 半導体集積回路装置 |
-
1978
- 1978-07-27 JP JP9212478A patent/JPS5519820A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5519820A (en) | 1980-02-12 |
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