JPS6120148B2 - - Google Patents
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- JPS6120148B2 JPS6120148B2 JP52060252A JP6025277A JPS6120148B2 JP S6120148 B2 JPS6120148 B2 JP S6120148B2 JP 52060252 A JP52060252 A JP 52060252A JP 6025277 A JP6025277 A JP 6025277A JP S6120148 B2 JPS6120148 B2 JP S6120148B2
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- capacitor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は改良された構造を有する半導体メモリ
ー装置に関するものである。
ー装置に関するものである。
半導体メモリー装置のメモリーセル構成は用途
により種々のものがあり、特にMOS型半導体メ
モリー装置においては、３個、４個及び６個の
MOS電界効果型トランジスタ（以下MOSTと略
記する）で構成されたものに大別される。
により種々のものがあり、特にMOS型半導体メ
モリー装置においては、３個、４個及び６個の
MOS電界効果型トランジスタ（以下MOSTと略
記する）で構成されたものに大別される。
しかし、最近になつて１個のMOSTと１個の
コンデンサーにより構成されコンデンサーに蓄積
された微少電荷を高感度センスアツプで検出する
１トランジスタ／セル方式のメモリーが開発され
実際の装置に使用される様になつて来た。この１
トランジスタ／セル方式のメモリーの特徴として
は、単位メモリーセルが本質的に小さくできるの
で、大容量のメモリーセルが容易に実現できるこ
とである。この為、最近の大型コンピユータ等に
見られる大きなシステムの開発に伴つて今後益々
１トランジスタ／セル方式への移行という傾向は
大きくなつてくることが予想される。そして、こ
の方式のメモリー装置においても単位メモリーセ
ルをより小さくしてメモリー容量を上げる為、
種々の研究がなされている。
コンデンサーにより構成されコンデンサーに蓄積
された微少電荷を高感度センスアツプで検出する
１トランジスタ／セル方式のメモリーが開発され
実際の装置に使用される様になつて来た。この１
トランジスタ／セル方式のメモリーの特徴として
は、単位メモリーセルが本質的に小さくできるの
で、大容量のメモリーセルが容易に実現できるこ
とである。この為、最近の大型コンピユータ等に
見られる大きなシステムの開発に伴つて今後益々
１トランジスタ／セル方式への移行という傾向は
大きくなつてくることが予想される。そして、こ
の方式のメモリー装置においても単位メモリーセ
ルをより小さくしてメモリー容量を上げる為、
種々の研究がなされている。
１トランジスタ／セル方式メモリー装置の動作
原理はデータラインを経由して送られて来た情報
がデータラインに接続された所定のアドレスの
MOSTのゲート電極の開閉によりコンデンサー
に電荷量として蓄積、保持されるこのコンデンサ
ーの主な容量としては半導体基板上に絶縁膜を設
け、その上部に導電性金属を配置した構造による
前記導電性金属層と半導体基板表面に形成される
反転層間の絶縁膜の容量及び反転層と半導体基板
間の空乏層容量である。そしてこのコンデンサー
は、できるだけ容量が大きい方が電荷の蓄積量が
多くなり、情報を正確に記憶し、保持できるので
この容量を大きくすることが必要となる。
原理はデータラインを経由して送られて来た情報
がデータラインに接続された所定のアドレスの
MOSTのゲート電極の開閉によりコンデンサー
に電荷量として蓄積、保持されるこのコンデンサ
ーの主な容量としては半導体基板上に絶縁膜を設
け、その上部に導電性金属を配置した構造による
前記導電性金属層と半導体基板表面に形成される
反転層間の絶縁膜の容量及び反転層と半導体基板
間の空乏層容量である。そしてこのコンデンサー
は、できるだけ容量が大きい方が電荷の蓄積量が
多くなり、情報を正確に記憶し、保持できるので
この容量を大きくすることが必要となる。
第１図は従来構造の１トランジスタ／セル方式
のメモリーセルの平面図ａ図及びａ図のＡ−
A′断面図である。
のメモリーセルの平面図ａ図及びａ図のＡ−
A′断面図である。
基板濃度1015原子／cm3程度のＰ型シリコン基板
１１１の表面にメモリーセルを構成するMOST
のＮ型ドレイン拡散層（データラインも兼ねる）
１０２、Ｎ型ソース領域１０３が設けられ、ソー
スドレイン間に二酸化シリコンにより作られた
800Åの膜厚をもつゲート絶縁膜１０４が設けら
れ、ゲート絶縁膜上に多結晶シリコン電極１０５
が設けられ、この電極１０５はアルミニウム薄膜
により作られたアドレスライン１１１とコンタク
ト部１１３で接続されている。
１１１の表面にメモリーセルを構成するMOST
のＮ型ドレイン拡散層（データラインも兼ねる）
１０２、Ｎ型ソース領域１０３が設けられ、ソー
スドレイン間に二酸化シリコンにより作られた
800Åの膜厚をもつゲート絶縁膜１０４が設けら
れ、ゲート絶縁膜上に多結晶シリコン電極１０５
が設けられ、この電極１０５はアルミニウム薄膜
により作られたアドレスライン１１１とコンタク
ト部１１３で接続されている。
一方、コンデンサーはゲート酸化膜成長工程で
同時成長される800Å程度のシリコン酸化膜１０
６の上部に電源ラインの多結晶シリコン電極１０
７を設けた構造となつており、この電極と電源電
圧によりシリコン基板表面に形成された反転層領
域１０８とで作られているコンデンサー１０６，
１０７，１０８で蓄積されていた電荷はアドレス
ライン１１１を介してゲート電極に送られた読み
出し信号により読み出され、データライン１０２
の電圧を変化させる。この場合データラインの容
量ＣDはデータライン１０２と半導体基板１１１
との空乏層容量及びチヤンネルストツパー領域１
０９との空乏層容量からできている為レイアウト
の検討により容量の低減を計つてもそれ程大きな
効果は望めなかつた。
同時成長される800Å程度のシリコン酸化膜１０
６の上部に電源ラインの多結晶シリコン電極１０
７を設けた構造となつており、この電極と電源電
圧によりシリコン基板表面に形成された反転層領
域１０８とで作られているコンデンサー１０６，
１０７，１０８で蓄積されていた電荷はアドレス
ライン１１１を介してゲート電極に送られた読み
出し信号により読み出され、データライン１０２
の電圧を変化させる。この場合データラインの容
量ＣDはデータライン１０２と半導体基板１１１
との空乏層容量及びチヤンネルストツパー領域１
０９との空乏層容量からできている為レイアウト
の検討により容量の低減を計つてもそれ程大きな
効果は望めなかつた。
本発明は上記欠点を除去し、データライン容量
を小さくし、メモリーセル面積を小さくしかつ確
実な動作を行うことのできる半導体装置を提供す
るものである。
を小さくし、メモリーセル面積を小さくしかつ確
実な動作を行うことのできる半導体装置を提供す
るものである。
本発明は、半導体基板表面に形成されたMOS
電界効果トランジスタとコンデンサーとで構成さ
れた１トランジスタ／セル方式の半導体メモリー
装置において、各メモリーセルへ情報を授受する
データラインが厚い絶縁膜上に設けられた導電性
薄膜で形成され、該導電性薄膜はメモリーセルト
ランジスタのドレインに接続されていることを特
徴とする。
電界効果トランジスタとコンデンサーとで構成さ
れた１トランジスタ／セル方式の半導体メモリー
装置において、各メモリーセルへ情報を授受する
データラインが厚い絶縁膜上に設けられた導電性
薄膜で形成され、該導電性薄膜はメモリーセルト
ランジスタのドレインに接続されていることを特
徴とする。
本発明の基礎となつている原理は次の通りであ
る。
る。
一般に、センス電圧△Ｖは、コンデンサーに蓄
積された情報が読み出された時のデータラインの
電位の変化であり、この変化量をセンスアンプで
検出して情報の判定を行う。センス電圧△Ｖは次
式で表わされる。
積された情報が読み出された時のデータラインの
電位の変化であり、この変化量をセンスアンプで
検出して情報の判定を行う。センス電圧△Ｖは次
式で表わされる。
△Ｖ＝（ＶS−ＶD）１／１＋ＣＤ／ＣＳ (1)
ここでＣD及びＣSはそれぞれデータラインの全
浮遊容量及びメモリーセルの容量、ＶS及びＶDは
それぞれメモリーセルの情報書込み電圧及び情報
読み出し前のデータラインの電圧である。そして
この変化量△Ｖの判定に際して重要なことはセン
スアンプの感度には限界があり、現状では200ｍ
Ｖ程度であるので、誤動作をなくすためにはでき
るだけ△Ｖの値を大きくする必要がある。この為
にはＣD／ＣSを小さくするか蓄積電圧ＶSを大き
くしなければならないが、ＶSは供給電源電圧ま
で上がるのが限度であるので、結局セル設計又は
プロセス条件の検討によりＣD／ＣSをできるだけ
小さくすることが重要となつてくる。
浮遊容量及びメモリーセルの容量、ＶS及びＶDは
それぞれメモリーセルの情報書込み電圧及び情報
読み出し前のデータラインの電圧である。そして
この変化量△Ｖの判定に際して重要なことはセン
スアンプの感度には限界があり、現状では200ｍ
Ｖ程度であるので、誤動作をなくすためにはでき
るだけ△Ｖの値を大きくする必要がある。この為
にはＣD／ＣSを小さくするか蓄積電圧ＶSを大き
くしなければならないが、ＶSは供給電源電圧ま
で上がるのが限度であるので、結局セル設計又は
プロセス条件の検討によりＣD／ＣSをできるだけ
小さくすることが重要となつてくる。
ＣSを大きくする為にはコンデンサーの絶縁膜
をうすくしたり、メモリーセル面積を広くするこ
とが考えられるが、この対策は絶縁膜破壊の危険
増加やセル面積の増加につながり、設計に際して
は両者のつり合いのとれた最適条件を見つけなけ
ればならない。
をうすくしたり、メモリーセル面積を広くするこ
とが考えられるが、この対策は絶縁膜破壊の危険
増加やセル面積の増加につながり、設計に際して
は両者のつり合いのとれた最適条件を見つけなけ
ればならない。
従来、このＣDの値を決定するデータラインは
拡散法やイオン注入法による拡散層により形成さ
れていた為、その値は基板濃度、面積に決定さ
れ、特に選択酸化法のメモリー装置においては本
質的にデータラインがチヤンネルストツパー高濃
度領域に接している為データラインの容量増加は
大きくなる。
拡散法やイオン注入法による拡散層により形成さ
れていた為、その値は基板濃度、面積に決定さ
れ、特に選択酸化法のメモリー装置においては本
質的にデータラインがチヤンネルストツパー高濃
度領域に接している為データラインの容量増加は
大きくなる。
この対策として、データラインをフイールド酸
化膜上の導電性薄膜例えば多結晶シリコンで形成
すればＣDの小さいデータラインが出来ることが
判つた。即ち、接合容量は、 Cd＝Ｓε２ｇＮ／４φＦ (2) （ε２：半導体基板の誘電率、φF：半導体基板の
フエルミレベル、ｑ：単位電荷量、Ｎ：半導体基
板濃度、Ｓ：接合面積）として表わされ、基板濃
度1015原子／cm3程度のシリコン基板に形成された
拡散層の容量はＣD1＝1.2×10-4pF/μm2となる。
化膜上の導電性薄膜例えば多結晶シリコンで形成
すればＣDの小さいデータラインが出来ることが
判つた。即ち、接合容量は、 Cd＝Ｓε２ｇＮ／４φＦ (2) （ε２：半導体基板の誘電率、φF：半導体基板の
フエルミレベル、ｑ：単位電荷量、Ｎ：半導体基
板濃度、Ｓ：接合面積）として表わされ、基板濃
度1015原子／cm3程度のシリコン基板に形成された
拡散層の容量はＣD1＝1.2×10-4pF/μm2となる。
一方、厚いフイールド酸化膜上に形成された多
結晶シリコンの容量はフイールド酸化膜厚によつ
て決まり次式で表わされる。
結晶シリコンの容量はフイールド酸化膜厚によつ
て決まり次式で表わされる。
Ct＝Ｓε１／ｔ (3)
（ε１：絶縁膜誘電率、Ｓ：電極面積、ｔ：フイ
ールド酸化膜厚）この場合の容量はフイールド酸
化膜厚1.3μｍ程度とすると ＣD2＝2.7×10-5pF/μm2 (4) となりＣDの値で55％改善される。
ールド酸化膜厚）この場合の容量はフイールド酸
化膜厚1.3μｍ程度とすると ＣD2＝2.7×10-5pF/μm2 (4) となりＣDの値で55％改善される。
更に、拡散層の場合は、接合の押し込みが１〜
２μｍ程度ある為５μ幅の設計を行うと、実際は
接合面積で７〜９μｍまで増加する。又、現在一
般に採用されている選択酸化法ではチヤンネルス
トツパーの高濃度不純物領域（Ｎ＝1016〜1017原
子／cm3）が接合の側面に接しているので、この部
分の容量はＣD1＝３〜７×10-4pF/μm2となり、
これらの効果を加えると拡散層により作られたデ
ータラインの容量は、 ＣD＝ＣD1（１＋α）＋ＣD1×β ≒1.4×10-4＋２×10-4 ≒3.4×10-4pF/μm2 (5) となり、容量減少効果は拡散層データラインに比
べ1/13と大幅な効果となつて現われることが判明
した。このことは単位メモリーセル容量を1/10程
度の面積で設計しても現状の情報伝達性能を維持
できることを意味しており、より大容量のメモリ
ー装置が容易に実現できる様になる。
２μｍ程度ある為５μ幅の設計を行うと、実際は
接合面積で７〜９μｍまで増加する。又、現在一
般に採用されている選択酸化法ではチヤンネルス
トツパーの高濃度不純物領域（Ｎ＝1016〜1017原
子／cm3）が接合の側面に接しているので、この部
分の容量はＣD1＝３〜７×10-4pF/μm2となり、
これらの効果を加えると拡散層により作られたデ
ータラインの容量は、 ＣD＝ＣD1（１＋α）＋ＣD1×β ≒1.4×10-4＋２×10-4 ≒3.4×10-4pF/μm2 (5) となり、容量減少効果は拡散層データラインに比
べ1/13と大幅な効果となつて現われることが判明
した。このことは単位メモリーセル容量を1/10程
度の面積で設計しても現状の情報伝達性能を維持
できることを意味しており、より大容量のメモリ
ー装置が容易に実現できる様になる。
次に本発明を実施例により説明する。
第２図は本発明の半導体装置の第１の実施例の
平面図（ａ図）及びａ図のＢ−B′断面図である。
平面図（ａ図）及びａ図のＢ−B′断面図である。
Ｐ型シリコン基板上にＮ型のソース領域２０３
ドレイン領域２０２、ゲート絶縁膜２０４、多結
晶シリコンゲート電極２０５が設けられて
MOSTを形成し、該ソース２０３の隣りに多結
晶シリコン層２０７、絶縁膜２０６、反転層２０
８でメモリーセルのコンデンサー部が形成され
る。データラインはフイールド酸化膜２１０の上
に設けられた多結晶シリコン層２０２′により形
成される。
ドレイン領域２０２、ゲート絶縁膜２０４、多結
晶シリコンゲート電極２０５が設けられて
MOSTを形成し、該ソース２０３の隣りに多結
晶シリコン層２０７、絶縁膜２０６、反転層２０
８でメモリーセルのコンデンサー部が形成され
る。データラインはフイールド酸化膜２１０の上
に設けられた多結晶シリコン層２０２′により形
成される。
上記構造にするとデータラインの浮遊容量ＣD
は、(4)式で計算したように2.7×10-5pF/μm2と
なり、従来品の容量3.4×10-4pF/μm2（(5)式参
照）にべ容量ＣDは１けた小さくなる。従つてメ
モリーセルのコンデンサー部２０６の面積も小さ
くすることができる。同一性能を保持するときは
コンデンサー部の面積を1/10にすることも可能で
あるが、データラインの電圧変化を大きくし、誤
動作をより小さくするためにコンデンサー部の面
積1/2程度にするのが好ましい。
は、(4)式で計算したように2.7×10-5pF/μm2と
なり、従来品の容量3.4×10-4pF/μm2（(5)式参
照）にべ容量ＣDは１けた小さくなる。従つてメ
モリーセルのコンデンサー部２０６の面積も小さ
くすることができる。同一性能を保持するときは
コンデンサー部の面積を1/10にすることも可能で
あるが、データラインの電圧変化を大きくし、誤
動作をより小さくするためにコンデンサー部の面
積1/2程度にするのが好ましい。
多結晶シリコン層のデータライン２０２′とト
ランジスタのドレイン領域２０２との接続はN+
型領域２０２″で行なつている。この方式は拡散
層が浅いのでP+型チヤンネルストツパー領域２
０９とはほとんど接触していないため、この部分
の容量の増加は無視できる。
ランジスタのドレイン領域２０２との接続はN+
型領域２０２″で行なつている。この方式は拡散
層が浅いのでP+型チヤンネルストツパー領域２
０９とはほとんど接触していないため、この部分
の容量の増加は無視できる。
第３図は本発明の第２の実施例の断面図であ
る。
る。
この実施例は、第２図に示した第１の実施例と
ほぼ同様の構造であるが、第１の実施例における
ソース領域２０３を反転層３０８で共用させ集積
度を上げている。この場合ゲート電極３０５が反
転層３０８の端部の上に重なりをしていないとト
ランジスタの伝達特性が低下し、コンデンサー部
３０６に蓄積された電荷がドレイン領域３０２に
伝わらず基板３０１を伝つて逃げる可能性があ
る。この損失を少なくし、トランジスタ領域と反
転層領域３０８との伝達特性を上げるために、ゲ
ート電極３０５が反転層領域３０８の端部の上で
重なるように、かつコンデンサー部の電極３０７
と接触しないようにゲート電極３０５を延長して
設けている。
ほぼ同様の構造であるが、第１の実施例における
ソース領域２０３を反転層３０８で共用させ集積
度を上げている。この場合ゲート電極３０５が反
転層３０８の端部の上に重なりをしていないとト
ランジスタの伝達特性が低下し、コンデンサー部
３０６に蓄積された電荷がドレイン領域３０２に
伝わらず基板３０１を伝つて逃げる可能性があ
る。この損失を少なくし、トランジスタ領域と反
転層領域３０８との伝達特性を上げるために、ゲ
ート電極３０５が反転層領域３０８の端部の上で
重なるように、かつコンデンサー部の電極３０７
と接触しないようにゲート電極３０５を延長して
設けている。
第４図は、本発明の第３の実施例の断面図であ
る。
る。
この実施例は第３図に示した第２の実施例とほ
ぼ同様の構造であるが、第２の実施例におけるド
レイン領域３０２をなくしN+型領域４０２″で共
用させている。この場合も前記第２の実施例と同
様に、N+型領域４０２″とトランジスタ領域との
伝達特性を上げ、損失を少なくするために、多結
晶シリコンのゲート電極４０５と多結晶シリコン
のデータライン４０２′とに重なりを設けてい
る。
ぼ同様の構造であるが、第２の実施例におけるド
レイン領域３０２をなくしN+型領域４０２″で共
用させている。この場合も前記第２の実施例と同
様に、N+型領域４０２″とトランジスタ領域との
伝達特性を上げ、損失を少なくするために、多結
晶シリコンのゲート電極４０５と多結晶シリコン
のデータライン４０２′とに重なりを設けてい
る。
以上詳細に説明したように本発明によればデー
タラインの浮遊容量を著しく小さくでき、メモリ
ーセルの面積を減少できるので集積度が高くかつ
データライン中での情報の消失が少ない、伝達特
性の良い半導体装置が容易に得られる。
タラインの浮遊容量を著しく小さくでき、メモリ
ーセルの面積を減少できるので集積度が高くかつ
データライン中での情報の消失が少ない、伝達特
性の良い半導体装置が容易に得られる。
第１図は従来の１トランジスタ／セル方式のメ
モリーセルの平面図（ａ図）及びａ図のＡ−
A′断面図（ｂ図）、第２図は本発明の第１の実施
例の平面図（ａ図及びａ図のＢ−B′断面図（ｂ
図）、第３図は本発明の第２の実施例の縦断面
図、第４図は本発明の第３の実施例の断面図であ
る。 １０１，２０１，３０１，４０１……Ｐ型シリ
コン基板、１０２，２０２，３０２，４０２……
ドレイン領域、２０２′，３０２′，４０２′……
多結晶シリコン層（データライン）、２０２″，３
０２″，４０２″……Ｎ型領域、３……ソース領
域、１０４，２０４，３０４，４０４……絶縁膜
（ゲート部）、１０５，２０５，３０５，４０５…
…多結晶シリコン層（ゲート部）、１０６，２０
６，３０６，４０６……絶縁膜（コンデンサー
部）、１０７，２０７，３０７，４０７……多結
晶シリコン層（コンデンサー部）、１０８，２０
８，３０８，４０８……反転層領域、１０９，２
０９，３０９，４０９……P+チヤンネルストツ
パー領域、１１０，２１０，３１０，４１０……
フイールド絶縁膜、１１１，２１１，３１１，４
１１……アルミニウム薄膜（アドレスライン）、
１１２，２１２，３１２，４１２……素子保護用
表面絶縁膜、１１３，３１３，４１３……アルミ
ニウム−多結晶シリコンのコンタクト部。
モリーセルの平面図（ａ図）及びａ図のＡ−
A′断面図（ｂ図）、第２図は本発明の第１の実施
例の平面図（ａ図及びａ図のＢ−B′断面図（ｂ
図）、第３図は本発明の第２の実施例の縦断面
図、第４図は本発明の第３の実施例の断面図であ
る。 １０１，２０１，３０１，４０１……Ｐ型シリ
コン基板、１０２，２０２，３０２，４０２……
ドレイン領域、２０２′，３０２′，４０２′……
多結晶シリコン層（データライン）、２０２″，３
０２″，４０２″……Ｎ型領域、３……ソース領
域、１０４，２０４，３０４，４０４……絶縁膜
（ゲート部）、１０５，２０５，３０５，４０５…
…多結晶シリコン層（ゲート部）、１０６，２０
６，３０６，４０６……絶縁膜（コンデンサー
部）、１０７，２０７，３０７，４０７……多結
晶シリコン層（コンデンサー部）、１０８，２０
８，３０８，４０８……反転層領域、１０９，２
０９，３０９，４０９……P+チヤンネルストツ
パー領域、１１０，２１０，３１０，４１０……
フイールド絶縁膜、１１１，２１１，３１１，４
１１……アルミニウム薄膜（アドレスライン）、
１１２，２１２，３１２，４１２……素子保護用
表面絶縁膜、１１３，３１３，４１３……アルミ
ニウム−多結晶シリコンのコンタクト部。
Claims (1)
- １ 半導体基板の一導電型領域の表面に形成され
たMOS電界効果型トランジスタとコンデンサと
で構成された１トランジスタ／セル方式のメモリ
装置において、各メモリーセルへ情報を授受する
データラインが前記トランジスタ、コンデンサに
隣接して設けられた厚い絶縁膜上を延在し、かつ
該データラインが該トランジスタと接続する箇所
においては、該データラインの巾方向の一部が前
記トランジスタの逆導電型不純物領域のコンタク
ト領域と接続しかつ該個所の該巾方向の残りの部
分は該コンタクト領域の端上より前記厚い絶縁膜
の上面上にまで延在していることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6025277A JPS53144692A (en) | 1977-05-23 | 1977-05-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6025277A JPS53144692A (en) | 1977-05-23 | 1977-05-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53144692A JPS53144692A (en) | 1978-12-16 |
| JPS6120148B2 true JPS6120148B2 (ja) | 1986-05-21 |
Family
ID=13136791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6025277A Granted JPS53144692A (en) | 1977-05-23 | 1977-05-23 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53144692A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH061821B2 (ja) * | 1981-11-27 | 1994-01-05 | 株式会社日立製作所 | 半導体装置 |
| US6413818B1 (en) | 1999-10-08 | 2002-07-02 | Macronix International Co., Ltd. | Method for forming a contoured floating gate cell |
| US6544844B2 (en) | 1999-10-08 | 2003-04-08 | Macronix International Co., Ltd. | Method for forming a flash memory cell having contoured floating gate surface |
-
1977
- 1977-05-23 JP JP6025277A patent/JPS53144692A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53144692A (en) | 1978-12-16 |
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