JPS6034272B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はダイナミックメモリセルとして使用される半
導体装置に関する。

〔発明の技術的背景とその問題点） 従来、ＭＯＳ型ダイナミックメモリのメモリセルとして
は第１図に示すようなビット線１２と、ワード線１１と
の交叉位置にＭＯＳ型電界効果トランジスタ１３と、キ
ャパシタ１４を接続したセルが多く使用されている。

このようなメモリセルでは、キャパシタ１４に蓄えられ
る電界の有無により情報を記憶する。すなわち、キャパ
シ夕１４に電荷がある状態が状態“１”、キャパシタ１
４に電荷がない状態が状態“０”となる。このメモリセ
ルに情報を書き込む場合にはワード線１ １に特定の電
位を与えてＭＯＳ型電界効果トランジスター３を導通状
態にし、ビット線１２の電位をキャパシタ１４の一方の
電極に与え、ＭＯＳ型電界効果トランジスター３を遮断
状態にする。

一方このメモリセルから情報を読み出す際は、あらかじ
めビット線１２を既知の電位（例えば接地電位）にした
のち、ＭＯＳ型電界効果トランジスタ１３を導電状態に
し、その後、ビット線１２の電位の変動を検出してキャ
パシタ１４における電荷の蓄積を判定する。

このようなメモリセルにおいては、ビット線１２の浮遊
容量ＣＢがキャパシタ１４の容量Ｃｓに比らべて大きく
、ＣＢ／Ｃｓは１０〜２栃華度ある。

このため、情報の書き込み電圧が数Ｖ程度であったとし
ても、情報を読み出す際のビット線１２の信号量はせし
、ぜし、数百ｍＶにしかならず、この差を検出するため
には高感度のセンスアンプが必要となると共にメモリの
動作がノイズ等に対して弱くなり不安定となる欠点があ
る。しかも、メモリの集積度を増すと、ＣＢ／Ｃｓも増
すため、ビット線１２の信号量はさらに減少してしまう
。

上記のような問題点の解決策として第２図で示すような
２つのＭＯＳトランジスタ（以下単にトランジスタとい
う）を用いたセルが知られている。

ここに２１は書き込みワード線、２２は読み出しワード
線、２３は書き込みビット線、２４は論出しビット線で
あり２５は書き込み専用の第１のトランジスタ、２６は
読み出し専用の第２のトランジスタ、２７は主に第２の
トランジスタのゲート電極と半導体基板間の容量からな
る浮遊容量で、ここで電荷を蓄積し情報を記憶する。こ
の方式のものは、第１図で示したセルに読み出し専用の
トランジスタ２６およびそのソース、ドレィンとなる読
み出しワード線２２、読み出しビット線２４を追加した
もので、セルへの情報の書き込みは、第１図のセルと同
様で、第１のトランジスタ２５を導適状態にし、書き込
みビット線２３の電位を、浮遊容量２７の一方の鰭極に
与え、第１のトランジスタ２５を遮断状態にして、浮遊
容量２７に電荷を蓄える。

一方、情報の読み出し‘ま、第２のトランジスタ２６が
導適しているか否かによって行う。

すなわち浮遊容量２７に電荷があるかないかによってト
ランジスタ２６のゲート電位が変化するため、第２のト
ランジスタ２６のソース、ドレイン間のコンダクタンス
が変化するが、この変化を情報として読み出す。ここで
、第１図のメモリセルでは、情報の読み出しの際にキャ
パシタ１４に蓄えられた電荷がビット線１１に蓮らなる
浮遊容量ＣＢに逃げ、記憶内容が消える（破壊される）
が、第２図のメモＩＪセルでは読み出し１こよっても記
憶内容が破壊されないため、第２図の方式のメモリセル
を非破壊読み出し型メモリセルと呼ぶ。

そして、読み出し時にも容量２７の電荷を変化させない
ためビット線容量が大きい場合でも十分な振幅の信号が
得られ、安定した動作が可能であり、センスアンプも簡
単なものにできる。第３図には、第２図のメモリセルを
半導体基板上に実現した一例を示す。

図において、半導体基板３１上にシリコン酸化膜から成
るゲート絶縁膜３０を介して第１のトランジスタのゲー
ト電極３２すなわち書き込みワード線が形成され、ドレ
ィン３３は絶縁膜３０ａに設けられたコンタクトホール
３４ａを介して書き込みビット線３５に接続されている
。また、ソース３６はコンタクトホール３４ｂ，３４ｃ
、アルミニウム配線３７を介して第２のトランジスタの
ゲート電極３８に接続されており、またこのゲート電極
３８と半導体基板３１との間の静電容量が書き込み情報
を記憶する浮遊容量（第２図の２７）となる。この第２
のトランジスタのドレイン３９はコンタクトホール３４
ｄを介して読み出しビット線４０に接続し、ソース４１
はそれ自体が読み出しワード線となる。なお、セル内の
第１および第２のトランジスタは厚い酸化膜からなる素
子分離領域４２で分離され、セル間は下層に反転防止層
４３ａの形成された素子分離領域４３により分離されて
いる。また、図では、半導体基板３１上の例えば酸化膜
やＰＳＧ膜（リン桂酸ガラス膜）などから成る層間絶縁
膜などの絶縁膿の詳細な関係は省略してある。上記のよ
うなメモリセルでは、前記したように、記憶内容の非破
壊読み出しが可能であり、記憶内容を保持するための容
量部が比較的小さくとも安定に動作させることができる
。しかしながら、このメモリセルでは２つのトランジス
タを含み、各々のトランジスタのソース、ドレィン領域
となる拡散領域が必要で、また、これらのトランジスタ
を分離するための素子分離領域４２も必要であるため、
１つのセル当りの平面面積が大きいという欠点があった
。〔発明の目的〕 この発明は上記のような点に鑑みなされたものでその目
的とするところは、非破壊読み出しが可能で安定に動作
し、しかも１セル当りの面積の小さい構造を有する半導
体装置を提供し、素子の高集積化に寄与せしめようとす
るものである。

〔発明の概要〕すなわち、この発明に係る半導体装置の
概要は次のとおりである。

すなわち半導体基板上に書き込み専用の第１のトランジ
スタのゲート電極（書き込みワード線）を形成し、その
ドレィン、ソースとなる第１の領域（書き込みビット線
）および第２の領域を形成する。この第２の領域は上記
半導体基板と逆導電型のキャリアが存在しうる状態の領
態であれば、半導体基板と逆導電型の不純物拡散領域或
いは反転層或いはそれらを組み合わせた領域のいずれで
も良い。続いて第２の領域の少なくとも一部領域上にゲ
ート絶縁膜を介して半導体層を形成する。そして、この
半導体層の離間した部位にそれぞれ第１の不純物領域お
よび第２の不純物領域を形成して、第１および第２の不
純物領域をソース、ドレィンとし上記ゲ−ト絶縁膜と対
向した第２の領域をゲート電極とする読み出し専用の第
２のトランジスタを形成する。このような構造の装置に
おいて、上記第２の領域とこの第２の領域の上部に形成
された半導体層との間を情報の保持される容量部とし、
まず、第１のトランジスタを介して第２の領域に情報に
応じた電荷を供給し、上記第１の不純物領域（読み出し
ビット線）および第２の不純物領域（読み出しワード線
）間のコンダクタンスを記憶情報として読み出すように
するものである。〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明する。

第４図において比抵抗が例えば５０弧のＰ形半導体基板
５１の、反転防止層５２ａを下層に有する素子分離領域
５２によって分離されたセル領域に、膜厚が例えば４０
０Ａのゲート絶縁膜５３ａ，５３ｂを形成し、このゲー
ト絶縁膜５３ａ，５３ｂの離間した部位に書き込み専用
の第１のトランジスタのゲートとなる第１のゲート電極
５４と、第２のトランジスタの後述するソース、ドレィ
ンとなる半導体層５５を例えば多結晶シリコン層により
形成する。上記第１のゲート電極５４は書き込みワード
線ＷＷとなる。また、上記ゲート絶縁膜５３ｂ下の半導
体基板５１表面には、予めリン、ヒ素等の基板５１と逆
導電型の不純物が軽くイオン注入され、反転層５８が、
上記半導体層５５と対向するように形成されている。続
いて、これらの第１のゲート電極５４および半導体層５
５をマスクとしたセルフアライン（自己整合）技術によ
り半導体基板５１に、基板５１と逆導電型の例えばヒ素
を拡散し、第１のトランジスタのドレイン５６、ソース
５７を形成する。

ここで、上記ソース５７は上記反転層５８と連結し、基
板５１と逆型のキャリアすなわち電子が電気伝導にあず
かる領域として一体とみなせる。続いて、半導体層５５
の電気的特性を改善するために、電子ビーム或いはレー
ザビームの照射によるアニール処里を行って半導層５５
を単結晶シリコン化させた後、この単結晶シリコンから
成る半導体層５８の両端部にヒ素等のｎ型不純物を選択
的に導入し、第１の不純物領域５５ａ、第２の不純物領
域５５ｂを形成する。ここで第２の不純物領域５５ｂは
それ自体で読み出しワード線ＲＷとなる。続いて、適宜
酸化シリコン或いはリンガラス等から成る層間絶縁膜５
３ｃを形成した後、コンタクトホール５９ａを介して第
１のトランジスタのドレィン５６を書き込みビット線Ｗ
Ｂに接続し、また上記半導体層５５の第１の不純物領域
５５ａもコンタクトホール５９ｂを介して読み出しビッ
ト線ＲＢに接続する。

なお、第４図においても半導体基板５１上に形成される
層間絶縁膜などの絶縁膜の詳細な関係は省略してある。
ここで、半導体層５５は、読み出し専用の第２のトラン
ジスタの素子領域となる部分で、第１の不純物領域５５
ａ、第２の不純物領域５５ｂがそれぞれソース、ドレィ
ンとなり、半導体層５５下の反転層５８がゲート電極と
なる。

次にこのようなセルの動作について説明する。

まず、セルに情報を書き込むためには、書き込みビット
線ＷＢを情報の「０」，「１」に応じて例えばＯＶ或い
は５Ｖに固定する。次に第１のトランジスタのゲート電
極でありかつ書き込みワード線ＷＷを兼ねている第１の
ゲート電極５４の電位を例えば７Ｖに設定して第１のト
ランジスタを導通させる。すると、書き込みビット線Ｗ
Ｂの電位は第１のトランジスタのソース５７に伝達され
、このソ−ス５７に連結している反転層５８も同電位と
なる。

この後第１のトランジスタを遮断状態にすればば、半導
体層５５と反転層５８との間に形成される容量部の反転
層５８には書き込みビット線ＷＢの電位に応じた電荷が
蓄えられ、情報が記憶される。一方、読み出しを行なう
場合には、読み出しビット線ＲＢと読み出しワードライ
ンＲＷとの間の電気抵抗を調べれば良い。

例えば反転層５８の電位が５Ｖであるとすると、第２の
トランジスタは導通状態となり、逆に反転層５８の電位
ＯＶであるとすると、第２のトランジスタは非導適状態
となる。この読み出し動作の際に、反転層５８に蓄えら
れていた電荷は変化しないため、いわゆる非破壊読み出
しが可能であり、読み出し動作も安定なものとなる。次
に第４図のセルの占有面積について述べる。

これは、従来の第３図の断面図と比較して明らかなよう
に、第４図の装置ではまず、第１のトランジスタと第２
のトランジスタとの間を分離する素子分離領域を必要と
せず、その分セルの小型化が実現できる。また、従来の
ものでは、第２のトランジスタのゲート電極３８と半導
体基板３１間の浮遊容量を情報を記憶するための主な容
量部としていた。このため、より安定な動作を確保する
にはゲート電極３８の面積をかなり広いものとしなけれ
ばならなかった。一方、第４図のセルでは、第２のトラ
ンジスタのソース、ドレィン部を含む、反転層５８に対
向した部位の半導体層５５全体を容量部として用いてい
るため、同一設計条件のもとでは第４図のセルの方が容
量部面積を広くすることができる。なお、本実施例のも
のでは、略同一のセル容量を得るために必要なセル面積
を、従釆の第３図のものに比らべ約１／２〜１′２．５
に縮小させることができ、大幅なメモリの高集積化を実
現できる。

次に上記の第４図に示すセルの変形例を第５図に示す。
第５図のセルでは、ホウ素を導入した反転防止層５２ａ
が下層に形成された素子分離領域５２により分離された
セル領域の一部に例えばイオン注入により反転層５８を
形成する。そして、半導体基板５１上にゲート絶縁膜５
３を形成し、上記反転層５８に隣接した領域の上記ゲー
絶縁膜５３上に書き込みワード線ＷＷとなる第１のゲー
ト電極５４を形成する。そして、この第１のゲ−ト電極
５４を挟んで反転層５８の反対側の領域にｎ型不純物を
拡散し、ドレィン５６を形成する。さらに、上記反転層
５８上にはゲート絶縁膜５３を介して半導体層５５を形
成する。この半導体層５５は、一部領域がやや厚い層間
絶縁膜５３ｃを介して第１のトランジスタのゲートとな
る第１のゲート電極５４上に重なるように形成し、この
半導体層５５の両端の領域には第２のトランジスタのソ
ース、ドレィンとなる第１および第２の不純物層５５ａ
，５５ｂを例えばリンやヒ素の導入により形成する。そ
して、層間絶縁膜に形成されたコンタクトホール５９ａ
を介し例えばアルミニウムから成る書き込みビット線Ｗ
Ｂとドレィン５６を接続し、同様にコンタクトホール５
９ｂを介し半導体層５５の第１の不純物領域５５ａと読
み出しビット線ＲＢとを接続する。このようなセルは、
第４図のセルにおける第１のトランジスタのソース５７
と第２のトランジスタのゲート電極を反転層５８で共用
させるようにしたものである。

そして、半導体層５５の読み出しワードラインＲＷとな
る第２の不純物領域５５ｂはより一層の小型化を図るた
め、第１のトランジスタのゲート電極５４上に形成して
ある。この他の変形例として、第６図に示すように第１
のゲート電極５４上には半導体層５５を重ねずに、反転
層５８の上部に半導体層５５全体が載るように形成して
も良い。また、書き込み用の第１のトランジスタのソー
スと読み出し用の第２のトランジスタゲートとを兼ねる
反転層５８（第２の領域となる部分）は、反転層５８の
代わりに基板５１と逆型導電型の不純物が導入された拡
散領域に置き替えることができる。

また、第４図および第５図の実施例の説明における製造
手順は上述のものに限らず、適宜順序が異なっても第４
図および第５図に示すメモリセルを形成することができ
、不純物の導入手段も、熱拡散法或いはイオン注入法等
を適宜選択組合せて行なえば良い。

〔発明の効果〕 以上のようにこの発明に係る半導体装置によれば、書き
込み用の第１のトランジスタのソースと読み出し用の第
２のトランジスタのゲート電極とを兼ねる領域として基
板と逆導電型のキャリアが存在しうる領域（第２の領域
）を半導体基板に形成し、この第２の領域の上にゲート
絶縁膜を介して第１および第２の不純物領域を有する半
導体層を形成することにより、従来の非破壊読み出し型
のメモリセル内に必要であった書き込み用トランジスタ
および読み出し用トランジスタを分離するための素子分
離領域等が不要となり、さらにゲート容量を増加させる
こともできるから、ダイナミックメモリの動作の安定性
を保証して高集積化を実現できる。

【図面の簡単な説明】

第１図は従来の半導体装置の回路図、第２図は非破壊読
み出しが可能な半導体装置の回路図、第３図は従来の半
導体装置の断面構成図、第４図はこの発明の一実施例を
示す断面構成図、第５図および第６図まそれぞれこの発
明の他の実施例を示す断面構成図である。 ５１・・・・・・半導体基板、５２・・・・・・素子分
離領域、５２ａ・・・・・・反転防止層、５３，５３・
，５３２・・・・・・ゲート絶縁膜、５４・・・・・・
第１のゲート電極（書き込みワード線）、５５・・・・
・・半導体層、５５ａ……第１の不純物領域、５５ｂ・
・・・・・第２の不純物領域、５６……ドレィン（第１
の領域）、５７・・・・・・ソース（第２の領域）、５
８・・・・・・反転層（第２の領域）、５９ａ，５９ｂ
・・…・コンタクトホール、ＷＢ・・・…書き込みビッ
ト線、ＲＢ・・・・・・読み出しビット線。 第１図 第２図 第３図 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板と上記半導体基板内に離間して形成され
   た第１領域および第２領域と、この第１領域および第２
   領域に挾まれた半導体基板領域上にゲート絶縁膜を介し
   形成された第１のゲート電極と、上記第２領域の少なく
   とも一部領域上にゲート絶縁膜を介し形成され一方の端
   部および他方の端部にそれぞれ第１および第２の不純物
   領域を有する半導体層とを具備し、上記第２領域の電位
   の変化に応じて上記半導体層の第１および第２の不純物
   領域間に誘起されるチヤネル領域の変化を上記第１の不
   純物領域および第２の不純物領域を介して検出すること
   を特徴とする半導体装置。 ２ 上記半導体層が単結晶シリコンであることを特徴と
   する特許請求の範囲第１項記載の半導体装置。 ３ 上記ゲート絶縁膜がシリコン酸化膜であることを特
   徴とする特許請求の範囲第１項または第２項記載の半導
   体装置。