JPS6037620B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6037620B2
JPS6037620B2 JP54160522A JP16052279A JPS6037620B2 JP S6037620 B2 JPS6037620 B2 JP S6037620B2 JP 54160522 A JP54160522 A JP 54160522A JP 16052279 A JP16052279 A JP 16052279A JP S6037620 B2 JPS6037620 B2 JP S6037620B2
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Description

【発明の詳細な説明】 本発明は高集積化、高速化に最適なメモリセルを用いた
半導体記憶装置に関する。
近年、半導体メモリの発展は目覚ましいものがある。
中でもＭＯＳ電界効果ダイナミックメモリはその高集積
性、低消費電力性の面ですぐれており、広く利用されて
いる。このダイナミックメモリの著しい発展を可能にし
た技術の１つにメモリセル１個がＭＯＳ電界効果トラン
ジスタ（以下ＭＯＳＦＥＴと略称する）１個とＭＯＳキ
ャパシタ１個で作られる１トランジスタ／セルがあげら
れる。それと同時に１トランジスタ／セルを実現可能に
した、フリツプフロツプタイプのセンスアンプも見落と
すことはできない。ダイナミックメモリで現在まで、最
も盛んに用いられてきた１トランジスタ／セルは、その
キャパシタの電荷量を“１”“０”の２進情報に対応づ
けられたもので、キャパシタの静電容量の１の音から２
ぴ音もの静電ｚ量を持つビット線にキャパシタに蓄積さ
れた電荷を再分配するので、ビット線を介してセンスア
ンプに入力される信号は非常に微小なものとなってしま
う。従ってセンスアンプの性能は微小信号を感知しうる
高感度なものが要求され、又、センスアンプのフリップ
フロップの１対の駆動トランジスタの関値電圧の差など
のセンスアンプ個有のアンバランスも十分小さくしなけ
ればならなかった。これに対し、１トランジスタノセル
以前のダイナミックメモ川こ用いられていた３トランジ
スタ／セルがある。
このメモリセルは記憶情報に従ってビット線をメモリセ
ル内のドライバによってディスチャージしたり、しなか
ったりする事で２進情報の“１”“０”を区別するもの
で、ビット線に現われる信号振幅は１トランジスタ／セ
ルとは比較にならないほど大きかった。しかし、メモリ
セル１個に３個のＭＯＳＳＦＥＴを要することが致命的
な高集積化に不適であることから最近ではほとんど用い
られなくなった。今後、半導体メモリに対する高集積化
の要請はますます強くなる一方と思われ、ダイナミック
メモリもその例外ではない。
更に高集積化を実現して行くに当って、従来の１トラン
ジスタ／セルとフリツプフロツプのセンスアンプを用い
、それを微細化しして行くだけでは、センスアンプへの
入力信号はますます微小化し、それに対してセンスアン
プ個有のアンバランスはそれほど小さくならず、やがて
は信号とアンバランス（即ち雑音）が同程度の大きさに
なって正しく動作しなくなってしまう。本発明は上記の
点に鑑み、微細化してもビット線に現われる信号則ちセ
ンスアンプへの入力信号が小さくならず、従来の３トラ
ンジスタ／セルと同等の十分大きな入力信号が得られ、
かつ１トランジスタ／セル並みの面積で実現できる、高
集積化ダイナミックメモ川こ好適なメモリセル構造をも
つ半導体記憶装置を提供するものである。
第１図は本発明の一実施例のメモリセルを示す等価回路
図である。第１のＭＯＳＦＥＴＩと第２のＭＯＳＦＥＴ
２は同一半導体基板に集積されたェンハンスメント型Ｍ
ＯＳＦＥＴで、第１のＭＯＳＦＥＴＩのゲートと第２の
ＭＯＳＦＥＴ２のソースを接続してこの接続点を情報記
憶ノード３としている。第１のＭＯＳＦＥＴＩのソ−ス
は読み出しワード線ＷＬＲに、ドレィンは第１のビット
線ＢＬにそれぞれ接続し、第２のＭＯＳＦＥＴ２のゲー
トは書き込みワード線Ｗ−に、ドレィンは第２のビット
線ＢＬにそれぞれ接続している。ＭＯＳＦＥＴ１，２の
構造上の特徴は後述するが、本実施例では２つのＭＯＳ
ＦＥＴともにＮチャネルＭＯＳＦＥＴで作られているも
のとし、今、２進情報を記憶する場合を考え、ノード３
の電位が高電位の時を“０”、低電位の時を“１”と定
義する。
まず、読み出し‘こついて説明する。スタンド／ゞィ時
はＢＬ、ＢＬ，ＷＬが高電位、ＷＬｗが低電位である。
次に選択されたＷＬＲでけが低電位に落ちる。記憶情報
が“０”なら第１のＭＯＳＦＥＴＩはオンし、ＢＬから
ＷＬＲに電流が流れ、ＢＬの電位が下がる。一方記憶情
報が“１”なら第１のＭＯＳＦＥＴＩはオフでＢＬの電
位は下がらない。読み出し時ＢＬはフロ−テイングにし
ておけば、“０”の場合のＢＬ電位はＯＶまで落とす事
も可能である。この点が従来の１トランジスタ／セルと
根本的に異って本発明が秀れている点である。実際の動
作の上ではＢＬの電位をメモリセルのＭＯＳＦＥＴのみ
でＯＶまで落とす必要はなく、ある程度まで下がったら
センスアンプによって糟幅することは十分可能である。
又、センスアンプを使う場合、ビット線ＢＬ‘こ読み出
し時にオンとなる負荷素子を設ける方法や、“１’’“
０”判別の参照レベルを与えるため、センスアンプのＢ
Ｌを反対側の入力端に、メモリセルの第１のＭＯＳＦＥ
ＴＩのオン時の約１′２の電流を流すＭＯＳＦＥＴを設
ける方法などが考えられる。再書き込みはＢＬを読み出
し時のＢＬと反対状態、即ちＢＬは高電位の時はＢＬを
低電位、ＢＬが低電位の時にはＢＬを高電位にし、ＷＬ
ｗを高電位として第２のＭＯＳＦＥＴ２をオンにしてＢ
Ｌの電位をノード３に設定する。
記憶情報が“０”の場合ＢＬは低電位、ＢＬは高電位と
なるのでノード３には高電位が再書き込みされる。“１
”の場合はその逆である。書き込みの場合は上記再書き
込み時にＢＬをそれまでの記憶情報とは無関係に書き込
みたい電位に設定することで達成される。第２図にこの
メモリセルをマトリクス配列した場合の４ビット分の等
価回路図を示す。
メモリセルを構成する２個のＭＯＳＦＥＴは通常のシリ
コンゲートプロセスを用いても勿論作ることができるが
、本発明では更に高集積化を図るべく、一方のＭＯＳＦ
ＥＴの通常のプロセスで半導体基板内にソース、ドレィ
ンおよびチャネル領域を設ける構造とし、他方のＭＯＳ
ＦＥＴについては半導体基板上に設けた多結晶半導体膜
にソース、ドレィンおよびチャネル領域を設ける構造と
する。
第１図における第１のＭＯＳＦＥＴＩを通常構造とし、
第２のＭＯＳＦＥＴ２を多結晶シリコン膜に作った場合
の模式的平面パターンを第３図に示す。第１のＭＯＳＦ
ＥＴＩはｐ型Ｓｉ基板上にゲート絶縁膜を介して形成し
た第１層多結晶シリコン膜１１をゲート電極とし、この
多結晶シリコン膜１１をマスクとしてｎ＋型層１２，１
３を基板内に拡散形成してソース、ドレィン領域として
いる。そして、第１のＭＯＳＦＥＴＩのゲート電極であ
る多結晶シリコン膜１１の延長上に、ソース、ドレィン
およびチャネル領域をもつ第２のＭＯＳＦＥＴ２を形成
している。第２のＭＯＳＦＥＴ２ゲート電極はこの多結
晶シリコン膜１１に対向してゲート絶縁膜を介して基板
内に拡散形成したｎ＋型層１４で作っている。ビット線
ＢＬと書き込みワード線ＷＬｗは例えば第１層多結晶シ
リコン膜１１を形成した上に、ＣＶＤ酸化膜を介して形
成した第２層多結晶シＩＪコン膜により作り、更にその
上にＣＶＤ酸化膜を介してＡＩ膜を被着してビット線Ｂ
Ｌと議出しワード線ＷＬＲを構成している。ビット線Ｂ
Ｌは第１のＭＯＳＦＥＴＩのドレィンであるｎ十型層１
３にコンタクトさせ、書き込みワード線ＷＬｗは第２の
ＭＯＳＦＥＴ２のゲートであるｎ十型層１４にコンタク
トさせ、論出しワード線ＷＬＲは第１のＭＯＳＦＥＴＩ
のソースであるｎ十型層１２にコンタクトさせ、ビット
線ＢＬは多結晶シリコン膜１１の第２のＭＯＳＦＥＴ２
のドレィン部分にコンタクトさせている。なお、通常の
シリコンゲートプロセスでは、多結晶シリコン膜下には
不純物拡散が端われない。
従ってｎ十型層１４のうち少くとも多結晶シリコン膜１
１の第２のＭＯＳＦＥＴ２直下のゲート電極として用
いる部分は、多結晶シリコン膜１１を堆積する前に予め
イオン注入等により形成しておくことが必要である。以
上のような構造とすれば、多結晶シリコン膜１１の一方
のＭＯＳＦＥＴＩのゲート電極になると同時にもう一方
のＭＯＳＦＥＴ２のソース、ドレインおよびチャネル領
域として用いられる結果、メモリセルの占有面積は非常
に小さいものとなる。
参考のため、第１、第２のＭＯＳＦＥＴ１，２を共に通
常のシリコンゲートプロセスで形成した場合の模式的平
面パターンを第４図に示す。第１のＭＯＳＦＥＴＩは多
結晶シリコン膜２１をゲート電極、基板内に拡散形成し
たび型層２２，２３をソース、ドレィン領域とし、同じ
ように第２のＭＯＳＦＥＴ２も多結晶シリコン膜２４を
ゲート電極、基板内に拡散形成したｎ十型層２５，２６
をソース、ドレィン領域としている。ビット線ＢＬと書
き込みワード線Ｗ−を第２層多結晶シリコン膜で形成し
、ビット線ＢＬと謙出しワード線ＷＬＲをＡＩ膜で形成
することは第３図の場合と同様である。第４図の場合、
２つのＭＯＳＦＥＴ共に同じ構造であるため、第１のＭ
ＯＳＦＥＴＩのゲ−トである多結晶シリコン膜２１と第
１のＭＯＳＦＥＴ２のソースであるｎ＋型層２５をコン
タクトさせるためのコンタクトホール２７を非要とする
点で第３図の場合に比べて集積度向上にとって不利にな
る。
即ち、第３図と第４図の破線で囲んだ１メモリセル領域
Ａ，Ｂを比較して明らかなように、第３図ではコンタク
トホール２７を必要としない分だけ占有面積が小さく、
第４図に比して約５０％減となつている。第５図は、第
３図とは逆に、第２のＭＯＳＦＥＴ２を通常のシリコン
ゲートプロセスによる構造とし、第１のＭＯＳＦＥＴＩ
を多結晶シリコン膜に作りつけた場合の模式的平面パタ
ーンを示している。
即ち、第１層多結晶シリコン膜３１をゲート電極とし、
ｐ型Ｓｉ基板に拡散形成したｎ＋型層３２，３３をソー
ス、ドレィン領域として第２のＭＯＳＦＥＴ２を構成し
、この第２のＭＯＳＦＥＴ２のソースであるｎ＋型層３
２と連続的に形成されたｎ十型層部分をゲート電極とし
てその上にゲート絶縁を介して配談した別の第１層多結
晶シリコン膜３４にソース、ドレィンおよびチャネル領
域を形成して第１のＭＯＳＦＥＴＩを構成している。ビ
ット線ＢＬを書き込みワード線Ｗ★を例えば第２層多結
晶シリコン膜で形成し、ビット像ＢＬを読出しワード線
ＷＬＲを山膜で形成することは第３図の場合と同様であ
る。このような構造としても、第２のＭＯＳＦＥＴ２の
ソース領域を第１のＭＯＳＦＥＴＩのゲート電極に共通
のｎ＋型層３２を用いる結果、第４図におけるコンタク
トホール２７が不要であり、メモリセル領域Ｃは第３図
と同様占有面積が小さいものとなる。
なお、第３図、第５図においては、多結晶シリコン膜に
ソース、ドレィンおよびチャネル領域を形成するＭＯＳ
ＦＥＴのゲート電極として基板内に拡散形成したび型層
を用いたが、ｎ＋型層に限る必要はなく、多結晶シリコ
ン膜あるいはＡＩ膜等をゲート電極として用いてもよい
。
また第２層多結晶シリコン膜の部分にＭｏ膜、ＭｏＳｉ
２膜、ＡＩ膜などを用いる変形も可能である。第６図に
本発明の他の実施例のメモリセルの等価回路図を示す。
本実施例では第２のＭＯＳＦＥＴ２のドレィンを第１の
ＭＯＳＦＥＴＩのドレィンと共にビット線ＢＬに共通接
続し、先の実施例のビット線ＢＬを省している。ＭＯＳ
ＦＥＴ１，２を共にＮチャネル素子で形成した場合、読
み出し時は第１図に示す実施例と同じだが、再書き込み
時にＢＬの電位を読み出された時の逆、即ち読み出し時
ＢＬが高電位なら再書き込み時は低電位に、読み出し時
ＢＬが低電位なら再書き時は高電位に設定するようにし
てやる必要がある。この意味で動作上第１図の実施例よ
りも複雑にはなるが、第１図の実施例で必要だったＢＬ
の配線が不要となり、更に高集積化が可能となる。なお
、この場合、第１のＭＯＳＦＥＴＩをＰチャネル、第２
のＭＯＳＦＥＴ２をＮチャネルで作れば、共にＮチャネ
ルＭＯＳＦＥＴで作った時のような動作上の複雑さも回
避できる。
即ちノード３が高電位の時を“１”、低電位の時を“０
”と定義すると、スタンド／ゞィ時ＢＬ，ＷＬは高電位
、ＷＬｗは低電位である。読み出し時はＷＬＲが低電位
となる。“１”の時はＭＯＳＦＥＴＩはオフしているの
でＢＬの電位は下がらない。“０”の時ＭＯＳＦＥＴＩ
がオンになりＢＬからＷＬＲに電流が流れＢＬの電位が
下がる。読み出し後はＢＬは“１”の時は高電位、“０
”の時は低電位となる。従って再書き込みはＷ★を高電
位にしてノード３に電位を書いてやればよい。単なる書
き込みは再書き込み時にＢＬを書き込みたい電位に設定
してやればよい。第７図は第６図のメモリセルをマトリ
クス配列した場合の４ビット分の等価回路図を示す。
この実施例の場合も先の実施例を同様に、ＭＯＳＦＥＴ
の一方を通常のシリコンゲートプロセスによる構造とし
、もう一方を多結晶半導体膜につくることにより、占有
面積を非常に４・さくすることができる。
以上、実施例を挙げて述べたように、本発明によれば、
メモリセルの第１のＭＯＳＦＥＴを通じて電流を流すの
でビット線に伝達される信号はキャバシタの電荷を読出
す従来の１トランジスタ／セルにくらべて非常に大きく
とれる。本発明によるメモリセルを用いた場合でもセン
スアンプを共用した方がメモリの動作は円滑に行なわれ
ると考えられるが、この場合、センスアンプへの入力信
号が大きくとれるので、センスアンプでの感度は従来例
ほど鋭敏なものである必要はなくなり、従って１本のビ
ット線に従来より多数のメモリセルを接続することも可
能になり、集積度を上げることができる。又、センスア
ンプの感度に従来ほどの鋭敏さが要求されないので、そ
れだけセンスに関する周辺回路も簡略化され、ひいては
高速化、低消費電力化が実現されることになる。また、
本発明によれば、２個のＭＯＳＦＥＴの一方を多結晶半
導体膜を用いて形成するため、通常のシリコンゲートプ
ロセスによる場合に比べてメモリセル面積で約５０％減
になる。
従って本発明による２トランジスタ／セルは同程度のパ
ターン設計規則による１トランジスタ／セルの１．３〜
１．４倍のメモリセル面積となる。この程度まで面積を
縮少すれば、１トランジスタ／セルの代りに使うことが
できる。何故なら、本発明の２トランジスタ／セルは１
トランジスタ／セルに比べて論出しの信号量が大きいの
で、これを検出したり増幅したりする周辺回路を簡単化
できるである。そしてまた、周辺回路の簡単化は消費電
力の低減という別の効果をもたらす。
【図面の簡単な説明】
第１図は本発明の一実施例のメモリセルの等価回路図、
第２図はこれをマトリクス配例した場合の４ビット分の
等価回路図、第３図は第１図のメモリセルの本発明によ
る具体的な構造例を示す模式的平面パターン、第４図は
同じく第１図のメモリセルの従来プロセスによる構造例
を示す模式的平面パターン、第５図は同じく本発明によ
る別の構造例を示す模式的平面パターン、第６図は本発
明の別の実施例のメモリセルの等価回路図、第７図はこ
れをマトリクス配列した場合の４ビット分の等価回路図
である。 １・・・・・・第１のＭＯＳＦＥＴ、２・・・・・・第
２のＭＯＳＦＥＴ、ＷＬｗ…・・・書き込みワード線、
ＷＬ・・・…読み出しワード線、ＢＬ，ＢＬ・・・・・
・ビット線、１１，３１，３４・・・・・・多結晶シリ
コン膜、１２，１３，１４，３２，３３…・・・ｎ十型
層。 第１図 第２図 第３図 第６図 第４図 第５図 第７図

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板に集積された第１のＭＯＳ電界効果トラ
    ンジスタのゲートと第２のＭＯＳ電界効果トランジスタ
    のソースを接続してこの接続点を情報記憶ノードとする
    メモリセルを用い、前記第２のＭＯＳ電界効果トランジ
    スタを導通させてそのドレインに印加する電圧の制御に
    より前記情報記憶ノードを所定の電位に設定することで
    情報書き込みを行い、前記第１のＭＯＳ電界効果トラン
    ジスタのドレイン・ソース間に電圧を印加したときに流
    れる電流の大小により情報読出しを行うようにした半導
    体記憶装置であつて、前記第１、第２のＭＯＳ電界効果
    トランジスタの一方は半導体基板内にソース、ドレイン
    およびチヤネル領域を有し、他方は半導体基板上に設け
    られた多結晶半導体膜内にソース、ドレインおよびチヤ
    ネル領域を有することを特徴とする半導体記憶装置。 ２ 第１のＭＯＳ電界効果トランジスタは半導体基板内
    にソース、ドレインおよびチヤネル領域を有し、このチ
    ヤネル領域上にゲート絶縁膜を介して多結晶半導体膜か
    らなるゲート電極を有し、第２のＭＯＳ電界効果トラン
    ジスタは第１のＭＯＳ電界効果トランジスタのゲート電
    極と連続的に形成された多結晶半導体膜内にソース、ド
    レインおよびチヤネル領域を有するものである特許請求
    の範囲第１項記載の半導体記憶装置。 ３ 第２のＭＯＳ電界効果トランジスタは半導体基板内
    にソース、ドレインおよびチヤネル領域を有し、第１の
    ＭＯＳ電界効果トランジスタは第２のＭＯＳ電界効果ト
    ランジスタのソース領域と連続的に形成された半導体基
    板内の不純物添加層をゲート電極とし、このゲート電極
    上にゲート絶縁膜を介して設けられた多結晶半導体膜内
    にソース、ドレインおよびチヤネル領域を有するもので
    ある特許請求の範囲第１項記載の半導体記憶装置。 ４ メモリセルをマトリクス配列し、各メモリセルの第
    １のＭＯＳ電界効果トランジスタのソースを読み出しワ
    ード線に、ドレインを第１のビツト線にそれぞれ接続し
    、第２のＭＯＳ電界効果トランジスタのゲートを書き込
    みワード線に、ドレインを第２のビツト線にそれぞれ接
    続してなる特許請求の範囲第１項記載の半導体記憶装置
    。 ５ メモリセルをマトリクスを配列し、各メモリセルの
    第１のＭＯＳ電界効果トランジスタのソースを読み出し
    ワード線に接続し、第２のＭＯＳ電界効果トランジスタ
    のゲートを書き込みワード線に接続し、第１のＭＯＳ電
    界効果トランジスタのドレインと第２のＭＯＳ電界効果
    トランジスタのドレインを共通にビツト線に接続してな
    る特許請求の範囲第１項記載の半導体記憶装置。 ６ 読み出しワード線をスタンドバイ時にプリチヤージ
    しておき、読み出し時に、選ばれた読み出しワード線の
    みをデイスチヤージするようにした特許請求の範囲第２
    項または第３項記載の半導体記憶装置。
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