JP3402641B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP3402641B2 JP3402641B2 JP00824593A JP824593A JP3402641B2 JP 3402641 B2 JP3402641 B2 JP 3402641B2 JP 00824593 A JP00824593 A JP 00824593A JP 824593 A JP824593 A JP 824593A JP 3402641 B2 JP3402641 B2 JP 3402641B2
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Description
【０００１】
【産業上の利用分野】本発明は、高集積化されたダイナ
ミック型半導体記憶装置（ＤＲＡＭ）に関する。
ミック型半導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】ＬＳＩメモリの中のＲＡＭの一種である
ＤＲＡＭの集積化には目覚ましい進歩がある。ＤＲＡＭ
の単位メモリセルは、例えば、直列接続された１個のｎ
チャネルのＭＯＳトランジスタと１個のキャパシタとで
構成され、スケーリング則によるこれら素子の微細化に
よってＤＲＡＭの高集積化が実現されている。
ＤＲＡＭの集積化には目覚ましい進歩がある。ＤＲＡＭ
の単位メモリセルは、例えば、直列接続された１個のｎ
チャネルのＭＯＳトランジスタと１個のキャパシタとで
構成され、スケーリング則によるこれら素子の微細化に
よってＤＲＡＭの高集積化が実現されている。
【０００３】高集積化に伴う問題としてＭＯＳトランジ
スタのゲート酸化膜に起因する信頼性の低下が挙げられ
ている。すなわち、ゲート酸化膜の薄膜化により、ゲー
ト酸化膜にかかる電界が大きくなり、経時破壊（ＴＤＤ
Ｂ：Time Dependent Dioxiside Breakdown）の問題が顕
在化してきた。
スタのゲート酸化膜に起因する信頼性の低下が挙げられ
ている。すなわち、ゲート酸化膜の薄膜化により、ゲー
ト酸化膜にかかる電界が大きくなり、経時破壊（ＴＤＤ
Ｂ：Time Dependent Dioxiside Breakdown）の問題が顕
在化してきた。
【０００４】そこで、ＴＤＤＢが問題とならない程度に
ゲート酸化膜にかかる最大電界を小さくしなければなら
ない。このためには、ワード線の選択電位（メモリセル
のＭＯＳトランジスタをオン動作させるときの電位）を
ゲート酸化膜の薄膜化の程度に合わせて低くする必要が
ある。図１５には、従来のＤＲＡＭにおけるビット線お
よびワード線に与えられる電位のレベル関係が示されて
いる。
ゲート酸化膜にかかる最大電界を小さくしなければなら
ない。このためには、ワード線の選択電位（メモリセル
のＭＯＳトランジスタをオン動作させるときの電位）を
ゲート酸化膜の薄膜化の程度に合わせて低くする必要が
ある。図１５には、従来のＤＲＡＭにおけるビット線お
よびワード線に与えられる電位のレベル関係が示されて
いる。
【０００５】ビット線の“０”書き込み電位（メモリセ
ルのキャパシタに“０”データを書き込むときの電位）
ＶbLおよびワード線の非選択電位（メモリセルのＭＯＳ
トランジスタをオフ動作させるときの電位）ＶwLは伴に
接地源電位Ｖssに等しく、選択電位ＶwHの上限は、キャ
パシタに“０”データを書き込むときに、メモリセルの
ＭＯＳトランジスタのソースとゲートとの間に印加され
る電圧の上限（許容最大電圧ＶGSmax ）に等しい。
ルのキャパシタに“０”データを書き込むときの電位）
ＶbLおよびワード線の非選択電位（メモリセルのＭＯＳ
トランジスタをオフ動作させるときの電位）ＶwLは伴に
接地源電位Ｖssに等しく、選択電位ＶwHの上限は、キャ
パシタに“０”データを書き込むときに、メモリセルの
ＭＯＳトランジスタのソースとゲートとの間に印加され
る電圧の上限（許容最大電圧ＶGSmax ）に等しい。
【０００６】従来方式では、ゲート酸化膜の膜厚をＴox
とし、フラットバンド電圧をＶFBとすると、選択電位の
上限ＶwHmax とゲート酸化膜にかけられる最大の電界
（許容最大電界） Emax との間には、 ＶwHmax ＝ＶGSmax ＝ Emax ・Ｔox＋ＶFB …（１） の関係がある。
とし、フラットバンド電圧をＶFBとすると、選択電位の
上限ＶwHmax とゲート酸化膜にかけられる最大の電界
（許容最大電界） Emax との間には、 ＶwHmax ＝ＶGSmax ＝ Emax ・Ｔox＋ＶFB …（１） の関係がある。
【０００７】ところで、ＭＯＳトランジスタのしきい値
電圧は、非選択時にデータが失われないように十分な電
流遮断特性が得られる程度に大きくする必要がある。つ
まり、ＭＯＳトランジスタのしきい値電圧には下限があ
る。この下限は非選択時の許容リーク電流とサブスレッ
ショルドスイング（Ｓファクタ）とによって決まる。
電圧は、非選択時にデータが失われないように十分な電
流遮断特性が得られる程度に大きくする必要がある。つ
まり、ＭＯＳトランジスタのしきい値電圧には下限があ
る。この下限は非選択時の許容リーク電流とサブスレッ
ショルドスイング（Ｓファクタ）とによって決まる。
【０００８】ここで、ＭＯＳトランジスタのしきい値電
圧をドレイン電流＝１０-6Ａとなるときのゲート電位と
ソース電位との電位差と定義し、許容リーク電流＝１０
-15A、Sファクタ=80m/decade（室温３００Ｋ）という典型値
を用いると、しきい値電圧の下限ＶTHmin は次のように
なる。 ＶTHmin ＝−（ｌｏｇ10１０-15 −ｌｏｇ10１０-6）・
８０〜７２０ｍＶ となる。
圧をドレイン電流＝１０-6Ａとなるときのゲート電位と
ソース電位との電位差と定義し、許容リーク電流＝１０
-15A、Sファクタ=80m/decade（室温３００Ｋ）という典型値
を用いると、しきい値電圧の下限ＶTHmin は次のように
なる。 ＶTHmin ＝−（ｌｏｇ10１０-15 −ｌｏｇ10１０-6）・
８０〜７２０ｍＶ となる。
【０００９】また、メモリセル（キャパシタ）に保持で
きる信号電位ＶSIG convは、バックバイアス効果による
しきい値電圧の変化をΔＶTHconvとすると、上記Ｖ
wHmax ，ＶTHmin を用いて次のように表すことができ
る。 ＶSIGconv ＝ＶwHmax −（ＶTHmin ＋ΔＶTHconv） …（２）
きる信号電位ＶSIG convは、バックバイアス効果による
しきい値電圧の変化をΔＶTHconvとすると、上記Ｖ
wHmax ，ＶTHmin を用いて次のように表すことができ
る。 ＶSIGconv ＝ＶwHmax −（ＶTHmin ＋ΔＶTHconv） …（２）
【００１０】信号電位ＶSIGconv を大きくするにはＳフ
ァクタを小することが望ましいが、微細化が進むと、Ｓ
ファクタが小さいＭＯＳトランジスタを得るために、複
雑な構造のＭＯＳトランジスタを形成しなければなら
ず、この結果、工程数が増加し製造コストが上昇すると
いう問題が生じる。
ァクタを小することが望ましいが、微細化が進むと、Ｓ
ファクタが小さいＭＯＳトランジスタを得るために、複
雑な構造のＭＯＳトランジスタを形成しなければなら
ず、この結果、工程数が増加し製造コストが上昇すると
いう問題が生じる。
【００１１】また、式（２）から信号電位ＶSIGconv を
大きくするにはＶwHmax を大きくすれば良いことが分か
るが、ＶwHmax は上述したように式（１）で定まる大き
さ以上にすることができない。式（１）中のＴoxは一般
に微細化が進むと小さくなるため、ＶwHmax も微細化に
伴って小さくなる。したがって、高集積化が進むと信号
電位ＶSIGconv が小さくなり、センスアンプの安定した
動作を確保するのが困難になる。
大きくするにはＶwHmax を大きくすれば良いことが分か
るが、ＶwHmax は上述したように式（１）で定まる大き
さ以上にすることができない。式（１）中のＴoxは一般
に微細化が進むと小さくなるため、ＶwHmax も微細化に
伴って小さくなる。したがって、高集積化が進むと信号
電位ＶSIGconv が小さくなり、センスアンプの安定した
動作を確保するのが困難になる。
【００１２】
【発明が解決しようとする課題】上述の如く、従来のＤ
ＲＡＭにあっては、選択電位の上限およびしきい値電圧
の下限は、それぞれＴＤＤＢの防止および良好な電流遮
断特性の確保の点から制限されていた。このため、素子
の微細化（高集積化）に伴って信号電位が減少し、セン
スアンプの安定した動作を確保するのが困難であるとい
う問題があった。
ＲＡＭにあっては、選択電位の上限およびしきい値電圧
の下限は、それぞれＴＤＤＢの防止および良好な電流遮
断特性の確保の点から制限されていた。このため、素子
の微細化（高集積化）に伴って信号電位が減少し、セン
スアンプの安定した動作を確保するのが困難であるとい
う問題があった。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、集積化が進んでも十分
な信号電位を確保できるダイナミック型半導体記憶装置
を提供することにある。
ので、その目的とするところは、集積化が進んでも十分
な信号電位を確保できるダイナミック型半導体記憶装置
を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のダイナミック型半導体記憶装置は、キャ
パシタと、このキャパシタとビット線との間に接続さ
れ、且つゲートがワード線に接続されたＭＯＳトランジ
スタとからなるダイナミック型メモリセルとを具備して
なるダイナミック型半導体記憶装置において、前記ワー
ド線の非選択電位が第一の外部電源電位に設定され、且
つ前記ビット線の“０”書き込み電位が前記第一の外部
電源電位と、該第一の電源電位と異なる第二の外部電源
電位との間に設定され、且つ前記ワード線の選択電位
が、前記第一の外部電源電位に前記ＭＯＳトランジスタ
のソースとゲートの間に印加できる電圧の上限値を足し
た値よりも高く設定されていることを特徴とする。
めに、本発明のダイナミック型半導体記憶装置は、キャ
パシタと、このキャパシタとビット線との間に接続さ
れ、且つゲートがワード線に接続されたＭＯＳトランジ
スタとからなるダイナミック型メモリセルとを具備して
なるダイナミック型半導体記憶装置において、前記ワー
ド線の非選択電位が第一の外部電源電位に設定され、且
つ前記ビット線の“０”書き込み電位が前記第一の外部
電源電位と、該第一の電源電位と異なる第二の外部電源
電位との間に設定され、且つ前記ワード線の選択電位
が、前記第一の外部電源電位に前記ＭＯＳトランジスタ
のソースとゲートの間に印加できる電圧の上限値を足し
た値よりも高く設定されていることを特徴とする。
【００１５】前記ＭＯＳトランジスタのゲートオーバー
ラップ部のドレイン領域の不純物濃度が所定値以下であ
ることが好ましい。ここで、所定値とは、前記ＭＯＳト
ランジスタがオフ状態時のゲート絶縁膜に印加される最
大電界がオン状態時のそれを越えないようにすることが
できる不純物濃度である。
ラップ部のドレイン領域の不純物濃度が所定値以下であ
ることが好ましい。ここで、所定値とは、前記ＭＯＳト
ランジスタがオフ状態時のゲート絶縁膜に印加される最
大電界がオン状態時のそれを越えないようにすることが
できる不純物濃度である。
【００１６】また、前記キャパシタに“０”データを書
き込むときに、前記ＭＯＳトランジスタのソースとゲー
トとの間に印加させる電圧の上限とは、例えば、前記Ｍ
ＯＳトランジスタのゲート絶縁膜の破壊が起こらない最
大電圧である。
き込むときに、前記ＭＯＳトランジスタのソースとゲー
トとの間に印加させる電圧の上限とは、例えば、前記Ｍ
ＯＳトランジスタのゲート絶縁膜の破壊が起こらない最
大電圧である。
【００１７】
【作用】本発明のダイナミック型半導体記憶装置では、
ワード線の非選択電位がビット線の“０”書き込み電位
より低く設定されている。このため、しきい値電圧の下
限値を非選択電位と“０”書き込み電位との電位差分だ
け従来より低くできる。しきい値電圧の下限が低くなれ
ば、その分だけ信号電位が大きくなる。
ワード線の非選択電位がビット線の“０”書き込み電位
より低く設定されている。このため、しきい値電圧の下
限値を非選択電位と“０”書き込み電位との電位差分だ
け従来より低くできる。しきい値電圧の下限が低くなれ
ば、その分だけ信号電位が大きくなる。
【００１８】したがって、しきい値電圧として、しきい
値電圧の下限値を選べば、信号電位を大きくできる。し
かも、選択電位と“０”書き込み電位との電位差が前記
ＭＯＳトランジスタのソースとゲートとの間に印加でき
る電圧の上限に設定されているため、上記信号電位はＭ
ＯＳトランジスタの信頼性の低下を招かない最大レベル
のものとなる。
値電圧の下限値を選べば、信号電位を大きくできる。し
かも、選択電位と“０”書き込み電位との電位差が前記
ＭＯＳトランジスタのソースとゲートとの間に印加でき
る電圧の上限に設定されているため、上記信号電位はＭ
ＯＳトランジスタの信頼性の低下を招かない最大レベル
のものとなる。
【００１９】また、上記のようにしきい値電圧を下げず
に、しきい値電圧を従来のそれと同じにすれば、“０”
書き込み電位が従来より高い分だけ、電流遮断特性が改
善されるため、Ｓファクタを大きくできる。Ｓファクタ
が大きくなれば、その分、ＭＯＳトランジスタの作成が
容易になる。
に、しきい値電圧を従来のそれと同じにすれば、“０”
書き込み電位が従来より高い分だけ、電流遮断特性が改
善されるため、Ｓファクタを大きくできる。Ｓファクタ
が大きくなれば、その分、ＭＯＳトランジスタの作成が
容易になる。
【００２０】したがって、しきい値電圧として、従来の
ＤＲＡＭのそれと同じにすれば、Ｓファクタを大きくで
き、このため、集積度が進んでも、これに対応して微細
なＭＯＳトランジスタを容易に形成できるので、製造コ
ストの増加を防止できる。しかも、選択電位と“０”書
き込み電位との電位差を上記上限に選んであるので、信
号電位が低下するという問題は生じない。
ＤＲＡＭのそれと同じにすれば、Ｓファクタを大きくで
き、このため、集積度が進んでも、これに対応して微細
なＭＯＳトランジスタを容易に形成できるので、製造コ
ストの増加を防止できる。しかも、選択電位と“０”書
き込み電位との電位差を上記上限に選んであるので、信
号電位が低下するという問題は生じない。
【００２１】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の一実施例に係るＤＲＡＭの要部構
成を示す図である。
る。図１は、本発明の一実施例に係るＤＲＡＭの要部構
成を示す図である。
【００２２】複数のビット線ＢＬk ，／ＢＬk （ｋ＝
０，１，…）と複数のワード線ＷＬj（ｊ＝０，１，
…）が互いに交差して配列され、それらの交差部にｎチ
ャネルのＭＯＳトランジスタとキャパシタからなるメモ
リセルＭＣが配設されて、メモリセルアレイが構成され
ている。上記ＭＯＳトランジスタのゲート，ドレイン，
ソースはそれぞれワード線ＷＬj ，ビット線ビット線Ｂ
Ｌk ，キャパシタに接続されている。
０，１，…）と複数のワード線ＷＬj（ｊ＝０，１，
…）が互いに交差して配列され、それらの交差部にｎチ
ャネルのＭＯＳトランジスタとキャパシタからなるメモ
リセルＭＣが配設されて、メモリセルアレイが構成され
ている。上記ＭＯＳトランジスタのゲート，ドレイン，
ソースはそれぞれワード線ＷＬj ，ビット線ビット線Ｂ
Ｌk ，キャパシタに接続されている。
【００２３】各ワード線ＷＬj の端部には、ワード線を
選択するデコーダ３およびこのデコーダ３で選択された
ワード線を駆動するワード線駆動回路２が設けられ、一
方、各ビット線ＢＬk ，／ＢＬk の端部には、それぞれ
メモリセルＭＣからビット線に読み出された信号電位を
増幅するビット線センスアンプ１が設けられている。
“０”書き込み電位発生回路４は、ビット線センスアン
プ１を介して“０”書き込み電位をビット線に与える。
図２は、本実施例に係るＤＲＡＭのワード線の電位（非
選択電位ＶwL，選択電位ＶwH）とビット線の電位
（“０”書き込み電位ＶbL）との関係を示す図である。
選択するデコーダ３およびこのデコーダ３で選択された
ワード線を駆動するワード線駆動回路２が設けられ、一
方、各ビット線ＢＬk ，／ＢＬk の端部には、それぞれ
メモリセルＭＣからビット線に読み出された信号電位を
増幅するビット線センスアンプ１が設けられている。
“０”書き込み電位発生回路４は、ビット線センスアン
プ１を介して“０”書き込み電位をビット線に与える。
図２は、本実施例に係るＤＲＡＭのワード線の電位（非
選択電位ＶwL，選択電位ＶwH）とビット線の電位
（“０”書き込み電位ＶbL）との関係を示す図である。
【００２４】本実施例のワード線の電位およびビット線
の電位が、図１６の従来のそれと異なる点は、非選択電
位ＶwLが“０”書き込み電位ＶbLより低くなっている共
に、選択電位ＶwHが従来のそれより高くなっていること
にある。このため、従来のものにはない上記“０”書き
込み電位発生回路４が設けられている。以下、この電位
関係について説明する。
の電位が、図１６の従来のそれと異なる点は、非選択電
位ＶwLが“０”書き込み電位ＶbLより低くなっている共
に、選択電位ＶwHが従来のそれより高くなっていること
にある。このため、従来のものにはない上記“０”書き
込み電位発生回路４が設けられている。以下、この電位
関係について説明する。
【００２５】選択時にｎチャネルのＭＯＳトランジスタ
のゲート酸化膜にかかる電界が最大となるのは、ワード
線の電位がＶwHでビット線の電位がＶbLのとき、つま
り、メモリセルに“０”データを書き込むときである。
ＴＤＤＢ等によるゲート酸化膜の信頼性の低下を防止す
るために、選択電位ＶwHと“０”書き込み電位ＶbLとの
電位差には上限がある。この上限はゲート酸化膜の膜厚
と許容最大電界（通常、４〜５ＭＶ／ｃｍ）とで決ま
る。
のゲート酸化膜にかかる電界が最大となるのは、ワード
線の電位がＶwHでビット線の電位がＶbLのとき、つま
り、メモリセルに“０”データを書き込むときである。
ＴＤＤＢ等によるゲート酸化膜の信頼性の低下を防止す
るために、選択電位ＶwHと“０”書き込み電位ＶbLとの
電位差には上限がある。この上限はゲート酸化膜の膜厚
と許容最大電界（通常、４〜５ＭＶ／ｃｍ）とで決ま
る。
【００２６】非選択電位ＶwLと“０”書き込み電位ＶbL
とが伴に接地電位Ｖssに等しい従来のＤＲＡＭでは、
“０”書き込み電位ＶbLと“１”書き込み電位ＶbHとの
電位差（信号電位）をできるだけ大きくするために、図
１６に示したように、選択電位ＶwHと“０”書き込み電
位ＶbLとの電位差は許容範囲で最大なもの（ＶGSmax ）
となっている。
とが伴に接地電位Ｖssに等しい従来のＤＲＡＭでは、
“０”書き込み電位ＶbLと“１”書き込み電位ＶbHとの
電位差（信号電位）をできるだけ大きくするために、図
１６に示したように、選択電位ＶwHと“０”書き込み電
位ＶbLとの電位差は許容範囲で最大なもの（ＶGSmax ）
となっている。
【００２７】ワード線の電位振幅（選択電位ＶwHと非選
択電位ＶwLとの電位差）およびしきい値電位ＶwHを変え
ないで、“０”書き込み電位ＶbLを接地電位Ｖssより高
くすると、換言すれば、“０”書き込み電位ＶbLを非選
択電位ＶwLより高くすると、“０”書き込み電位ＶbLの
昇圧分だけ、選択電位ＶwHと“０”書き込み電位ＶbLと
の電位差が小さくなるため、信号電位が減少するという
不都合が生じる。
択電位ＶwLとの電位差）およびしきい値電位ＶwHを変え
ないで、“０”書き込み電位ＶbLを接地電位Ｖssより高
くすると、換言すれば、“０”書き込み電位ＶbLを非選
択電位ＶwLより高くすると、“０”書き込み電位ＶbLの
昇圧分だけ、選択電位ＶwHと“０”書き込み電位ＶbLと
の電位差が小さくなるため、信号電位が減少するという
不都合が生じる。
【００２８】そこで、図２に示したように、選択電位Ｖ
wHと“０”書き込み電位ＶbLとの電位差が許容最大電圧
ＶGSmax と等しくなるように、選択電位ＶwHを高くする
ことにより、従来と同じ信号電位とゲート酸化膜の信頼
性を確保できる。
wHと“０”書き込み電位ＶbLとの電位差が許容最大電圧
ＶGSmax と等しくなるように、選択電位ＶwHを高くする
ことにより、従来と同じ信号電位とゲート酸化膜の信頼
性を確保できる。
【００２９】すなわち、本実施例では、“０”書き込み
電位ＶbLが従来よりΔＶbLだけ高くなったことに対応
し、選択電位の上限ＶwHmax がΔＶbLだけ従来より高く
なっている。このため、しきい値電圧の下限をＶTH−Δ
ＶbLまで小さくできる。
電位ＶbLが従来よりΔＶbLだけ高くなったことに対応
し、選択電位の上限ＶwHmax がΔＶbLだけ従来より高く
なっている。このため、しきい値電圧の下限をＶTH−Δ
ＶbLまで小さくできる。
【００３０】したがって、しきい値電圧をＶTH−ΔＶbL
に設定すれば、ゲート酸化膜の信頼性の低下を招くこと
無く、信号電位を最大限に大きくでき、このため、集積
度が進んでも、信号電位の減少を抑制できるようにな
り、センスアンプの安定した動作を確保できる。
に設定すれば、ゲート酸化膜の信頼性の低下を招くこと
無く、信号電位を最大限に大きくでき、このため、集積
度が進んでも、信号電位の減少を抑制できるようにな
り、センスアンプの安定した動作を確保できる。
【００３１】また、しきい値電圧を下げずに、しきい値
電圧を従来のそれと同じ（ＶTH）にすれば、従来に比べ
て、ソース電位ＶS がΔＶbLだけ高くなっている分だ
け、電流遮断特性が改善されるため、Ｓファクタを大き
くできる。Ｓファクタが大きくなれば、その分、ＭＯＳ
トランジスタの作成が容易になる。
電圧を従来のそれと同じ（ＶTH）にすれば、従来に比べ
て、ソース電位ＶS がΔＶbLだけ高くなっている分だ
け、電流遮断特性が改善されるため、Ｓファクタを大き
くできる。Ｓファクタが大きくなれば、その分、ＭＯＳ
トランジスタの作成が容易になる。
【００３２】したがって、ゲート酸化膜の信頼性の低下
を招くこと無く、Ｓファクタを大きくでき、このため、
集積度が進んでも、これに対応して微細なＭＯＳトラン
ジスタを容易に形成できるので、製造コストの増加を防
止できる。
を招くこと無く、Ｓファクタを大きくでき、このため、
集積度が進んでも、これに対応して微細なＭＯＳトラン
ジスタを容易に形成できるので、製造コストの増加を防
止できる。
【００３３】以上述べたように、本実施例によれば、ゲ
ート酸化膜の信頼性の低下を招かずに、ＭＯＳトランジ
スタのしきい値電圧やＳファクタの選択範囲を広くでき
るため、高集積度のＤＲＡＭの実現が容易になる。な
お、しきい値電圧の設定は、上記レベルに限定されるも
のではなく、ＶwH−ΔＶbL以上の範囲であれば良い。
ート酸化膜の信頼性の低下を招かずに、ＭＯＳトランジ
スタのしきい値電圧やＳファクタの選択範囲を広くでき
るため、高集積度のＤＲＡＭの実現が容易になる。な
お、しきい値電圧の設定は、上記レベルに限定されるも
のではなく、ＶwH−ΔＶbL以上の範囲であれば良い。
【００３４】図３には、本実施例の場合の周辺回路のＭ
ＯＳトランジスタの電位振幅の取り方の例が示されてい
る。これはメモリセルのＭＯＳトランジスタの信頼性と
周辺回路のＭＯＳトランジスタの信頼性とが等しくなる
取り方の例である。すなわち、周辺回路のＭＯＳトラン
ジスタの電位振幅Ｖperi1 〜Ｖperi4 はいずれも許容最
大電圧ＶGSmax と等しくなっている。
ＯＳトランジスタの電位振幅の取り方の例が示されてい
る。これはメモリセルのＭＯＳトランジスタの信頼性と
周辺回路のＭＯＳトランジスタの信頼性とが等しくなる
取り方の例である。すなわち、周辺回路のＭＯＳトラン
ジスタの電位振幅Ｖperi1 〜Ｖperi4 はいずれも許容最
大電圧ＶGSmax と等しくなっている。
【００３５】電位振幅Ｖperi3 ，Ｖperi4 のように、周
辺回路のＭＯＳトランジスタの電位振幅の“Ｈ”レベル
電位が、メモリセルのＭＯＳトランジスタの選択電位Ｖ
wHより低い場合には、周辺回路のＭＯＳトランジスタの
電位振幅の“Ｈ”レベル電位を、選択電位ＶwHよりメモ
リセルのＭＯＳトランジスタのしきい値電圧分低い
“１”書き込み電位ＶbHと等しく統一したり、ビット線
プリチャージ電位と等しく統一すると、ＤＲＡＭの内部
電位発生回路の構成を簡略化できる。
辺回路のＭＯＳトランジスタの電位振幅の“Ｈ”レベル
電位が、メモリセルのＭＯＳトランジスタの選択電位Ｖ
wHより低い場合には、周辺回路のＭＯＳトランジスタの
電位振幅の“Ｈ”レベル電位を、選択電位ＶwHよりメモ
リセルのＭＯＳトランジスタのしきい値電圧分低い
“１”書き込み電位ＶbHと等しく統一したり、ビット線
プリチャージ電位と等しく統一すると、ＤＲＡＭの内部
電位発生回路の構成を簡略化できる。
【００３６】同様に、電位振幅Ｖperi2 のように、周辺
回路のＭＯＳトランジスタの電位振幅を選択電位ＶwHと
“０”書き込み電位ＶbLとの間に取ることにより、内部
電位発生回路の構成を簡略化できる。
回路のＭＯＳトランジスタの電位振幅を選択電位ＶwHと
“０”書き込み電位ＶbLとの間に取ることにより、内部
電位発生回路の構成を簡略化できる。
【００３７】また、電位振幅Ｖperi4 のように、周辺回
路のＭＯＳトランジスタの電位振幅の“Ｌ”レベル電位
が接地電位Ｖssに等しい場合は、外部電源電位である接
地電位ＶssがＤＲＡＭ内部で発生されるどの内部電位よ
り安定してることを考慮すると、最も安定した周辺回路
動作が得られることになる。
路のＭＯＳトランジスタの電位振幅の“Ｌ”レベル電位
が接地電位Ｖssに等しい場合は、外部電源電位である接
地電位ＶssがＤＲＡＭ内部で発生されるどの内部電位よ
り安定してることを考慮すると、最も安定した周辺回路
動作が得られることになる。
【００３８】図４には、本実施例の場合の周辺回路のＭ
ＯＳトランジスタの電位振幅の他の取り方の例が示され
ている。これは周辺回路のＭＯＳトランジスタの信頼性
がメモリセルのＭＯＳトランジスタの信頼性より高くな
る取り方の例である。
ＯＳトランジスタの電位振幅の他の取り方の例が示され
ている。これは周辺回路のＭＯＳトランジスタの信頼性
がメモリセルのＭＯＳトランジスタの信頼性より高くな
る取り方の例である。
【００３９】すなわち、周辺回路のＭＯＳトランジスタ
の電位振幅Ｖperi5 〜Ｖperi9 はいずれも許容最大電圧
ＶGSmax より小さくなっている。これら電位振幅Ｖ
peri5 〜Ｖperi9 は、電位振幅Ｖperi1 〜Ｖperi4 と同
様な利点がある。
の電位振幅Ｖperi5 〜Ｖperi9 はいずれも許容最大電圧
ＶGSmax より小さくなっている。これら電位振幅Ｖ
peri5 〜Ｖperi9 は、電位振幅Ｖperi1 〜Ｖperi4 と同
様な利点がある。
【００４０】メモリセルのＭＯＳトランジスタに最大電
界がかかるのはアクティブ時で、しかも、メモリセルに
“０”データを書き込むときである。一方、周辺回路の
ＭＯＳトランジスタに最大電界がかかるのはスタンバイ
期間中またはアクティブ期間中であり、メモリセルのＭ
ＯＳトランジスタに比べてはるかに最大電界がかかる期
間が長い。
界がかかるのはアクティブ時で、しかも、メモリセルに
“０”データを書き込むときである。一方、周辺回路の
ＭＯＳトランジスタに最大電界がかかるのはスタンバイ
期間中またはアクティブ期間中であり、メモリセルのＭ
ＯＳトランジスタに比べてはるかに最大電界がかかる期
間が長い。
【００４１】したがって、図４に示したように、周辺回
路のＭＯＳトランジスタの電位振幅を許容最大電圧Ｖ
GSmax より小さくすることは、ＤＲＡＭ全体のＭＯＳト
ランジスタの信頼性を向上する点で有利である。
路のＭＯＳトランジスタの電位振幅を許容最大電圧Ｖ
GSmax より小さくすることは、ＤＲＡＭ全体のＭＯＳト
ランジスタの信頼性を向上する点で有利である。
【００４２】図５には、本実施例の場合の周辺回路のＭ
ＯＳトランジスタの電位振幅の更に別の取り方の例が示
されている。これは電位振幅Ｖperi10の“Ｈ”レベル電
位を“０”書き込み電位ＶbLと等しく統一した例であ
る。この方式でも先の実施例と同様にＤＲＡＭの内部電
位発生回路の構成を簡略化することができる。図６は、
本発明の他の実施例に係るＤＲＡＭのビット線の電位
（“０”書き込み電位ＶbL）とワード線の電位（選択電
位ＶwH）との関係を示す図である。
ＯＳトランジスタの電位振幅の更に別の取り方の例が示
されている。これは電位振幅Ｖperi10の“Ｈ”レベル電
位を“０”書き込み電位ＶbLと等しく統一した例であ
る。この方式でも先の実施例と同様にＤＲＡＭの内部電
位発生回路の構成を簡略化することができる。図６は、
本発明の他の実施例に係るＤＲＡＭのビット線の電位
（“０”書き込み電位ＶbL）とワード線の電位（選択電
位ＶwH）との関係を示す図である。
【００４３】本実施例が先の実施例のそれと異なる点
は、非選択電位ＶwLが接地電位Ｖssより低いマイナスの
電位になっており、そして、この接地電位Ｖssが“０”
書き込み電位ＶbLと等しくなっていることにある。
は、非選択電位ＶwLが接地電位Ｖssより低いマイナスの
電位になっており、そして、この接地電位Ｖssが“０”
書き込み電位ＶbLと等しくなっていることにある。
【００４４】このような電位関係でも、非選択電位ＶwL
が接地電位Ｖssより低くなった分だけ、非選択電位ＶwL
が“０”書き込み電位ＶbLより低くなり、先の実施例と
同様な効果が得られる。
が接地電位Ｖssより低くなった分だけ、非選択電位ＶwL
が“０”書き込み電位ＶbLより低くなり、先の実施例と
同様な効果が得られる。
【００４５】図７には、本実施例の場合の周辺回路のＭ
ＯＳトランジスタの電位振幅の取り方の例が示されてい
る。これは図３と同様にメモリセルのＭＯＳトランジス
タの信頼性と周辺回路のＭＯＳトランジスタの信頼性と
が等しくなる取り方の例である。
ＯＳトランジスタの電位振幅の取り方の例が示されてい
る。これは図３と同様にメモリセルのＭＯＳトランジス
タの信頼性と周辺回路のＭＯＳトランジスタの信頼性と
が等しくなる取り方の例である。
【００４６】すなわち、周辺回路のＭＯＳトランジスタ
の電位振幅Ｖperi11，Ｖperi12 はいずれも許容最大電
圧ＶGSmax と等しくなっている。電位振幅Ｖperi12のよ
うに周辺回路のＭＯＳトランジスタの電位振幅を選択電
位ＶwHと“０”書き込み電位ＶbLとの間に取るほうが、
電位振幅Ｖperi11の場合に比べて、ＤＲＡＭの内部電位
発生回路の構成をより簡略化できる。
の電位振幅Ｖperi11，Ｖperi12 はいずれも許容最大電
圧ＶGSmax と等しくなっている。電位振幅Ｖperi12のよ
うに周辺回路のＭＯＳトランジスタの電位振幅を選択電
位ＶwHと“０”書き込み電位ＶbLとの間に取るほうが、
電位振幅Ｖperi11の場合に比べて、ＤＲＡＭの内部電位
発生回路の構成をより簡略化できる。
【００４７】図８には、本実施例の場合の周辺回路のＭ
ＯＳトランジスタの電位振幅の他の取り方の例が示され
ている。これは周辺回路のＭＯＳトランジスタの信頼性
がメモリセルのＭＯＳトランジスタの信頼性より高くな
る取り方の例である。
ＯＳトランジスタの電位振幅の他の取り方の例が示され
ている。これは周辺回路のＭＯＳトランジスタの信頼性
がメモリセルのＭＯＳトランジスタの信頼性より高くな
る取り方の例である。
【００４８】すなわち、図４と同様に、許容最大電圧Ｖ
GSmax より、周辺回路のＭＯＳトランジスタの電位振幅
Ｖperi13〜Ｖperi17が小さくなっており、図４で述べた
のと同様な利点がある。次にメモリセルのＭＯＳトラン
ジスタのしきい値電圧についてより詳しく説明する。
GSmax より、周辺回路のＭＯＳトランジスタの電位振幅
Ｖperi13〜Ｖperi17が小さくなっており、図４で述べた
のと同様な利点がある。次にメモリセルのＭＯＳトラン
ジスタのしきい値電圧についてより詳しく説明する。
【００４９】本発明は、上述したように非選択電位ＶwL
を“０”書き込み電位ＶbLよりも低くすると共に、ゲー
ト酸化膜の信頼性の低下を招かないように選択電位Ｖ
wHnewを下式（３）のように選んでいる。 ＶwHnew ＝ＶGSmax ＋ＶbL …（３）
を“０”書き込み電位ＶbLよりも低くすると共に、ゲー
ト酸化膜の信頼性の低下を招かないように選択電位Ｖ
wHnewを下式（３）のように選んでいる。 ＶwHnew ＝ＶGSmax ＋ＶbL …（３）
【００５０】そして、従来方式（ＶbL＝ＶwL）と同じＳ
ファクタの場合には、本発明のＭＯＳトランジスタのし
きい値電圧の下限ＶTHnew は、従来方式のしきい値電圧
の下限をＶTHconvとすると、 ＶTHnew ＝ＶTHconv−ＶbL …（４） と表され、従来よりしきい値電圧の下限が低くなり、信
号電位をより大きくできる。
ファクタの場合には、本発明のＭＯＳトランジスタのし
きい値電圧の下限ＶTHnew は、従来方式のしきい値電圧
の下限をＶTHconvとすると、 ＶTHnew ＝ＶTHconv−ＶbL …（４） と表され、従来よりしきい値電圧の下限が低くなり、信
号電位をより大きくできる。
【００５１】ここで、ＶTHnew はソース電位をＶbLとし
て、１０-6Ａのドレイン電流が得られるときのゲート・
ソース間の電位差として定義されている。しきい値電圧
を小さくするには、チャネル領域の不純物濃度を低くす
れば良い。また、本発明の場合の信号電位（ＶbH−
ＶbL）は、バックバイアス効果によるしきい値電圧の変
化をΔＶTHnew とすると、 ＶSIGnew＝（ＶwHnew −ΔＶTHnew −ＶTHnew ）−ＶbL …（５） と表される。（１）〜（４）式を使うと（５）式は次の
ように書き直せる。 ＶSIGnew＝ΔＶSIGconv ＋ＶbL＋（ΔＶTHconv−ΔＶTHnew ） …（６）
て、１０-6Ａのドレイン電流が得られるときのゲート・
ソース間の電位差として定義されている。しきい値電圧
を小さくするには、チャネル領域の不純物濃度を低くす
れば良い。また、本発明の場合の信号電位（ＶbH−
ＶbL）は、バックバイアス効果によるしきい値電圧の変
化をΔＶTHnew とすると、 ＶSIGnew＝（ＶwHnew −ΔＶTHnew −ＶTHnew ）−ＶbL …（５） と表される。（１）〜（４）式を使うと（５）式は次の
ように書き直せる。 ＶSIGnew＝ΔＶSIGconv ＋ＶbL＋（ΔＶTHconv−ΔＶTHnew ） …（６）
【００５２】本発明の場合、バックバイアス電圧に対応
するＶbHは増加するが、ΔＶTHの値自身はチャネル領域
の不純物濃度の減少によりむしろ小さくなる。（６）式
から、信号電位ＶSIGnewはしきい値電圧の減少（ＶbL）
とバックバイアス効果の低減のとの和の分だけ増加する
ことが分かる。このため、本発明によれば、今後さらに
メモリセルのＭＯＳトランジスタの微細化が進んでも、
安定したセンスアンプ動作を保証することができる
するＶbHは増加するが、ΔＶTHの値自身はチャネル領域
の不純物濃度の減少によりむしろ小さくなる。（６）式
から、信号電位ＶSIGnewはしきい値電圧の減少（ＶbL）
とバックバイアス効果の低減のとの和の分だけ増加する
ことが分かる。このため、本発明によれば、今後さらに
メモリセルのＭＯＳトランジスタの微細化が進んでも、
安定したセンスアンプ動作を保証することができる
【００５３】図８は、“０”書き込み電位ＶbLと選択電
位ＶwHと“１”書き込み電位ＶbHとの関係を示す図で、
“０”書き込み電位ＶbLを接地電位Ｖssよりも高くして
いったときに、選択電位ＶwH，“１”書き込み電位ＶbH
がどのように変化するかを示している。
位ＶwHと“１”書き込み電位ＶbHとの関係を示す図で、
“０”書き込み電位ＶbLを接地電位Ｖssよりも高くして
いったときに、選択電位ＶwH，“１”書き込み電位ＶbH
がどのように変化するかを示している。
【００５４】これはメモリセルのＭＯＳトランジスタの
ゲート酸化膜の膜厚ＴOXが７ｎｍの２５６ＤＲＡＭにつ
いて計算したもので、上記ＭＯＳトランジスタはｐウェ
ルに形成されたｎチャネルタイプのもので、上記ｐウェ
ルの電位は接地電位Ｖssに固定され、ゲート電極材料を
ｎ+ ポリシリコン、上記ゲート酸化膜にかかる最大電界
を４ＭＶ／ｃｍ、そして、Ｓファクタを８０ｍＶ／deca
deと仮定している。
ゲート酸化膜の膜厚ＴOXが７ｎｍの２５６ＤＲＡＭにつ
いて計算したもので、上記ＭＯＳトランジスタはｐウェ
ルに形成されたｎチャネルタイプのもので、上記ｐウェ
ルの電位は接地電位Ｖssに固定され、ゲート電極材料を
ｎ+ ポリシリコン、上記ゲート酸化膜にかかる最大電界
を４ＭＶ／ｃｍ、そして、Ｓファクタを８０ｍＶ／deca
deと仮定している。
【００５５】図９から“０”書き込み電位ＶbLを大きく
していくと、上述したように、“０”書き込み電位ＶbL
と“１”書き込み電位ＶbHとの電位差である信号電位Ｖ
SIGが増大していくことが分かる
していくと、上述したように、“０”書き込み電位ＶbL
と“１”書き込み電位ＶbHとの電位差である信号電位Ｖ
SIGが増大していくことが分かる
【００５６】２５６ＤＲＡＭでは、外部電源電位ＶCCは
３．３Ｖとなると考えられ、この場合、“０”書き込み
電位ＶbLを０．５５Ｖ以下に設定すると、選択電位ＶwH
は外部電源電位ＶCCを越えることがないので、従来必要
であったワード線昇圧回路が不要となる。また、“０”
書き込み電位ＶbLが０Ｖの従来方式の場合と比較して、
信号電位ＶSIG を５０％以上増加させることができる。
３．３Ｖとなると考えられ、この場合、“０”書き込み
電位ＶbLを０．５５Ｖ以下に設定すると、選択電位ＶwH
は外部電源電位ＶCCを越えることがないので、従来必要
であったワード線昇圧回路が不要となる。また、“０”
書き込み電位ＶbLが０Ｖの従来方式の場合と比較して、
信号電位ＶSIG を５０％以上増加させることができる。
【００５７】“０”書き込み電位ＶbLを０．５５Ｖに設
定すると、外部電源電位ＶCCをそのまま選択電位ＶwHと
することができるので、ワード線用の特別な昇圧回路や
降圧回路が不要になる。このため、ＤＲＡＭの内部回路
構成がより簡略化し、チップサイズを小型化が図れる。
定すると、外部電源電位ＶCCをそのまま選択電位ＶwHと
することができるので、ワード線用の特別な昇圧回路や
降圧回路が不要になる。このため、ＤＲＡＭの内部回路
構成がより簡略化し、チップサイズを小型化が図れる。
【００５８】“０”書き込み電位ＶbLが０．７Ｖ以上に
なると信号電位ＶSIG が減少するのは、“１”書き込み
電位ＶbHを外部電源電位ＶCCと等しくせざるを得ないか
らである。この原因は、ビット線の電位を“１”書き込
み電位ＶbHにリストアする際に、“１”書き込み電位
（発生）回路に大電流が瞬間的に流れるので、“１”書
き込み電位ＶbHを外部電源電位ＶCCより高くする設定す
る（チャージポンプ回路を使って“１”書き込み電位Ｖ
bHを発生する）ことが困難になるからである。
なると信号電位ＶSIG が減少するのは、“１”書き込み
電位ＶbHを外部電源電位ＶCCと等しくせざるを得ないか
らである。この原因は、ビット線の電位を“１”書き込
み電位ＶbHにリストアする際に、“１”書き込み電位
（発生）回路に大電流が瞬間的に流れるので、“１”書
き込み電位ＶbHを外部電源電位ＶCCより高くする設定す
る（チャージポンプ回路を使って“１”書き込み電位Ｖ
bHを発生する）ことが困難になるからである。
【００５９】これらのことを考慮すると、“０”書き込
み電位ＶbLを０．７以上に設定し、“１”書き込み電位
ＶbHを外部電源電位ＶCCに設定することは、“１”書き
込み電位ＶbHの安定性および“１”書き込み電位ＶbHを
発生するための特別な高性能の降圧回路が不要となる点
で有利である。
み電位ＶbLを０．７以上に設定し、“１”書き込み電位
ＶbHを外部電源電位ＶCCに設定することは、“１”書き
込み電位ＶbHの安定性および“１”書き込み電位ＶbHを
発生するための特別な高性能の降圧回路が不要となる点
で有利である。
【００６０】従来方式の場合、周辺回路の電位振幅の
“Ｈ”レベル（内部電源電圧）が“１”書き込み電位Ｖ
bHと等しい場合が多いが、例えば、各電位が図９のよう
に振る舞う場合には、周辺回路を接地電位ＶSS〜２．５
Ｖの範囲の電圧で動作させることにより、周辺回路の電
位振幅の“Ｈ”レベルと“１”書き込み電位ＶbHとを電
気的に分離することができる。このため、内部電源電圧
の変動を抑制でき、周辺回路の動作を安定化することが
できる。
“Ｈ”レベル（内部電源電圧）が“１”書き込み電位Ｖ
bHと等しい場合が多いが、例えば、各電位が図９のよう
に振る舞う場合には、周辺回路を接地電位ＶSS〜２．５
Ｖの範囲の電圧で動作させることにより、周辺回路の電
位振幅の“Ｈ”レベルと“１”書き込み電位ＶbHとを電
気的に分離することができる。このため、内部電源電圧
の変動を抑制でき、周辺回路の動作を安定化することが
できる。
【００６１】図１０は、電位関係が図９の場合の“０”
書き込み電位ＶbLとメモリセルのしきい値電圧の下限
（以下、単にしきい値電圧ともいう）ＶTHmin との関係
を示す図である。ここでのしきい値電圧ＶTHmin は、ソ
ースの電位が接地電位ＶSSの通常のしきい値電圧に換算
されている。
書き込み電位ＶbLとメモリセルのしきい値電圧の下限
（以下、単にしきい値電圧ともいう）ＶTHmin との関係
を示す図である。ここでのしきい値電圧ＶTHmin は、ソ
ースの電位が接地電位ＶSSの通常のしきい値電圧に換算
されている。
【００６２】“０”書き込み電位ＶbLを０．６５Ｖ以上
にすると、しきい値電圧ＶTHmin は負になる。ところ
で、周辺回路のＭＯＳトランジスタのオフ時のリーク電
流は、１０-10 Ａ程度以下にする必要があるが、そのた
めにはＳファクタが８０ｍＶ／decadeのときに、しきい
値電圧ＶTHmin が０．３２Ｖ以上となる必要がある。図
１０から“０”書き込み電位ＶbLが０．３Ｖ以下の場合
には、メモリセルのＭＯＳトランジスタのしきい値電圧
ＶTHmin が０．３２Ｖ以上になっていることが分かる。
したがって、“０”書き込み電位ＶbLを例えば０．３Ｖ
に設定すれば、メモリセルのＭＯＳトランジスタと周辺
回路のＭＯＳトランジスタとで同一のＭＯＳトランジス
タを用いることができる。図１１は、図９と同様な図
で、ゲート酸化膜の膜厚ＴOXが５ｎｍの１ＧＤＲＡＭに
ついてのものである。
にすると、しきい値電圧ＶTHmin は負になる。ところ
で、周辺回路のＭＯＳトランジスタのオフ時のリーク電
流は、１０-10 Ａ程度以下にする必要があるが、そのた
めにはＳファクタが８０ｍＶ／decadeのときに、しきい
値電圧ＶTHmin が０．３２Ｖ以上となる必要がある。図
１０から“０”書き込み電位ＶbLが０．３Ｖ以下の場合
には、メモリセルのＭＯＳトランジスタのしきい値電圧
ＶTHmin が０．３２Ｖ以上になっていることが分かる。
したがって、“０”書き込み電位ＶbLを例えば０．３Ｖ
に設定すれば、メモリセルのＭＯＳトランジスタと周辺
回路のＭＯＳトランジスタとで同一のＭＯＳトランジス
タを用いることができる。図１１は、図９と同様な図
で、ゲート酸化膜の膜厚ＴOXが５ｎｍの１ＧＤＲＡＭに
ついてのものである。
【００６３】この場合、“０”書き込み電位ＶbLを０．
８Ｖ以上にすると、“１”書き込み電位ＶbHを選択電位
ＶwH以上にすることができ、いわゆる、“１”書き込み
電位のしきい値落ちという不都合を防止できる。
８Ｖ以上にすると、“１”書き込み電位ＶbHを選択電位
ＶwH以上にすることができ、いわゆる、“１”書き込み
電位のしきい値落ちという不都合を防止できる。
【００６４】ここで、外部電源電位ＶCCが３．３Ｖなら
ば、“０”書き込み電位ＶbLを１Ｖ程度まで上げ、
“１”書き込み電位ＶbHを３．３Ｖにすれば、“１”書
き込み電位ＶbHを発生するための回路を省略でき、ま
た、選択電位ＶwHおよび“１”書き込み電位ＶbHを伴に
３Ｖにすれば、“１”書き込み電位の書き込みマージン
を高くすることもできる。これは実際には３．３Ｖを書
き込むことができるからである。さらに、“０”書き込
み電位ＶbLを０．８Ｖにして選択電位ＶwHおよび“１”
書き込み電位ＶbHを統一すれば、内部電位発生回路を簡
略化することができる。
ば、“０”書き込み電位ＶbLを１Ｖ程度まで上げ、
“１”書き込み電位ＶbHを３．３Ｖにすれば、“１”書
き込み電位ＶbHを発生するための回路を省略でき、ま
た、選択電位ＶwHおよび“１”書き込み電位ＶbHを伴に
３Ｖにすれば、“１”書き込み電位の書き込みマージン
を高くすることもできる。これは実際には３．３Ｖを書
き込むことができるからである。さらに、“０”書き込
み電位ＶbLを０．８Ｖにして選択電位ＶwHおよび“１”
書き込み電位ＶbHを統一すれば、内部電位発生回路を簡
略化することができる。
【００６５】なお、図１１，図９は、ゲート酸化膜の膜
厚がそれぞれ５ｎｍ，７ｎｍの場合についてのものであ
るが、ゲート酸化膜の膜厚を５ｎｍと７ｎｍとの間に設
定すれば、選択電位ＶwHおよび“１”書き込み電位ＶbH
の両方を外部電源電位ＶCCと等しくすることもできる。
この場合、ＤＲＡＭの内部回路の構成を格段に簡略する
ことができ、チップサイズをより小さくすることでき
る。
厚がそれぞれ５ｎｍ，７ｎｍの場合についてのものであ
るが、ゲート酸化膜の膜厚を５ｎｍと７ｎｍとの間に設
定すれば、選択電位ＶwHおよび“１”書き込み電位ＶbH
の両方を外部電源電位ＶCCと等しくすることもできる。
この場合、ＤＲＡＭの内部回路の構成を格段に簡略する
ことができ、チップサイズをより小さくすることでき
る。
【００６６】また、外部電源電位ＶCCが２．５Ｖなら
ば、“０”書き込み電位ＶbLを例えば０．５５Ｖに設定
すれば、選択電位ＶwHとして外部電源電位ＶCCを使用す
ることができ、そして、信号電位を従来方式のそれより
も７０％以上も大きくすることができる。
ば、“０”書き込み電位ＶbLを例えば０．５５Ｖに設定
すれば、選択電位ＶwHとして外部電源電位ＶCCを使用す
ることができ、そして、信号電位を従来方式のそれより
も７０％以上も大きくすることができる。
【００６７】なお、この場合には、選択電位ＶwHと
“１”書き込み電位ＶbHとの電位差が従来よりも格段に
小さくなるので、ビット線の“Ｈ”レベル側のリストア
レベルを外部電源電位ＶCCまで引き上げることが考えら
れる。リストアレベルを引き上げても、メモリセルに書
き込むことができる電位は、“１”書き込み電位ＶbHに
変わらず、しかも、ビット線の充放電による消費電力は
かえって増加する。しかし、内部回路を簡略化でき、ま
た、書き込みの際にビット線の電位は完全に外部電源電
位ＶCCまで上がる必要は全くなく、要は“１”書き込み
電位ＶbHまで上がれば良いのだから、リストアに要する
時間をかなり短くすることができる。次にメモリセルの
ＭＯＳトランジスタのＳファクタについてより詳しく説
明する。
“１”書き込み電位ＶbHとの電位差が従来よりも格段に
小さくなるので、ビット線の“Ｈ”レベル側のリストア
レベルを外部電源電位ＶCCまで引き上げることが考えら
れる。リストアレベルを引き上げても、メモリセルに書
き込むことができる電位は、“１”書き込み電位ＶbHに
変わらず、しかも、ビット線の充放電による消費電力は
かえって増加する。しかし、内部回路を簡略化でき、ま
た、書き込みの際にビット線の電位は完全に外部電源電
位ＶCCまで上がる必要は全くなく、要は“１”書き込み
電位ＶbHまで上がれば良いのだから、リストアに要する
時間をかなり短くすることができる。次にメモリセルの
ＭＯＳトランジスタのＳファクタについてより詳しく説
明する。
【００６８】上述したように、非選択電位ＶwLを“０”
書き込み電位ＶbLよりも低くすることは、ＭＯＳトラン
ジスタのカットオフ特性を向上する効果があるわけだか
ら、Ｓファクタのより大きなＭＯＳトランジスタでも
“０”書き込み電位ＶbLを上げていくことで十分なカッ
トオフ特性が得られる。
書き込み電位ＶbLよりも低くすることは、ＭＯＳトラン
ジスタのカットオフ特性を向上する効果があるわけだか
ら、Ｓファクタのより大きなＭＯＳトランジスタでも
“０”書き込み電位ＶbLを上げていくことで十分なカッ
トオフ特性が得られる。
【００６９】今後、微細化が進むと良好なＳファクタを
有するＭＯＳトランジスタを設計することがますます困
難になり、ＭＯＳトランジスタの構造はますます複雑に
なっていく。このため、Ｓファクタの大きなＭＯＳトラ
ンジスタをメモリセルに使用できることは、製造工程の
簡素化やコストの削減につながる。
有するＭＯＳトランジスタを設計することがますます困
難になり、ＭＯＳトランジスタの構造はますます複雑に
なっていく。このため、Ｓファクタの大きなＭＯＳトラ
ンジスタをメモリセルに使用できることは、製造工程の
簡素化やコストの削減につながる。
【００７０】図１２は、“０”書き込み電位ＶbLとしき
い値電圧ＶTHmin との関係が、Ｓファクタおよび信号電
位ＶSIG のパラメータの変化によってどのように変わる
かを示す図である。
い値電圧ＶTHmin との関係が、Ｓファクタおよび信号電
位ＶSIG のパラメータの変化によってどのように変わる
かを示す図である。
【００７１】これはメモリセルのＭＯＳトランジスタの
ゲート酸化膜の膜厚ＴOXが７ｎｍの２５６ＤＲＡＭにつ
いて計算したもので、上記ゲート酸化膜にかかる最大電
界を４ＭＶ／ｃｍと仮定してある。
ゲート酸化膜の膜厚ＴOXが７ｎｍの２５６ＤＲＡＭにつ
いて計算したもので、上記ゲート酸化膜にかかる最大電
界を４ＭＶ／ｃｍと仮定してある。
【００７２】図中、実線はパラメータがＳファクタの場
合のしきい値電圧ＶTHmin の変化を示しており、また、
一点鎖線はパラメータが信号電位ＶSIG の場合のしきい
値電圧ＶTHmin の変化を示している。なお、Ｓファクタ
には物理的に下限があり、例えば、室温（３００Ｋ）に
おいては５９ｍＭ／decadeである。
合のしきい値電圧ＶTHmin の変化を示しており、また、
一点鎖線はパラメータが信号電位ＶSIG の場合のしきい
値電圧ＶTHmin の変化を示している。なお、Ｓファクタ
には物理的に下限があり、例えば、室温（３００Ｋ）に
おいては５９ｍＭ／decadeである。
【００７３】“０”書き込み電位ＶbLを接地電位ＶSSよ
り高くしていくと、“１”書き込み電位ＶbHがいったん
外部電源電位ＶCC（３．３Ｖ）に達すると、信号電位Ｖ
SIGはＳファクタによらず“０”書き込み電位ＶbLの値
によって決まる。すなわち、 ＶSIG ＝ＶCC−ＶbL という関係が成り立っている。図中の鎖線はこのように
状況が変わる境界を表している。従来方式の場合、メモ
リセルのＭＯＳトランジスタは、図１２の縦軸上のしき
い値電圧ＶTHmin およびＳファクタで設計しなければな
らなかった。
り高くしていくと、“１”書き込み電位ＶbHがいったん
外部電源電位ＶCC（３．３Ｖ）に達すると、信号電位Ｖ
SIGはＳファクタによらず“０”書き込み電位ＶbLの値
によって決まる。すなわち、 ＶSIG ＝ＶCC−ＶbL という関係が成り立っている。図中の鎖線はこのように
状況が変わる境界を表している。従来方式の場合、メモ
リセルのＭＯＳトランジスタは、図１２の縦軸上のしき
い値電圧ＶTHmin およびＳファクタで設計しなければな
らなかった。
【００７４】一方、本発明の場合、Ｓ＝５９ｍＶ／deca
deの実線より上の領域の任意の点でメモリセルのＭＯＳ
トランジスタを設計できるので、設計の自由度が飛躍的
に拡大する。
deの実線より上の領域の任意の点でメモリセルのＭＯＳ
トランジスタを設計できるので、設計の自由度が飛躍的
に拡大する。
【００７５】以上の説明では“０”書き込み電位ＶbLを
接地電位ＶSSよりも高くする方式を中心に説明したが、
図６のように非選択電位ＶwLを接地電位ＶSSよりも低く
する方式でも同様な効果が得られる。
接地電位ＶSSよりも高くする方式を中心に説明したが、
図６のように非選択電位ＶwLを接地電位ＶSSよりも低く
する方式でも同様な効果が得られる。
【００７６】ところで、本発明のように、非選択電位Ｖ
wLを“０”書き込み電位ＶbLよりも低くする方式では、
非選択電位ＶwLと“０”書き込み電位ＶbLとの電位差が
大きくなるにつれて次のようなことが考えれる。なお、
ここでは、選択電位ＶwHと“０”書き込み電位ＶbLとの
電位差をゲート・ソース間の許容最大電圧（以下、ゲー
ト・ソース間最大電圧ともいう）ＶGSmax に保持したま
ま、“０”書き込み電位ＶbLを接地電位ＶSSより次第に
高くしていく場合について考える。
wLを“０”書き込み電位ＶbLよりも低くする方式では、
非選択電位ＶwLと“０”書き込み電位ＶbLとの電位差が
大きくなるにつれて次のようなことが考えれる。なお、
ここでは、選択電位ＶwHと“０”書き込み電位ＶbLとの
電位差をゲート・ソース間の許容最大電圧（以下、ゲー
ト・ソース間最大電圧ともいう）ＶGSmax に保持したま
ま、“０”書き込み電位ＶbLを接地電位ＶSSより次第に
高くしていく場合について考える。
【００７７】非選択時にメモリセルのＭＯＳトランジス
タのゲート酸化膜にかかる電界が最大となるのは、メモ
リセルに繋がったビット線が“１”書き込み電位ＶbHに
リストアされる場合またはメモリセルに“１”書き込み
電位ＶbHが書き込まれている場合のゲート領域とドレイ
ン領域とのオーバーラップ部分である。
タのゲート酸化膜にかかる電界が最大となるのは、メモ
リセルに繋がったビット線が“１”書き込み電位ＶbHに
リストアされる場合またはメモリセルに“１”書き込み
電位ＶbHが書き込まれている場合のゲート領域とドレイ
ン領域とのオーバーラップ部分である。
【００７８】図１３（ａ）に示すように、従来方式で
は、選択時のゲート・ソース間最大電圧ＶGSmax は、Ｍ
ＯＳトランジスタのしきい値電圧だけ非選択時のゲート
・ドレイン間の最大電圧（以下、ゲート・ドレイン間最
大電圧ともいう）ＶGDmax より高いので、非選択時の最
大電界Ｅmax (off)が、選択時の最大電界Ｅmax (on)
を越えることはない。
は、選択時のゲート・ソース間最大電圧ＶGSmax は、Ｍ
ＯＳトランジスタのしきい値電圧だけ非選択時のゲート
・ドレイン間の最大電圧（以下、ゲート・ドレイン間最
大電圧ともいう）ＶGDmax より高いので、非選択時の最
大電界Ｅmax (off)が、選択時の最大電界Ｅmax (on)
を越えることはない。
【００７９】一方、本発明の場合、図１３（ｂ）に示す
ように、“０”書き込み電位ＶbLを接地電位ＶSSより高
くしていくと、ゲート・ソース間最大電圧ＶGSmax は一
定なのにゲート・ドレイン間最大電圧ＶGDmax は大きく
なっていく。このため、非選択時の最大電界Ｅmax (of
f)が、選択時の最大電界Ｅmax (on) を越える可能性が
あり、最大電界Ｅmax (off)とゲート・ドレイン間最大
電圧ＶGDmax との間には次式の関係がある。 ＶGDmax ＋ＶFB＝Ｅmax (off)・ＴOX＋φs …（８） ここで、φs はドレイン領域の表面ポテンシャルを示
し、次式のように近似される。 φs ＝εs ・（εox・Ｅmax (off)／εs ）2 ／（２ｑ・Ｎd ） …（９） ここで、Ｎd はゲート電極下（ゲート領域）のドレイン
領域の不純物濃度を示している。（９）式を（８）式に
代入すると、 ＶGDmax ＋ＶFB＝Ｅmax (off)・ＴOX
ように、“０”書き込み電位ＶbLを接地電位ＶSSより高
くしていくと、ゲート・ソース間最大電圧ＶGSmax は一
定なのにゲート・ドレイン間最大電圧ＶGDmax は大きく
なっていく。このため、非選択時の最大電界Ｅmax (of
f)が、選択時の最大電界Ｅmax (on) を越える可能性が
あり、最大電界Ｅmax (off)とゲート・ドレイン間最大
電圧ＶGDmax との間には次式の関係がある。 ＶGDmax ＋ＶFB＝Ｅmax (off)・ＴOX＋φs …（８） ここで、φs はドレイン領域の表面ポテンシャルを示
し、次式のように近似される。 φs ＝εs ・（εox・Ｅmax (off)／εs ）2 ／（２ｑ・Ｎd ） …（９） ここで、Ｎd はゲート電極下（ゲート領域）のドレイン
領域の不純物濃度を示している。（９）式を（８）式に
代入すると、 ＶGDmax ＋ＶFB＝Ｅmax (off)・ＴOX
【００８０】
＋εs ・（εox・Ｅmax (off)／εs ）2 ／（２ｑ・Ｎd ）
…（10）
となる。
【００８１】（10）式から不純物濃度Ｎd を小さくする
と最大電界Ｅmax (off)を小さくできることが分かる。
したがって、ゲート・ドレイン間最大電圧ＶGDmax がゲ
ート・ソース間最大電圧ＶGSmax よりも大きい場合で
も、不純物濃度Ｎd を制御することにより、最大電界Ｅ
max (off)が最大電界Ｅmax (on) を越えないようにす
ることができる。
と最大電界Ｅmax (off)を小さくできることが分かる。
したがって、ゲート・ドレイン間最大電圧ＶGDmax がゲ
ート・ソース間最大電圧ＶGSmax よりも大きい場合で
も、不純物濃度Ｎd を制御することにより、最大電界Ｅ
max (off)が最大電界Ｅmax (on) を越えないようにす
ることができる。
【００８２】図１４は、メモリセルのＭＯＳトランジス
タのゲート酸化膜の膜厚ＴOXが７ｎｍの２５６ＤＲＡＭ
において、最大電界Ｅmax (off)が最大電界Ｅmax (o
n) （＝４ＭＶ／ｃｍ）を越えないようにするための不
純物濃度の上限Ｎdmaxと“０”書き込み電位ＶbLとの関
係を示す図である。これに基づいてゲートオーバーラッ
プ部分のドレイン領域の不純物濃度を所定値以下に設定
することにより、非選択時の最大電界Ｅmax (off)が選
択時の最大電界Ｅmax (on) を越すのを防止でき、従来
方式のものに比べて確実に信頼性の高いＤＲＡＭが得ら
れる。
タのゲート酸化膜の膜厚ＴOXが７ｎｍの２５６ＤＲＡＭ
において、最大電界Ｅmax (off)が最大電界Ｅmax (o
n) （＝４ＭＶ／ｃｍ）を越えないようにするための不
純物濃度の上限Ｎdmaxと“０”書き込み電位ＶbLとの関
係を示す図である。これに基づいてゲートオーバーラッ
プ部分のドレイン領域の不純物濃度を所定値以下に設定
することにより、非選択時の最大電界Ｅmax (off)が選
択時の最大電界Ｅmax (on) を越すのを防止でき、従来
方式のものに比べて確実に信頼性の高いＤＲＡＭが得ら
れる。
【００８３】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ｎチャネル
のＭＯＳトランジスタの場合について説明したが、本発
明はｐチャネルのＭＯＳトランジスタにも適用できる。
るものではない。例えば、上記実施例では、ｎチャネル
のＭＯＳトランジスタの場合について説明したが、本発
明はｐチャネルのＭＯＳトランジスタにも適用できる。
【００８４】また、ビット線のプリチャージ電位や、セ
ルキャパシタに繋がるプレート電極の電位は、任意のレ
ベルに取ることができるが、これら電位は双方とも
“０”書き込み電位ＶbLと“１”書き込み電位ＶbHとの
間の中間電位に取ることが、消費電流の低減や信頼性の
向上の点で好ましい。さらに、ダミーセルのプリチャー
ジ電位も任意のレベルに取ることができるが、同様な理
由で上記中間電位に取ることが好ましい。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施でき
る。
ルキャパシタに繋がるプレート電極の電位は、任意のレ
ベルに取ることができるが、これら電位は双方とも
“０”書き込み電位ＶbLと“１”書き込み電位ＶbHとの
間の中間電位に取ることが、消費電流の低減や信頼性の
向上の点で好ましい。さらに、ダミーセルのプリチャー
ジ電位も任意のレベルに取ることができるが、同様な理
由で上記中間電位に取ることが好ましい。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施でき
る。
【００８５】
【発明の効果】以上詳述したように本発明によれば、ゲ
ート絶縁膜の信頼性の低下を招かずに、ＭＯＳトランジ
スタのしきい値電圧やＳファクタの選択範囲を広くでき
るため、高集積度のＤＲＡＭの実現が容易になる。
ート絶縁膜の信頼性の低下を招かずに、ＭＯＳトランジ
スタのしきい値電圧やＳファクタの選択範囲を広くでき
るため、高集積度のＤＲＡＭの実現が容易になる。
【図１】本発明の一実施例に係るＤＲＡＭの要部構成を
示す図。
示す図。
【図２】本発明の一実施例に係るＤＲＡＭのワード線お
よびビット線に与えられる電位のレベル関係を示す図。
本発明の効果を説明するための図。
よびビット線に与えられる電位のレベル関係を示す図。
本発明の効果を説明するための図。
【図３】図１の電位関係の場合の周辺回路のＭＯＳトラ
ンジスタの電位振幅の取り方を示す図。
ンジスタの電位振幅の取り方を示す図。
【図４】図１の電位関係の場合の周辺回路のＭＯＳトラ
ンジスタの他の電位振幅の取り方を示す図。
ンジスタの他の電位振幅の取り方を示す図。
【図５】図１の電位関係の場合の周辺回路のＭＯＳトラ
ンジスタのさらに別の電位振幅の取り方を示す図。
ンジスタのさらに別の電位振幅の取り方を示す図。
【図６】本発明の他の実施例に係るＤＲＡＭのワード線
およびビット線に与えられる電位のレベル関係を示す
図。
およびビット線に与えられる電位のレベル関係を示す
図。
【図７】図６の電位関係の場合の周辺回路のＭＯＳトラ
ンジスタの電位振幅の取り方を示す図。
ンジスタの電位振幅の取り方を示す図。
【図８】図６の電位関係の場合の周辺回路のＭＯＳトラ
ンジスタの他の電位振幅の取り方を示す図。
ンジスタの他の電位振幅の取り方を示す図。
【図９】“０”書き込み電位と選択電位と“１”書き込
み電位との関係を示す図。
み電位との関係を示す図。
【図１０】“０”書き込み電位とメモリセルのしきい値
電圧の下限との関係を示す図。
電圧の下限との関係を示す図。
【図１１】“０”書き込み電位と選択電位と“１”書き
込み電位との関係を示す図。
込み電位との関係を示す図。
【図１２】“０”書き込み電位としきい値電圧との関係
が、Ｓファクタおよび信号電位の変化によってどのよう
に変わるかを示す図。
が、Ｓファクタおよび信号電位の変化によってどのよう
に変わるかを示す図。
【図１３】本発明のＤＲＡＭの電位関係を従来のそれと
比較して示す図。
比較して示す図。
【図１４】不純物濃度の上限と“０”書き込み電位との
関係を示す図。
関係を示す図。
【図１５】従来のＤＲＡＭにおけるビット線およびワー
ド線に与えられる電位のレベル関係を示す図。
ド線に与えられる電位のレベル関係を示す図。
１…ビット線センスアンプ
２…ワード線駆動回路
３…デコーダ
４…“０”書き込み電位発生回路
ＭＣ…メモリセル
ＶwL…非選択電位
ＶwH…選択電位
ＶbL…“０”書き込み電位
ＶbH…“１”書き込み電位
ＶG …ゲート電位
ＶS …ソース電位
ＶTH，ＶTH´…しきい値電圧
Ｖss…接地電位
ＶSIG …信号電位
ＶGSmax …ゲート・ソース間の許容最大電圧
ＶGDmax …ゲート・ドレイン間の許容最大電圧
ΔＶGS…ゲート・ドレイン間の変動電位
Ｖperi1 〜Ｖperi17…周辺回路の電位振幅
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 渡辺 重佳
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(56)参考文献 特開 昭64−76588（ＪＰ，Ａ)
特開 昭60−52997（ＪＰ，Ａ)
特開 平４−38786（ＪＰ，Ａ)
特開 昭60−191499（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/34
Claims (17)
- 【請求項１】キャパシタと、このキャパシタとビット線
との間に接続され、且つゲートがワード線に接続された
ＭＯＳトランジスタとからなるダイナミック型メモリセ
ルとを具備してなるダイナミック型半導体記憶装置にお
いて、 前記ワード線の非選択電位が第一の外部電源電位に設定
され、 且つ前記ビット線の“０”書き込み電位が前記第一の外
部電源電位と、前記ワード線の選択電位との間に設定さ
れ、 且つ前記ビット線の“０”書き込み電位と前記ワード線
の選択電位との電位差が前記ＭＯＳトランジスタのソー
スとゲートの間に印加できる電圧の上限値に設定されて
いることを特徴とするダイナミック型半導体記憶装置。 - 【請求項２】前記ＭＯＳトランジスタのソースとゲート
の間に印加できる電圧の上限値以下の電位差間で周辺回
路を動作させることを特徴とする請求項１に記載のダイ
ナミック型半導体記憶装置。 - 【請求項３】前記ＭＯＳトランジスタのソースとゲート
の間に印加できる電圧の上限値以下の電位差を有し、且
つ基準電位が異なる複数の電位差間で周辺回路を動作さ
せることを特徴とする請求項２に記載のダイナミック型
半導体記憶装置。 - 【請求項４】キャパシタと、このキャパシタとビット線
との間に接続され、且つゲートがワード線に接続された
ＭＯＳトランジスタとからなるダイナミック型メモリセ
ルとを具備してなるダイナミック型半導体記憶装置であ
って、前記ビット線の“０”書き込み電位が前記ワード線の非
選択電位と前記ワード線の選択電位の間に設定され、 且
つ前記ワード線の選択電位と前記ビット線の“０”書き
込み電位との電位差よりも前記ワード線の非選択電位と
前記ビット線の“１”書き込み電位との電位差のほうが
大きく設定されたダイナミック型半導体記憶装置におい
て、前記ＭＯＳトランジスタのドレイン領域の不純物濃
度が、前記ＭＯＳトランジスタがオフ状態時にゲート絶
縁膜にかかる最大電界が、オン状態時に前記ゲート絶縁
膜にかかる最大電界を越えない濃度以下であることを特
徴とするダイナミック型半導体記憶装置。 - 【請求項５】前記ワード線の選択電位と前記ビット線の
“０”書き込み電位との電位差よりも前記ワード線の非
選択電位と前記ビット線の“１”書き込み電位との電位
差の方が大きく設定され、前記ＭＯＳトランジスタのド
レイン領域の不純物濃度が、前記ＭＯＳトランジスタが
オフ状態時にゲート絶縁膜にかかる最大電界が、オン状
態時に前記ゲート絶縁膜にかかる最大電界を越えない濃
度以下であることを特徴とする請求項１ないし請求項３
のいずれか１項に記載のダイナミック型半導体記憶装
置。 - 【請求項６】前記ワード線の非選択電位と前記ビット線
の“０”書き込み電位との電位差が０．７Ｖ以下である
ことを特徴とする請求項１ないし請求項５のいずれか１
項に記載のダイナミック型半導体記憶装置。 - 【請求項７】前記ワード線の非選択電位と前記ビット線
の“０”書き込み電位の電位差が０．５５Ｖ以下である
ことを特徴とする請求項１ないし請求項５のいずれか１
項に記載のダイナミック型半導体記憶装置。 - 【請求項８】周辺回路の電位振幅の“Ｈ”レベルと前記
ビット線の“１”書き込み電位とが電気的に分離されて
いることを特徴とする請求項１ないし請求項７のいずれ
か１項に記載のダイナミック型半導体記憶装置。 - 【請求項９】周辺回路の電位振幅の“Ｈ”レベルと前記
ビット線の“１”書き込み電位とが等しく設定されてい
ることを特徴とする請求項１ないし請求項７のいずれか
１項に記載のダイナミック型半導体記憶装置。 - 【請求項１０】周辺回路の電位振幅の“Ｈ”レベルと前
記ビット線のプリチャージ電位とが等しく設定されてい
ることを特徴とする請求項１ないし請求項７のいずれか
１項に記載のダイナミック型半導体記憶装置。 - 【請求項１１】前記ビット線の“１”書き込み電位と前
記第一の電源電位と異なる第二の外部電源電位とが等し
く設定されていることを特徴とする請求項１ないし請求
項１０のいずれか１項に記載のダイナミック型半導体記
憶装置。 - 【請求項１２】前記ワード線の選択電位を前記第一の外
部電源電位と前記第一の電源電位と異なる第二の外部電
源電位との間に設定することを特徴とする請求項１ない
し請求項１０のいずれか１項に記載のダイナミック型半
導体記憶装置。 - 【請求項１３】前記ワード線の選択電位と前記第一の電
源電位と異なる第二の外部電源電位とが等しく設定され
ていることを特徴とする請求項１ないし請求項１１のい
ずれか１項に記載のダイナミック型半導体記憶装置。 - 【請求項１４】前記ワード線の選択電位と前記ビット線
の“１”書き込み電位とが等しく設定されていることを
特徴とする請求項１ないし請求項１２のいずれか１項に
記載のダイナミック型半導体記憶装置。 - 【請求項１５】前記ビット線の“Ｈ”レベル側のリスト
アレベルが前記ビット線の“１”書き込み電位より高電
位であることを特徴とする請求項１ないし請求項１４の
いずれか１項に記載のダイナミック型半導体記憶装置。 - 【請求項１６】前記ＭＯＳトランジスタの閾値と周辺回
路のトランジスタの閾値が同一であることを特徴とする
請求項１ないし請求項１５のいずれか１項に記載のダイ
ナミック型半導体記憶装置。 - 【請求項１７】ダミーセルをさらに備え、このダミーセ
ルのプリチャージ電位、前記ビット線のプリチャージ電
位および前記キャパシタに繋がるプレート電極の電位の
少なくとも一つは、前記ビット線の“０”書き込み電位
と前記ビット線の“１”書き込み電位との間の中間電位
に設定されていることを特徴とする請求項１ないし請求
項１６のいずれか１項に記載のダイナミック型半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00824593A JP3402641B2 (ja) | 1993-01-21 | 1993-01-21 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00824593A JP3402641B2 (ja) | 1993-01-21 | 1993-01-21 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215566A JPH06215566A (ja) | 1994-08-05 |
| JP3402641B2 true JP3402641B2 (ja) | 2003-05-06 |
Family
ID=11687766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00824593A Expired - Fee Related JP3402641B2 (ja) | 1993-01-21 | 1993-01-21 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3402641B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3712150B2 (ja) * | 1996-10-25 | 2005-11-02 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1993
- 1993-01-21 JP JP00824593A patent/JP3402641B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06215566A (ja) | 1994-08-05 |
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