JP2851757B2 - 半導体装置および半導体記憶装置 - Google Patents
半導体装置および半導体記憶装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 95
- 238000003860 storage Methods 0.000 title description 7
- 230000015654 memory Effects 0.000 claims description 140
- 230000000087 stabilizing effect Effects 0.000 claims description 128
- 239000003990 capacitor Substances 0.000 claims description 122
- 230000005669 field effect Effects 0.000 claims description 110
- 230000004044 response Effects 0.000 claims description 44
- 239000011159 matrix material Substances 0.000 claims description 11
- 230000009467 reduction Effects 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 description 67
- 239000010410 layer Substances 0.000 description 48
- 239000012535 impurity Substances 0.000 description 39
- 230000002093 peripheral effect Effects 0.000 description 29
- 238000010586 diagram Methods 0.000 description 28
- 230000002829 reductive effect Effects 0.000 description 28
- 239000000758 substrate Substances 0.000 description 19
- 230000005684 electric field Effects 0.000 description 18
- 230000003071 parasitic effect Effects 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 14
- 230000006870 function Effects 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 12
- 238000000605 extraction Methods 0.000 description 10
- 238000009413 insulation Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 230000006641 stabilisation Effects 0.000 description 9
- 238000011105 stabilization Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000003252 repetitive effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000005686 electrostatic field Effects 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、選択されたワード線上へ内部電源電圧以上の
電位レベルに昇圧された駆動信号を伝達するための回路
の改良に関する。より特定的には、この発明は、昇圧ワ
ード線駆動信号を発生するために用いられる昇圧回路の
出力電圧を安定化させるための構成に関する。
し、特に、選択されたワード線上へ内部電源電圧以上の
電位レベルに昇圧された駆動信号を伝達するための回路
の改良に関する。より特定的には、この発明は、昇圧ワ
ード線駆動信号を発生するために用いられる昇圧回路の
出力電圧を安定化させるための構成に関する。
【０００２】
【従来の技術】図２５は、従来から用いられているダイ
ナミック・ランダム・アクセス・メモリの全体の構成を
概略的に示す図である。図２５において、ダイナミック
・ランダム・アクセス・メモリは、情報を記憶するメモ
リセルが行および列からなるマトリクス状に配列された
メモリセルアレイＭＡと、外部から与えられる外部アド
レスＡ０〜Ａｎに応答して、内部アドレスを発生するア
ドレスバッファＡＢと、アドレスバッファＡＢからの内
部行アドレスを受け、メモリセルアレイＭＡのうちの対
応の行を選択するワード線選択信号を発生するＸデコー
ダＡＤＸと、ＸデコーダＡＤＸからのワード線選択信号
に応答して、このワード線選択信号を増幅して選択され
た行（ワード線）上に伝達するワード線ドライブ回路Ｗ
Ｄと、アドレスバッファＡＢから内部列アドレスを受
け、メモリセルアレイＭＡの対応の列を選択する列選択
信号を発生するＹデコーダＡＤＹとを含む。
ナミック・ランダム・アクセス・メモリの全体の構成を
概略的に示す図である。図２５において、ダイナミック
・ランダム・アクセス・メモリは、情報を記憶するメモ
リセルが行および列からなるマトリクス状に配列された
メモリセルアレイＭＡと、外部から与えられる外部アド
レスＡ０〜Ａｎに応答して、内部アドレスを発生するア
ドレスバッファＡＢと、アドレスバッファＡＢからの内
部行アドレスを受け、メモリセルアレイＭＡのうちの対
応の行を選択するワード線選択信号を発生するＸデコー
ダＡＤＸと、ＸデコーダＡＤＸからのワード線選択信号
に応答して、このワード線選択信号を増幅して選択され
た行（ワード線）上に伝達するワード線ドライブ回路Ｗ
Ｄと、アドレスバッファＡＢから内部列アドレスを受
け、メモリセルアレイＭＡの対応の列を選択する列選択
信号を発生するＹデコーダＡＤＹとを含む。
【０００３】アドレスバッファＡＢは、メモリセルアレ
イＭＡの行を指定する行アドレスとメモリセルアレイＭ
Ａの列を指定する列アドレスとを時分割的に受け、それ
ぞれ所定のタイミングで内部行アドレスおよび内部列ア
ドレスを発生し、それぞれＸデコーダＡＤＸおよびＹデ
コーダＡＤＹに与える。
イＭＡの行を指定する行アドレスとメモリセルアレイＭ
Ａの列を指定する列アドレスとを時分割的に受け、それ
ぞれ所定のタイミングで内部行アドレスおよび内部列ア
ドレスを発生し、それぞれＸデコーダＡＤＸおよびＹデ
コーダＡＤＹに与える。
【０００４】外部アドレスＡ０〜Ａｎにより指定された
メモリセル（選択された行と選択された列との交差部に
対応して設けられたメモリセル）のデータを読出すため
に、ＸデコーダＡＤＸからのワード線選択信号により選
択されかつワード線ドライブ回路ＷＤにより駆動信号が
伝達された行に接続されるメモリセルのデータを検知し
増幅するセンスアンプと、ＹデコーダＡＤＹからの列選
択信号に応答して、メモリセルアレイＭＡにおいて、選
択された行（ワード線）のメモリセルのうち対応の列に
接続されるメモリセルのデータを出力バッファＯＢへ伝
達する入出力インタフェース（ＩＯ）とを含む。図２５
において、センスアンプと入出力インタフェース（Ｉ
Ｏ）とが１つのブロックＳＩにより示される。
メモリセル（選択された行と選択された列との交差部に
対応して設けられたメモリセル）のデータを読出すため
に、ＸデコーダＡＤＸからのワード線選択信号により選
択されかつワード線ドライブ回路ＷＤにより駆動信号が
伝達された行に接続されるメモリセルのデータを検知し
増幅するセンスアンプと、ＹデコーダＡＤＹからの列選
択信号に応答して、メモリセルアレイＭＡにおいて、選
択された行（ワード線）のメモリセルのうち対応の列に
接続されるメモリセルのデータを出力バッファＯＢへ伝
達する入出力インタフェース（ＩＯ）とを含む。図２５
において、センスアンプと入出力インタフェース（Ｉ
Ｏ）とが１つのブロックＳＩにより示される。
【０００５】出力バッファＯＢは、入出力インタフェー
ス（ＩＯ）を介して伝達された内部データから外部読出
データを生成し、装置外部へ出力する。
ス（ＩＯ）を介して伝達された内部データから外部読出
データを生成し、装置外部へ出力する。
【０００６】図２５においてはデータを読出すための出
力バッファＯＢのみが示される。データを書込むための
入力バッファも設けられる。この入力バッファは出力バ
ッファＯＢと同一のピン端子を介して装置外部とデータ
の入力を行なう構成であってもよく、異なるピン端子を
介してデータを入力する構成が用いられてもよい。入力
バッファは外部書込データから内部書込データを生成
し、入出力インタフェース（ＩＯ）を介して選択された
メモリセルへデータを書込む。
力バッファＯＢのみが示される。データを書込むための
入力バッファも設けられる。この入力バッファは出力バ
ッファＯＢと同一のピン端子を介して装置外部とデータ
の入力を行なう構成であってもよく、異なるピン端子を
介してデータを入力する構成が用いられてもよい。入力
バッファは外部書込データから内部書込データを生成
し、入出力インタフェース（ＩＯ）を介して選択された
メモリセルへデータを書込む。
【０００７】ダイナミック・ランダム・アクセス・メモ
リの各種動作タイミングを制御するための制御信号を発
生するための制御信号発生系周辺回路ＣＧが設けられ
る。制御信号発生系周辺回路ＣＧは、外部から与えられ
る制御クロック信号、すなわちロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ
およびライトイネーブル信号／ＷＥに応答して、後に説
明する、ワード線駆動信号φｘ、イコライズ信号φＥ、
プリチャージ信号φｐ、センスアンプ活性化信号φＡお
よびφＢなどを発生する。制御信号発生系周辺回路ＣＧ
は、また、ビット線等を所定電位にプリチャージするた
めのプリチャージ電位ＶＢをも発生する。
リの各種動作タイミングを制御するための制御信号を発
生するための制御信号発生系周辺回路ＣＧが設けられ
る。制御信号発生系周辺回路ＣＧは、外部から与えられ
る制御クロック信号、すなわちロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ
およびライトイネーブル信号／ＷＥに応答して、後に説
明する、ワード線駆動信号φｘ、イコライズ信号φＥ、
プリチャージ信号φｐ、センスアンプ活性化信号φＡお
よびφＢなどを発生する。制御信号発生系周辺回路ＣＧ
は、また、ビット線等を所定電位にプリチャージするた
めのプリチャージ電位ＶＢをも発生する。
【０００８】図２６は、図２５に示すメモリセルアレイ
およびその関連の回路の概略構成を示す図である。図２
６において、メモリセルアレイＭＡは、行および列のマ
トリクス（ｎ行ｍ列）に配列された複数のメモリセル１
と、このメモリセルアレイＭＡの行に対応して設けられ
るワード線ＷＬ１、ＷＬ２、…ＷＬｎと、メモリセルア
レイＭＡの各列に対応して配置されるビット線ＢＬ０、
／ＢＬ０、ＢＬ１、／ＢＬ１、…ＢＬｍ、／ＢＬｍを含
む。ビット線ＢＬ（ビット線ＢＬ０〜ＢＬｍを総称的に
示す）とビット線／ＢＬ（相補ビット線／ＢＬ０〜／Ｂ
Ｌｍを総称的に示す）は折返し型相補ビット線対を構成
し、１対のビット線がメモリセルアレイＭＡの１列のメ
モリセル１を接続する。
およびその関連の回路の概略構成を示す図である。図２
６において、メモリセルアレイＭＡは、行および列のマ
トリクス（ｎ行ｍ列）に配列された複数のメモリセル１
と、このメモリセルアレイＭＡの行に対応して設けられ
るワード線ＷＬ１、ＷＬ２、…ＷＬｎと、メモリセルア
レイＭＡの各列に対応して配置されるビット線ＢＬ０、
／ＢＬ０、ＢＬ１、／ＢＬ１、…ＢＬｍ、／ＢＬｍを含
む。ビット線ＢＬ（ビット線ＢＬ０〜ＢＬｍを総称的に
示す）とビット線／ＢＬ（相補ビット線／ＢＬ０〜／Ｂ
Ｌｍを総称的に示す）は折返し型相補ビット線対を構成
し、１対のビット線がメモリセルアレイＭＡの１列のメ
モリセル１を接続する。
【０００９】図２６においては、ビット線ＢＬ０と相補
ビット線／ＢＬ０が１つのビット線対を構成し、ビット
線ＢＬ１と相補ビット線／ＢＬ１とが１対のビット線を
構成し、以下同様にして、ビット線ＢＬｍと相補ビット
線／ＢＬｍがビット線対を構成する。
ビット線／ＢＬ０が１つのビット線対を構成し、ビット
線ＢＬ１と相補ビット線／ＢＬ１とが１対のビット線を
構成し、以下同様にして、ビット線ＢＬｍと相補ビット
線／ＢＬｍがビット線対を構成する。
【００１０】メモリセル１は、１本のワード線と１対の
ビット線の交差部に対応して設けられる。すなわち、１
本のワード線ＷＬ（ワード線ＷＬ１〜ＷＬｎを総称的に
示す）とビット線対ＢＬ，／ＢＬのうちの一方のビット
線との交差部に対応してメモリセル１が設けられる。
ビット線の交差部に対応して設けられる。すなわち、１
本のワード線ＷＬ（ワード線ＷＬ１〜ＷＬｎを総称的に
示す）とビット線対ＢＬ，／ＢＬのうちの一方のビット
線との交差部に対応してメモリセル１が設けられる。
【００１１】ビット線対ＢＬ０、／ＢＬ０、…ＢＬｍ、
／ＢＬｍの各々には、ダイナミック・ランダム・アクセ
ス・メモリのスタンバイ時に各ビット線の電位をイコラ
イズしかつ所定の電位ＶＢにプリチャージするためのプ
リチャージ／イコライズ（Ｐ／Ｅ）回路１５０が設けら
れる。このプリチャージ／イコライズ回路１５０の各々
はプリチャージ指示信号φＰおよびイコライズ指示信号
φＥに応答して導通状態となり、各ビット線ＢＬ０、／
ＢＬ０〜ＢＬｍ、／ＢＬｍの電位を所定のプリチャージ
電位ＶＢにプリチャージしかつイコライズする。
／ＢＬｍの各々には、ダイナミック・ランダム・アクセ
ス・メモリのスタンバイ時に各ビット線の電位をイコラ
イズしかつ所定の電位ＶＢにプリチャージするためのプ
リチャージ／イコライズ（Ｐ／Ｅ）回路１５０が設けら
れる。このプリチャージ／イコライズ回路１５０の各々
はプリチャージ指示信号φＰおよびイコライズ指示信号
φＥに応答して導通状態となり、各ビット線ＢＬ０、／
ＢＬ０〜ＢＬｍ、／ＢＬｍの電位を所定のプリチャージ
電位ＶＢにプリチャージしかつイコライズする。
【００１２】ビット線対ＢＬおよび／ＢＬの各々に対
し、選択されたメモリセルのデータを検知し増幅するた
めのセンスアンプ回路１６０が設けられる。センスアン
プ回路１６０は、信号線１６２および１６４を介してそ
れぞれ伝達される第１のセンスアンプ駆動信号φＡおよ
び第２のセンスアンプ駆動信号φＢに応答して活性化さ
れ、対応のビット線対の電位差を検出して差動的に増幅
する。
し、選択されたメモリセルのデータを検知し増幅するた
めのセンスアンプ回路１６０が設けられる。センスアン
プ回路１６０は、信号線１６２および１６４を介してそ
れぞれ伝達される第１のセンスアンプ駆動信号φＡおよ
び第２のセンスアンプ駆動信号φＢに応答して活性化さ
れ、対応のビット線対の電位差を検出して差動的に増幅
する。
【００１３】ビット線対ＢＬ０、／ＢＬ０、…ＢＬｍ、
／ＢＬｍの各々に対して、ＹデコーダＡＤＹからの列選
択信号にＹ０〜Ｙｍに応答してオン状態となり、対応の
ビット線対を内部データバスＤＢ、／ＤＢへ接続する列
選択ゲートＴ０ａ、Ｔ０ｂ、Ｔ１ａ、Ｔ１ｂ、…Ｔｎ
ａ、およびＴｎｂが設けられる。内部データバスＤＢ、
／ＤＢは図２５に示す出力バッファＯＢへ接続される。
／ＢＬｍの各々に対して、ＹデコーダＡＤＹからの列選
択信号にＹ０〜Ｙｍに応答してオン状態となり、対応の
ビット線対を内部データバスＤＢ、／ＤＢへ接続する列
選択ゲートＴ０ａ、Ｔ０ｂ、Ｔ１ａ、Ｔ１ｂ、…Ｔｎ
ａ、およびＴｎｂが設けられる。内部データバスＤＢ、
／ＤＢは図２５に示す出力バッファＯＢへ接続される。
【００１４】列選択ゲートＴ０ａ、Ｔ０ｂはビット線対
ＢＬ０、／ＢＬ０に対して設けられ、列選択ゲートＴ１
ａおよびＴ１ｂがビット線対ＢＬ１、および／ＢＬ１に
対して設けられ、列選択ゲートＴＭａおよびＴｍｂはビ
ット線対ＢＬｍ、および／ＢＬｍに対して設けられる。
ＢＬ０、／ＢＬ０に対して設けられ、列選択ゲートＴ１
ａおよびＴ１ｂがビット線対ＢＬ１、および／ＢＬ１に
対して設けられ、列選択ゲートＴＭａおよびＴｍｂはビ
ット線対ＢＬｍ、および／ＢＬｍに対して設けられる。
【００１５】ＹデコーダＡＤＹからの列選択信号Ｙ０〜
Ｙｍは列アドレスに従って１つのみが活性状態となり、
対応の列選択ゲートがオン状態となる。これにより対応
のビット線対が内部データバスＢおよび／ＤＢへ接続さ
れる。
Ｙｍは列アドレスに従って１つのみが活性状態となり、
対応の列選択ゲートがオン状態となる。これにより対応
のビット線対が内部データバスＢおよび／ＤＢへ接続さ
れる。
【００１６】図２７は、図２６に示す構成のうち１本の
ワード線に関連する部分の構成を示す図であり、特に、
ワード線を駆動する回路の構成を具体的に示す図であ
る。
ワード線に関連する部分の構成を示す図であり、特に、
ワード線を駆動する回路の構成を具体的に示す図であ
る。
【００１７】図２７において、ワード線３（ＷＬｉ）と
ビット線２（ＢＬｊ）の交差部に配置されるメモリセル
１は、情報を電荷の形態で記憶するメモリキャパシタ６
と、ワード線３上に伝達されるワード線駆動信号φｘｉ
に応答してオン状態となり、メモリキャパシタ６をビッ
ト線２へ接続する選択トランジスタ５を含む。選択トラ
ンジスタ５は、ｎチャネル絶縁ゲート型電界効果トラン
ジスタ（以下、単にｎ−ＦＥＴと称す）で構成され、そ
のゲートがワード線３に接続され、そのソースがビット
線２に接続され、そのドレインが記憶ノード４に接続さ
れる。
ビット線２（ＢＬｊ）の交差部に配置されるメモリセル
１は、情報を電荷の形態で記憶するメモリキャパシタ６
と、ワード線３上に伝達されるワード線駆動信号φｘｉ
に応答してオン状態となり、メモリキャパシタ６をビッ
ト線２へ接続する選択トランジスタ５を含む。選択トラ
ンジスタ５は、ｎチャネル絶縁ゲート型電界効果トラン
ジスタ（以下、単にｎ−ＦＥＴと称す）で構成され、そ
のゲートがワード線３に接続され、そのソースがビット
線２に接続され、そのドレインが記憶ノード４に接続さ
れる。
【００１８】メモリキャパシタ６は、その一方電極が記
憶ノード４を介して選択トランジスタ５のドレインに接
続され、他方電極は通常、動作電源電位Ｖｃｃの１／２
の電位を受けるように接続される。
憶ノード４を介して選択トランジスタ５のドレインに接
続され、他方電極は通常、動作電源電位Ｖｃｃの１／２
の電位を受けるように接続される。
【００１９】ワード線３には、寄生容量７が付随する。
この寄生容量７は、メモリセル１の選択トランジスタ５
のゲート容量も含む。
この寄生容量７は、メモリセル１の選択トランジスタ５
のゲート容量も含む。
【００２０】ワード線３（ＷＬｉ）に対応して、アドレ
スバッファからの内部行アドレスをデコードし、ワード
線３（ＷＬｉ）に対するワード線選択信号を発生する
（単位）ＸデコーダＡＤＸｉと、ＸデコーダＡＤＸｉの
出力をノード９を介して受けワード線３上にワード線駆
動信号φｘｉを伝達する（単位）ワード線ドライバＷＤ
ｉが設けられる。
スバッファからの内部行アドレスをデコードし、ワード
線３（ＷＬｉ）に対するワード線選択信号を発生する
（単位）ＸデコーダＡＤＸｉと、ＸデコーダＡＤＸｉの
出力をノード９を介して受けワード線３上にワード線駆
動信号φｘｉを伝達する（単位）ワード線ドライバＷＤ
ｉが設けられる。
【００２１】ＸデコーダＡＤＸｉは、選択状態となった
とき、“Ｈ”の信号をノード９上に発生する。
とき、“Ｈ”の信号をノード９上に発生する。
【００２２】ワード線ドライバＷＤｉは、ノード９上に
与えられたＸデコーダＡＤＸｉの信号を通過させるｎ−
ＦＥＴ１４と、ｎ−ＦＥＴ１４からノード１５上に伝達
された信号に応答して、ノード１０へ与えられたワード
線駆動信号φｘをノード１３を介してワード線３上へ伝
達するｎ−ＦＥＴ１１と、ノード９上に与えられたＸデ
コーダＡＤＸの出力を反転するインバータ回路１６と、
インバータ回路１６の出力に応答して、ノード１３を介
してワード線３（ＷＬｉ）の電位を接地電位レベルへと
放電するｎ−ＦＥＴ１２を含む。
与えられたＸデコーダＡＤＸｉの信号を通過させるｎ−
ＦＥＴ１４と、ｎ−ＦＥＴ１４からノード１５上に伝達
された信号に応答して、ノード１０へ与えられたワード
線駆動信号φｘをノード１３を介してワード線３上へ伝
達するｎ−ＦＥＴ１１と、ノード９上に与えられたＸデ
コーダＡＤＸの出力を反転するインバータ回路１６と、
インバータ回路１６の出力に応答して、ノード１３を介
してワード線３（ＷＬｉ）の電位を接地電位レベルへと
放電するｎ−ＦＥＴ１２を含む。
【００２３】ｎ−ＦＥＴ１４は、そのゲートに内部動作
電源電圧Ｖｃｃを受ける。ノード１０に与えられるワー
ド線駆動信号φｘは内部動作電源電圧Ｖｃｃよりも高い
電位レベルへ昇圧された信号である。この場合、ｎ−Ｆ
ＥＴ１１のセルフブートストラップ機能により、ノード
１５の電位が上昇する（ｎ−ＦＥＴのゲートとドレイン
との間の容量結合による）。このとき、ノード１５の昇
圧電位がノード９へ伝達されるのを防止するためにｎ−
ＦＥＴ１４が設けられる。すなわち、ｎ−ＦＥＴ１４は
デカップリングトランジスタとして機能する。
電源電圧Ｖｃｃを受ける。ノード１０に与えられるワー
ド線駆動信号φｘは内部動作電源電圧Ｖｃｃよりも高い
電位レベルへ昇圧された信号である。この場合、ｎ−Ｆ
ＥＴ１１のセルフブートストラップ機能により、ノード
１５の電位が上昇する（ｎ−ＦＥＴのゲートとドレイン
との間の容量結合による）。このとき、ノード１５の昇
圧電位がノード９へ伝達されるのを防止するためにｎ−
ＦＥＴ１４が設けられる。すなわち、ｎ−ＦＥＴ１４は
デカップリングトランジスタとして機能する。
【００２４】インバータ回路１６はＣＭＯＳ構成を備
え、その動作電源電圧はノード８に与えられる内部動作
電源電圧Ｖｃｃに設定される（図示せず）。
え、その動作電源電圧はノード８に与えられる内部動作
電源電圧Ｖｃｃに設定される（図示せず）。
【００２５】このワード線ドライバＷＤｉは、Ｘデコー
ダＡＤｘｉからの内部動作電源電圧Ｖｃｃレベルのワー
ド線選択信号を受け、この信号にワード線３を駆動する
能力を与える機能を備える。
ダＡＤｘｉからの内部動作電源電圧Ｖｃｃレベルのワー
ド線選択信号を受け、この信号にワード線３を駆動する
能力を与える機能を備える。
【００２６】昇圧された電位レベルのワード線駆動信号
φｘを発生するために、パルス状の繰返し信号φｃに応
答して定常的に内部動作電源電圧Ｖｃｃを昇圧して昇圧
された高電圧Ｖｐｐを発生する高電圧発生回路ＨＶＧ
と、この高電圧発生回路ＨＶＧから発生された高電圧Ｖ
ｐｐをクロック信号φｘ０に応答してノード１８上へワ
ード線駆動信号φｘとして伝達するワード線駆動信号発
生回路ＨＳＧを含む。クロック信号φｘ０は、Ｘデコー
ダＡＤＸｉの出力電位が確定するよりも早いタイミング
で発生される（ロウアドレスストローブ信号／ＲＡＳの
立下がりに応答して所定時間経過後に発生される）。
φｘを発生するために、パルス状の繰返し信号φｃに応
答して定常的に内部動作電源電圧Ｖｃｃを昇圧して昇圧
された高電圧Ｖｐｐを発生する高電圧発生回路ＨＶＧ
と、この高電圧発生回路ＨＶＧから発生された高電圧Ｖ
ｐｐをクロック信号φｘ０に応答してノード１８上へワ
ード線駆動信号φｘとして伝達するワード線駆動信号発
生回路ＨＳＧを含む。クロック信号φｘ０は、Ｘデコー
ダＡＤＸｉの出力電位が確定するよりも早いタイミング
で発生される（ロウアドレスストローブ信号／ＲＡＳの
立下がりに応答して所定時間経過後に発生される）。
【００２７】パルス状の繰返し信号φｃは、オンチップ
のリングオシレータから発生されるかまたは外部から与
えられる。
のリングオシレータから発生されるかまたは外部から与
えられる。
【００２８】高電圧発生回路ＨＶＧは、内部電源電圧供
給ノード８とノード３２との間に設けられるｎ−ＦＥＴ
２９と、ノード３５とノード２７との間に設けられるｎ
−ＦＥＴ３０と、ノード２８とノード３５との間に設け
られる容量３１と、出力ノード２７と第２の電源電圧供
給源（接地電位源）との間に設けられる容量３３を含
む。
給ノード８とノード３２との間に設けられるｎ−ＦＥＴ
２９と、ノード３５とノード２７との間に設けられるｎ
−ＦＥＴ３０と、ノード２８とノード３５との間に設け
られる容量３１と、出力ノード２７と第２の電源電圧供
給源（接地電位源）との間に設けられる容量３３を含
む。
【００２９】ｎ−ＦＥＴ２９はそのゲートとドレインが
接続され、ノード８へ与えられた内部動作電源電圧Ｖｃ
ｃに従ってノード３２を充電する。ｎ−ＦＥＴ３０はま
たゲートとドレインとが接続され、ダイオードとして機
能する。容量３１は、ノード２８とノード３５とを容量
結合する。ノード３５（ノード３２）には寄生容量３４
が付随する。容量３３は、出力ノード２７に発生する高
電圧Ｖｐｐを安定化する機能を備える。容量３１は、ノ
ード３５の電位レベルを繰返し信号φｃにより昇圧する
機能を備える。この高電圧発生回路ＨＶＧは容量３１の
チャージポンプ機能により、内部電源電圧Ｖｃｃよりも
高い電圧レベルの高電圧Ｖｐｐを発生する。
接続され、ノード８へ与えられた内部動作電源電圧Ｖｃ
ｃに従ってノード３２を充電する。ｎ−ＦＥＴ３０はま
たゲートとドレインとが接続され、ダイオードとして機
能する。容量３１は、ノード２８とノード３５とを容量
結合する。ノード３５（ノード３２）には寄生容量３４
が付随する。容量３３は、出力ノード２７に発生する高
電圧Ｖｐｐを安定化する機能を備える。容量３１は、ノ
ード３５の電位レベルを繰返し信号φｃにより昇圧する
機能を備える。この高電圧発生回路ＨＶＧは容量３１の
チャージポンプ機能により、内部電源電圧Ｖｃｃよりも
高い電圧レベルの高電圧Ｖｐｐを発生する。
【００３０】ワード線駆動信号発生回路ＨＳＧは、ノー
ド１７とノード２５との間に設けられるｐチャネル絶縁
ゲート型電界効果トランジスタ（以下、単にｐ−ＦＥＴ
と称す）２３と、ノード１７とノード２２との間に設け
られるｐ−ＦＥＴ２０と、ノード１９へ与えられる制御
信号φｘ０に応答してノード２５を接地電位レベルへ放
電するｎ−ＦＥＴ２４と、制御信号φｘ０を反転するイ
ンバータ回路２６と、インバータ回路２６の出力に応答
してノード２２の電位を接地レベルへ立下げるｎ−ＦＥ
Ｔ２１を含む。ｐ−ＦＥＴ２３とｐ−ＦＥＴ２０はその
ゲートとドレインとが交差結合される。ノード１７へは
高電圧発生回路ＨＶＧからの高電圧Ｖｐｐが伝達され
る。ワード線駆動信号発生回路ＨＳＧの出力ノード１８
にワード線駆動信号φｘが発生する。このワード線駆動
信号発生回路ＨＳＧは、ノード１９へ与えられる内部動
作電源電圧Ｖｃｃレベルの制御信号φｘｏを高電圧Ｖｐ
ｐレベルのワード線駆動信号φｘに変換する機能を備え
る。この機能を備える回路の構成は、たとえば特開昭４
９−１１４３３７号公報に示されている。
ド１７とノード２５との間に設けられるｐチャネル絶縁
ゲート型電界効果トランジスタ（以下、単にｐ−ＦＥＴ
と称す）２３と、ノード１７とノード２２との間に設け
られるｐ−ＦＥＴ２０と、ノード１９へ与えられる制御
信号φｘ０に応答してノード２５を接地電位レベルへ放
電するｎ−ＦＥＴ２４と、制御信号φｘ０を反転するイ
ンバータ回路２６と、インバータ回路２６の出力に応答
してノード２２の電位を接地レベルへ立下げるｎ−ＦＥ
Ｔ２１を含む。ｐ−ＦＥＴ２３とｐ−ＦＥＴ２０はその
ゲートとドレインとが交差結合される。ノード１７へは
高電圧発生回路ＨＶＧからの高電圧Ｖｐｐが伝達され
る。ワード線駆動信号発生回路ＨＳＧの出力ノード１８
にワード線駆動信号φｘが発生する。このワード線駆動
信号発生回路ＨＳＧは、ノード１９へ与えられる内部動
作電源電圧Ｖｃｃレベルの制御信号φｘｏを高電圧Ｖｐ
ｐレベルのワード線駆動信号φｘに変換する機能を備え
る。この機能を備える回路の構成は、たとえば特開昭４
９−１１４３３７号公報に示されている。
【００３１】高電圧発生回路ＨＶＧおよびワード線駆動
信号発生回路ＨＳＧは、図２５に示す制御信号発生系周
辺回路ＣＳＧに含まれる。またインバータ回路２６は、
ＣＭＯＳ構成を備え、内部動作電源電圧Ｖｃｃを動作電
源電圧として動作する。高電圧発生回路ＨＶＧおよびワ
ード線駆動信号発生回路ＨＳＧは、ワード線３（ワード
線ＷＬ０〜ＷＬｎ）それぞれに設けられたワード線ドラ
イバに対し共通に設けられる。次に図２７に示す各回路
部分の動作について説明する。
信号発生回路ＨＳＧは、図２５に示す制御信号発生系周
辺回路ＣＳＧに含まれる。またインバータ回路２６は、
ＣＭＯＳ構成を備え、内部動作電源電圧Ｖｃｃを動作電
源電圧として動作する。高電圧発生回路ＨＶＧおよびワ
ード線駆動信号発生回路ＨＳＧは、ワード線３（ワード
線ＷＬ０〜ＷＬｎ）それぞれに設けられたワード線ドラ
イバに対し共通に設けられる。次に図２７に示す各回路
部分の動作について説明する。
【００３２】まず高電圧発生回路ＨＶＧの動作につい
て、その動作波形図である図２８を併せて参照して説明
する。ノード２８へ与えられる繰返し信号φｃはオンチ
ップまたは外部のたとえばリング発振を利用した発振回
路から発生され、所定の周期およびパルス幅を有するパ
ルス信号と仮定する。
て、その動作波形図である図２８を併せて参照して説明
する。ノード２８へ与えられる繰返し信号φｃはオンチ
ップまたは外部のたとえばリング発振を利用した発振回
路から発生され、所定の周期およびパルス幅を有するパ
ルス信号と仮定する。
【００３３】内部動作電源電圧供給端子８に内部動作電
源電圧Ｖｃｃを印加すると、ノード３２および３５の電
位は、充電用ｎ−ＦＥＴ２９によりＶｃｃ−ＶＴＮの電
位レベルに充電される。ここでＶＴＮはｎ−ＦＥＴ２９
のしきい値電圧である。また、整流用のｎ−ＦＥＴ３０
により、ノード２７の電位レベルはＶｃｃ−２・ＶＴＮ
の電位レベルに充電される。
源電圧Ｖｃｃを印加すると、ノード３２および３５の電
位は、充電用ｎ−ＦＥＴ２９によりＶｃｃ−ＶＴＮの電
位レベルに充電される。ここでＶＴＮはｎ−ＦＥＴ２９
のしきい値電圧である。また、整流用のｎ−ＦＥＴ３０
により、ノード２７の電位レベルはＶｃｃ−２・ＶＴＮ
の電位レベルに充電される。
【００３４】ノード２８へ繰返し信号φｃが与えられる
と、この高電圧発生回路ＨＶＧにおける昇圧動作が開始
される。今、説明を簡単にするために、ノード３２およ
び出力ノード２７の電位レベルが上述の電位レベルＶｃ
ｃ−ＶＴＮおよびＶｃｃ−２・ＶＴＮの電位レベルに安
定した後に、この高電圧発生回路ＨＶＧにおける昇圧動
作が開始されるものとする。
と、この高電圧発生回路ＨＶＧにおける昇圧動作が開始
される。今、説明を簡単にするために、ノード３２およ
び出力ノード２７の電位レベルが上述の電位レベルＶｃ
ｃ−ＶＴＮおよびＶｃｃ−２・ＶＴＮの電位レベルに安
定した後に、この高電圧発生回路ＨＶＧにおける昇圧動
作が開始されるものとする。
【００３５】ノード３２および出力ノード２７の電位が
それぞれＶｃｃ−ＶＴＮおよびＶｃｃ−２・ＶＴＮとな
った後に繰返し信号φｃが立上がると、ノード３５へ昇
圧用容量３１を介して電荷が注入され、このノード３５
の電位が上昇する。このノード３５の電位上昇により、
ｎ−ＦＥＴ３０を介して出力ノード２７へ電荷が供給さ
れ、出力ノード２７の電位Ｖ２７は、 ΔＶ２７＝Ｃ３１・Ｖｃｃ／（Ｃ３１＋Ｃ３３） だけ上昇する。ここで、Ｃ３１は、昇圧容量３１の容量
値、Ｃ３３は、安定化容量３３の容量値を示す。
それぞれＶｃｃ−ＶＴＮおよびＶｃｃ−２・ＶＴＮとな
った後に繰返し信号φｃが立上がると、ノード３５へ昇
圧用容量３１を介して電荷が注入され、このノード３５
の電位が上昇する。このノード３５の電位上昇により、
ｎ−ＦＥＴ３０を介して出力ノード２７へ電荷が供給さ
れ、出力ノード２７の電位Ｖ２７は、 ΔＶ２７＝Ｃ３１・Ｖｃｃ／（Ｃ３１＋Ｃ３３） だけ上昇する。ここで、Ｃ３１は、昇圧容量３１の容量
値、Ｃ３３は、安定化容量３３の容量値を示す。
【００３６】次に、繰返し信号φｃが立下がると、ノー
ド３２（ノード３５）の電位は、昇圧容量３１による容
量結合により低下する。しかしながら、電位Ｖ２７は、
ｎ−ＦＥＴ３０がゲートとドレインとが接続されてダイ
オードとして機能しているため、ｎ−ＦＥＴ３０が非導
通状態となり、出力ノード２７の電位は低下せず、先の
繰返し信号φｃの立上がり時において上昇した電位を保
持する。繰返し信号φｃの立下がりに応答して低下した
ノード３２およびノード３５の電位はｎ−ＦＥＴ２９に
より充電されて電位Ｖｃｃ−ＶＴＮレベルに復帰する。
ド３２（ノード３５）の電位は、昇圧容量３１による容
量結合により低下する。しかしながら、電位Ｖ２７は、
ｎ−ＦＥＴ３０がゲートとドレインとが接続されてダイ
オードとして機能しているため、ｎ−ＦＥＴ３０が非導
通状態となり、出力ノード２７の電位は低下せず、先の
繰返し信号φｃの立上がり時において上昇した電位を保
持する。繰返し信号φｃの立下がりに応答して低下した
ノード３２およびノード３５の電位はｎ−ＦＥＴ２９に
より充電されて電位Ｖｃｃ−ＶＴＮレベルに復帰する。
【００３７】上述の動作を繰返すことにより、昇圧容量
３１を介してノード３２および３５へ電荷が注入され、
その電位が上昇する毎に、ｎ−ＦＥＴ３０を介して出力
ノード２７へ電荷が注入され、出力ノード２７の電位が
徐々に上昇していく。
３１を介してノード３２および３５へ電荷が注入され、
その電位が上昇する毎に、ｎ−ＦＥＴ３０を介して出力
ノード２７へ電荷が注入され、出力ノード２７の電位が
徐々に上昇していく。
【００３８】ノード３２（ノード３５）の最終的に到達
する電位Ｖ３２ｍａｘは、 Ｖ３２ｍａｘ＝（Ｖｃｃ−ＶＴＮ）＋Ｃ３１・Ｖｃｃ／（Ｃ３１＋Ｃ３４） となる。ここで、Ｃ３４は寄生容量３４の容量値を示
す。このときの出力ノード２７の電位Ｖ２７は、ノード
３２（ノード３５）の電位Ｖ３２（＝Ｖ３５）よりもｎ
−ＦＥＴ３０のしきい値電圧ＶＴＮだけ低い値となる。
すなわち、出力ノード２７の最終的な電位Ｖ２７ｍａｘ
は、 Ｖ２７ｍａｘ＝Ｖ３２ｍａｘ−ＶＴＮ ＝（Ｖｃｃ−２・ＶＴＮ）＋Ｃ３１・Ｖｃｃ／（Ｃ３１＋Ｃ３４） となる。
する電位Ｖ３２ｍａｘは、 Ｖ３２ｍａｘ＝（Ｖｃｃ−ＶＴＮ）＋Ｃ３１・Ｖｃｃ／（Ｃ３１＋Ｃ３４） となる。ここで、Ｃ３４は寄生容量３４の容量値を示
す。このときの出力ノード２７の電位Ｖ２７は、ノード
３２（ノード３５）の電位Ｖ３２（＝Ｖ３５）よりもｎ
−ＦＥＴ３０のしきい値電圧ＶＴＮだけ低い値となる。
すなわち、出力ノード２７の最終的な電位Ｖ２７ｍａｘ
は、 Ｖ２７ｍａｘ＝Ｖ３２ｍａｘ−ＶＴＮ ＝（Ｖｃｃ−２・ＶＴＮ）＋Ｃ３１・Ｖｃｃ／（Ｃ３１＋Ｃ３４） となる。
【００３９】実際の回路においては、昇圧容量３１の容
量値Ｃ３１を、寄生容量３４の容量値Ｃ３４に比べて十
分大きくすることは容易である。したがって、近似的に
上述の２つの式における第３項は内部動作電源電圧Ｖｃ
ｃに等しくなる。今、Ｖｃｃ＝３．３Ｖ、ＶＴＮ＝０．
８Ｖとすると、上述の式から、出力ノード２７の電位Ｖ
２７ｍａｘは、 Ｖ２７ｍａｘ＝２（Ｖｃｃ−ＶＴＮ）＝５．０（Ｖ） となる。すなわち出力ノード２７の電位Ｖ２７ｍａｘ
は、内部動作電源電圧Ｖｃｃの１．５倍程度の大きな値
となる。この高電圧は、大きな容量値を有する安定化容
量３３により安定化される。
量値Ｃ３１を、寄生容量３４の容量値Ｃ３４に比べて十
分大きくすることは容易である。したがって、近似的に
上述の２つの式における第３項は内部動作電源電圧Ｖｃ
ｃに等しくなる。今、Ｖｃｃ＝３．３Ｖ、ＶＴＮ＝０．
８Ｖとすると、上述の式から、出力ノード２７の電位Ｖ
２７ｍａｘは、 Ｖ２７ｍａｘ＝２（Ｖｃｃ−ＶＴＮ）＝５．０（Ｖ） となる。すなわち出力ノード２７の電位Ｖ２７ｍａｘ
は、内部動作電源電圧Ｖｃｃの１．５倍程度の大きな値
となる。この高電圧は、大きな容量値を有する安定化容
量３３により安定化される。
【００４０】次に、ワード線駆動信号発生回路およびワ
ード線ドライバの動作について、その動作波形図である
図２９を参照して説明する。
ード線ドライバの動作について、その動作波形図である
図２９を参照して説明する。
【００４１】時刻ｔ０において、制御信号φｘ０が
“Ｌ”レベルのとき、ｎ−ＦＥＴ２４はオフ状態であ
り、一方ｎ−ＦＥＴ２１はインバータ回路２６によりオ
ン状態となる。これによりノード２２の電位が接地電位
レベルの“Ｌ”となり、ノード２５の電位はｐ−ＦＥＴ
２３を介してノード１７へ与えられた高電圧Ｖｐｐレベ
ルとなる。ノード２５の電位が高電圧Ｖｐｐレベルとな
ると、ｐ−ＦＥＴ２０は完全にオフ状態となり、ノード
２２の電位は、ｎ−ＦＥＴ２０を介して確実に接地電位
レベルまで放電され、ワード線駆動信号φｘの電位レベ
ルは完全に接地電位レベルとなる。
“Ｌ”レベルのとき、ｎ−ＦＥＴ２４はオフ状態であ
り、一方ｎ−ＦＥＴ２１はインバータ回路２６によりオ
ン状態となる。これによりノード２２の電位が接地電位
レベルの“Ｌ”となり、ノード２５の電位はｐ−ＦＥＴ
２３を介してノード１７へ与えられた高電圧Ｖｐｐレベ
ルとなる。ノード２５の電位が高電圧Ｖｐｐレベルとな
ると、ｐ−ＦＥＴ２０は完全にオフ状態となり、ノード
２２の電位は、ｎ−ＦＥＴ２０を介して確実に接地電位
レベルまで放電され、ワード線駆動信号φｘの電位レベ
ルは完全に接地電位レベルとなる。
【００４２】一方、ワード線ドライバＷＤｉにおいては
ＸデコーダＡＤＸｉの出力電位（ノード９の電位）が
“Ｌ”（接地電位レベル）であり、ｎ−ＦＥＴ１２がオ
ン状態、ｎ−ＦＥＴ１１がオフ状態となる。これにより
ワード線３上のワード線駆動信号φｘｉの電位レベルは
接地電位レベルの“Ｌ”となる。
ＸデコーダＡＤＸｉの出力電位（ノード９の電位）が
“Ｌ”（接地電位レベル）であり、ｎ−ＦＥＴ１２がオ
ン状態、ｎ−ＦＥＴ１１がオフ状態となる。これにより
ワード線３上のワード線駆動信号φｘｉの電位レベルは
接地電位レベルの“Ｌ”となる。
【００４３】次いで、ロウアドレスストローブ信号／Ｒ
ＡＳ（図２５参照）が“Ｌ”に立下がると、行選択動作
が始まる。このロウアドレスストローブ信号／ＲＡＳの
立下がりに応答してＸデコーダＡＤＸ（図２５参照）が
行選択動作を実行する。今、図２７に示す（単位）Ｘデ
コーダＡＤＸｉが選択される状態を想定する。
ＡＳ（図２５参照）が“Ｌ”に立下がると、行選択動作
が始まる。このロウアドレスストローブ信号／ＲＡＳの
立下がりに応答してＸデコーダＡＤＸ（図２５参照）が
行選択動作を実行する。今、図２７に示す（単位）Ｘデ
コーダＡＤＸｉが選択される状態を想定する。
【００４４】時刻ｔ１においてノード９の電位レベルが
内部電源電圧Ｖｃｃレベルに立上がると、ワード線ドラ
イバＷＤｉのインバータ回路１６の出力は接地電位レベ
ルの“Ｌ”となりｎ−ＦＥＴ１２がオン状態からオフ状
態となり、またノード１５がｎ−ＦＥＴ１４を介してノ
ード９から充電され、その電位レベルが上昇する。ノー
ド９とノード１５との間にはｎ−ＦＥＴ１４が設けられ
ており、このｎ−ＦＥＴ１４のゲートは内部動作電源電
圧Ｖｃｃを与える電源電圧供給ノード８に接続される。
したがって、ノード１５の電位レベルはＶｃｃ−ＶＴＮ
の電位レベルまで上昇する。ここでＶＴＮはｎ−ＦＥＴ
１４のしきい値電圧である。これにより、ｎ−ＦＥＴ１
１がオン状態となり、ワード線３は、ｎ−ＦＥＴ１１お
よび２１を介して放電され、接地電位レベルを維持す
る。
内部電源電圧Ｖｃｃレベルに立上がると、ワード線ドラ
イバＷＤｉのインバータ回路１６の出力は接地電位レベ
ルの“Ｌ”となりｎ−ＦＥＴ１２がオン状態からオフ状
態となり、またノード１５がｎ−ＦＥＴ１４を介してノ
ード９から充電され、その電位レベルが上昇する。ノー
ド９とノード１５との間にはｎ−ＦＥＴ１４が設けられ
ており、このｎ−ＦＥＴ１４のゲートは内部動作電源電
圧Ｖｃｃを与える電源電圧供給ノード８に接続される。
したがって、ノード１５の電位レベルはＶｃｃ−ＶＴＮ
の電位レベルまで上昇する。ここでＶＴＮはｎ−ＦＥＴ
１４のしきい値電圧である。これにより、ｎ−ＦＥＴ１
１がオン状態となり、ワード線３は、ｎ−ＦＥＴ１１お
よび２１を介して放電され、接地電位レベルを維持す
る。
【００４５】ノード９上の電位レベルが安定すると、ノ
ード１９へ与えられる制御信号φｘ０が時刻ｔ２におい
て“Ｈ”に立上がる。この制御信号φｘ０はロウアドレ
スストローブ信号／ＲＡＳの立下がりに応答して所定時
間経過後に内部動作電源電圧Ｖｃｃレベルにまで立上が
る。制御信号φｘ０が内部動作電源電圧Ｖｃｃレベルに
まで立上がると、ｎ−ＦＥＴ２４がオン状態となり、ｎ
−ＦＥＴ２１がオフ状態となる。これにより、ノード２
５がｎ−ＦＥＴ２４により接地電位レベルへと放電さ
れ、これに応じてｐ−ＦＥＴ２０がオン状態となり、ノ
ード２２の電位を上昇させる。最終的に、ｐ−ＦＥＴ２
３がオフ状態となり、ノード２５が接地電位レベルにま
で低下すると、ノード２２の電位レベルはｐ−ＦＥＴ２
０を介してノード１７へ与えられた高電圧Ｖｐｐレベル
となる。これにより、ワード線駆動信号φｘが発生され
る。
ード１９へ与えられる制御信号φｘ０が時刻ｔ２におい
て“Ｈ”に立上がる。この制御信号φｘ０はロウアドレ
スストローブ信号／ＲＡＳの立下がりに応答して所定時
間経過後に内部動作電源電圧Ｖｃｃレベルにまで立上が
る。制御信号φｘ０が内部動作電源電圧Ｖｃｃレベルに
まで立上がると、ｎ−ＦＥＴ２４がオン状態となり、ｎ
−ＦＥＴ２１がオフ状態となる。これにより、ノード２
５がｎ−ＦＥＴ２４により接地電位レベルへと放電さ
れ、これに応じてｐ−ＦＥＴ２０がオン状態となり、ノ
ード２２の電位を上昇させる。最終的に、ｐ−ＦＥＴ２
３がオフ状態となり、ノード２５が接地電位レベルにま
で低下すると、ノード２２の電位レベルはｐ−ＦＥＴ２
０を介してノード１７へ与えられた高電圧Ｖｐｐレベル
となる。これにより、ワード線駆動信号φｘが発生され
る。
【００４６】ワード線ドライバＷＤｉにおいてはノード
１０へ高電圧Ｖｐｐレベルのワード線駆動信号φｘが与
えられると、ノード１５の電位レベルは、ｎ−ＦＥＴ１
１のセルフブートストラップ機能により（ｎ−ＦＥＴの
ゲートとドレインとの容量結合により）、ノード１５の
電位レベルはこのノード１０の電圧変化分（高電圧Ｖｐ
ｐ）だけ上昇する。この結果、ノード１５の電位レベル
はＶｃｃ−ＶＴＮ＋Ｖｐｐレベル、すなわち、Ｖｐｐ＋
ＶＴＮ以上となり、ｎ−ＦＥＴ１１におけるしきい値電
圧の損失なく、ワード線３上に伝達されるワード線駆動
信号φｘｉの電位レベルは高電圧Ｖｐｐのレベルにまで
上昇する。
１０へ高電圧Ｖｐｐレベルのワード線駆動信号φｘが与
えられると、ノード１５の電位レベルは、ｎ−ＦＥＴ１
１のセルフブートストラップ機能により（ｎ−ＦＥＴの
ゲートとドレインとの容量結合により）、ノード１５の
電位レベルはこのノード１０の電圧変化分（高電圧Ｖｐ
ｐ）だけ上昇する。この結果、ノード１５の電位レベル
はＶｃｃ−ＶＴＮ＋Ｖｐｐレベル、すなわち、Ｖｐｐ＋
ＶＴＮ以上となり、ｎ−ＦＥＴ１１におけるしきい値電
圧の損失なく、ワード線３上に伝達されるワード線駆動
信号φｘｉの電位レベルは高電圧Ｖｐｐのレベルにまで
上昇する。
【００４７】このワード線３上に伝達されるワード線駆
動信号φｘｉが高電圧Ｖｐｐレベルにまで上昇すること
により、メモリセル１内の選択トランジスタ５が高速で
十分なオン状態となり、この選択トランジスタ（ｎ−Ｆ
ＥＴ）５におけるしきい値電圧の損失なくメモリ容量６
に格納された電荷がビット線２上に伝達される。
動信号φｘｉが高電圧Ｖｐｐレベルにまで上昇すること
により、メモリセル１内の選択トランジスタ５が高速で
十分なオン状態となり、この選択トランジスタ（ｎ−Ｆ
ＥＴ）５におけるしきい値電圧の損失なくメモリ容量６
に格納された電荷がビット線２上に伝達される。
【００４８】この後センスアンプのセンス動作などが行
なわれ、選択されたメモリセルのデータの読出しまたは
書込みが実行される。
なわれ、選択されたメモリセルのデータの読出しまたは
書込みが実行される。
【００４９】１つのメモリサイクルが完了すると、時刻
ｔ３において制御信号φｘ０が“Ｌ”に立下がり、また
ＸデコーダＡＤＸｉの出力も“Ｌ”に立下がり、各信号
およびノードの電位は時刻ｔ０のときと同様の状態に復
帰する。
ｔ３において制御信号φｘ０が“Ｌ”に立下がり、また
ＸデコーダＡＤＸｉの出力も“Ｌ”に立下がり、各信号
およびノードの電位は時刻ｔ０のときと同様の状態に復
帰する。
【００５０】ここで、ワード線３の充電動作、すなわち
その電位の立上げについて詳細に説明すると以下のよう
になる。
その電位の立上げについて詳細に説明すると以下のよう
になる。
【００５１】ワード線３の充電は、高電圧発生回路ＨＶ
Ｇに含まれる安定化容量３３からワード線３の寄生容量
７への電荷の転送によって実現される。したがって、高
電圧発生回路の出力ノード２７の電位レベルは、ワード
線選択時においてワード線３に電荷が転送されるため、
幾分低下する。しかしながら安定化容量３３の容量値を
ワード線３の寄生容量７の容量値に対し十分大きな値に
設定しておけば、出力ノード２７の電位レベルはほとん
ど低下せず、したがって選択ワード線の電位レベルもそ
の高電圧Ｖｐｐレベルを保持することができる。
Ｇに含まれる安定化容量３３からワード線３の寄生容量
７への電荷の転送によって実現される。したがって、高
電圧発生回路の出力ノード２７の電位レベルは、ワード
線選択時においてワード線３に電荷が転送されるため、
幾分低下する。しかしながら安定化容量３３の容量値を
ワード線３の寄生容量７の容量値に対し十分大きな値に
設定しておけば、出力ノード２７の電位レベルはほとん
ど低下せず、したがって選択ワード線の電位レベルもそ
の高電圧Ｖｐｐレベルを保持することができる。
【００５２】すなわち、ワード線３の電位レベルＶ（Ｗ
Ｌ）は、 Ｖ（ＷＬ）＝Ｃ３３・Ｖｐｐ／（Ｃ３３＋Ｃ７） で与えられるため、寄生容量７の容量値Ｃ７が安定化容
量３３の容量値Ｃ３３に比べて無視することのできる値
であれば、ワード線３上の電位レベルは高電圧Ｖｐｐレ
ベルとすることができる。
Ｌ）は、 Ｖ（ＷＬ）＝Ｃ３３・Ｖｐｐ／（Ｃ３３＋Ｃ７） で与えられるため、寄生容量７の容量値Ｃ７が安定化容
量３３の容量値Ｃ３３に比べて無視することのできる値
であれば、ワード線３上の電位レベルは高電圧Ｖｐｐレ
ベルとすることができる。
【００５３】安定化容量３３には、高密度、高集積化の
観点から、比較的大きな容量値を小占有面積で実現する
ことのできるスペース効率の良い容量を用いることが必
要となる。このような容量として、一般に絶縁ゲート型
電界効果トランジスタを利用するＭＯＳキャパシタが利
用される。
観点から、比較的大きな容量値を小占有面積で実現する
ことのできるスペース効率の良い容量を用いることが必
要となる。このような容量として、一般に絶縁ゲート型
電界効果トランジスタを利用するＭＯＳキャパシタが利
用される。
【００５４】図３０（Ａ）にＭＯＳキャパシタの断面構
造を示し、図３０（Ｂ）にその電気的接続回路を示し、
図３０（Ｃ）に電気的等価回路を示す。
造を示し、図３０（Ｂ）にその電気的接続回路を示し、
図３０（Ｃ）に電気的等価回路を示す。
【００５５】図３０（Ａ）において、ＭＯＳキャパシタ
は、Ｐ型半導体基板１０１上の所定領域に形成されるＮ
型不純物領域１０２ａおよび１０２ｂと、半導体基板１
０１の表面上に形成されるゲート絶縁膜（キャパシタ絶
縁膜）１０４と、ゲート絶縁膜１０４上に形成されるゲ
ート電極１０３とを備える。不純物領域１０２ａおよび
１０２ｂは容量の一方の電極取出部（図３０（Ａ）にお
いて接地電位ＧＮＤ、すなわち接地線に接続される電極
取出部）を与える。ゲート電極１０３は、容量の他方電
極を構成し、多結晶シリコン、またはモリブデンシリサ
イドもしくはタングステンシリサイド等の高融点金属シ
リサイド等、または多結晶シリコンと高融点金属との多
層構造により形成される。
は、Ｐ型半導体基板１０１上の所定領域に形成されるＮ
型不純物領域１０２ａおよび１０２ｂと、半導体基板１
０１の表面上に形成されるゲート絶縁膜（キャパシタ絶
縁膜）１０４と、ゲート絶縁膜１０４上に形成されるゲ
ート電極１０３とを備える。不純物領域１０２ａおよび
１０２ｂは容量の一方の電極取出部（図３０（Ａ）にお
いて接地電位ＧＮＤ、すなわち接地線に接続される電極
取出部）を与える。ゲート電極１０３は、容量の他方電
極を構成し、多結晶シリコン、またはモリブデンシリサ
イドもしくはタングステンシリサイド等の高融点金属シ
リサイド等、または多結晶シリコンと高融点金属との多
層構造により形成される。
【００５６】ゲート電極１０３は高電圧Ｖｐｐを受ける
出力ノード２７に接続される。ゲート電極１０３と出力
ノード２７との間の電源配線および接地線はアルミニウ
ム等の低抵抗金属で形成される。ゲート絶縁膜１０４
は、二酸化シリコン（ＳｉＯ2）などの絶縁膜を用いて
形成される。ソースおよびドレイン電極１０８は、アル
ミニウム等の低抵抗導体で形成され、不純物領域１０２
ａおよび１０２ｂと電気的に接触し、接地線からの接地
電位ＧＮＤを不純物領域１０２ａおよび１０２ｂへ与え
る。
出力ノード２７に接続される。ゲート電極１０３と出力
ノード２７との間の電源配線および接地線はアルミニウ
ム等の低抵抗金属で形成される。ゲート絶縁膜１０４
は、二酸化シリコン（ＳｉＯ2）などの絶縁膜を用いて
形成される。ソースおよびドレイン電極１０８は、アル
ミニウム等の低抵抗導体で形成され、不純物領域１０２
ａおよび１０２ｂと電気的に接触し、接地線からの接地
電位ＧＮＤを不純物領域１０２ａおよび１０２ｂへ与え
る。
【００５７】電極１０３および１０８を互いに電気的に
絶縁するために、層間絶縁膜１０９が設けられる。
絶縁するために、層間絶縁膜１０９が設けられる。
【００５８】ゲート電極１０３に、そのしきい値電圧以
上の電圧が印加されると、半導体基板１０１表面に反転
層（Ｎ型反転層）１０１が形成される。この反転層１０
１が、容量の一方電極を形成する。すなわち、図３０
（Ａ）に示すＭＯＳキャパシタにおいて、容量の一方電
極は反転層１０１であり、他方電極はゲート電極１０３
である。反転層１０１には、不純物領域１０２を介して
接地電位ＧＮＤが印加される。一方電極の接地電位ＧＮ
Ｄへの接続が実現され、かつ他方電極（ゲート電極１０
３）に高電圧Ｖｐｐが印加されると、この容量は図２７
に示す安定化容量として機能する。
上の電圧が印加されると、半導体基板１０１表面に反転
層（Ｎ型反転層）１０１が形成される。この反転層１０
１が、容量の一方電極を形成する。すなわち、図３０
（Ａ）に示すＭＯＳキャパシタにおいて、容量の一方電
極は反転層１０１であり、他方電極はゲート電極１０３
である。反転層１０１には、不純物領域１０２を介して
接地電位ＧＮＤが印加される。一方電極の接地電位ＧＮ
Ｄへの接続が実現され、かつ他方電極（ゲート電極１０
３）に高電圧Ｖｐｐが印加されると、この容量は図２７
に示す安定化容量として機能する。
【００５９】ＭＯＳキャパシタは、メモリチップ内部で
使用されるＭＯＳトランジスタ（絶縁ゲート型電界効果
トランジスタ）と同一の構成を有しており、ＭＯＳトラ
ンジスタのソース電極およびドレイン電極を共通に接地
電位ＧＮＤに接続したＭＯＳトランジスタと見なすこと
ができる（図３０（Ｂ）および図３０（Ｃ）参照）。
使用されるＭＯＳトランジスタ（絶縁ゲート型電界効果
トランジスタ）と同一の構成を有しており、ＭＯＳトラ
ンジスタのソース電極およびドレイン電極を共通に接地
電位ＧＮＤに接続したＭＯＳトランジスタと見なすこと
ができる（図３０（Ｂ）および図３０（Ｃ）参照）。
【００６０】図３０（Ａ）に示すようなＭＯＳ構造の容
量を用いるのは、メモリチップ上ではこの構造を用いた
容量では誘電体（キャパシタ絶縁膜）の厚さを薄くする
ことができ、また、その近傍の回路の空き領域を利用し
て形成することができ、スペース効率の良い容量を形成
することができるからである。
量を用いるのは、メモリチップ上ではこの構造を用いた
容量では誘電体（キャパシタ絶縁膜）の厚さを薄くする
ことができ、また、その近傍の回路の空き領域を利用し
て形成することができ、スペース効率の良い容量を形成
することができるからである。
【００６１】
【発明が解決しようとする課題】一般的に、ダイナミッ
ク・ランダム・アクセス・メモリにおいては、選択ワー
ド線の電位レベルは、メモリセルからのデータの読出速
度を速くするためおよびメモリセルに十分な電位レベル
のデータを高速で書込むための理由により内部動作電源
電圧（より厳密にはメモリセルに書込まれる高レベル側
のデータに対応する電位レベル）の約１．５倍の電位レ
ベルが必要とされる。
ク・ランダム・アクセス・メモリにおいては、選択ワー
ド線の電位レベルは、メモリセルからのデータの読出速
度を速くするためおよびメモリセルに十分な電位レベル
のデータを高速で書込むための理由により内部動作電源
電圧（より厳密にはメモリセルに書込まれる高レベル側
のデータに対応する電位レベル）の約１．５倍の電位レ
ベルが必要とされる。
【００６２】ダイナミック・ランダム・アクセス・メモ
リにおいて用いられるＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）は、その動作速度などの性能および安定性
などを考慮して、そのゲート絶縁膜の膜厚が決定され
る。たとえば、動作電源電圧が３．３Ｖの場合、ＦＥＴ
のゲート絶縁膜は１００Å程度に設定される。
リにおいて用いられるＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）は、その動作速度などの性能および安定性
などを考慮して、そのゲート絶縁膜の膜厚が決定され
る。たとえば、動作電源電圧が３．３Ｖの場合、ＦＥＴ
のゲート絶縁膜は１００Å程度に設定される。
【００６３】この場合、ゲート絶縁膜に印加される電界
Ｅは、 Ｅ＝Ｖ／ｔ＝３．３・１．５／１００＝５・１０6 ［Ｖ／ｃｍ］ となり、絶縁耐圧１０・１０6 Ｖ／ｃｍよりも十分低い
電界がゲート絶縁膜に印加されており、これによりゲー
ト絶縁膜の信頼性を確保することが図られている。
Ｅは、 Ｅ＝Ｖ／ｔ＝３．３・１．５／１００＝５・１０6 ［Ｖ／ｃｍ］ となり、絶縁耐圧１０・１０6 Ｖ／ｃｍよりも十分低い
電界がゲート絶縁膜に印加されており、これによりゲー
ト絶縁膜の信頼性を確保することが図られている。
【００６４】しかしながら、ダイナミック・ランダム・
アクセス・メモリの動作寿命試験を行なったところ、５
Ｖを動作電源電圧とするダイナミック・ランダム・アク
セス・メモリの寿命よりも３．３Ｖを動作電源電圧とす
るダイナミック・ランダム・アクセス・メモリの寿命が
短くなることが判明した。ここで、動作寿命試験におい
て、３．３Ｖのダイナミック・ランダム・アクセス・メ
モリに対しては周囲温度１２５℃、内部動作電源電圧Ｖ
ｃｃを５Ｖ（Ｖｐｐ＝５×１．５＝７．５（Ｖ））とし
て１０００時間動作させ、５Ｖを動作電源電圧Ｖｃｃと
するダイナミック・ランダム・アクセス・メモリに対し
ては周囲温度１２５℃、動作電源電圧Ｖｃｃが７．５Ｖ
（Ｖｐｐ＝７．５×１．５＝１１．２５（Ｖ））を用い
て動作寿命試験を行なった。
アクセス・メモリの動作寿命試験を行なったところ、５
Ｖを動作電源電圧とするダイナミック・ランダム・アク
セス・メモリの寿命よりも３．３Ｖを動作電源電圧とす
るダイナミック・ランダム・アクセス・メモリの寿命が
短くなることが判明した。ここで、動作寿命試験におい
て、３．３Ｖのダイナミック・ランダム・アクセス・メ
モリに対しては周囲温度１２５℃、内部動作電源電圧Ｖ
ｃｃを５Ｖ（Ｖｐｐ＝５×１．５＝７．５（Ｖ））とし
て１０００時間動作させ、５Ｖを動作電源電圧Ｖｃｃと
するダイナミック・ランダム・アクセス・メモリに対し
ては周囲温度１２５℃、動作電源電圧Ｖｃｃが７．５Ｖ
（Ｖｐｐ＝７．５×１．５＝１１．２５（Ｖ））を用い
て動作寿命試験を行なった。
【００６５】さらに動作条件を過酷にし、１０００時間
の動作寿命試験が１５００時間の動作寿命試験に対応す
るような加速動作寿命試験を行なったところ、通常の規
格の動作寿命試験では３，３Ｖおよび５．０ＶのＶｃｃ
のＤＲＡＭの不良率にはほぼ差はなかったが、加速寿命
動作試験においては、３．３Ｖ動作のダイナミック・ラ
ンダム・アクセス・メモリの不良率が５Ｖ動作のダイナ
ミック・ランダム・アクセス・メモリのそれよりも高く
なる場合があった。
の動作寿命試験が１５００時間の動作寿命試験に対応す
るような加速動作寿命試験を行なったところ、通常の規
格の動作寿命試験では３，３Ｖおよび５．０ＶのＶｃｃ
のＤＲＡＭの不良率にはほぼ差はなかったが、加速寿命
動作試験においては、３．３Ｖ動作のダイナミック・ラ
ンダム・アクセス・メモリの不良率が５Ｖ動作のダイナ
ミック・ランダム・アクセス・メモリのそれよりも高く
なる場合があった。
【００６６】この原因を追及すると、高電圧安定のため
に用いられる容量が絶縁破壊を生じており、高電圧出力
ノードと接地電位との短絡が生じ、高電圧を安定に発生
することができなくなっているのが１つの主要原因であ
ることが判明した。この絶縁破壊が生じる原因として
は、製造時におけるゲート絶縁膜の膜厚のばらつきによ
り、許容値よりも大きな電界が印加される場合があるの
が１つの原因であった。膜厚のばらつきの基準値が５Å
であっても、膜厚が薄くなれば、その影響は大きくなる
ためである。
に用いられる容量が絶縁破壊を生じており、高電圧出力
ノードと接地電位との短絡が生じ、高電圧を安定に発生
することができなくなっているのが１つの主要原因であ
ることが判明した。この絶縁破壊が生じる原因として
は、製造時におけるゲート絶縁膜の膜厚のばらつきによ
り、許容値よりも大きな電界が印加される場合があるの
が１つの原因であった。膜厚のばらつきの基準値が５Å
であっても、膜厚が薄くなれば、その影響は大きくなる
ためである。
【００６７】ダイナミック・ランダム・アクセス・メモ
リにおいては、同じ動作電源電圧が３．３Ｖであって
も、高密度および高集積化のためまたコストダウンのた
め、ＦＥＴのサイズが小さくされ、応じてゲート絶縁膜
の膜厚が９０Å、８０Åとさらに薄くされる。このた
め、高電圧安定化のための容量の絶縁特性を十分に改善
する必要がある。
リにおいては、同じ動作電源電圧が３．３Ｖであって
も、高密度および高集積化のためまたコストダウンのた
め、ＦＥＴのサイズが小さくされ、応じてゲート絶縁膜
の膜厚が９０Å、８０Åとさらに薄くされる。このた
め、高電圧安定化のための容量の絶縁特性を十分に改善
する必要がある。
【００６８】また、たとえ、高電界の印加による瞬時の
絶縁破壊が生じなくても、長期にわたる電界印加のスト
レスによる絶縁膜の疲労破壊（経時絶縁破壊ＴＤＤＢ）
が生じることが知られており、このため、たとえ絶縁破
壊を起こさない電界が印加される場合であっても絶縁破
壊が生じる場合があり、高電圧安定化用の容量の絶縁特
性の信頼性を確保する必要がある。
絶縁破壊が生じなくても、長期にわたる電界印加のスト
レスによる絶縁膜の疲労破壊（経時絶縁破壊ＴＤＤＢ）
が生じることが知られており、このため、たとえ絶縁破
壊を起こさない電界が印加される場合であっても絶縁破
壊が生じる場合があり、高電圧安定化用の容量の絶縁特
性の信頼性を確保する必要がある。
【００６９】またこのような安定化容量の絶縁特性の問
題は、半導体記憶装置に限らず、一般に、高電圧を内部
で発生して利用する集積回路装置においても同様に発生
する。
題は、半導体記憶装置に限らず、一般に、高電圧を内部
で発生して利用する集積回路装置においても同様に発生
する。
【００７０】それゆえ、この発明の目的は安定にワード
線駆動用の高電圧を発生することのできる安定化容量を
備えた半導体記憶装置を提供することである。
線駆動用の高電圧を発生することのできる安定化容量を
備えた半導体記憶装置を提供することである。
【００７１】この発明の他の目的は、ワード線駆動用の
高電圧を安定化するための容量の信頼性を改善すること
である。
高電圧を安定化するための容量の信頼性を改善すること
である。
【００７２】この発明のさらに他の目的は、安定にチッ
プ内部で高電圧を発生する高電圧発生回路を備える半導
体集積回路装置を提供することである。
プ内部で高電圧を発生する高電圧発生回路を備える半導
体集積回路装置を提供することである。
【００７３】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、要約すれば、ワード線駆動用高電圧を安定化
させるための容量として、複数の容量性素子の直列体を
用いるか、または、静電破壊防止のために絶縁耐圧が十
分大きくされた、外部端子に直接接続される入力／出力
回路に含まれるＦＥＴを用いるものである。
憶装置は、要約すれば、ワード線駆動用高電圧を安定化
させるための容量として、複数の容量性素子の直列体を
用いるか、または、静電破壊防止のために絶縁耐圧が十
分大きくされた、外部端子に直接接続される入力／出力
回路に含まれるＦＥＴを用いるものである。
【００７４】すなわち、請求項１に係る半導体装置は、
クロック信号を受ける一方電極ノードを有するチャージ
ポンプ容量素子と、このチャージポンプ容量素子の他方
電極ノードと第１の電源電圧を受ける第１の電源ノード
との間に接続される第１のダイオード素子と、チャージ
ポンプ容量素子の他方電極ノードと出力ノードとの間に
接続される第２のダイオード素子と、出力ノードと所定
の基準電位を受ける第２の電源ノードとの間に互いに直
列に接続される複数の安定化容量素子を含み、この第１
の電源電圧よりも絶対値の大きな電位を出力ノード上に
生成する電圧発生回路と、各々が第１のゲート絶縁膜膜
厚を有する絶縁ゲート型電界効果トランジスタを含みか
つ行列状に配置される複数のメモリセルを含むメモリセ
ルアレイと、メモリセルの行に対応して配置され、各々
に対応の行のメモリセルが接続される複数のワード線
と、第２のゲート絶縁膜膜厚を有する絶縁ゲート型電界
効果トランジスタを含み、アドレス信号に従ってこれら
複数のワード線からワード線を選択するワード線選択信
号を発生するワード線選択手段と、第３のゲート絶縁膜
膜厚を有する絶縁ゲート型電界効果トランジスタを含
み、ワード線選択信号に応答して電圧発生手段からの電
圧をワード線選択信号により選択されたワード線上へ伝
達するためのワード線ドライブ手段とを備える。複数の
安定化容量素子の各々は、第１ないし第３のゲート絶縁
膜膜厚のいずれかと等しいゲート絶縁膜膜厚を有する電
界効果トランジスタで構成される。
クロック信号を受ける一方電極ノードを有するチャージ
ポンプ容量素子と、このチャージポンプ容量素子の他方
電極ノードと第１の電源電圧を受ける第１の電源ノード
との間に接続される第１のダイオード素子と、チャージ
ポンプ容量素子の他方電極ノードと出力ノードとの間に
接続される第２のダイオード素子と、出力ノードと所定
の基準電位を受ける第２の電源ノードとの間に互いに直
列に接続される複数の安定化容量素子を含み、この第１
の電源電圧よりも絶対値の大きな電位を出力ノード上に
生成する電圧発生回路と、各々が第１のゲート絶縁膜膜
厚を有する絶縁ゲート型電界効果トランジスタを含みか
つ行列状に配置される複数のメモリセルを含むメモリセ
ルアレイと、メモリセルの行に対応して配置され、各々
に対応の行のメモリセルが接続される複数のワード線
と、第２のゲート絶縁膜膜厚を有する絶縁ゲート型電界
効果トランジスタを含み、アドレス信号に従ってこれら
複数のワード線からワード線を選択するワード線選択信
号を発生するワード線選択手段と、第３のゲート絶縁膜
膜厚を有する絶縁ゲート型電界効果トランジスタを含
み、ワード線選択信号に応答して電圧発生手段からの電
圧をワード線選択信号により選択されたワード線上へ伝
達するためのワード線ドライブ手段とを備える。複数の
安定化容量素子の各々は、第１ないし第３のゲート絶縁
膜膜厚のいずれかと等しいゲート絶縁膜膜厚を有する電
界効果トランジスタで構成される。
【００７５】請求項２に係る半導体装置は、クロック信
号を受ける一方電極ノードを有するチャージポンプ容量
性素子と、このチャージポンプ容量性素子の他方電極ノ
ードと第１の電源電圧を受ける第１の電源ノードとの間
に接続される第１のダイオード素子と、チャージポンプ
容量性素子の他方電極ノードと出力ノードとの間に接続
される第２のダイオード素子と、出力ノードと所定の基
準電位を受ける第２の電源ノードとの間に互いに直列に
接続される複数の安定化容量素子を含み、第１の電源電
圧よりも絶対値の大きな電圧を出力ノード上に生成する
電圧発生回路と、行列状に配列される複数のメモリセル
を含むメモリセルアレイと、メモリセルの行に対応して
配置され、各々に対応の行のメモリセルが接続される複
数のワード線と、第１のゲート絶縁膜膜厚を有する絶縁
ゲート型電界効果トランジスタを構成要素として含み、
アドレス信号に従って複数のワード線からワード線を選
択するワード線選択信号を発生するワード線選択手段
と、第２のゲート絶縁膜膜厚を有する絶縁ゲート型電界
効果トランジスタを含み、ワード線選択信号に応答し
て、電圧発生手段が発生した電圧をワード線選択信号に
より選択されたワード線上へ伝達するためのワード線ド
ライブ手段とを備える。複数の安定化容量素子の各々
は、第１および第２のゲート絶縁膜膜厚の一方と等しい
膜厚のゲート絶縁膜を有する絶縁ゲート型電界効果トラ
ンジスタで構成される。
号を受ける一方電極ノードを有するチャージポンプ容量
性素子と、このチャージポンプ容量性素子の他方電極ノ
ードと第１の電源電圧を受ける第１の電源ノードとの間
に接続される第１のダイオード素子と、チャージポンプ
容量性素子の他方電極ノードと出力ノードとの間に接続
される第２のダイオード素子と、出力ノードと所定の基
準電位を受ける第２の電源ノードとの間に互いに直列に
接続される複数の安定化容量素子を含み、第１の電源電
圧よりも絶対値の大きな電圧を出力ノード上に生成する
電圧発生回路と、行列状に配列される複数のメモリセル
を含むメモリセルアレイと、メモリセルの行に対応して
配置され、各々に対応の行のメモリセルが接続される複
数のワード線と、第１のゲート絶縁膜膜厚を有する絶縁
ゲート型電界効果トランジスタを構成要素として含み、
アドレス信号に従って複数のワード線からワード線を選
択するワード線選択信号を発生するワード線選択手段
と、第２のゲート絶縁膜膜厚を有する絶縁ゲート型電界
効果トランジスタを含み、ワード線選択信号に応答し
て、電圧発生手段が発生した電圧をワード線選択信号に
より選択されたワード線上へ伝達するためのワード線ド
ライブ手段とを備える。複数の安定化容量素子の各々
は、第１および第２のゲート絶縁膜膜厚の一方と等しい
膜厚のゲート絶縁膜を有する絶縁ゲート型電界効果トラ
ンジスタで構成される。
【００７６】請求項３に係る半導体装置は、請求項１ま
たは２の装置において、安定化容量性素子の各々を構成
する絶縁ゲート型電界効果トランジスタのゲート絶縁膜
の膜厚は１００Å以下である。
たは２の装置において、安定化容量性素子の各々を構成
する絶縁ゲート型電界効果トランジスタのゲート絶縁膜
の膜厚は１００Å以下である。
【００７７】請求項４に係る半導体装置は、請求項１い
し３のいずれかの装置において、第２の電源ノードの基
準電位は接地電位であり、第１の電源電圧はこの接地電
位よりも高い電圧である。
し３のいずれかの装置において、第２の電源ノードの基
準電位は接地電位であり、第１の電源電圧はこの接地電
位よりも高い電圧である。
【００７８】請求項５に係る半導体装置は、請求項１な
いし３のいずれかの装置が、外部から印加される電源電
圧を降圧して第１の電源電圧を生成する内部降圧回路を
さらに備える。請求項６に係る半導体記憶装置は、各々
が絶縁ゲート型電界効果トランジスタを含みかつ行およ
び列のマトリクス状に配列される複数のメモリセルを含
むメモリセルアレイと、メモリセルの行に対応して配置
され、各々に対応の行のメモリセルが接続される複数の
ワード線と、アドレス信号に応答して、複数のワード線
からワード線を選択するワード線選択信号を発生するた
めのワード線選択手段と、第１の電源ノードへ与えられ
る第１の電源電圧を昇圧して高電圧を発生するための昇
圧手段と、ワード線選択手段からのワード線選択信号に
応答して、昇圧手段が発生した高電圧をこのワード線選
択信号により選択されたワード線上へ伝達するためのワ
ード線ドライブ手段と、外部から印加される電源電圧を
降圧して内部電源電圧を発生するための降圧手段と、昇
圧手段の出力ノードと第２の電源電圧が印加される第２
の電源ノードとの間に互いに直列に接続される複数の容
量性素子を備える。これら複数の容量性素子の各々は、
内部電源電圧が印加される回路に含まれる絶縁ゲート型
電界効果トランジスタのゲート絶縁膜の膜厚と同じゲー
ト絶縁膜膜厚を有する絶縁ゲート型電界効果トランジス
タで構成される。請求項７に係る半導体記憶装置は、行
および列のマリトクス状に配列される複数のメモリセル
を有するメモリセルアレイと、メモリセルの行に対応し
て配置され、各々に対応の行とメモリセルが接続される
複数のワード線と、アドレス信号に応答して複数のワー
ド線からワード線を選択するためのワード線選択信号を
発生するためのワード線選択手段と、第１の電源ノード
へ印加される第１の電源電圧を昇圧して高電圧を発生す
るための昇圧手段と、ワード線選択手段からのワード線
選択信号に応答して、ワード線選択信号により選択され
たワード線上へ昇圧手段が発生した高電圧を伝達するた
めのワード線ドライブ手段と、外部から与えられる電源
電圧を降圧して内部電源電圧を発生する降圧回路と、各
々が内部電源電圧が印加される回路に含まれる絶縁ゲー
ト型電界効果トランジスタのゲート絶縁膜の膜厚と同じ
ゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トラン
ジスタで構成され、この昇圧手段の出力ノードと第２の
電源電圧が印加される第２の電源ノードとの間に互いに
直列に接続される複数の容量性素子を備える。請求項８
に係る半導体記憶装置は、行列状に配列される複数のメ
モリセルを含むメモリセルアレイと、メモリセルの行に
対応して配置され、各々に対応の行のメモリセルが接続
される複数のワード線と、アドレス信号に応答して、複
数のワード線からワード線を選択するワード線選択信号
を発生するためのワード線選択手段と、第１の電源ノー
ドへ印加される第１の電源電圧を昇圧して高電圧を発生
するための昇圧手段と、ワード線選択手段からのワード
線選択信号に応答して、昇圧手段が発生した高電圧をこ
のワード線選択信号により選択されたワード線上へ伝達
するためのワード線ドライブ手段と、昇圧手段の出力ノ
ードと第２の電源電圧が印加される第２の電源ノードと
の間に互いに直列に接続される複数の容量性素子を備え
る。ワード線ドライブ手段は、構成要素として絶縁ゲー
ト型電界効果トランジスタを含み、複数の容量性素子の
各々は、ワード線ドライブ手段に含まれる絶縁ゲート型
電界効果トランジスタと同じゲート絶縁膜膜厚を有する
絶縁ゲート型電界効果トランジスタで構成される。請求
項９に係る半導体記憶装置は、行列状のマトリクス状に
配列される複数のメモリセルを有するメモリセルアレイ
と、メモリセルの各行に対応して配置され、各々に対応
の行のメモリセルが接続される複数のワード線と、アド
レス信号に応答して、複数のワード線からワード線を選
択するためのワード線選択信号を発生するためのワード
線選択手段と、第１の電源ノードへ印加される第１の電
源電圧を昇圧して高電圧を発生するための昇圧手段と、
ワード線選択手段からのワード線選択信号に応答して、
昇圧手段が発生した高電圧をこのワード線選択信号によ
り選択されたワード線上へ伝達するためのワード線ドラ
イブ手段と、絶縁ゲート型電界効果トランジスタを構成
要素として含み、かつメモリセルアレイに結合されて駆
動信号を直接このメモリセルアレイへ伝達するためのア
レイドライブ手段と、各々がアレイドライブ手段に含ま
れる絶縁ゲート型電界効果トランジスタと同じ膜厚のゲ
ート絶縁膜を有する絶縁ゲート型電界効果トランジスタ
で各々が構成され、昇圧手段の出力ノードと第２の電源
電圧が印加される第２の電源ノードとの間に互いに直列
に接続される複数の容量性素子を備える。請求項１０に
係る半導体装置は、第１の膜厚のゲート絶縁膜を有する
絶縁ゲート型電界効果トランジスタを含み、外部端子に
印加される外部信号を直接受ける第１のインバータと、
第１の膜厚よりも小さな第２の膜厚のゲート絶縁膜を有
する絶縁ゲート型電界効果トランジスタを含み、第１の
インバータの出力を受けて内部信号を発生する第２のイ
ンバータと、クロック信号に応答して電源電圧を昇圧し
て出力ノードに高電圧を発生するための高電圧発生器
と、第１の膜厚のゲート絶縁膜を有する絶縁ゲート型電
界効果トランジスタで構成され、高電圧発生器の出力ノ
ードに結合されてこの高電圧を安定化するための容量性
素子を備える。請求項１１に係る半導体装置は、第１の
膜厚のゲート絶縁膜を有する絶縁ゲート型電界効果トラ
ンジスタを含み、内部回路から与えられる内部信号を受
ける第１のインバータと、第１の膜厚よりも大きな第２
の膜厚のゲート絶縁膜を有する絶縁ゲート型電界効果ト
ランジスタを含み、第１のインバータの出力に応答して
外部端子を直接駆動するための第２のインバータと、ク
ロック信号に応答して、電源電圧を昇圧して出力ノード
に高電圧を発生する高電圧発生器と、第２の膜厚のゲー
ト絶縁膜を有する絶縁ゲート型電界効果トランジスタを
含み、高電圧発生器の出力ノードに結合されて高電圧を
安定化するための容量性素子を備える。請求項１２に係
る半導体装置は、さらに、外部から印加される電源電圧
を降圧して電源電圧を発生する降圧回路をさらに含み、
この外部から与えられる電源電圧が第１および第２のイ
ンバータへ動作電源電圧として印加される。
いし３のいずれかの装置が、外部から印加される電源電
圧を降圧して第１の電源電圧を生成する内部降圧回路を
さらに備える。請求項６に係る半導体記憶装置は、各々
が絶縁ゲート型電界効果トランジスタを含みかつ行およ
び列のマトリクス状に配列される複数のメモリセルを含
むメモリセルアレイと、メモリセルの行に対応して配置
され、各々に対応の行のメモリセルが接続される複数の
ワード線と、アドレス信号に応答して、複数のワード線
からワード線を選択するワード線選択信号を発生するた
めのワード線選択手段と、第１の電源ノードへ与えられ
る第１の電源電圧を昇圧して高電圧を発生するための昇
圧手段と、ワード線選択手段からのワード線選択信号に
応答して、昇圧手段が発生した高電圧をこのワード線選
択信号により選択されたワード線上へ伝達するためのワ
ード線ドライブ手段と、外部から印加される電源電圧を
降圧して内部電源電圧を発生するための降圧手段と、昇
圧手段の出力ノードと第２の電源電圧が印加される第２
の電源ノードとの間に互いに直列に接続される複数の容
量性素子を備える。これら複数の容量性素子の各々は、
内部電源電圧が印加される回路に含まれる絶縁ゲート型
電界効果トランジスタのゲート絶縁膜の膜厚と同じゲー
ト絶縁膜膜厚を有する絶縁ゲート型電界効果トランジス
タで構成される。請求項７に係る半導体記憶装置は、行
および列のマリトクス状に配列される複数のメモリセル
を有するメモリセルアレイと、メモリセルの行に対応し
て配置され、各々に対応の行とメモリセルが接続される
複数のワード線と、アドレス信号に応答して複数のワー
ド線からワード線を選択するためのワード線選択信号を
発生するためのワード線選択手段と、第１の電源ノード
へ印加される第１の電源電圧を昇圧して高電圧を発生す
るための昇圧手段と、ワード線選択手段からのワード線
選択信号に応答して、ワード線選択信号により選択され
たワード線上へ昇圧手段が発生した高電圧を伝達するた
めのワード線ドライブ手段と、外部から与えられる電源
電圧を降圧して内部電源電圧を発生する降圧回路と、各
々が内部電源電圧が印加される回路に含まれる絶縁ゲー
ト型電界効果トランジスタのゲート絶縁膜の膜厚と同じ
ゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トラン
ジスタで構成され、この昇圧手段の出力ノードと第２の
電源電圧が印加される第２の電源ノードとの間に互いに
直列に接続される複数の容量性素子を備える。請求項８
に係る半導体記憶装置は、行列状に配列される複数のメ
モリセルを含むメモリセルアレイと、メモリセルの行に
対応して配置され、各々に対応の行のメモリセルが接続
される複数のワード線と、アドレス信号に応答して、複
数のワード線からワード線を選択するワード線選択信号
を発生するためのワード線選択手段と、第１の電源ノー
ドへ印加される第１の電源電圧を昇圧して高電圧を発生
するための昇圧手段と、ワード線選択手段からのワード
線選択信号に応答して、昇圧手段が発生した高電圧をこ
のワード線選択信号により選択されたワード線上へ伝達
するためのワード線ドライブ手段と、昇圧手段の出力ノ
ードと第２の電源電圧が印加される第２の電源ノードと
の間に互いに直列に接続される複数の容量性素子を備え
る。ワード線ドライブ手段は、構成要素として絶縁ゲー
ト型電界効果トランジスタを含み、複数の容量性素子の
各々は、ワード線ドライブ手段に含まれる絶縁ゲート型
電界効果トランジスタと同じゲート絶縁膜膜厚を有する
絶縁ゲート型電界効果トランジスタで構成される。請求
項９に係る半導体記憶装置は、行列状のマトリクス状に
配列される複数のメモリセルを有するメモリセルアレイ
と、メモリセルの各行に対応して配置され、各々に対応
の行のメモリセルが接続される複数のワード線と、アド
レス信号に応答して、複数のワード線からワード線を選
択するためのワード線選択信号を発生するためのワード
線選択手段と、第１の電源ノードへ印加される第１の電
源電圧を昇圧して高電圧を発生するための昇圧手段と、
ワード線選択手段からのワード線選択信号に応答して、
昇圧手段が発生した高電圧をこのワード線選択信号によ
り選択されたワード線上へ伝達するためのワード線ドラ
イブ手段と、絶縁ゲート型電界効果トランジスタを構成
要素として含み、かつメモリセルアレイに結合されて駆
動信号を直接このメモリセルアレイへ伝達するためのア
レイドライブ手段と、各々がアレイドライブ手段に含ま
れる絶縁ゲート型電界効果トランジスタと同じ膜厚のゲ
ート絶縁膜を有する絶縁ゲート型電界効果トランジスタ
で各々が構成され、昇圧手段の出力ノードと第２の電源
電圧が印加される第２の電源ノードとの間に互いに直列
に接続される複数の容量性素子を備える。請求項１０に
係る半導体装置は、第１の膜厚のゲート絶縁膜を有する
絶縁ゲート型電界効果トランジスタを含み、外部端子に
印加される外部信号を直接受ける第１のインバータと、
第１の膜厚よりも小さな第２の膜厚のゲート絶縁膜を有
する絶縁ゲート型電界効果トランジスタを含み、第１の
インバータの出力を受けて内部信号を発生する第２のイ
ンバータと、クロック信号に応答して電源電圧を昇圧し
て出力ノードに高電圧を発生するための高電圧発生器
と、第１の膜厚のゲート絶縁膜を有する絶縁ゲート型電
界効果トランジスタで構成され、高電圧発生器の出力ノ
ードに結合されてこの高電圧を安定化するための容量性
素子を備える。請求項１１に係る半導体装置は、第１の
膜厚のゲート絶縁膜を有する絶縁ゲート型電界効果トラ
ンジスタを含み、内部回路から与えられる内部信号を受
ける第１のインバータと、第１の膜厚よりも大きな第２
の膜厚のゲート絶縁膜を有する絶縁ゲート型電界効果ト
ランジスタを含み、第１のインバータの出力に応答して
外部端子を直接駆動するための第２のインバータと、ク
ロック信号に応答して、電源電圧を昇圧して出力ノード
に高電圧を発生する高電圧発生器と、第２の膜厚のゲー
ト絶縁膜を有する絶縁ゲート型電界効果トランジスタを
含み、高電圧発生器の出力ノードに結合されて高電圧を
安定化するための容量性素子を備える。請求項１２に係
る半導体装置は、さらに、外部から印加される電源電圧
を降圧して電源電圧を発生する降圧回路をさらに含み、
この外部から与えられる電源電圧が第１および第２のイ
ンバータへ動作電源電圧として印加される。
【００７９】
【作用】請求項１に係る半導体装置における容量性素子
の直列体が、その容量分割により個々の容量性素子に印
加される電界を緩和し、これにより高電圧印加時におけ
る容量性素子の信頼性を保証し、高信頼度の高電圧安定
化用容量を実現することができる。またこの容量性素子
を、半導体装置に含まれるメモリセルアレイ、ワード線
選択手段およびワード線ドライブ手段の構成要素として
含まれる絶縁ゲート型電界効果トランジスタのいずれか
のゲート絶縁膜と同じ膜厚を有するゲート絶縁膜を有す
る絶縁ゲート型電界効果トランジスタで構成することに
より、追加の製造工程を用いることなく高電圧安定化用
の容量性素子を作成することができ、余分の製造プロセ
スを追加することなくゲート絶縁膜膜厚が十分制御され
かつスペース効率に優れた高信頼度の高電圧安定化用容
量を得ることができる。
の直列体が、その容量分割により個々の容量性素子に印
加される電界を緩和し、これにより高電圧印加時におけ
る容量性素子の信頼性を保証し、高信頼度の高電圧安定
化用容量を実現することができる。またこの容量性素子
を、半導体装置に含まれるメモリセルアレイ、ワード線
選択手段およびワード線ドライブ手段の構成要素として
含まれる絶縁ゲート型電界効果トランジスタのいずれか
のゲート絶縁膜と同じ膜厚を有するゲート絶縁膜を有す
る絶縁ゲート型電界効果トランジスタで構成することに
より、追加の製造工程を用いることなく高電圧安定化用
の容量性素子を作成することができ、余分の製造プロセ
スを追加することなくゲート絶縁膜膜厚が十分制御され
かつスペース効率に優れた高信頼度の高電圧安定化用容
量を得ることができる。
【００８０】請求項２に係る半導体装置においては、高
電圧安定化用の容量性素子をワード線選択手段およびワ
ード線ドライブ手段に含まれる絶縁ゲート型電界効果ト
ランジスタのいずれかのゲート絶縁膜の膜厚と同じ膜厚
のゲート絶縁膜を有する絶縁ゲート型電界効果トランジ
スタを複数個直列に接続して構成しているため請求項１
に係る半導体装置と同様、個々の容量性素子へ印加され
る電界は、容量分割により緩和され、これにより高電圧
印加時における容量性素子の信頼性が保証され、高信頼
度の高電圧安定化用容量を実現することができる。ま
た、ワード線選択手段またはワード線ドライブ手段に含
まれる絶縁ゲート型電界効果トランジスタと高電圧安定
化用容量性素子を構成する絶縁ゲート型電界効果トラン
ジスタのゲート絶縁膜の膜厚を同じとすることにより、
ワード線選択手段およびワード線ドライブ手段の構成要
素の製造プロセスと同一の製造プロセスで高電圧安定化
用に用いられる絶縁ゲート型電界効果トランジスタを作
成することができ、余分の製造プロセスを追加すること
なくゲート絶縁膜膜厚が十分制御されかつスペース効率
に優れた高信頼度の高電圧安定化用容量を得ることがで
きる。
電圧安定化用の容量性素子をワード線選択手段およびワ
ード線ドライブ手段に含まれる絶縁ゲート型電界効果ト
ランジスタのいずれかのゲート絶縁膜の膜厚と同じ膜厚
のゲート絶縁膜を有する絶縁ゲート型電界効果トランジ
スタを複数個直列に接続して構成しているため請求項１
に係る半導体装置と同様、個々の容量性素子へ印加され
る電界は、容量分割により緩和され、これにより高電圧
印加時における容量性素子の信頼性が保証され、高信頼
度の高電圧安定化用容量を実現することができる。ま
た、ワード線選択手段またはワード線ドライブ手段に含
まれる絶縁ゲート型電界効果トランジスタと高電圧安定
化用容量性素子を構成する絶縁ゲート型電界効果トラン
ジスタのゲート絶縁膜の膜厚を同じとすることにより、
ワード線選択手段およびワード線ドライブ手段の構成要
素の製造プロセスと同一の製造プロセスで高電圧安定化
用に用いられる絶縁ゲート型電界効果トランジスタを作
成することができ、余分の製造プロセスを追加すること
なくゲート絶縁膜膜厚が十分制御されかつスペース効率
に優れた高信頼度の高電圧安定化用容量を得ることがで
きる。
【００８１】請求項３に係る半導体装置においては、安
定化用の容量性素子を構成する絶縁ゲート型電界効果ト
ランジスタのゲート絶縁膜の膜厚が１００Å以下とされ
ており、薄いゲート絶縁膜を有する絶縁ゲート型電界効
果トランジスタを用いて数少ない絶縁ゲート型電界効果
トランジスタにより、高電圧安定化用の容量性素子を実
現することができ、小占有面積の安定化用容量性素子を
実現することができる。
定化用の容量性素子を構成する絶縁ゲート型電界効果ト
ランジスタのゲート絶縁膜の膜厚が１００Å以下とされ
ており、薄いゲート絶縁膜を有する絶縁ゲート型電界効
果トランジスタを用いて数少ない絶縁ゲート型電界効果
トランジスタにより、高電圧安定化用の容量性素子を実
現することができ、小占有面積の安定化用容量性素子を
実現することができる。
【００８２】請求項４に係る半導体装置においては、第
１の電源電圧は接地電位よりも高い電圧であり、これに
より正の高電圧を安定に供給することができる。
１の電源電圧は接地電位よりも高い電圧であり、これに
より正の高電圧を安定に供給することができる。
【００８３】請求項５の装置においては、さらに外部電
源電圧を降圧する内部降圧回路が設けられており、内部
降圧された電源電圧よりも十分高い高電圧を安定に供給
することができる。請求項６に係る半導体記憶装置にお
いては、昇圧手段からの高電圧を安定化するための容量
性素子として、メモリセルトランジスタに含まれる絶縁
ゲート型電界効果トランジスタのゲート絶縁膜の膜厚と
同じ膜厚のゲート絶縁膜を有する絶縁ゲート型電界効果
トランジスタを複数個直列に接続して用いているため、
メモリセルトランジスタと同一製造プロセスで高電圧安
定化用に用いられる絶縁ゲート型電界効果トランジスタ
を作成することができ、余分の製造プロセスを追加する
ことなくゲート絶縁膜膜厚が十分制御されかつスペース
効率に優れた高信頼度の高電圧安定化用容量を得ること
ができる。請求項７に係る半導体記憶装置においては、
昇圧手段からの高電圧を安定化するための互いに直列に
接続される複数の容量性素子として、内部電源電圧が印
加される回路に含まれる絶縁ゲート型電界効果トランジ
スタのゲート絶縁膜膜厚と同じ膜厚のゲート絶縁膜を有
する電界効果トランジスタを用いているため、この複数
の容量性素子による容量分割による電界の緩和により内
部回路に含まれる絶縁ゲート型電界効果トランジスタを
用いても十分に耐圧特性が保証された高信頼度の高電圧
安定化用容量を実現することができる。また内部回路の
トランジスタと同一製造プロセスで高電圧安定化用に用
いられる絶縁ゲート型電界効果トランジスタを作成する
ことができ、余分の製造プロセスを追加することなくゲ
ート絶縁膜膜厚が十分制御されかつスペース効率に優れ
た高信頼度の高電圧安定化用容量を得ることが余分の複
雑な製造プロセスを追加することなく実現することがで
きる。請求項８に係る半導体記憶装置においては、昇圧
手段からの高電圧を安定化するために、複数の容量性素
子を直列に接続しかつ個々の容量性素子をワード線ドラ
イブ手段に含まれる絶縁ゲート型電界効果トランジスタ
のゲート絶縁膜と同じ膜厚のゲート絶縁膜を有する絶縁
ゲート型電界効果トランジスタを用いて構成しているた
め、ワード線ドライブ手段の構成する絶縁ゲート型電界
効果トランジスタと同一製造プロセスで高電圧安定化用
に用いられる絶縁ゲート型電界効果トランジスタを作成
することができ、余分の製造プロセスを追加することな
くゲート絶縁膜膜厚が十分制御されかつスペース効率に
優れた高信頼度の高電圧安定化用容量を得ることができ
る。また複数の容量性素子を直列に接続しているため、
個々の安定化用容量性素子に印加される電界が緩和さ
れ、高電圧発生時においてもこれらの容量性素子の耐圧
特性が保証され、安定に高電圧を発生することができ
る。請求項９に係る半導体記憶装置においては、昇圧手
段からの高電圧を安定化するために、複数の容量性素子
を互いに直列に接続し、かつこれらの容量性素子の各々
をアレイを駆動するアレイ駆動手段に含まれる絶縁ゲー
ト型電界効果トランジスタと同じゲート絶縁膜膜厚を有
する絶縁ゲート型電界効果トランジスタを用いて構成し
ているためメモリセルアレイ駆動部のトランジスタと同
一製造プロセスで高電圧安定化用に用いられる絶縁ゲー
ト型電界効果トランジスタを作成することができ、余分
の複雑な製造プロセスを追加することなくゲート絶縁膜
膜厚が十分制御されかつスペース効率に優れた信頼度の
高い高電圧安定化用容量を実現することができる。請求
項１０に係る半導体装置においては、高電圧安定化用の
容量として、外部端子に直接接続される第１のインバー
タに含まれる絶縁ゲート型電界効果トランジスタのゲー
ト絶縁膜と同じ膜厚を有する絶縁ゲート型電界効果トラ
ンジスタで構成しているため、外部端子に直接接続され
る第１のインバータの絶縁ゲート型電界効果トランジス
タのゲート絶縁膜膜厚は静電破壊防止のため十分厚くさ
れており、したがって１個の絶縁ゲート型電界効果トラ
ンジスタを用い高信頼度の高電圧安定化用容量を実現す
ることができる。請求項１１に係る半導体装置において
は、外部端子を駆動する第２のインバータに含まれる絶
縁ゲート型電界効果トランジスタのゲート絶縁膜膜厚と
同じゲート絶縁膜の絶縁ゲート型電界効果トランジスタ
を用いて高電圧安定化用容量性素子を実現しているた
め、この第２のインバータの絶縁ゲート型電界効果トラ
ンジスタのゲート絶縁膜膜厚は静電破壊防止のため十分
厚くされており、したがって１個の絶縁ゲート型電界効
果トランジスタを用いて高信頼度の高電圧安定化用容量
を実現することができる。請求項１２に係る半導体装置
においては、内部降圧回路が設けられており、第１およ
び第２のインバータへは、外部電源電圧が直接動作電源
電圧として印加されており、これらの外部端子に直接接
続されるインバータの絶縁ゲート型電界効果トランジス
タのゲート絶縁膜は内部電源電圧を利用する回路の絶縁
ゲート型電界効果トランジスタよりも十分厚くされてお
り、１個の絶縁ゲート型電界効果トランジスタを用いて
信頼度の高い高電圧安定化用容量を実現することができ
る。
源電圧を降圧する内部降圧回路が設けられており、内部
降圧された電源電圧よりも十分高い高電圧を安定に供給
することができる。請求項６に係る半導体記憶装置にお
いては、昇圧手段からの高電圧を安定化するための容量
性素子として、メモリセルトランジスタに含まれる絶縁
ゲート型電界効果トランジスタのゲート絶縁膜の膜厚と
同じ膜厚のゲート絶縁膜を有する絶縁ゲート型電界効果
トランジスタを複数個直列に接続して用いているため、
メモリセルトランジスタと同一製造プロセスで高電圧安
定化用に用いられる絶縁ゲート型電界効果トランジスタ
を作成することができ、余分の製造プロセスを追加する
ことなくゲート絶縁膜膜厚が十分制御されかつスペース
効率に優れた高信頼度の高電圧安定化用容量を得ること
ができる。請求項７に係る半導体記憶装置においては、
昇圧手段からの高電圧を安定化するための互いに直列に
接続される複数の容量性素子として、内部電源電圧が印
加される回路に含まれる絶縁ゲート型電界効果トランジ
スタのゲート絶縁膜膜厚と同じ膜厚のゲート絶縁膜を有
する電界効果トランジスタを用いているため、この複数
の容量性素子による容量分割による電界の緩和により内
部回路に含まれる絶縁ゲート型電界効果トランジスタを
用いても十分に耐圧特性が保証された高信頼度の高電圧
安定化用容量を実現することができる。また内部回路の
トランジスタと同一製造プロセスで高電圧安定化用に用
いられる絶縁ゲート型電界効果トランジスタを作成する
ことができ、余分の製造プロセスを追加することなくゲ
ート絶縁膜膜厚が十分制御されかつスペース効率に優れ
た高信頼度の高電圧安定化用容量を得ることが余分の複
雑な製造プロセスを追加することなく実現することがで
きる。請求項８に係る半導体記憶装置においては、昇圧
手段からの高電圧を安定化するために、複数の容量性素
子を直列に接続しかつ個々の容量性素子をワード線ドラ
イブ手段に含まれる絶縁ゲート型電界効果トランジスタ
のゲート絶縁膜と同じ膜厚のゲート絶縁膜を有する絶縁
ゲート型電界効果トランジスタを用いて構成しているた
め、ワード線ドライブ手段の構成する絶縁ゲート型電界
効果トランジスタと同一製造プロセスで高電圧安定化用
に用いられる絶縁ゲート型電界効果トランジスタを作成
することができ、余分の製造プロセスを追加することな
くゲート絶縁膜膜厚が十分制御されかつスペース効率に
優れた高信頼度の高電圧安定化用容量を得ることができ
る。また複数の容量性素子を直列に接続しているため、
個々の安定化用容量性素子に印加される電界が緩和さ
れ、高電圧発生時においてもこれらの容量性素子の耐圧
特性が保証され、安定に高電圧を発生することができ
る。請求項９に係る半導体記憶装置においては、昇圧手
段からの高電圧を安定化するために、複数の容量性素子
を互いに直列に接続し、かつこれらの容量性素子の各々
をアレイを駆動するアレイ駆動手段に含まれる絶縁ゲー
ト型電界効果トランジスタと同じゲート絶縁膜膜厚を有
する絶縁ゲート型電界効果トランジスタを用いて構成し
ているためメモリセルアレイ駆動部のトランジスタと同
一製造プロセスで高電圧安定化用に用いられる絶縁ゲー
ト型電界効果トランジスタを作成することができ、余分
の複雑な製造プロセスを追加することなくゲート絶縁膜
膜厚が十分制御されかつスペース効率に優れた信頼度の
高い高電圧安定化用容量を実現することができる。請求
項１０に係る半導体装置においては、高電圧安定化用の
容量として、外部端子に直接接続される第１のインバー
タに含まれる絶縁ゲート型電界効果トランジスタのゲー
ト絶縁膜と同じ膜厚を有する絶縁ゲート型電界効果トラ
ンジスタで構成しているため、外部端子に直接接続され
る第１のインバータの絶縁ゲート型電界効果トランジス
タのゲート絶縁膜膜厚は静電破壊防止のため十分厚くさ
れており、したがって１個の絶縁ゲート型電界効果トラ
ンジスタを用い高信頼度の高電圧安定化用容量を実現す
ることができる。請求項１１に係る半導体装置において
は、外部端子を駆動する第２のインバータに含まれる絶
縁ゲート型電界効果トランジスタのゲート絶縁膜膜厚と
同じゲート絶縁膜の絶縁ゲート型電界効果トランジスタ
を用いて高電圧安定化用容量性素子を実現しているた
め、この第２のインバータの絶縁ゲート型電界効果トラ
ンジスタのゲート絶縁膜膜厚は静電破壊防止のため十分
厚くされており、したがって１個の絶縁ゲート型電界効
果トランジスタを用いて高信頼度の高電圧安定化用容量
を実現することができる。請求項１２に係る半導体装置
においては、内部降圧回路が設けられており、第１およ
び第２のインバータへは、外部電源電圧が直接動作電源
電圧として印加されており、これらの外部端子に直接接
続されるインバータの絶縁ゲート型電界効果トランジス
タのゲート絶縁膜は内部電源電圧を利用する回路の絶縁
ゲート型電界効果トランジスタよりも十分厚くされてお
り、１個の絶縁ゲート型電界効果トランジスタを用いて
信頼度の高い高電圧安定化用容量を実現することができ
る。
【００８４】
【実施例】図１はこの発明の一実施例である半導体記憶
装置の要部の構成を示す図である。図１において、ワー
ド線駆動信号発生回路ＨＳＧ、（単位）ＸデコーダＡＤ
Ｘｉ、ワード線ドライバＷＤｉは図２７に示すものと同
一構成を備え、同じ動作を実行するため、対応する部分
には同一参照符号を付し、その詳細説明は省略する。ワ
ード線駆動信号発生回路ＨＳＧおよびワード線ドライバ
ＷＤｉ（ワード線ドライバ回路ＷＤ）は選択ワード線を
駆動するためのワード線駆動手段９００を構成する。ま
た、図１においては、図２７の構成と同様、１本のワー
ド線３と、１本のビット線２と、メモリセル１とが示さ
れる。メモリセル１は、１個の選択トランジスタ５と、
メモリキャパシタ６とを含む。
装置の要部の構成を示す図である。図１において、ワー
ド線駆動信号発生回路ＨＳＧ、（単位）ＸデコーダＡＤ
Ｘｉ、ワード線ドライバＷＤｉは図２７に示すものと同
一構成を備え、同じ動作を実行するため、対応する部分
には同一参照符号を付し、その詳細説明は省略する。ワ
ード線駆動信号発生回路ＨＳＧおよびワード線ドライバ
ＷＤｉ（ワード線ドライバ回路ＷＤ）は選択ワード線を
駆動するためのワード線駆動手段９００を構成する。ま
た、図１においては、図２７の構成と同様、１本のワー
ド線３と、１本のビット線２と、メモリセル１とが示さ
れる。メモリセル１は、１個の選択トランジスタ５と、
メモリキャパシタ６とを含む。
【００８５】昇圧ワード線駆動信号を発生するための高
電圧発生回路ＨＶＧは、繰返し信号φｃに応答して内部
動作電源電圧Ｖｃｃから高電圧Ｖｐｐを発生するための
昇圧部４００と、、この昇圧部４００が発生する高電圧
を安定化するための安定化容量３３０を含む。安定化容
量３３０は、この昇圧部４００の出力ノード２７と第２
の電源電圧源（接地電位）との間に直列に接続される複
数（図１においては２個）の容量性素子３３ａおよび３
３ｂを含む。昇圧部４００は、図２７に示す高電圧発生
回路ＨＶＧにおいて、昇圧容量と２つのダイオード接続
されたｎ−ＦＥＴとを備える。すなわち、昇圧部４００
は、繰返し信号φｃに応答してチャージポンプ動作によ
り高電圧Ｖｐｐを発生する。
電圧発生回路ＨＶＧは、繰返し信号φｃに応答して内部
動作電源電圧Ｖｃｃから高電圧Ｖｐｐを発生するための
昇圧部４００と、、この昇圧部４００が発生する高電圧
を安定化するための安定化容量３３０を含む。安定化容
量３３０は、この昇圧部４００の出力ノード２７と第２
の電源電圧源（接地電位）との間に直列に接続される複
数（図１においては２個）の容量性素子３３ａおよび３
３ｂを含む。昇圧部４００は、図２７に示す高電圧発生
回路ＨＶＧにおいて、昇圧容量と２つのダイオード接続
されたｎ−ＦＥＴとを備える。すなわち、昇圧部４００
は、繰返し信号φｃに応答してチャージポンプ動作によ
り高電圧Ｖｐｐを発生する。
【００８６】安定化容量３３０において、容量性素子３
３ａおよび３３ｂに印加される電圧Ｖ３３ａおよびＶ３
３ｂは、ノード２７に発生する高電圧をＶｐｐとする
と、Ｖ３３ａ＝Ｃ３３ｂ・Ｖｐｐ／（Ｃ３３ａ＋Ｃ３３
ｂ）、Ｖ３３ｂ＝Ｃ３３ａ・Ｖｐｐ／（Ｃ３３ａ＋Ｃ３
３ｂ）、で与えられる。ここでＣ３３ａおよびＣ３３ｂ
は容量性素子３３ａおよび３３ｂの容量値を示す。した
がって、容量値Ｃ３３ａおよびＣ３３ｂが等しければ、
容量性素子３３ａおよび３３ｂに印加される電圧は、図
２７に示す１個の容量で構成する安定化容量の場合に比
べて１／２倍（＝Ｖｐｐ／２）となり、キャパシタ絶縁
膜の膜厚が薄くても各容量性素子に印加される電圧が大
幅に低減されるため、この安定化容量３３０の絶縁特性
（絶縁耐圧および経時絶縁破壊特性）が大幅に改善さ
れ、信頼性の高い安定化容量を実現することができ、安
定に高電圧Ｖｐｐを発生することができる。
３ａおよび３３ｂに印加される電圧Ｖ３３ａおよびＶ３
３ｂは、ノード２７に発生する高電圧をＶｐｐとする
と、Ｖ３３ａ＝Ｃ３３ｂ・Ｖｐｐ／（Ｃ３３ａ＋Ｃ３３
ｂ）、Ｖ３３ｂ＝Ｃ３３ａ・Ｖｐｐ／（Ｃ３３ａ＋Ｃ３
３ｂ）、で与えられる。ここでＣ３３ａおよびＣ３３ｂ
は容量性素子３３ａおよび３３ｂの容量値を示す。した
がって、容量値Ｃ３３ａおよびＣ３３ｂが等しければ、
容量性素子３３ａおよび３３ｂに印加される電圧は、図
２７に示す１個の容量で構成する安定化容量の場合に比
べて１／２倍（＝Ｖｐｐ／２）となり、キャパシタ絶縁
膜の膜厚が薄くても各容量性素子に印加される電圧が大
幅に低減されるため、この安定化容量３３０の絶縁特性
（絶縁耐圧および経時絶縁破壊特性）が大幅に改善さ
れ、信頼性の高い安定化容量を実現することができ、安
定に高電圧Ｖｐｐを発生することができる。
【００８７】安定化容量３３０の容量値は、ワード線３
の寄生容量７の容量値よりも十分大きい値に設定され
る。しかしながら、安定化容量３３０の占有面積と高電
圧Ｖｐｐ発生時の出力ノード２７の充電速度（すなわち
充電時間）とを考慮して、好ましくは安定化容量３３０
の容量値は寄生容量７の３０倍程度の大きさに設定され
る。たとえば、４Ｍダイナミック・ランダム・アクセス
・メモリにおいて、寄生容量７の容量値が通常、１０ｐ
Ｆ程度であり、安定化容量３３０の容量値Ｃ３３０は約
３００ｐＦに設定される。
の寄生容量７の容量値よりも十分大きい値に設定され
る。しかしながら、安定化容量３３０の占有面積と高電
圧Ｖｐｐ発生時の出力ノード２７の充電速度（すなわち
充電時間）とを考慮して、好ましくは安定化容量３３０
の容量値は寄生容量７の３０倍程度の大きさに設定され
る。たとえば、４Ｍダイナミック・ランダム・アクセス
・メモリにおいて、寄生容量７の容量値が通常、１０ｐ
Ｆ程度であり、安定化容量３３０の容量値Ｃ３３０は約
３００ｐＦに設定される。
【００８８】容量性素子３３ａおよび３３ｂは直列に接
続されるため、安定化容量３３０の容量値Ｃ３３０より
も容量性素子３３ａおよび３３ｂそれぞれの容量値Ｃ３
３ａおよびＣ３３ｂは大きくする必要がある。このた
め、容量性素子３３ａおよび３３ｂとしては、できるだ
けスペース効率の良い素子構造を利用する必要がある。
続されるため、安定化容量３３０の容量値Ｃ３３０より
も容量性素子３３ａおよび３３ｂそれぞれの容量値Ｃ３
３ａおよびＣ３３ｂは大きくする必要がある。このた
め、容量性素子３３ａおよび３３ｂとしては、できるだ
けスペース効率の良い素子構造を利用する必要がある。
【００８９】図２は、図１に示す安定化容量の具体的構
成を示す図である。図２に示す安定化容量は、ｎ−ＦＥ
Ｔを用いて構成されるＭＯＳキャパシタ構造を備える。
容量性素子３３ａおよび容量性素子３３ｂはｐ型半導体
基板２００の表面に形成された素子分離膜（フィールド
酸化膜）２２０により分離される。
成を示す図である。図２に示す安定化容量は、ｎ−ＦＥ
Ｔを用いて構成されるＭＯＳキャパシタ構造を備える。
容量性素子３３ａおよび容量性素子３３ｂはｐ型半導体
基板２００の表面に形成された素子分離膜（フィールド
酸化膜）２２０により分離される。
【００９０】容量性素子３３ａは、ｐ型半導体基板２０
０の表面の所定領域に形成されたｎ型不純物領域２０２
ａおよび２０２ｂと、不純物領域２０２ａおよび２０２
ｂの間の半導体基板２００の表面上にゲート絶縁膜２０
４を介して形成されるゲート電極２０３とを備える。不
純物領域２０２ａおよび２０２ｂには電極取出層２０８
が設けられ、ゲート電極２０３には電極取出層２３１ａ
が設けられる。
０の表面の所定領域に形成されたｎ型不純物領域２０２
ａおよび２０２ｂと、不純物領域２０２ａおよび２０２
ｂの間の半導体基板２００の表面上にゲート絶縁膜２０
４を介して形成されるゲート電極２０３とを備える。不
純物領域２０２ａおよび２０２ｂには電極取出層２０８
が設けられ、ゲート電極２０３には電極取出層２３１ａ
が設けられる。
【００９１】容量性素子３３ｂは、容量性素子３３ａと
同様、ｎ型不純物領域２１２ａおよび２１２ｂと、ゲー
ト絶縁膜２１４を介して半導体基板２００表面上に形成
されるゲート電極２１３とを含む。不純物領域２１２ａ
および２１２ｂに対しては電極取出層２１８が設けられ
る。また、ゲート電極２１３に対しては電極取出層２３
１ｂが設けられる。
同様、ｎ型不純物領域２１２ａおよび２１２ｂと、ゲー
ト絶縁膜２１４を介して半導体基板２００表面上に形成
されるゲート電極２１３とを含む。不純物領域２１２ａ
および２１２ｂに対しては電極取出層２１８が設けられ
る。また、ゲート電極２１３に対しては電極取出層２３
１ｂが設けられる。
【００９２】容量性素子３３ａの不純物領域２０２ａお
よび２０２ｂは、電極取出層２０８および電極取出層２
３１ｂを介して容量性素子３３ｂのゲート電極２１３に
接続される。容量性素子３３ａのゲート電極２０３は、
電極取出層２３１ａを介して高電圧Ｖｐｐを受けるよう
に接続される。容量性素子３３ｂの不純物領域２１２ａ
および２１２ｂは電極取出層２１８を介して接地電位Ｇ
ＮＤを受けるように接続される。
よび２０２ｂは、電極取出層２０８および電極取出層２
３１ｂを介して容量性素子３３ｂのゲート電極２１３に
接続される。容量性素子３３ａのゲート電極２０３は、
電極取出層２３１ａを介して高電圧Ｖｐｐを受けるよう
に接続される。容量性素子３３ｂの不純物領域２１２ａ
および２１２ｂは電極取出層２１８を介して接地電位Ｇ
ＮＤを受けるように接続される。
【００９３】図２に示すように、絶縁ゲート型電界効果
トランジスタを利用して安定化容量を形成すれば、この
半導体記憶装置において用いられる絶縁ゲート型電界効
果トランジスタと同一製造工程で安定化容量を製造する
ことができ、余分の製造工程を追加することなく、スペ
ース効率の良い膜厚制御の優れた容量を得ることができ
る。この場合、製造プロセスにおいてゲート絶縁膜にば
らつきが存在しても、容量分割により各容量性素子３３
ａおよび３３ｂそれぞれに印加される電圧は十分低い電
圧に設定することができるため、絶縁特性に優れた安定
化容量を実現することができる。
トランジスタを利用して安定化容量を形成すれば、この
半導体記憶装置において用いられる絶縁ゲート型電界効
果トランジスタと同一製造工程で安定化容量を製造する
ことができ、余分の製造工程を追加することなく、スペ
ース効率の良い膜厚制御の優れた容量を得ることができ
る。この場合、製造プロセスにおいてゲート絶縁膜にば
らつきが存在しても、容量分割により各容量性素子３３
ａおよび３３ｂそれぞれに印加される電圧は十分低い電
圧に設定することができるため、絶縁特性に優れた安定
化容量を実現することができる。
【００９４】図３は、図２に示す安定化容量の接続構成
を示すとともにその電気的等価回路を示す図である。図
３（ａ）において容量性素子３３ａのゲート電極２０３
が高電圧Ｖｐｐに接続され、容量性素子３３ａの不純物
領域がともに結合されて容量性素子３３ｂのゲート電極
２１３に接続され、容量性素子３３ｂの不純物領域がと
もに電極取出層２１８を介して接地電位に接続される。
これは、図３（ｂ）に示す容量が高電圧Ｖｐｐと接地電
位との間に直列接続された構造と電気的に等価である。
を示すとともにその電気的等価回路を示す図である。図
３（ａ）において容量性素子３３ａのゲート電極２０３
が高電圧Ｖｐｐに接続され、容量性素子３３ａの不純物
領域がともに結合されて容量性素子３３ｂのゲート電極
２１３に接続され、容量性素子３３ｂの不純物領域がと
もに電極取出層２１８を介して接地電位に接続される。
これは、図３（ｂ）に示す容量が高電圧Ｖｐｐと接地電
位との間に直列接続された構造と電気的に等価である。
【００９５】図２に示す構成においては、ｎ−ＦＥＴを
利用してＭＯＳキャパシタを実現している。これに代え
て、ｐ−ＦＥＴを利用することもできる。
利用してＭＯＳキャパシタを実現している。これに代え
て、ｐ−ＦＥＴを利用することもできる。
【００９６】図４は、図１に示す安定化容量の他の構成
例を示す図である。図４（ａ）において、安定化容量
は、高電圧Ｖｐｐと接地電位との間に直列に接続される
ｐ−ＦＥＴを用いて構成される容量性素子３３ｃおよび
３３ｄを含む。容量性素子３３はその不純物領域が高電
圧Ｖｐｐ接続され、ゲート電極が容量性素子３３ｄの不
純物領域に接続される。容量性素子３３ｄのゲート電極
が接地電位に接続される。この構成であっても、半導体
記憶装置においては、ｐ−ＦＥＴが利用されており（た
とえばＣＭＯＳ構成のインバータ回路）、容易に半導体
記憶装置におけるｐ−ＦＥＴ製造工程と同一製造工程で
容量性素子３３ｃおよび３３ｄを製造することができ
る。
例を示す図である。図４（ａ）において、安定化容量
は、高電圧Ｖｐｐと接地電位との間に直列に接続される
ｐ−ＦＥＴを用いて構成される容量性素子３３ｃおよび
３３ｄを含む。容量性素子３３はその不純物領域が高電
圧Ｖｐｐ接続され、ゲート電極が容量性素子３３ｄの不
純物領域に接続される。容量性素子３３ｄのゲート電極
が接地電位に接続される。この構成であっても、半導体
記憶装置においては、ｐ−ＦＥＴが利用されており（た
とえばＣＭＯＳ構成のインバータ回路）、容易に半導体
記憶装置におけるｐ−ＦＥＴ製造工程と同一製造工程で
容量性素子３３ｃおよび３３ｄを製造することができ
る。
【００９７】図４（ｂ）においては、安定化容量は、ｎ
−ＦＥＴを用いて構成される容量性素子３３ａと、ｐ−
ＦＥＴを用いて構成される容量性素子３３ｄを含む。容
量性素子３３ａのゲート電極が高電圧Ｖｐｐに接続さ
れ、その不純物領域が容量性素子３３ｄの不純物領域に
接続される。容量性素子３ｄのゲート電極が接地電位に
接続される。
−ＦＥＴを用いて構成される容量性素子３３ａと、ｐ−
ＦＥＴを用いて構成される容量性素子３３ｄを含む。容
量性素子３３ａのゲート電極が高電圧Ｖｐｐに接続さ
れ、その不純物領域が容量性素子３３ｄの不純物領域に
接続される。容量性素子３ｄのゲート電極が接地電位に
接続される。
【００９８】図４（ｃ）に示す安定化容量は、ｐ−ＦＥ
Ｔを用いて構成される容量性素子３３ｃと、ｎ−ＦＥＴ
を用いて構成される容量性素子３３ｂを含む。容量性素
子３３ｃの不純物領域が高電圧Ｖｐｐに接続され、その
ゲート電極が容量性素子３３ｂのゲート電極に接続され
る。容量性素子３３ｂの不純物領域が接地電位に接続さ
れる。
Ｔを用いて構成される容量性素子３３ｃと、ｎ−ＦＥＴ
を用いて構成される容量性素子３３ｂを含む。容量性素
子３３ｃの不純物領域が高電圧Ｖｐｐに接続され、その
ゲート電極が容量性素子３３ｂのゲート電極に接続され
る。容量性素子３３ｂの不純物領域が接地電位に接続さ
れる。
【００９９】この図４（ａ）、（ｂ）、および（ｃ）に
示す安定化容量の等価回路は図３（ｂ）に示すものと同
様であり、これらの場合においても直列接続された容量
を用いて安定化容量を実現することができ、各容量性素
子３３ａ〜３３ｄに印加される電圧を緩和することがで
き、絶縁特性の優れた安定化容量を実現することができ
る。また、ｐ−ＦＥＴおよびｎ−ＦＥＴ両者を用いて構
成する場合、この半導体記憶装置のＣＭＯＳ回路部分と
同一製造プロセスで作成することができ、追加の製造プ
ロセスを付加させることなく安定な容量性素子を実現す
ることができる。
示す安定化容量の等価回路は図３（ｂ）に示すものと同
様であり、これらの場合においても直列接続された容量
を用いて安定化容量を実現することができ、各容量性素
子３３ａ〜３３ｄに印加される電圧を緩和することがで
き、絶縁特性の優れた安定化容量を実現することができ
る。また、ｐ−ＦＥＴおよびｎ−ＦＥＴ両者を用いて構
成する場合、この半導体記憶装置のＣＭＯＳ回路部分と
同一製造プロセスで作成することができ、追加の製造プ
ロセスを付加させることなく安定な容量性素子を実現す
ることができる。
【０１００】高電圧安定化用の容量性素子に用いるＦＥ
Ｔは、前述のごとく、半導体記憶装置に利用されるＦＥ
Ｔと同一構造（同一ゲート絶縁膜膜厚）のものが利用さ
れる。すなわち、容量性３３ａおよび３３ｂ（３３ｃお
よび３３ｄ）と半導体記憶装置内のＦＥＴとは同一製造
プロセスで作成される。以下、この製造プロセスについ
て簡単に説明する。
Ｔは、前述のごとく、半導体記憶装置に利用されるＦＥ
Ｔと同一構造（同一ゲート絶縁膜膜厚）のものが利用さ
れる。すなわち、容量性３３ａおよび３３ｂ（３３ｃお
よび３３ｄ）と半導体記憶装置内のＦＥＴとは同一製造
プロセスで作成される。以下、この製造プロセスについ
て簡単に説明する。
【０１０１】今、図５に示すように半導体チップ２００
の領域Ｉと領域ＩＩにＦＥＴを製造する場合を考える。
領域Ｉは高電圧安定化のための容量性素子が形成される
領域であり、領域ＩＩは、他の回路部分におけるＦＥＴ
が形成される領域である。今、この領域ＩおよびＩＩそ
れぞれにおいてｎ−ＦＥＴを形成する場合を考える。
の領域Ｉと領域ＩＩにＦＥＴを製造する場合を考える。
領域Ｉは高電圧安定化のための容量性素子が形成される
領域であり、領域ＩＩは、他の回路部分におけるＦＥＴ
が形成される領域である。今、この領域ＩおよびＩＩそ
れぞれにおいてｎ−ＦＥＴを形成する場合を考える。
【０１０２】まず、図６（ａ）および（ｂ）に示すよう
に、ｐ型半導体基板５００表面上に、薄い熱酸化膜（パ
ッド酸化膜）５０２を成長させ、次いでＣＶＤ（化学的
気相成長法）によりシリコン窒化膜５０４を成膜し、２
層絶縁膜を形成する。ここで、図６（ａ）は図５におけ
る領域ＩにおけるＦＥＴ形成プロセスを示し、図６
（ｂ）は図５に示す領域ＩＩにおけるＦＥＴ形成プロセ
スを示す。以下の説明においても、各図において（ａ）
は安定化容量のための容量性素子の形成プロセスを示
し、（ｂ）で、他の回路部分のＦＥＴ形成プロセスを示
す。
に、ｐ型半導体基板５００表面上に、薄い熱酸化膜（パ
ッド酸化膜）５０２を成長させ、次いでＣＶＤ（化学的
気相成長法）によりシリコン窒化膜５０４を成膜し、２
層絶縁膜を形成する。ここで、図６（ａ）は図５におけ
る領域ＩにおけるＦＥＴ形成プロセスを示し、図６
（ｂ）は図５に示す領域ＩＩにおけるＦＥＴ形成プロセ
スを示す。以下の説明においても、各図において（ａ）
は安定化容量のための容量性素子の形成プロセスを示
し、（ｂ）で、他の回路部分のＦＥＴ形成プロセスを示
す。
【０１０３】図７（ａ）および（ｂ）に示すように、レ
ジスト膜を形成した後フォトリソグラフィを用いてこの
レジスト膜をパターニングしてレジストパターン５０６
を形成し、このレジストパターン５０６をマスクとして
素子分離領域となる部分のシリコン窒化膜５０４をエッ
チング除去する。
ジスト膜を形成した後フォトリソグラフィを用いてこの
レジスト膜をパターニングしてレジストパターン５０６
を形成し、このレジストパターン５０６をマスクとして
素子分離領域となる部分のシリコン窒化膜５０４をエッ
チング除去する。
【０１０４】図８に示すように、寄生ＭＯＳＦＥＴのし
きい値電圧を所定値以上に設定するために、このレジス
トパターン５０６をマスクとして素子分離領域の半導体
基板５００表面上にたとえばボロンからなるｐ型不純物
をイオン注入し、チャネルストップ用のイオン注入領域
５０８を形成する。ここで、寄生ＭＯＳＦＥＴは、配線
材料とフィールド酸化膜と半導体基板とで構成されるＭ
ＯＳ構造に起因する寄生ＦＥＴを示す。この寄生ＭＯＳ
ＦＥＴが導通状態となる臨界電圧すなわちしきい値電圧
を十分高くし、素子間の絶縁を図る必要がある。このた
めチャネルストップ用のイオン注入が実行される。
きい値電圧を所定値以上に設定するために、このレジス
トパターン５０６をマスクとして素子分離領域の半導体
基板５００表面上にたとえばボロンからなるｐ型不純物
をイオン注入し、チャネルストップ用のイオン注入領域
５０８を形成する。ここで、寄生ＭＯＳＦＥＴは、配線
材料とフィールド酸化膜と半導体基板とで構成されるＭ
ＯＳ構造に起因する寄生ＦＥＴを示す。この寄生ＭＯＳ
ＦＥＴが導通状態となる臨界電圧すなわちしきい値電圧
を十分高くし、素子間の絶縁を図る必要がある。このた
めチャネルストップ用のイオン注入が実行される。
【０１０５】次いで、図９に示すようにレジストパター
ン５０６を除去した後、シリコン窒化膜５０４をマスク
として熱酸化を行ない、素子分離領域に選択的に厚い膜
厚の二酸化シリコン膜（フィールド酸化膜）５１０を成
長させる。このようなフィールド酸化法をＬＯＣＯＳ
（シリコンの局所酸化）法と呼ぶ。このとき、フィール
ド酸化膜５１０は、シリコン窒化膜５０４下にも成長
し、シリコン窒化膜５０４はその一部が持ち上げられる
（バーズビーク）。このフィールド酸化膜５１０の成長
時に、チャネルストップ用不純物注入領域５０４が拡散
されかつ活性化され、チャネルストップ領域５０８ａが
フィールド酸化膜５１０下に形成される。この一連の工
程により、素子分離が完了する。
ン５０６を除去した後、シリコン窒化膜５０４をマスク
として熱酸化を行ない、素子分離領域に選択的に厚い膜
厚の二酸化シリコン膜（フィールド酸化膜）５１０を成
長させる。このようなフィールド酸化法をＬＯＣＯＳ
（シリコンの局所酸化）法と呼ぶ。このとき、フィール
ド酸化膜５１０は、シリコン窒化膜５０４下にも成長
し、シリコン窒化膜５０４はその一部が持ち上げられる
（バーズビーク）。このフィールド酸化膜５１０の成長
時に、チャネルストップ用不純物注入領域５０４が拡散
されかつ活性化され、チャネルストップ領域５０８ａが
フィールド酸化膜５１０下に形成される。この一連の工
程により、素子分離が完了する。
【０１０６】図１０において、不要となったシリコン窒
化膜５０４およびパッド酸化膜５０２はエッチング除去
され、半導体基板５００の表面が露出する。
化膜５０４およびパッド酸化膜５０２はエッチング除去
され、半導体基板５００の表面が露出する。
【０１０７】図１１において、基板表面が露出した部分
に対し熱酸化を行ない、薄い膜厚のゲート酸化膜５１２
を成長させる。一般に、このゲート酸化膜５１２は、Ｍ
ＯＳＦＥＴのしきい値電圧を決定する主要要因となるた
め、この膜厚の制御および膜質に対し十分考慮が払われ
る。
に対し熱酸化を行ない、薄い膜厚のゲート酸化膜５１２
を成長させる。一般に、このゲート酸化膜５１２は、Ｍ
ＯＳＦＥＴのしきい値電圧を決定する主要要因となるた
め、この膜厚の制御および膜質に対し十分考慮が払われ
る。
【０１０８】図１２において、ＭＯＳＦＥＴのしきい値
電圧を所定値に設定するため、たとえばボロンであるｐ
型不純物のイオン注入が行なわれる。この図１２に示す
イオン注入は、ＦＥＴのしきい値電圧制御を目的として
おり、しきい値電圧が異なるトランジスタを作成する場
合には、レジストをマスクとし、必要なＦＥＴに対して
のみｐ型またはｎ型の不純物イオン注入が実行される。
電圧を所定値に設定するため、たとえばボロンであるｐ
型不純物のイオン注入が行なわれる。この図１２に示す
イオン注入は、ＦＥＴのしきい値電圧制御を目的として
おり、しきい値電圧が異なるトランジスタを作成する場
合には、レジストをマスクとし、必要なＦＥＴに対して
のみｐ型またはｎ型の不純物イオン注入が実行される。
【０１０９】図１３において、ｎ型多結晶シリコンをた
とえばＣＶＤ法を用いて全面に堆積する。続いて、レジ
ストパターン５１６をマスクとして、この多結晶シリコ
ンをエッチングし、ゲート電極５１４を形成する。ここ
で、ゲート電極の材料として多結晶シリコン層５１４に
代えて、モリブデンシリサイド、タングステンシリサイ
ドなどの高融点シリサイド層などが利用されてもよい。
とえばＣＶＤ法を用いて全面に堆積する。続いて、レジ
ストパターン５１６をマスクとして、この多結晶シリコ
ンをエッチングし、ゲート電極５１４を形成する。ここ
で、ゲート電極の材料として多結晶シリコン層５１４に
代えて、モリブデンシリサイド、タングステンシリサイ
ドなどの高融点シリサイド層などが利用されてもよい。
【０１１０】図１４において、レジストパターン５１４
を除去した後、ゲート電極層５１４とフィールド酸化膜
５１０をマスクとして、自己整合的に高濃度のｎ型不純
物（リンまたは砒素等）をイオン注入し、続いて熱処理
を行ない、注入イオンの電気的活性化を行ない、ソース
領域およびドレイン領域５１６を形成する。この過程に
より、ＭＯＳＦＥＴの基本構造が形成される。
を除去した後、ゲート電極層５１４とフィールド酸化膜
５１０をマスクとして、自己整合的に高濃度のｎ型不純
物（リンまたは砒素等）をイオン注入し、続いて熱処理
を行ない、注入イオンの電気的活性化を行ない、ソース
領域およびドレイン領域５１６を形成する。この過程に
より、ＭＯＳＦＥＴの基本構造が形成される。
【０１１１】ここで、フィールド酸化膜５１０上に形成
されたポリシリコン層は、他の配線層であり、このゲー
ト電極層５１４と同一プロセスで形成される配線層を示
す。このような配線層としては、たとえばメモリセルア
レイ部におけるワード線がある。
されたポリシリコン層は、他の配線層であり、このゲー
ト電極層５１４と同一プロセスで形成される配線層を示
す。このような配線層としては、たとえばメモリセルア
レイ部におけるワード線がある。
【０１１２】図１５において、ＰＳＧ膜（リンガラス
膜）５１８をたとえばＣＶＤ法により堆積し、層間絶縁
膜を形成する。このＣＶＤ法による堆積の後、ＰＳＧ膜
５１８のリフロー処理を実行し、このＰＳＧ膜表面の平
坦化を行なう。
膜）５１８をたとえばＣＶＤ法により堆積し、層間絶縁
膜を形成する。このＣＶＤ法による堆積の後、ＰＳＧ膜
５１８のリフロー処理を実行し、このＰＳＧ膜表面の平
坦化を行なう。
【０１１３】図１６において、この層間絶縁膜（ＰＳＧ
膜）５１８に対しレジストパターンをマスクとして選択
的にエッチングを行なって、ソースおよびドレイン領域
５１６表面を露出させる（コンタクト孔の形成）。この
後、半導体基板露出表面全面にわたってたとえばアルミ
ニウムである低抵抗導体をたとえばＰＶＤ（物理的気相
成長法）またはＣＶＤ法を用いて成膜し、続いてレジス
トパターン（図示せず）を用いてエッチングして所定の
電極配線層５２０ａおよび５２０ｂを形成する。その後
電極配線層５２０ａおよび５２０ｂとソースドレイン領
域５１６との良好なオーミックコンタクトを形成するた
め熱処理（シンター）を実行する。この図１６に示す構
成において、図１６（ａ）に示す容量性素子形成領域に
おいてはＦＥＴの電極配線層５２０ｂは隣接素子におい
ても伸びるようにパターニングされる。
膜）５１８に対しレジストパターンをマスクとして選択
的にエッチングを行なって、ソースおよびドレイン領域
５１６表面を露出させる（コンタクト孔の形成）。この
後、半導体基板露出表面全面にわたってたとえばアルミ
ニウムである低抵抗導体をたとえばＰＶＤ（物理的気相
成長法）またはＣＶＤ法を用いて成膜し、続いてレジス
トパターン（図示せず）を用いてエッチングして所定の
電極配線層５２０ａおよび５２０ｂを形成する。その後
電極配線層５２０ａおよび５２０ｂとソースドレイン領
域５１６との良好なオーミックコンタクトを形成するた
め熱処理（シンター）を実行する。この図１６に示す構
成において、図１６（ａ）に示す容量性素子形成領域に
おいてはＦＥＴの電極配線層５２０ｂは隣接素子におい
ても伸びるようにパターニングされる。
【０１１４】すなわち、図１７に示すように、この安定
化容量に含まれる容量性素子として機能するために、電
極配線層５２０ｂは容量性素子３３ｂのゲート電極５１
４ｂに接続される（このゲート電極５１４ｂに対するコ
ンタクト孔は図１６に示す工程においてソースおよびド
レイン領域に対するコンタクト孔形成時と同時に形成さ
れている。）また、容量性素子３３ｂの電極配線層５２
０ｃは後工程において接地電位に接続されるように配線
される。また、容量性素子３３ａのゲート電極層５１４
ａは高電圧Ｖｐｐを受けるように配線される。この配線
工程により、図１６（ｂ）に示す他の回路部分における
ＦＥＴと同一構造を備える容量性素子を何ら追加の製造
プロセスを必要とすることなく作成することができる。
化容量に含まれる容量性素子として機能するために、電
極配線層５２０ｂは容量性素子３３ｂのゲート電極５１
４ｂに接続される（このゲート電極５１４ｂに対するコ
ンタクト孔は図１６に示す工程においてソースおよびド
レイン領域に対するコンタクト孔形成時と同時に形成さ
れている。）また、容量性素子３３ｂの電極配線層５２
０ｃは後工程において接地電位に接続されるように配線
される。また、容量性素子３３ａのゲート電極層５１４
ａは高電圧Ｖｐｐを受けるように配線される。この配線
工程により、図１６（ｂ）に示す他の回路部分における
ＦＥＴと同一構造を備える容量性素子を何ら追加の製造
プロセスを必要とすることなく作成することができる。
【０１１５】図１８において、最上層の電極配線層５２
０ａ、５２０ｂ、および５２０ｃは、たとえば、アルミ
ニウムで構成される。この電極配線層の腐食および汚染
を防止するために、図１８に示すように、ＰＳＧ膜また
はプラズマＣＶＤ法によるシリコン窒化膜による保護膜
５２２を形成し、図示しないレジストパターンをマスク
として、外部端子との接続を行なうためのパッド部分ま
たは多層配線構造における他の配線層（この場合、保護
膜は層間絶縁膜である）との接続のためのバイヤホール
５２４を形成し、この後不要となったレジスト膜を除去
する。
０ａ、５２０ｂ、および５２０ｃは、たとえば、アルミ
ニウムで構成される。この電極配線層の腐食および汚染
を防止するために、図１８に示すように、ＰＳＧ膜また
はプラズマＣＶＤ法によるシリコン窒化膜による保護膜
５２２を形成し、図示しないレジストパターンをマスク
として、外部端子との接続を行なうためのパッド部分ま
たは多層配線構造における他の配線層（この場合、保護
膜は層間絶縁膜である）との接続のためのバイヤホール
５２４を形成し、この後不要となったレジスト膜を除去
する。
【０１１６】上述の構成により、安定化容量素子と他の
回路部分におけるＦＥＴとを同一製造プロセスで形成す
ることができ、安定化容量性素子を半導体記憶装置に用
いられるＦＥＴと同一構造とすることができる。
回路部分におけるＦＥＴとを同一製造プロセスで形成す
ることができ、安定化容量性素子を半導体記憶装置に用
いられるＦＥＴと同一構造とすることができる。
【０１１７】なお、上述の実施例においては、半導体記
憶装置内のｎ−ＦＥＴを用いて容量性素子を形成してい
る。このｎ−ＦＥＴは上述の構成においては、一般の回
路内部のｎ−ＦＥＴを用いるように示される。この高電
圧安定化用容量性素子としては、図１９（Ａ）に示すよ
うに、メモリセル１の選択トランジスタ５と同一構造を
備えるものであってもよい。
憶装置内のｎ−ＦＥＴを用いて容量性素子を形成してい
る。このｎ−ＦＥＴは上述の構成においては、一般の回
路内部のｎ−ＦＥＴを用いるように示される。この高電
圧安定化用容量性素子としては、図１９（Ａ）に示すよ
うに、メモリセル１の選択トランジスタ５と同一構造を
備えるものであってもよい。
【０１１８】図１９（Ａ）において、メモリセル１の選
択トランジスタ５は、半導体基板５５０の表面に形成さ
れるソース領域となる不純物領域５５１ｃと、ドレイン
領域となる不純物領域５５１ｄと、この不純物領域５５
１ｃおよび５５１ｄの間の半導体基板５５０表面上にゲ
ート絶縁膜５５７を介して形成されるゲート電極層５５
４ｃと、不純物領域５５１ｄに形成され、メモリセルキ
ャパシタの一方電極（ストレージノード）を形成する電
極層５５３と、この電極層５５３上に形成されるメモリ
セルキャパシタの他方電極（セルプレート）となる電極
層５５５を含む。通常、ゲート電極層は第１多結晶シリ
コン層で形成され、電極層５５３は第２多結晶シリコン
層で形成され、電極層５５５は第３多結晶シリコン層で
形成される。ソース領域となる不純物領域５５１ｃに対
して形成される電極配線層５５６ｃ（ビット線）はアル
ミニウム等の低抵抗層を用いて形成される。
択トランジスタ５は、半導体基板５５０の表面に形成さ
れるソース領域となる不純物領域５５１ｃと、ドレイン
領域となる不純物領域５５１ｄと、この不純物領域５５
１ｃおよび５５１ｄの間の半導体基板５５０表面上にゲ
ート絶縁膜５５７を介して形成されるゲート電極層５５
４ｃと、不純物領域５５１ｄに形成され、メモリセルキ
ャパシタの一方電極（ストレージノード）を形成する電
極層５５３と、この電極層５５３上に形成されるメモリ
セルキャパシタの他方電極（セルプレート）となる電極
層５５５を含む。通常、ゲート電極層は第１多結晶シリ
コン層で形成され、電極層５５３は第２多結晶シリコン
層で形成され、電極層５５５は第３多結晶シリコン層で
形成される。ソース領域となる不純物領域５５１ｃに対
して形成される電極配線層５５６ｃ（ビット線）はアル
ミニウム等の低抵抗層を用いて形成される。
【０１１９】安定化容量３３０は、半導体基板５５０上
に形成される不純物領域５５１ａおよび５５１ｂと、こ
の不純物領域５５１に形成されるゲート電極５５４ａお
よび不純物領域５５１ｂ上に形成されるゲート電極５５
４ｂを含む。この不純物領域５５１ａおよび５５１ｂ
は、メモリセルの選択トランジスタ５の不純物領域５５
１ｃおよび５５１ｄと同一製造プロセスで形成される。
またゲート電極層５５４ａおよび５５４ｂは選択トラン
ジスタ５のゲート電極５５４ｃと同一プロセスで形成さ
れる。安定化容量３３０において、不純物領域５５１ｂ
は電極配線層５５６ｂを介して接地電位を受けるように
接続され、電極配線層５５６ａは、ゲート電極５５４ｂ
に接続される。ゲート電極５５４ａは、高電圧Ｖｐｐを
受けるように接続される。この場合、電極配線層５５６
ｂおよび５５６ａは、電極配線層５５６ｃと同一プロセ
スで形成される。なおメモリセル構造として、図１９
（Ａ）に示すようなスタックトキャパシタ構造ではな
く、トレンチキャパシタ構造が利用されてもよく、また
他のキャパシタ構造を備えるものであってもよい。
に形成される不純物領域５５１ａおよび５５１ｂと、こ
の不純物領域５５１に形成されるゲート電極５５４ａお
よび不純物領域５５１ｂ上に形成されるゲート電極５５
４ｂを含む。この不純物領域５５１ａおよび５５１ｂ
は、メモリセルの選択トランジスタ５の不純物領域５５
１ｃおよび５５１ｄと同一製造プロセスで形成される。
またゲート電極層５５４ａおよび５５４ｂは選択トラン
ジスタ５のゲート電極５５４ｃと同一プロセスで形成さ
れる。安定化容量３３０において、不純物領域５５１ｂ
は電極配線層５５６ｂを介して接地電位を受けるように
接続され、電極配線層５５６ａは、ゲート電極５５４ｂ
に接続される。ゲート電極５５４ａは、高電圧Ｖｐｐを
受けるように接続される。この場合、電極配線層５５６
ｂおよび５５６ａは、電極配線層５５６ｃと同一プロセ
スで形成される。なおメモリセル構造として、図１９
（Ａ）に示すようなスタックトキャパシタ構造ではな
く、トレンチキャパシタ構造が利用されてもよく、また
他のキャパシタ構造を備えるものであってもよい。
【０１２０】図１９（Ｂ）にＣＭＯＳプロセスで形成し
た安定化容量の構成を示す。図１９（Ｂ）において、安
定化容量３３０は、容量性素子３３ａおよび３３ｄを含
む。容量性素子３３ａは、ｎ型半導体基板５７０の所定
領域に形成されたｐ型ウェル５８０と、このｐ型ウェル
５８０の表面に形成されるｎ型不純物領域５８２と、不
純物領域５８２の間のウェル領域表面上にゲート絶縁膜
５８４を介して形成されるゲート電極５８６を含む。
た安定化容量の構成を示す。図１９（Ｂ）において、安
定化容量３３０は、容量性素子３３ａおよび３３ｄを含
む。容量性素子３３ａは、ｎ型半導体基板５７０の所定
領域に形成されたｐ型ウェル５８０と、このｐ型ウェル
５８０の表面に形成されるｎ型不純物領域５８２と、不
純物領域５８２の間のウェル領域表面上にゲート絶縁膜
５８４を介して形成されるゲート電極５８６を含む。
【０１２１】容量性素子３３ｄは、ｎ型半導体基板５７
０の表面に形成されるｐ型不純物領域５７２と、この不
純物領域５７２の間の基板表面上にゲート絶縁膜５７４
を介して形成されるゲート電極５７６を含む。不純物領
域５７２は不純物領域５８２と接続される。ゲート電極
５８６は高電圧Ｖｐｐを受けるように接続され、ゲート
電極５７６は、接地電位ＧＮＤを受けるように接続され
る。容量性素子３３ａはｎ−ＦＥＴを利用して形成さ
れ、容量性素子３３ｄはｐ−ＦＥＴを利用して形成され
る。半導体記憶装置におけるＣＭＯＳ回路部分と同一製
造プロセスで安定化容量を形成することができる。
０の表面に形成されるｐ型不純物領域５７２と、この不
純物領域５７２の間の基板表面上にゲート絶縁膜５７４
を介して形成されるゲート電極５７６を含む。不純物領
域５７２は不純物領域５８２と接続される。ゲート電極
５８６は高電圧Ｖｐｐを受けるように接続され、ゲート
電極５７６は、接地電位ＧＮＤを受けるように接続され
る。容量性素子３３ａはｎ−ＦＥＴを利用して形成さ
れ、容量性素子３３ｄはｐ−ＦＥＴを利用して形成され
る。半導体記憶装置におけるＣＭＯＳ回路部分と同一製
造プロセスで安定化容量を形成することができる。
【０１２２】図２０は、この発明の他の実施例である半
導体記憶装置の構成を示す図である。図２０において、
オンチップのリングオシレータ６３０から繰返し信号φ
ｃが発生され、高電圧発生回路ＨＶＧ（ノード２８）へ
与えられる。高電圧発生回路ＨＶＧは、昇圧部４００
と、安定化容量３３０を含む。この構成は図１に示すも
のと同様である。
導体記憶装置の構成を示す図である。図２０において、
オンチップのリングオシレータ６３０から繰返し信号φ
ｃが発生され、高電圧発生回路ＨＶＧ（ノード２８）へ
与えられる。高電圧発生回路ＨＶＧは、昇圧部４００
と、安定化容量３３０を含む。この構成は図１に示すも
のと同様である。
【０１２３】ワード線ドライバＷＤｉは各ワード線３
（ＷＬｉ）に対応して設けられ、またＸデコーダＡＤＸ
ｉもワード線ドライバＷＤｉに対応して設けられる。
（ＷＬｉ）に対応して設けられ、またＸデコーダＡＤＸ
ｉもワード線ドライバＷＤｉに対応して設けられる。
【０１２４】ワード線ドライバＷＤｉは、ノード９へ与
えられるＸデコーダＡＤＸｉの出力を通過させるための
ｎ−ＦＥＴ６１４と、高電圧Ｖｐｐを受けるノード１０
とノード６１３ａとの間に設けられるｐ−ＦＥＴ６１１
ａと、ノード１０とノード６１３ｂとの間に設けられる
ｐ−ＦＥＴ６１１ｂと、ノード６１３ａの電位に応答し
て、ノード６１３ｂを接地電位へ放電するｎ−ＦＥＴ６
１２を含む。ｐ−ＦＥＴ６１１ａおよび６１１ｂはその
ゲートとドレインが交差結合される。
えられるＸデコーダＡＤＸｉの出力を通過させるための
ｎ−ＦＥＴ６１４と、高電圧Ｖｐｐを受けるノード１０
とノード６１３ａとの間に設けられるｐ−ＦＥＴ６１１
ａと、ノード１０とノード６１３ｂとの間に設けられる
ｐ−ＦＥＴ６１１ｂと、ノード６１３ａの電位に応答し
て、ノード６１３ｂを接地電位へ放電するｎ−ＦＥＴ６
１２を含む。ｐ−ＦＥＴ６１１ａおよび６１１ｂはその
ゲートとドレインが交差結合される。
【０１２５】メモリセル１は選択トランジスタ５とメモ
リキャパシタ６とを含み、ワード線３上の信号電位に応
答して選択トランジスタ５を介してメモリキャパシタ６
がビット線２（ＢＬｉ）に接続される。
リキャパシタ６とを含み、ワード線３上の信号電位に応
答して選択トランジスタ５を介してメモリキャパシタ６
がビット線２（ＢＬｉ）に接続される。
【０１２６】図２０に示す構成は、図１に示すワード線
駆動信号φｘを発生するための回路を省いたものであ
る。ワード線ドライバＷＤｉには定常的に高電圧Ｖｐｐ
が与えられる。このため、ワード線駆動信号φＸを発生
する回路における遅延をなくすことができ、高速でワー
ド線を駆動することができ、メモリセルアクセス速度が
改善される。ワード線ドライバＷＤｉにおいては、ｐ−
ＦＥＴ６１１ｂのサイズ（またはゲート幅）をｎ−ＦＥ
Ｔ６１２よりも大きくする必要がある。高速でワード線
３を充電する必要があるためである。
駆動信号φｘを発生するための回路を省いたものであ
る。ワード線ドライバＷＤｉには定常的に高電圧Ｖｐｐ
が与えられる。このため、ワード線駆動信号φＸを発生
する回路における遅延をなくすことができ、高速でワー
ド線を駆動することができ、メモリセルアクセス速度が
改善される。ワード線ドライバＷＤｉにおいては、ｐ−
ＦＥＴ６１１ｂのサイズ（またはゲート幅）をｎ−ＦＥ
Ｔ６１２よりも大きくする必要がある。高速でワード線
３を充電する必要があるためである。
【０１２７】ｎ−ＦＥＴ６１４はそのゲートにノード８
を介して内部動作電源電圧Ｖｃｃを受ける。ｎ−ＦＥＴ
６１４は、ノード９に高電圧Ｖｐｐが印加されるのを防
止する機能を備える。次にこの図２０に示すワード線ド
ライバＷＤｉの動作をその動作波形図である図２１を参
照して説明する。
を介して内部動作電源電圧Ｖｃｃを受ける。ｎ−ＦＥＴ
６１４は、ノード９に高電圧Ｖｐｐが印加されるのを防
止する機能を備える。次にこの図２０に示すワード線ド
ライバＷＤｉの動作をその動作波形図である図２１を参
照して説明する。
【０１２８】ＸデコーダＡＤＸｉは選択状態となったと
きにその出力が“Ｈ”から“Ｌ”へ立下がる。時刻ｔ０
においては、また行選択動作は実行されておらず、ワー
ド９の電位は内部動作電源電圧Ｖｃｃレベルの“Ｈ”レ
ベルにある。この状態においては、ノード１０において
高電圧Ｖｐｐが定常的に与えられている。ノード６１３
ａはｎ−ＦＥＴ６１４を介して“Ｈ”の信号が与えられ
るため、ｎ−ＦＥＴ６１２はオン状態であり、ノード６
１３ｂの電位を接地電位レベルへと放電する。これに応
答してｐ−ＦＥＴ６１１ａがオン状態となり、ノード６
１３ａの電位は上昇し始め、ｐ−ＦＥＴ６１１ｂが完全
にオフ状態となる。したがって、最終的にノード６１３
ａの電位は高電圧Ｖｐｐレベルとなる。
きにその出力が“Ｈ”から“Ｌ”へ立下がる。時刻ｔ０
においては、また行選択動作は実行されておらず、ワー
ド９の電位は内部動作電源電圧Ｖｃｃレベルの“Ｈ”レ
ベルにある。この状態においては、ノード１０において
高電圧Ｖｐｐが定常的に与えられている。ノード６１３
ａはｎ−ＦＥＴ６１４を介して“Ｈ”の信号が与えられ
るため、ｎ−ＦＥＴ６１２はオン状態であり、ノード６
１３ｂの電位を接地電位レベルへと放電する。これに応
答してｐ−ＦＥＴ６１１ａがオン状態となり、ノード６
１３ａの電位は上昇し始め、ｐ−ＦＥＴ６１１ｂが完全
にオフ状態となる。したがって、最終的にノード６１３
ａの電位は高電圧Ｖｐｐレベルとなる。
【０１２９】時刻ｔ１において、行選択動作が実行さ
れ、ノード９の電位が“Ｌ”に立下がると、ノード６１
３ａの電位がｎ−ＦＥＴ６１４およびノード９を介して
（ＸデコーダＡＤＸｉを介して）放電され、接地電位レ
ベルへと低下する。これにより、ｎ−ＦＥＴ６１２がオ
フ状態、ｐ−ＦＥＴ６１１ｂがオン状態となり、かつｐ
−ＦＥＴ６１１ａがオン状態となる。これにより、ノー
ド６１３ｂはｐ−ＦＥＴを介して高電圧Ｖｐｐレベルに
まで上昇し、ワード線３上に高電圧Ｖｐｐレベルのワー
ド線駆動信号φｘｉが伝達される。この図２０に示す構
成においては、ＸデコーダＡＤＸｉが選択されると同時
に、ワード線３の電位（ワード線駆動信号φｘｉ）が立
上がり、メモリセル１の選択トランジスタ５がオン状態
となるため、データアクセス速度が早くなる。
れ、ノード９の電位が“Ｌ”に立下がると、ノード６１
３ａの電位がｎ−ＦＥＴ６１４およびノード９を介して
（ＸデコーダＡＤＸｉを介して）放電され、接地電位レ
ベルへと低下する。これにより、ｎ−ＦＥＴ６１２がオ
フ状態、ｐ−ＦＥＴ６１１ｂがオン状態となり、かつｐ
−ＦＥＴ６１１ａがオン状態となる。これにより、ノー
ド６１３ｂはｐ−ＦＥＴを介して高電圧Ｖｐｐレベルに
まで上昇し、ワード線３上に高電圧Ｖｐｐレベルのワー
ド線駆動信号φｘｉが伝達される。この図２０に示す構
成においては、ＸデコーダＡＤＸｉが選択されると同時
に、ワード線３の電位（ワード線駆動信号φｘｉ）が立
上がり、メモリセル１の選択トランジスタ５がオン状態
となるため、データアクセス速度が早くなる。
【０１３０】時刻ｔ２においてメモリサイクルが完了す
ると、ＸデコーダＡＤＸｉの電位が内部動作電源電圧Ｖ
ｃｃレベルの“Ｈ”レベルに上昇する。これによりノー
ド６１３ａの電位レベルはｎ−ＦＥＴ６１４を介してＶ
ｃｃ−ＶＴＮのレベルにまで充電される。ノード６１３
ａの電位レベルがＶｃｃ−ＶＴＮに到達すると、ｎ−Ｆ
ＥＴ６１２がオン状態となり、ノード６１３ｂが接地電
位レベルと放電され、ｐ−ＦＥＴ６１１ａがオン状態と
なり、ノード６１３ａの電位レベルが高電圧Ｖｐｐにま
で上昇する。それにより、ｐ−ＦＥＴ６１１ｂが完全に
オフし、ノード６１３ｂの電位レベルはｎ−ＦＥＴ６１
２より完全に接地電位レベルにまで放電される。
ると、ＸデコーダＡＤＸｉの電位が内部動作電源電圧Ｖ
ｃｃレベルの“Ｈ”レベルに上昇する。これによりノー
ド６１３ａの電位レベルはｎ−ＦＥＴ６１４を介してＶ
ｃｃ−ＶＴＮのレベルにまで充電される。ノード６１３
ａの電位レベルがＶｃｃ−ＶＴＮに到達すると、ｎ−Ｆ
ＥＴ６１２がオン状態となり、ノード６１３ｂが接地電
位レベルと放電され、ｐ−ＦＥＴ６１１ａがオン状態と
なり、ノード６１３ａの電位レベルが高電圧Ｖｐｐにま
で上昇する。それにより、ｐ−ＦＥＴ６１１ｂが完全に
オフし、ノード６１３ｂの電位レベルはｎ−ＦＥＴ６１
２より完全に接地電位レベルにまで放電される。
【０１３１】この図２０に示すようなワード線駆動系の
構成であっても高電圧Ｖｐｐを安定化するための安定化
容量３３０は、直列接続された容量性素子３３ａおよび
３３ｂを備えており、安定に高電圧Ｖｐｐを発生するこ
とができ、選択されたワード線を高速で高電圧レベルに
まで充電することができる。
構成であっても高電圧Ｖｐｐを安定化するための安定化
容量３３０は、直列接続された容量性素子３３ａおよび
３３ｂを備えており、安定に高電圧Ｖｐｐを発生するこ
とができ、選択されたワード線を高速で高電圧レベルに
まで充電することができる。
【０１３２】次に、内部動作電源電圧Ｖｃｃについて説
明する。外部電源電圧Ｖｄが内部動作電源電圧Ｖｃｃと
してそのまま利用されてもよい（すなわち、Ｖｄ＝Ｖｃ
ｃ）。たとえば、携帯型パーソナルコンピュータのよう
な電池を電源とするシステムにおいては、このシステム
構成装置の消費電力をできるだけ小さくする必要があ
る。電池寿命を長くするためである。この消費電力低減
のために、ダイナミック・ランダム・アクセス・メモリ
の動作電源電圧を低くする。消費電力は電圧の二乗に比
例するため、低動作電源電圧により消費電力を十分低減
することができる。この低電源電圧化はまた、電力消費
に伴う発熱量を低減することができ、安価なプラスチッ
クパッケージにダイナミック・ランダム・アクセス・メ
モリを収納することができる。
明する。外部電源電圧Ｖｄが内部動作電源電圧Ｖｃｃと
してそのまま利用されてもよい（すなわち、Ｖｄ＝Ｖｃ
ｃ）。たとえば、携帯型パーソナルコンピュータのよう
な電池を電源とするシステムにおいては、このシステム
構成装置の消費電力をできるだけ小さくする必要があ
る。電池寿命を長くするためである。この消費電力低減
のために、ダイナミック・ランダム・アクセス・メモリ
の動作電源電圧を低くする。消費電力は電圧の二乗に比
例するため、低動作電源電圧により消費電力を十分低減
することができる。この低電源電圧化はまた、電力消費
に伴う発熱量を低減することができ、安価なプラスチッ
クパッケージにダイナミック・ランダム・アクセス・メ
モリを収納することができる。
【０１３３】このような、外部電源電圧が低電圧化さ
れ、ダイナミック・ランダム・アクセス・メモリの内部
動作電源電圧としてそのまま利用する場合は、ダイナミ
ック・ランダム・アクセス・メモリのメモリセルアレイ
部および周辺回路のＦＥＴは少なくともゲート絶縁膜に
ついては同じ膜厚を有する（または同一構造である）。
したがって、上述の実施例におけるワード線駆動用の高
電圧を安定化するための容量としては、メモリセルアレ
イ部または周辺回路部のＦＥＴと同じ構造（同一ゲート
絶縁膜膜厚）のＦＥＴを利用する。
れ、ダイナミック・ランダム・アクセス・メモリの内部
動作電源電圧としてそのまま利用する場合は、ダイナミ
ック・ランダム・アクセス・メモリのメモリセルアレイ
部および周辺回路のＦＥＴは少なくともゲート絶縁膜に
ついては同じ膜厚を有する（または同一構造である）。
したがって、上述の実施例におけるワード線駆動用の高
電圧を安定化するための容量としては、メモリセルアレ
イ部または周辺回路部のＦＥＴと同じ構造（同一ゲート
絶縁膜膜厚）のＦＥＴを利用する。
【０１３４】一方において、外部電源電圧Ｖｄをオンチ
ップの内部降圧回路を用いて降圧して内部動作電源電圧
Ｖｃｃを発生するダイナミック・ランダム・アクセス・
メモリもある（Ｖｄ＞Ｖｃｃ）。システム電源電圧を決
定するマイクロプロセッサユニットなどの論理ＬＳＩの
微細化がダイナミック・ランダム・アクセス・メモリの
それよりも進展速度が遅く、システム電源電圧をダイナ
ミック・ランダム・アクセス・メモリの微細化に合わせ
て低下させることができない場合に対処するためであ
る。この場合、ダイナミッ・ランダム・アクセス・メモ
リの信頼性（ＦＥＴのゲート絶縁膜等の信頼性）を確保
するため、内部降圧回路を用いて外部電源電圧を降圧
し、内部動作電源電圧Ｖｃｃを発生する。
ップの内部降圧回路を用いて降圧して内部動作電源電圧
Ｖｃｃを発生するダイナミック・ランダム・アクセス・
メモリもある（Ｖｄ＞Ｖｃｃ）。システム電源電圧を決
定するマイクロプロセッサユニットなどの論理ＬＳＩの
微細化がダイナミック・ランダム・アクセス・メモリの
それよりも進展速度が遅く、システム電源電圧をダイナ
ミック・ランダム・アクセス・メモリの微細化に合わせ
て低下させることができない場合に対処するためであ
る。この場合、ダイナミッ・ランダム・アクセス・メモ
リの信頼性（ＦＥＴのゲート絶縁膜等の信頼性）を確保
するため、内部降圧回路を用いて外部電源電圧を降圧
し、内部動作電源電圧Ｖｃｃを発生する。
【０１３５】ダイナミック・ランダム・アクセス・メモ
リの構成は、内部降圧された電源電圧を印加する場所に
応じて、（１）周辺回路およびメモリセルアレイ部両者
に内部降圧された電源電圧を印加する、および（２）周
辺回路部に外部電源電圧を印加し、メモリセルアレイ部
分にのみ内部降圧された電源電圧を印加するの２つに大
別される。
リの構成は、内部降圧された電源電圧を印加する場所に
応じて、（１）周辺回路およびメモリセルアレイ部両者
に内部降圧された電源電圧を印加する、および（２）周
辺回路部に外部電源電圧を印加し、メモリセルアレイ部
分にのみ内部降圧された電源電圧を印加するの２つに大
別される。
【０１３６】第１の構成においては、ダイナミック・ラ
ンダム・アクセス・メモリ内全体の動作電源電圧が低く
される。これは、ダイナミック・ランダム・アクセス・
メモリの信頼性および消費電力の利点に加え、高速動作
化の利点をももたらすために行なわれる。ＦＥＴの駆動
能力に比例する周辺回路の動作速度は、その動作電源電
圧、特にゲート電圧に大きく依存する。一方、メモリセ
ルアレイおよびセンスアンプなど同じパターンが繰返さ
れる繰返しパターン回路は、大きな負荷容量を有する。
このため動作速度は負荷容量と抵抗とで与えられるＲＣ
時定数で決定され、電圧依存性は周辺回路ほど大きくな
い。一般に、ダイナミック・ランダム・アクセス・メモ
リでは、周辺回路と繰返しパターン回路の動作がミスマ
ッチを起こさないように、周辺回路の動作タイミングに
大きな余裕がとられる。周辺回路部の電源電圧を降圧す
れば、この動作タイミングの余裕を小さくすることがで
き、結果としてアクセス時間を短縮することができる。
ンダム・アクセス・メモリ内全体の動作電源電圧が低く
される。これは、ダイナミック・ランダム・アクセス・
メモリの信頼性および消費電力の利点に加え、高速動作
化の利点をももたらすために行なわれる。ＦＥＴの駆動
能力に比例する周辺回路の動作速度は、その動作電源電
圧、特にゲート電圧に大きく依存する。一方、メモリセ
ルアレイおよびセンスアンプなど同じパターンが繰返さ
れる繰返しパターン回路は、大きな負荷容量を有する。
このため動作速度は負荷容量と抵抗とで与えられるＲＣ
時定数で決定され、電圧依存性は周辺回路ほど大きくな
い。一般に、ダイナミック・ランダム・アクセス・メモ
リでは、周辺回路と繰返しパターン回路の動作がミスマ
ッチを起こさないように、周辺回路の動作タイミングに
大きな余裕がとられる。周辺回路部の電源電圧を降圧す
れば、この動作タイミングの余裕を小さくすることがで
き、結果としてアクセス時間を短縮することができる。
【０１３７】この第１の構成においては、周辺回路部お
よびメモリセルアレイ部のＦＥＴのゲート絶縁膜膜厚は
同一である（サイズは異なる）。したがって、ワード線
駆動用の高電圧を安定化させるための容量としては、周
辺回路およびメモリセルアレイ部のＦＥＴと同一構造
（同一ゲート絶縁膜膜厚）のＦＥＴをまた利用すること
ができる。
よびメモリセルアレイ部のＦＥＴのゲート絶縁膜膜厚は
同一である（サイズは異なる）。したがって、ワード線
駆動用の高電圧を安定化させるための容量としては、周
辺回路およびメモリセルアレイ部のＦＥＴと同一構造
（同一ゲート絶縁膜膜厚）のＦＥＴをまた利用すること
ができる。
【０１３８】第２の構成は、前述のごとく最も電圧の高
くなるワード線およびこのワード線を直接駆動する回路
などの信頼性を確保するためこの部分に内部降圧された
電源電圧を印加する。また消費電力が、メモリセルアレ
イ部の電源電圧が低下されるため、大幅に抑制される。
この場合、外部電源電圧が印加される周辺回路のＦＥＴ
の膜厚はメモリセルアレイ部のＦＥＴのそれに比べて厚
くされる。
くなるワード線およびこのワード線を直接駆動する回路
などの信頼性を確保するためこの部分に内部降圧された
電源電圧を印加する。また消費電力が、メモリセルアレ
イ部の電源電圧が低下されるため、大幅に抑制される。
この場合、外部電源電圧が印加される周辺回路のＦＥＴ
の膜厚はメモリセルアレイ部のＦＥＴのそれに比べて厚
くされる。
【０１３９】図２２は、内部降圧回路を備えるダイナミ
ック・ランダム・アクセス・メモリの全体の構成を概略
的に示す図である。図２２において、ダイナミック・ラ
ンダム・アクセス・メモリ７００は、メモリセルが行お
よび列のマトリクス状に配列されたメモリセルアレイ７
０２と、外部電源電圧Ｖｄを所定の電圧レベルの内部電
源電圧Ｖｃｃに降圧する降圧回路７０４と、降圧回路７
０４からの内部電源電圧Ｖｃｃを動作電源電圧としてメ
モリセルアレイ７０２を駆動するアレイ駆動回路７０６
と、外部動作電源電圧Ｖｄを動作電源電圧として動作す
る周辺回路７０８と、外部電源電圧Ｖｄを動作電源電圧
として動作し、周辺回路７０８の動作を制御する周辺制
御回路７１０と、外部電源電圧Ｖｄを動作電源電圧とし
て、装置外部と信号の入出力を行なう入出力回路７１２
を含む。入出力回路７１２はまた周辺制御回路７１０の
制御の下に動作する。
ック・ランダム・アクセス・メモリの全体の構成を概略
的に示す図である。図２２において、ダイナミック・ラ
ンダム・アクセス・メモリ７００は、メモリセルが行お
よび列のマトリクス状に配列されたメモリセルアレイ７
０２と、外部電源電圧Ｖｄを所定の電圧レベルの内部電
源電圧Ｖｃｃに降圧する降圧回路７０４と、降圧回路７
０４からの内部電源電圧Ｖｃｃを動作電源電圧としてメ
モリセルアレイ７０２を駆動するアレイ駆動回路７０６
と、外部動作電源電圧Ｖｄを動作電源電圧として動作す
る周辺回路７０８と、外部電源電圧Ｖｄを動作電源電圧
として動作し、周辺回路７０８の動作を制御する周辺制
御回路７１０と、外部電源電圧Ｖｄを動作電源電圧とし
て、装置外部と信号の入出力を行なう入出力回路７１２
を含む。入出力回路７１２はまた周辺制御回路７１０の
制御の下に動作する。
【０１４０】アレイ駆動回路７０６としては、ワード線
ドライブ回路、センスアンプ回路およびセンスアンプ駆
動回路、プリチャージ／イコライズ回路を含む。すなわ
ちこのアレイ駆動回路７０６はメモリセルアレイ７０２
へ直接信号を伝達する回路部分を含む。
ドライブ回路、センスアンプ回路およびセンスアンプ駆
動回路、プリチャージ／イコライズ回路を含む。すなわ
ちこのアレイ駆動回路７０６はメモリセルアレイ７０２
へ直接信号を伝達する回路部分を含む。
【０１４１】周辺回路７０８は、アドレスデコーダ（Ｘ
およびＹ）を含む。周辺制御回路７１０は、この周辺回
路７０８を制御するとともに入出力回路７１２の動作を
制御するためのものであり、外部から与えられる制御信
号／ＲＡＳ、／ＣＡＳおよび／ＷＥに応答して各内部制
御信号を発生する回路である。この周辺制御回路７１０
はまた、アレイ駆動回路７０６の動作タイミングを規定
する信号を発生するように構成されてもよい。
およびＹ）を含む。周辺制御回路７１０は、この周辺回
路７０８を制御するとともに入出力回路７１２の動作を
制御するためのものであり、外部から与えられる制御信
号／ＲＡＳ、／ＣＡＳおよび／ＷＥに応答して各内部制
御信号を発生する回路である。この周辺制御回路７１０
はまた、アレイ駆動回路７０６の動作タイミングを規定
する信号を発生するように構成されてもよい。
【０１４２】入出力回路７１２は、データ入出力回路の
みならず、アドレスバッファをも含む。装置外部と信号
の入出力を行なうため、外部電源電圧Ｖｄを動作電源電
圧として動作する。外部とのインタフェースをとるため
である。すなわち入出力回路７１２はバッファ回路を含
む。周辺回路７０８は、したがってこの入出力回路（バ
ッファ回路）７１２の出力を受けて内部書込データを発
生する書込回路、メモリセルアレイのデータを増幅する
プリアンプ回路などを含んでもよい。
みならず、アドレスバッファをも含む。装置外部と信号
の入出力を行なうため、外部電源電圧Ｖｄを動作電源電
圧として動作する。外部とのインタフェースをとるため
である。すなわち入出力回路７１２はバッファ回路を含
む。周辺回路７０８は、したがってこの入出力回路（バ
ッファ回路）７１２の出力を受けて内部書込データを発
生する書込回路、メモリセルアレイのデータを増幅する
プリアンプ回路などを含んでもよい。
【０１４３】図２２に示す構成においては、アレイ駆動
回路７０６およびメモリセルアレイ７０２の構成要素の
ＦＥＴの膜厚は薄くされ、降圧回路７０４、周辺回路７
０８、入出力回路７１２および周辺制御回路７１０のＦ
ＥＴのゲート絶縁膜の膜厚は厚くされる。
回路７０６およびメモリセルアレイ７０２の構成要素の
ＦＥＴの膜厚は薄くされ、降圧回路７０４、周辺回路７
０８、入出力回路７１２および周辺制御回路７１０のＦ
ＥＴのゲート絶縁膜の膜厚は厚くされる。
【０１４４】ＦＥＴを容量として利用する場合、占有面
積を小さくするためにはできるだけゲート絶縁膜の膜厚
の薄いＦＥＴを利用する必要がある。したがって、ワー
ド線駆動用の高電圧Ｖｐｐを安定化するための容量に含
まれる容量性素子としては、メモリセルアレイ７０２お
よびアレイ駆動回路７０６に含まれるＦＥＴと同一構造
（同一ゲート絶縁膜膜厚）のＦＥＴが利用される。ゲー
ト絶縁膜の膜厚が薄くされても、高電圧Ｖｐｐは容量分
割されて各容量性素子に印加されるため、十分に絶縁耐
圧特性は保証される。これにより、小占有面積の容量性
素子を得ることができる。
積を小さくするためにはできるだけゲート絶縁膜の膜厚
の薄いＦＥＴを利用する必要がある。したがって、ワー
ド線駆動用の高電圧Ｖｐｐを安定化するための容量に含
まれる容量性素子としては、メモリセルアレイ７０２お
よびアレイ駆動回路７０６に含まれるＦＥＴと同一構造
（同一ゲート絶縁膜膜厚）のＦＥＴが利用される。ゲー
ト絶縁膜の膜厚が薄くされても、高電圧Ｖｐｐは容量分
割されて各容量性素子に印加されるため、十分に絶縁耐
圧特性は保証される。これにより、小占有面積の容量性
素子を得ることができる。
【０１４５】内部降圧回路を用いるダイナミック・ラン
ダム・アクセス・メモリにおいては、上述の構成（１）
および（２）いずれの場合においても、内部降圧回路お
よび入出力回路のＦＥＴのゲート絶縁膜の膜厚は厚くさ
れる。外部とのインタフェースをとるため外部電源電圧
Ｖｄで動作するためである。しかしながら、このような
内部降圧回路および入出力回路であっても、そのゲート
絶縁膜の膜厚は印加される電源電圧に従って薄くされ
る。ＦＥＴのサイズの最適化はゲート絶縁膜膜厚を基準
として行なわれる。ゲート絶縁膜膜厚が薄くなるとゲー
ト長も短くなり、ゲート遅延（信号伝搬遅延）が小さく
なり、高速化につながるためである。これは、内部降圧
回路を用いず、外部電源電圧を内部電源電圧として降圧
せずに利用する場合も同様である。
ダム・アクセス・メモリにおいては、上述の構成（１）
および（２）いずれの場合においても、内部降圧回路お
よび入出力回路のＦＥＴのゲート絶縁膜の膜厚は厚くさ
れる。外部とのインタフェースをとるため外部電源電圧
Ｖｄで動作するためである。しかしながら、このような
内部降圧回路および入出力回路であっても、そのゲート
絶縁膜の膜厚は印加される電源電圧に従って薄くされ
る。ＦＥＴのサイズの最適化はゲート絶縁膜膜厚を基準
として行なわれる。ゲート絶縁膜膜厚が薄くなるとゲー
ト長も短くなり、ゲート遅延（信号伝搬遅延）が小さく
なり、高速化につながるためである。これは、内部降圧
回路を用いず、外部電源電圧を内部電源電圧として降圧
せずに利用する場合も同様である。
【０１４６】しかしながら、入出力回路の場合、外部端
子（リード端子）に接続されるため、印加される動作電
源電圧に応じて比例してゲート絶縁膜を薄くすると信頼
性の問題が生じる。この間の事情について説明する。
子（リード端子）に接続されるため、印加される動作電
源電圧に応じて比例してゲート絶縁膜を薄くすると信頼
性の問題が生じる。この間の事情について説明する。
【０１４７】図２３は入出力回路の構成の一例を示す図
であり、図２３（Ａ）は信号入力回路（入力バッファ）
の構成を示し、図２３（Ｂ）は信号出力回路（出力バッ
ファ）の構成を示す。図２３（Ａ）および（Ｂ）のバッ
ファ回路は、アドレスバッファ、データ入力バッファお
よびデータ出力バッファであってもよい。
であり、図２３（Ａ）は信号入力回路（入力バッファ）
の構成を示し、図２３（Ｂ）は信号出力回路（出力バッ
ファ）の構成を示す。図２３（Ａ）および（Ｂ）のバッ
ファ回路は、アドレスバッファ、データ入力バッファお
よびデータ出力バッファであってもよい。
【０１４８】図２３（Ａ）において、信号入力回路７５
０は、２段の縦続接続されたインバータ回路７６０およ
び７７０を含む。インバータ回路７６０は、電源電圧
（外部電源電圧であってもよく、内部電源電圧であって
もよい）Ｖｃｃと接地電位との間に相補的に接続される
ｐ−ＦＥＴ７６２およびｎ−ＦＥＴ７６４を含む。ｐ−
ＦＥＴ７６２およびｎ−ＦＥＴ７６４のゲートは内部端
子（リード端子）７８０に接続される。インバータ回路
７７０は、電源電圧Ｖｃｃと接地電位との間に相補的に
接続されるｐ−ＦＥＴ７７２およびｎ−ＦＥＴ７７４を
含む。ｐ−ＦＥＴ７７２およびｎ−ＦＥＴ７７４のゲー
トへ初段のインバータ回路７６０の出力が与えられる。
このインバータ回路７７０の出力が内部回路へ与えら
れ、所望の信号処理が実行される。
０は、２段の縦続接続されたインバータ回路７６０およ
び７７０を含む。インバータ回路７６０は、電源電圧
（外部電源電圧であってもよく、内部電源電圧であって
もよい）Ｖｃｃと接地電位との間に相補的に接続される
ｐ−ＦＥＴ７６２およびｎ−ＦＥＴ７６４を含む。ｐ−
ＦＥＴ７６２およびｎ−ＦＥＴ７６４のゲートは内部端
子（リード端子）７８０に接続される。インバータ回路
７７０は、電源電圧Ｖｃｃと接地電位との間に相補的に
接続されるｐ−ＦＥＴ７７２およびｎ−ＦＥＴ７７４を
含む。ｐ−ＦＥＴ７７２およびｎ−ＦＥＴ７７４のゲー
トへ初段のインバータ回路７６０の出力が与えられる。
このインバータ回路７７０の出力が内部回路へ与えら
れ、所望の信号処理が実行される。
【０１４９】インバータ回路７７０の構成要素であるＦ
ＥＴ７７２および７７４のゲート絶縁膜膜厚はこの電源
電圧Ｖｃｃに応じて薄くすることができる。しかしなが
ら、外部端子に直接接続される初段のインバータ回路７
６０において、このＦＥＴ７６２および７６４のゲート
絶縁膜膜厚を電源電圧Ｖｃｃに応じて薄くすることはで
きない。一般に、外部端子７８０とインバータ回路７６
０の入力部との間には異常高電圧をクランプするための
充放電クランプダイオード（保護ダイオード）が設けら
れている。このような保護ダイオードは外部端子７８０
と電源電圧供給ノードとの間および外部端子７８０と接
地電位との間に設けられる。このような構成の場合、外
部端子７８０に帯電した人体または物体が接触した場
合、この外部端子７８０において放電が生じ、たとえク
ランプダイオードが設けられていてもＦＥＴ７６２およ
び７６４に大きな静電界が印加される。このような静電
界からＦＥＴ７６２および７６４を保護するために、Ｆ
ＥＴ７６２および７６４のゲート絶縁膜は比較的厚くす
る必要がある。したがって、図２３（Ａ）の構成におい
て、インバータ回路７６０の構成要素のＦＥＴ７６２お
よび７６４のゲート絶縁膜の膜厚は比較的厚く、インバ
ータ回路７７０のＦＥＴのゲート絶縁膜の膜厚は電源電
圧Ｖｃｃに応じて薄くされる。
ＥＴ７７２および７７４のゲート絶縁膜膜厚はこの電源
電圧Ｖｃｃに応じて薄くすることができる。しかしなが
ら、外部端子に直接接続される初段のインバータ回路７
６０において、このＦＥＴ７６２および７６４のゲート
絶縁膜膜厚を電源電圧Ｖｃｃに応じて薄くすることはで
きない。一般に、外部端子７８０とインバータ回路７６
０の入力部との間には異常高電圧をクランプするための
充放電クランプダイオード（保護ダイオード）が設けら
れている。このような保護ダイオードは外部端子７８０
と電源電圧供給ノードとの間および外部端子７８０と接
地電位との間に設けられる。このような構成の場合、外
部端子７８０に帯電した人体または物体が接触した場
合、この外部端子７８０において放電が生じ、たとえク
ランプダイオードが設けられていてもＦＥＴ７６２およ
び７６４に大きな静電界が印加される。このような静電
界からＦＥＴ７６２および７６４を保護するために、Ｆ
ＥＴ７６２および７６４のゲート絶縁膜は比較的厚くす
る必要がある。したがって、図２３（Ａ）の構成におい
て、インバータ回路７６０の構成要素のＦＥＴ７６２お
よび７６４のゲート絶縁膜の膜厚は比較的厚く、インバ
ータ回路７７０のＦＥＴのゲート絶縁膜の膜厚は電源電
圧Ｖｃｃに応じて薄くされる。
【０１５０】この静電気の問題が、図２３（Ｂ）に示す
ような信号出力回路においても同様に発生する。ここ
で、図２３（Ｂ）において、信号出力回路（出力バッフ
ァ）８００は、縦列接続されたインバータ回路８２０お
よび８１０を含む。インバータ回路８２０は、ＣＭＯＳ
構成を備え、ｐ−ＦＥＴ８２２およびｎ−ＦＥＴ８２４
を含む。インバータ回路８１０は、同様、ＣＭＯＳ構成
を備え、ｐ−ＦＥＴ８１２およびｎ−ＦＥＴ８１４を含
む。インバータ回路８２０は内部回路から与えられる信
号を反転し増幅する。インバータ回路８１０は、このイ
ンバータ回路８２０からの出力をさらに増幅しかつ反転
して外部端子８３０へ出力する。外部端子８３０におい
て、静電気の放電が生じた場合、図２３（Ａ）に示すイ
ンバータ回路７６０の場合と同様、大きな静電界がＦＥ
Ｔ８１２および／または８１４において発生する。この
ためＦＥＴ８１２および８１４のゲート絶縁膜の膜厚は
ＦＥＴ８２２および８２４のゲート絶縁膜の膜厚よりも
厚くされる。
ような信号出力回路においても同様に発生する。ここ
で、図２３（Ｂ）において、信号出力回路（出力バッフ
ァ）８００は、縦列接続されたインバータ回路８２０お
よび８１０を含む。インバータ回路８２０は、ＣＭＯＳ
構成を備え、ｐ−ＦＥＴ８２２およびｎ−ＦＥＴ８２４
を含む。インバータ回路８１０は、同様、ＣＭＯＳ構成
を備え、ｐ−ＦＥＴ８１２およびｎ−ＦＥＴ８１４を含
む。インバータ回路８２０は内部回路から与えられる信
号を反転し増幅する。インバータ回路８１０は、このイ
ンバータ回路８２０からの出力をさらに増幅しかつ反転
して外部端子８３０へ出力する。外部端子８３０におい
て、静電気の放電が生じた場合、図２３（Ａ）に示すイ
ンバータ回路７６０の場合と同様、大きな静電界がＦＥ
Ｔ８１２および／または８１４において発生する。この
ためＦＥＴ８１２および８１４のゲート絶縁膜の膜厚は
ＦＥＴ８２２および８２４のゲート絶縁膜の膜厚よりも
厚くされる。
【０１５１】前述の実施例においては、ワード線駆動の
ための高電圧を安定化させるための容量として容量性素
子の直列体を用いる場合、できるだけゲート絶縁膜の膜
厚の薄いＦＥＴを利用する（小面積で大きな容量値を実
現するため）。このため、内部降圧された電源電圧が印
加される回路部のＦＥＴが利用される（部分的内部降圧
の場合）かまたは、装置内部の任意のＦＥＴが利用され
る（全面的内部降圧の場合）。具体的には、メモリセル
アレイ部またはワード線ドライブ回路等のメモリセルア
レイと直接信号を伝達する回路部分のＦＥＴが利用され
る。
ための高電圧を安定化させるための容量として容量性素
子の直列体を用いる場合、できるだけゲート絶縁膜の膜
厚の薄いＦＥＴを利用する（小面積で大きな容量値を実
現するため）。このため、内部降圧された電源電圧が印
加される回路部のＦＥＴが利用される（部分的内部降圧
の場合）かまたは、装置内部の任意のＦＥＴが利用され
る（全面的内部降圧の場合）。具体的には、メモリセル
アレイ部またはワード線ドライブ回路等のメモリセルア
レイと直接信号を伝達する回路部分のＦＥＴが利用され
る。
【０１５２】しかしながら、図２３（Ａ）および（Ｂ）
に示すような信号入出力回路の構成を利用する場合、外
部端子に接続される回路部分（入力バッファ初段または
出力バッファ最終段）のＦＥＴを利用し、高電圧安定化
容量を形成することができる。
に示すような信号入出力回路の構成を利用する場合、外
部端子に接続される回路部分（入力バッファ初段または
出力バッファ最終段）のＦＥＴを利用し、高電圧安定化
容量を形成することができる。
【０１５３】図２４はこの発明の第２の実施例である半
導体記憶装置の要部の構成を示す図である。図２４にお
いては、高電圧発生回路ＨＶＧ、信号入力回路（入力バ
ッファ）７５０および信号出力回路（出力バッファ）８
００の構成が示される。信号入力回路７５０および信号
出力回路８００の構成は図２３に示すものと同様であ
る。信号入力回路７５０において、インバータ回路７６
０の構成要素のＦＥＴ７６２および７６４のゲート絶縁
膜の膜厚は、インバータ回路７７０の構成要素のＦＥＴ
７７２および７７４のそれよりも厚くされる。
導体記憶装置の要部の構成を示す図である。図２４にお
いては、高電圧発生回路ＨＶＧ、信号入力回路（入力バ
ッファ）７５０および信号出力回路（出力バッファ）８
００の構成が示される。信号入力回路７５０および信号
出力回路８００の構成は図２３に示すものと同様であ
る。信号入力回路７５０において、インバータ回路７６
０の構成要素のＦＥＴ７６２および７６４のゲート絶縁
膜の膜厚は、インバータ回路７７０の構成要素のＦＥＴ
７７２および７７４のそれよりも厚くされる。
【０１５４】また、信号出力回路８００において、イン
バータ回路８１０の構成要素のＦＥＴ８１２および８１
４のゲート絶縁膜の膜厚はインバータ回路８２０の構成
要素のＦＥＴ８２２および８２２のゲート絶縁膜の膜厚
よりも厚くされる。ＦＥＴ７７２、７７４、８２２、お
よび８２４のゲート絶縁膜の膜厚は、内部降圧された電
圧が印加される回路部分のＦＥＴのゲート絶縁膜の膜厚
よりも厚い。ＦＥＴ７６２、７６４、８１２、および８
１４のゲート絶縁膜膜厚を十分厚くすることにより、静
電破壊の防止を図る。
バータ回路８１０の構成要素のＦＥＴ８１２および８１
４のゲート絶縁膜の膜厚はインバータ回路８２０の構成
要素のＦＥＴ８２２および８２２のゲート絶縁膜の膜厚
よりも厚くされる。ＦＥＴ７７２、７７４、８２２、お
よび８２４のゲート絶縁膜の膜厚は、内部降圧された電
圧が印加される回路部分のＦＥＴのゲート絶縁膜の膜厚
よりも厚い。ＦＥＴ７６２、７６４、８１２、および８
１４のゲート絶縁膜膜厚を十分厚くすることにより、静
電破壊の防止を図る。
【０１５５】高電圧発生回路ＨＶＧにおいては、昇圧部
４００と、安定化容量８３３を含む。昇圧部４００の構
成は図１に示すものと同様である。安定化容量８３３は
１個の容量性素子を含む。この安定化容量８３３は信号
入力回路７５０のｎ−ＦＥＴ７６４および／または信号
出力回路８００のｎ−ＦＥＴ８１４と同一構造（同一ゲ
ート絶縁膜厚）を備える。この場合、安定化容量８３３
とｎ−ＦＥＴ７６４および／または８１４は、先の製造
プロセスで示した構成において、図１７に示す部分が省
略され、安定化容量性素子８３３は１個のＦＥＴを用い
て構成される。この場合、ｎ−ＦＥＴ７６４および８１
４の絶縁耐圧は十分高いため、高電圧Ｖｐｐが定常的に
発生される場合であっても絶縁破壊が生じることなく安
定に高電圧Ｖｐｐを発生することができる。製造方法と
しては、前述の図６ないし図１８に示した製造プロセス
を利用することによりｎ−ＦＥＴ７６４および８１４と
安定化容量８３３とを同一製造プロセスで製造すること
ができる。
４００と、安定化容量８３３を含む。昇圧部４００の構
成は図１に示すものと同様である。安定化容量８３３は
１個の容量性素子を含む。この安定化容量８３３は信号
入力回路７５０のｎ−ＦＥＴ７６４および／または信号
出力回路８００のｎ−ＦＥＴ８１４と同一構造（同一ゲ
ート絶縁膜厚）を備える。この場合、安定化容量８３３
とｎ−ＦＥＴ７６４および／または８１４は、先の製造
プロセスで示した構成において、図１７に示す部分が省
略され、安定化容量性素子８３３は１個のＦＥＴを用い
て構成される。この場合、ｎ−ＦＥＴ７６４および８１
４の絶縁耐圧は十分高いため、高電圧Ｖｐｐが定常的に
発生される場合であっても絶縁破壊が生じることなく安
定に高電圧Ｖｐｐを発生することができる。製造方法と
しては、前述の図６ないし図１８に示した製造プロセス
を利用することによりｎ−ＦＥＴ７６４および８１４と
安定化容量８３３とを同一製造プロセスで製造すること
ができる。
【０１５６】またこの安定化容量８３３としては、ｐ−
ＦＥＴ７６２および／または８１２を用いて構成するこ
とができる。このような１個のＦＥＴを用いて安定化容
量を構成することにより、スペース効率の優れた安定化
容量を実現することができる。
ＦＥＴ７６２および／または８１２を用いて構成するこ
とができる。このような１個のＦＥＴを用いて安定化容
量を構成することにより、スペース効率の優れた安定化
容量を実現することができる。
【０１５７】なお、信号入力回路としては、データ入力
回路、アドレスバッファのいずれであってもよく、また
信号出力回路としては、データ出力回路であってもよ
い。また、信号入力回路および信号出力回路としては２
段の縦続接続されたインバータ回路で構成されるもので
なくてもよい。外部端子に接続され、直接信号の入力ま
たは出力を行なう回路部分のＦＥＴを利用して安定化容
量を構成すれば上記第２の実施例と同様の効果を得るこ
とができる。
回路、アドレスバッファのいずれであってもよく、また
信号出力回路としては、データ出力回路であってもよ
い。また、信号入力回路および信号出力回路としては２
段の縦続接続されたインバータ回路で構成されるもので
なくてもよい。外部端子に接続され、直接信号の入力ま
たは出力を行なう回路部分のＦＥＴを利用して安定化容
量を構成すれば上記第２の実施例と同様の効果を得るこ
とができる。
【０１５８】さらに、上述の第１および第２の実施例に
おいては、ダイナミック・ランダム・アクセス・メモリ
におけるワード線駆動用高電圧を安定化するための容量
について説明している。しかしながら、フリップフロッ
プ型メモリセル構造を備えるスタティック・ランダム・
アクセス・メモリであっても同様の効果を得ることがで
きる。
おいては、ダイナミック・ランダム・アクセス・メモリ
におけるワード線駆動用高電圧を安定化するための容量
について説明している。しかしながら、フリップフロッ
プ型メモリセル構造を備えるスタティック・ランダム・
アクセス・メモリであっても同様の効果を得ることがで
きる。
【０１５９】さらに、前述の実施例においては、半導体
記憶装置におけるワード線駆動用高電圧を安定化するた
めの容量の構成について説明している。しかしながら、
一般に、装置内部で電源電位から高電圧を発生する高電
圧発生回路を備える半導体集積回路装置であれば同様の
効果を得ることができる。
記憶装置におけるワード線駆動用高電圧を安定化するた
めの容量の構成について説明している。しかしながら、
一般に、装置内部で電源電位から高電圧を発生する高電
圧発生回路を備える半導体集積回路装置であれば同様の
効果を得ることができる。
【０１６０】
【発明の効果】以上のように、この発明によれば、ワー
ド線駆動用高電圧などの内部高電圧を安定化させるため
の安定化容量として容量性素子の直列体または外部端子
と直接信号の授受を行なう回路部の絶縁ゲート型電界効
果トランジスタを利用したため、安定化容量の絶縁特性
が大幅に改善され、安定にワード線駆動用などの内部高
電圧を供給することのできる信頼性の高い半導体記憶装
置または半導体集積回路装置を実現することができる。
請求項１に係る発明に従えば、安定化容量として容量性
素子の直列体を用いたため、各容量性素子に印加される
電界が緩和され、安定に高電圧が発生することができる
信頼性の高い安定化容量を実現することができる。ま
た、この安定化容量の容量性素子を、メモリセル、ワー
ド線選択手段およびワード線駆動手段の絶縁ゲート型電
界効果トランジスタと同一のゲート絶縁膜膜厚を有する
絶縁ゲート型電界効果トランジスタを用いているため、
余分の複雑な製造プロセスを追加することなくゲート絶
縁膜の膜厚が十分制御されかつスペース効率に優れた信
頼性の高い高電圧安定化用容量を実現することができ
る。
ド線駆動用高電圧などの内部高電圧を安定化させるため
の安定化容量として容量性素子の直列体または外部端子
と直接信号の授受を行なう回路部の絶縁ゲート型電界効
果トランジスタを利用したため、安定化容量の絶縁特性
が大幅に改善され、安定にワード線駆動用などの内部高
電圧を供給することのできる信頼性の高い半導体記憶装
置または半導体集積回路装置を実現することができる。
請求項１に係る発明に従えば、安定化容量として容量性
素子の直列体を用いたため、各容量性素子に印加される
電界が緩和され、安定に高電圧が発生することができる
信頼性の高い安定化容量を実現することができる。ま
た、この安定化容量の容量性素子を、メモリセル、ワー
ド線選択手段およびワード線駆動手段の絶縁ゲート型電
界効果トランジスタと同一のゲート絶縁膜膜厚を有する
絶縁ゲート型電界効果トランジスタを用いているため、
余分の複雑な製造プロセスを追加することなくゲート絶
縁膜の膜厚が十分制御されかつスペース効率に優れた信
頼性の高い高電圧安定化用容量を実現することができ
る。
【０１６１】請求項２に係る発明に従えば、安定化容量
として、容量性素子の直列体を用いかつ各容量性素子と
して、ワード線選択手段またはワード線駆動部の絶縁ゲ
ート型電界効果トランジスタと同一のゲート絶縁膜膜厚
を有する絶縁ゲート型電界効果トランジスタを用いてい
るため、容量性素子に印加される電界が緩和され、安定
に高電圧を発生することのできる信頼性の高い安定化容
量を実現することができかつ余分の複雑な製造プロセス
を追加することなくゲート絶縁膜の膜厚が十分制御され
かつスペース効率に優れた信頼性の高い高電圧案内化用
容量を実現することができ、それにより信頼性の高い半
導体装置を実現することができる。
として、容量性素子の直列体を用いかつ各容量性素子と
して、ワード線選択手段またはワード線駆動部の絶縁ゲ
ート型電界効果トランジスタと同一のゲート絶縁膜膜厚
を有する絶縁ゲート型電界効果トランジスタを用いてい
るため、容量性素子に印加される電界が緩和され、安定
に高電圧を発生することのできる信頼性の高い安定化容
量を実現することができかつ余分の複雑な製造プロセス
を追加することなくゲート絶縁膜の膜厚が十分制御され
かつスペース効率に優れた信頼性の高い高電圧案内化用
容量を実現することができ、それにより信頼性の高い半
導体装置を実現することができる。
【０１６２】請求項３に係る発明に従えば、安定化用の
容量性素子を構成する絶縁ゲート型電界効果トランジス
タのゲート絶縁膜の膜厚を１００Å以下としたため、少
ない数の絶縁ゲート型電界効果トランジスタを用いて安
定に高電圧を供給することのできる安定化容量を実現す
ることができる。
容量性素子を構成する絶縁ゲート型電界効果トランジス
タのゲート絶縁膜の膜厚を１００Å以下としたため、少
ない数の絶縁ゲート型電界効果トランジスタを用いて安
定に高電圧を供給することのできる安定化容量を実現す
ることができる。
【０１６３】請求項４に係る発明においては、第１の電
源電圧は接地電位よりも高い電圧であり、応じて正の高
電圧を安定に供給することができる安定化容量が実現さ
れる。
源電圧は接地電位よりも高い電圧であり、応じて正の高
電圧を安定に供給することができる安定化容量が実現さ
れる。
【０１６４】請求項５に係る発明においては、外部から
印加される電源電圧を降圧して第１の電源電圧が生成さ
れており、内部降圧された電源電圧を利用する半導体装
置においても、安定に必要とされる高電圧を供給するこ
とのできる半導体装置が実現される。請求項６に係る発
明に従えば、高電圧安定化容量として、容量性素子の直
列体を用いかつ各容量性素子として、メモリセルトラン
ジスタのゲート絶縁膜と同じゲート絶縁膜を有する絶縁
ゲート型電界効果トランジスタを用いているため容量性
素子に印加される電界が緩和されて安定に高電圧を発生
することができるとともに、メモリセルトランジスタと
同一の製造プロセスで容量性素子を作成することがで
き、余分な複雑な製造プロセスを追加することなくゲー
ト絶縁膜膜厚が十分制御されかつスペース効率に優れた
信頼性の高い高電圧安定化用容量を実現することがで
き、これにより信頼性の高い半導体記憶装置を実現する
ことができる。請求項７に係る発明に従えば、高電圧安
定化容量として、容量性素子の直列体を用いかつ容量性
素子を、内部降圧された電源電圧が印加される回路の構
成要素である絶縁ゲート型電界効果トランジスタのゲー
ト絶縁膜と同じゲート絶縁膜膜厚を有する絶縁ゲート型
電界効果トランジスタを用いているため、容量性素子各
々に印加される電界が緩和され、安定に高電圧を発生す
ることができ、かつさらに内部回路と同一製造プロセス
で容量性素子を作成することができ、余分の複雑な製造
プロセスを追加することなくゲート絶縁膜膜厚が十分制
御されかつスペース効率に優れた信頼性の高い高電圧安
定化用容量を実現することができる。請求項８に係る発
明に従えば、安定化容量として容量性素子の直列体を用
いかつ各容量性素子として、ワード線ドライブ手段に含
まれる絶縁ゲート型電界効果トランジスタのゲート絶縁
膜膜厚と同じ膜厚を有する絶縁ゲート型電界効果トラン
ジスタを用いて構成しているため各容量性素子に印加さ
れる電界が緩和され、安定に高電圧を発生することがで
き、かつさらにこの安定化容量の容量性素子として、ワ
ード線ドライブ手段の絶縁ゲート型電界効果トランジス
タと同一製造プロセスで作成することができ、余分の複
雑な製造プロセスを追加することなくゲート絶縁膜膜厚
が十分制御されかつスペース効率に優れた信頼性の高い
高電圧安定化用容量を実現することができ、応じて信頼
性の高い半導体記憶装置を実現することができる。請求
項９に係る発明に従えば、安定化容量として、容量性素
子の直列体を用い、かつ各容量性素子をメモリセルアレ
イを駆動するアレイ駆動手段の絶縁ゲート型電界効果ト
ランジスタと同じゲート絶縁膜膜厚を有する絶縁ゲート
型電界効果トランジスタを用いているため、各容量性素
子に印加される電界が緩和され、安定に高電圧を発生す
ることができ、かつさらにアレイ駆動手段の絶縁ゲート
型電界効果トランジスタと同一製造プロセスで容量性素
子を作成することができ、余分の複雑な製造プロセスを
追加することなくゲート絶縁膜の膜厚が十分制御されか
つスペース効率に優れた信頼性の高い高電圧安定化用容
量を実現することができ、応じて信頼性の高い半導体記
憶装置を実現することができる。請求項１０に係る発明
に従えば、外部端子に与えられる信号を受けるインバー
タに含まれる絶縁ゲート型電界効果トランジスタと同じ
ゲート絶縁膜を有する絶縁ゲート型電界効果トランジス
タを用いて高電圧発生器の高電圧を安定化する安定化容
量を実現しているため、絶縁特性に優れた安定化容量を
１個の絶縁ゲート型電界効果トランジスタで実現するこ
とができ、信頼性の高い高電圧安定化容量を備える半導
体装置を実現することができる。請求項１１に係る発明
によれば、内部信号を受けて外部端子を直接この内部信
号に従って駆動するインバータの絶縁ゲート型電界効果
トランジスタと同一のゲート絶縁膜膜厚を有する絶縁ゲ
ート型電界効果トランジスタを利用して高電圧安定化の
ための容量を形成したため、絶縁特性に優れた安定化容
量を１個の絶縁ゲート型電界効果トランジスタで実現す
ることができ、信頼性の高い高電圧安定化容量を備える
半導体装置を実現することができる。請求項１２に係る
発明に従えば、このインバータへは、外部電源電圧が印
加され、内部回路は、内部降圧された電源電圧を受けて
動作しており、これらのインバータの絶縁ゲート型電界
効果トランジスタのゲート絶縁膜膜厚は十分厚くされて
おり、応じて絶縁特性に優れた安定化容量を容易に実現
することができる。
印加される電源電圧を降圧して第１の電源電圧が生成さ
れており、内部降圧された電源電圧を利用する半導体装
置においても、安定に必要とされる高電圧を供給するこ
とのできる半導体装置が実現される。請求項６に係る発
明に従えば、高電圧安定化容量として、容量性素子の直
列体を用いかつ各容量性素子として、メモリセルトラン
ジスタのゲート絶縁膜と同じゲート絶縁膜を有する絶縁
ゲート型電界効果トランジスタを用いているため容量性
素子に印加される電界が緩和されて安定に高電圧を発生
することができるとともに、メモリセルトランジスタと
同一の製造プロセスで容量性素子を作成することがで
き、余分な複雑な製造プロセスを追加することなくゲー
ト絶縁膜膜厚が十分制御されかつスペース効率に優れた
信頼性の高い高電圧安定化用容量を実現することがで
き、これにより信頼性の高い半導体記憶装置を実現する
ことができる。請求項７に係る発明に従えば、高電圧安
定化容量として、容量性素子の直列体を用いかつ容量性
素子を、内部降圧された電源電圧が印加される回路の構
成要素である絶縁ゲート型電界効果トランジスタのゲー
ト絶縁膜と同じゲート絶縁膜膜厚を有する絶縁ゲート型
電界効果トランジスタを用いているため、容量性素子各
々に印加される電界が緩和され、安定に高電圧を発生す
ることができ、かつさらに内部回路と同一製造プロセス
で容量性素子を作成することができ、余分の複雑な製造
プロセスを追加することなくゲート絶縁膜膜厚が十分制
御されかつスペース効率に優れた信頼性の高い高電圧安
定化用容量を実現することができる。請求項８に係る発
明に従えば、安定化容量として容量性素子の直列体を用
いかつ各容量性素子として、ワード線ドライブ手段に含
まれる絶縁ゲート型電界効果トランジスタのゲート絶縁
膜膜厚と同じ膜厚を有する絶縁ゲート型電界効果トラン
ジスタを用いて構成しているため各容量性素子に印加さ
れる電界が緩和され、安定に高電圧を発生することがで
き、かつさらにこの安定化容量の容量性素子として、ワ
ード線ドライブ手段の絶縁ゲート型電界効果トランジス
タと同一製造プロセスで作成することができ、余分の複
雑な製造プロセスを追加することなくゲート絶縁膜膜厚
が十分制御されかつスペース効率に優れた信頼性の高い
高電圧安定化用容量を実現することができ、応じて信頼
性の高い半導体記憶装置を実現することができる。請求
項９に係る発明に従えば、安定化容量として、容量性素
子の直列体を用い、かつ各容量性素子をメモリセルアレ
イを駆動するアレイ駆動手段の絶縁ゲート型電界効果ト
ランジスタと同じゲート絶縁膜膜厚を有する絶縁ゲート
型電界効果トランジスタを用いているため、各容量性素
子に印加される電界が緩和され、安定に高電圧を発生す
ることができ、かつさらにアレイ駆動手段の絶縁ゲート
型電界効果トランジスタと同一製造プロセスで容量性素
子を作成することができ、余分の複雑な製造プロセスを
追加することなくゲート絶縁膜の膜厚が十分制御されか
つスペース効率に優れた信頼性の高い高電圧安定化用容
量を実現することができ、応じて信頼性の高い半導体記
憶装置を実現することができる。請求項１０に係る発明
に従えば、外部端子に与えられる信号を受けるインバー
タに含まれる絶縁ゲート型電界効果トランジスタと同じ
ゲート絶縁膜を有する絶縁ゲート型電界効果トランジス
タを用いて高電圧発生器の高電圧を安定化する安定化容
量を実現しているため、絶縁特性に優れた安定化容量を
１個の絶縁ゲート型電界効果トランジスタで実現するこ
とができ、信頼性の高い高電圧安定化容量を備える半導
体装置を実現することができる。請求項１１に係る発明
によれば、内部信号を受けて外部端子を直接この内部信
号に従って駆動するインバータの絶縁ゲート型電界効果
トランジスタと同一のゲート絶縁膜膜厚を有する絶縁ゲ
ート型電界効果トランジスタを利用して高電圧安定化の
ための容量を形成したため、絶縁特性に優れた安定化容
量を１個の絶縁ゲート型電界効果トランジスタで実現す
ることができ、信頼性の高い高電圧安定化容量を備える
半導体装置を実現することができる。請求項１２に係る
発明に従えば、このインバータへは、外部電源電圧が印
加され、内部回路は、内部降圧された電源電圧を受けて
動作しており、これらのインバータの絶縁ゲート型電界
効果トランジスタのゲート絶縁膜膜厚は十分厚くされて
おり、応じて絶縁特性に優れた安定化容量を容易に実現
することができる。
【図１】この発明の一実施例である半導体記憶装置の要
部の構成を示す図である。
部の構成を示す図である。
【図２】図１に示す安定化容量の具体的構成を示す図で
ある。
ある。
【図３】図２に示す容量性素子の接続構成およびその電
気的等価回路を示す図である。
気的等価回路を示す図である。
【図４】図１に示す安定化容量の他の構成例を示す図で
ある。
ある。
【図５】図１に示す容量性素子の製造方法を説明するた
めの図である。
めの図である。
【図６】図１に示す容量性素子の第１の製造プロセスを
示す図である。
示す図である。
【図７】図６に示す製造プロセスに続く第２の製造プロ
セスを示す図である。
セスを示す図である。
【図８】図７に示す製造プロセスに続く第３の製造プロ
セスを示す図である。
セスを示す図である。
【図９】図８に示す製造プロセスに続く第４の製造プロ
セスを示す図である。
セスを示す図である。
【図１０】図９に示す製造プロセスに続く第５の製造プ
ロセスを示す図である。
ロセスを示す図である。
【図１１】図１０に示す製造プロセスに続く第６の製造
プロセスを示す図である。
プロセスを示す図である。
【図１２】図１１に示す製造プロセスに続く第７の製造
プロセスを示す図である。
プロセスを示す図である。
【図１３】図１２に示す製造プロセスに続く第８の製造
プロセスを示す図である。
プロセスを示す図である。
【図１４】図１３に示す製造プロセスに続く第９の製造
プロセスを示す図である。
プロセスを示す図である。
【図１５】図１４に示す製造プロセスに続く第１０の製
造プロセスを示す図である。
造プロセスを示す図である。
【図１６】図１５に示す製造プロセスに続く第１１の製
造プロセスを示す図である。
造プロセスを示す図である。
【図１７】図１６に示す製造プロセスにおける容量性素
子の相互接続状態を示す図である。
子の相互接続状態を示す図である。
【図１８】図１６に示す製造プロセスに続く第１２の製
造プロセスを示す図である。
造プロセスを示す図である。
【図１９】図１に示す容量性素子の他の構成の断面構造
を示す図である。
を示す図である。
【図２０】この発明の他の実施例である半導体記憶装置
の要部の構成を示す図である。
の要部の構成を示す図である。
【図２１】図２０に示す半導体記憶装置の動作を示す信
号波形図である。
号波形図である。
【図２２】この発明のさらに他の実施例である半導体記
憶装置の全体の構成を概略的に示す図である。
憶装置の全体の構成を概略的に示す図である。
【図２３】半導体記憶装置における信号入力回路および
信号出力回路の具体的構成例を示す図である。
信号出力回路の具体的構成例を示す図である。
【図２４】この発明のさらに他の実施例である半導体記
憶装置の要部の構成を示す図である。
憶装置の要部の構成を示す図である。
【図２５】従来の半導体記憶装置の全体の構成を概略的
に示す図である。
に示す図である。
【図２６】図２５に示す半導体記憶装置のメモリセルア
レイ部およびそれに関連する回路の構成を示す図であ
る。
レイ部およびそれに関連する回路の構成を示す図であ
る。
【図２７】従来の半導体記憶装置における１本のワード
線に関連する部分の構成を示す図である。
線に関連する部分の構成を示す図である。
【図２８】図２７に示す高電圧発生回路の動作を示す信
号波形図である。
号波形図である。
【図２９】図２７に示すワード線駆動信号発生回路の動
作を示す信号波形図である。
作を示す信号波形図である。
【図３０】図２７に示す安定化容量の構造、接続構成お
よびその電気的等価回路を示す図である。
よびその電気的等価回路を示す図である。
１ メモリセル ２ ビット線 ３ ワード線 ５ メモリセル選択トランジスタ ２７ 高電圧出力ノード ３３ａ 容量性素子 ３３ｂ 容量性素子 ３３ｃ 容量性素子 ３３ｄ 容量性素子 ３３０ 安定化容量 ７００ 半導体記憶装置 ７０２ メモリセルアレイ ７０４ 内部降圧回路 ７０６ アレイ駆動回路 ７０８ 周辺回路 ７１０ 周辺制御回路 ７１２ 入出力回路 ７５０ 信号入力回路 ７６０ 信号入力回路初段のインバータ回路 ７６２ ｐ−ＦＥＴ ７６４ ｎ−ＦＥＴ ７７０ インバータ回路 ８００ 信号出力回路 ８１０ 信号出力回路の最終段のインバータ回路 ８１２ ｐ−ＦＥＴ ８１４ ｎ−ＦＥＴ ８３０ 外部端子 ８３３ 安定化容量 ９００ ワード線駆動手段 ＨＶＧ 高電圧発生回路 ＨＳＦ ワード線駆動信号発生回路 ＡＤＸｉ（単位） Ｘデコーダ ＷＤｉ（単位） ワード線ドライバ ＡＤＸ Ｘデコーダ ＷＤ ワード線ドライブ回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 G11C 11/407 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (12)
- 【請求項１】 クロック信号を受ける一方電極ノードを
有するチャージポンプ容量素子、 前記チャージポンプ容量素子の他方電極ノードと第１の
電源電圧を受ける第１の電源ノードとの間に接続される
第１のダイオード素子、 前記チャージポンプ容量素子の他方電極ノードと出力ノ
ードとの間に接続される第２のダイオード素子、 前記出力ノードと所定の基準電位を受ける第２の電源ノ
ードとの間に互いに直列に接続される複数の安定化容量
素子を含み、前記第１の電源電圧よりも絶対値の大きな
電位を前記出力ノード上に生成する電圧発生回路、 各々が第１のゲート絶縁膜を有する絶縁ゲート型電界効
果トランジスタを含み、かつ行列状に配置される複数の
メモリセルを含むメモリセルアレイ、 前記メモリセルアレイの行に対応して配置され、各々に
対応の行のメモリセルが接続される複数のワード線、 第２のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果
トランジスタを含み、アドレス信号に従って前記複数の
ワード線からワード線を選択するワード線選択信号を発
生するワード線選択手段、および 第３のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果
トランジスタを含み、前記ワード線選択信号に応答して
前記電圧発生手段からの電圧を前記ワード線選択手段か
ら与えられたワード線選択信号により選択されたワード
線上へ伝達するためのワード線ドライブ手段を備え、 前記複数の安定化容量素子の各々は、前記第１ないし第
３のゲート絶縁膜膜厚のいずれかと等しいゲート絶縁膜
膜厚を有する絶縁ゲート型電界効果トランジスタで構成
される、半導体装置。 - 【請求項２】 クロック信号を受ける一方電極ノードを
有するチャージポンプ容量素子、 前記チャージポンプ容量素子の他方電極ノードと第１の
電源電圧を受ける第１の電源ノードとの間に接続される
第１のダイオード素子、 前記チャージポンプ容量素子の他方電極ノードと出力ノ
ードとの間に接続される第２のダイオード素子、 前記出力ノードと所定の基準電位を受ける第２の電源ノ
ードとの間に互いに直列に接続される複数の安定化容量
素子を含み、前記第１の電源電圧よりも絶対値の大きな
電位を前記出力ノード上に生成する電圧発生手段、 行列状に配列される複数のメモリセルを含むメモリセル
アレイ、 前記メモリセルの行に対応して配置され、各々に対応の
行のメモリセルが接続される複数のワード線、 第１のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果
トランジスタを構成要素として含み、アドレス信号に従
って前記複数のワード線からワード線を選択するワード
線選択信号を発生するためのワード線選択手段、および 第２のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果
トランジスタを構成要素として含み、前記ワード線選択
信号に応答して前記電圧発生手段からの電圧を前記ワー
ド線選択手段からのワード線選択信号により選択された
ワード線上へ伝達するためのワード線ドライブ手段を備
え、 前記複数の安定化容量素子の各々は、前記第１および第
２のゲート絶縁膜膜厚の一方と等しい膜厚を有する絶縁
ゲート型電界効果トランジスタで構成される、半導体装
置。 - 【請求項３】 前記安定化容量素子を構成する絶縁ゲー
ト型電界効果トランジスタのゲート絶縁膜膜厚は１００
Å以下である、請求項１または２記載の半導体装置。 - 【請求項４】 前記第２の電源ノードの基準電位は接地
電位であり、前記第１の電源電圧は前記接地電位よりも
高い電圧である、請求項１ないし３のいずれかに記載の
半導体装置。 - 【請求項５】 外部から印加される電源電圧を降圧して
前記第１の電源電圧を生成して前記第１の電源ノードへ
印加する内部降圧回路をさらに備える、請求項１ないし
３のいずれかに記載の半導体装置。 - 【請求項６】 各々が絶縁ゲート型電界効果トランジス
タを含みかつ行および列のマトリクス状に配列される複
数のメモリセルを有するメモリセルアレイ、前記メモリ
セルの行に対応して配置され、各々に対応の行のメモリ
セルが接続される複数のワード線、 アドレス信号に応答して前記複数のワード線からワード
線を選択するためのワード線選択信号を発生するワード
線選択手段、 第１の電源ノードへ与えられる第１の電源電圧を昇圧し
て高電圧を発生する昇圧手段、 前記ワード線選択手段からのワード線選択信号に応答し
て前記昇圧手段が発生した高電圧を前記ワード線選択信
号により選択されたワード線上に伝達するためのワード
線ドライブ手段、および 各々が前記メモリセルの絶縁ゲート型電界効果トランジ
スタのゲート絶縁膜と同じ膜厚のゲート絶縁膜を有する
絶縁ゲート型電界効果トランジスタで構成されかつ前記
昇圧手段の出力ノードと第２の電源電圧が印加される第
２の電源ノードとの間に互いに直列に接続される複数の
容量性素子を備える、半導体記憶装置。 - 【請求項７】 行および列のマリトクス状に配列される
複数のメモリセルを有するメモリセルアレイ、 メモリセルの行に対応して配置され、各々に対応の行の
メモリセルが接続される複数のワード線、 アドレス信号に応答して前記複数のワード線からワード
線を選択するためのワード線選択信号を発生するための
ワード線選択手段、 第１の電源ノードへ印加される第１の電源電圧を昇圧し
て高電圧を発生するための昇圧手段、 前記ワード線選択手段からのワード線選択信号に応答し
て、前記ワード線選択信号により選択されたワード線上
へ前記昇圧手段が発生した高電圧を伝達するためのワー
ド線ドライブ手段、 外部から与えられる電源電圧を降圧して内部電源電圧を
発生する降圧回路、および 各々が前記内部電源電圧が印加される回路に含まれる絶
縁ゲート型電界効果トランジスタのゲート絶縁膜の膜厚
と同じゲート絶縁膜膜厚を有する絶縁ゲート型電界効果
トランジスタで構成され、前記昇圧手段の出力ノードと
第２の電源電圧が印加される第２の電源ノードとの間に
互いに直列に接続される複数の容量性素子を備える、半
導体記憶装置。 - 【請求項８】 行列状に配列される複数のメモリセルを
含むメモリセルアレイ、 メモリセルの行に対応して配置され、各々に対応の行の
メモリセルが接続される複数のワード線、 アドレス信号に応答して、前記複数のワード線からワー
ド線を選択するためのワード線選択信号を発生するため
のワード線選択手段、 第１の電源ノードへ印加される第１の電源電圧を昇圧し
て高電圧を発生するための昇圧手段、 絶縁ゲート型電界効果トランジスタを構成要素として含
み、前記ワード線選択手段からのワード線選択信号に応
答して、前記ワード線選択信号により選択されたワード
線上へ前記昇圧手段が発生した高電圧を伝達するための
ワード線ドライブ手段、および 各々が前記ワード線ドライブ手段に含まれる絶縁ゲート
型電界効果トランジスタのゲート絶縁膜と同じ膜厚のゲ
ート絶縁膜を有する絶縁ゲート型電界効果トランジスタ
で構成され、前記昇圧手段の出力ノードと第２の電源電
圧が印加される第２の電源ノードとの間に互いに直列に
接続される複数の容量性素子を備える、半導体記憶装
置。 - 【請求項９】 行列状に配列される複数のメモリセルを
有するメモリセルアレイ、 メモリセルの各行に対応して配置され、各々に対応の行
のメモリセルが接続される複数のワード線、 アドレス信号に応答して、前記複数のワード線からワー
ド線を選択するためのワード線選択信号を発生するため
のワード線選択手段、 第１の電源ノードに印加される第１の電源電圧を昇圧し
て高電圧を発生するための昇圧手段、 前記ワード線選択手段からのワード線選択信号に応答し
て、前記ワード線選択信号により選択されたワード線上
へ前記昇圧手段が発生した高電圧を伝達するためのワー
ド線ドライブ手段、 絶縁ゲート型電界効果トランジスタを構成要素として含
み、前記メモリセルアレイに結合されて前記メモリセル
アレイへ直接駆動信号を伝達するためのアレイ駆動手
段、および 各々が前記アレイドライブ手段の絶縁ゲート型電界効果
トランジスタのゲート絶縁膜と同じ膜厚のゲート絶縁膜
を有する絶縁ゲート型電界効果トランジスタで構成さ
れ、前記昇圧手段の出力ノードと第２の電源電圧が印加
される第２の電源ノードとの間に互いに直列に接続され
る複数の容量性素子を備える、半導体記憶装置。 - 【請求項１０】 外部信号を受ける外部端子を有しかつ
電源電圧を受けて動作する半導体装置であって、 第１の膜厚のゲート絶縁膜を有する絶縁ゲート型電界効
果トランジスタを含み、前記外部端子に与えられた外部
信号を直接受けるように接続される第１のインバータ、 前記第１の膜厚よりも小さな第２の膜厚のゲート絶縁膜
を有する絶縁ゲート型電界効果トランジスタを含み、前
記第１のインバータの出力を受けて内部信号を発生する
ための第２のインバータ、 クロック信号に応答して、前記電源電圧を昇圧して高電
圧を出力ノードに発生するための高電圧発生器、および 前記第１の膜厚のゲート絶縁膜を有する絶縁ゲート型電
界効果トランジスタで構成され、前記高電圧発生器の出
力ノードに結合されて前記高電圧を安定化するための容
量性素子を備える、半導体装置。 - 【請求項１１】 外部信号を供給するための外部端子を
含みかつ電源電圧を受けて動作する半導体装置であっ
て、 第１の膜厚のゲート絶縁膜を有する絶縁ゲート型電界効
果トランジスタを含み、内部回路から与えられる内部信
号を受ける第１のインバータ、 前記第１の膜厚よりも大きな第２の膜厚のゲート絶縁膜
を有する絶縁ゲート型電界効果トランジスタを含み、前
記外部端子に直接接続されかつ前記第１のインバータの
出力に応答して前記外部端子を駆動する第２のインバー
タ、 クロック信号に応答して、前記電源電圧を昇圧して高電
圧を出力ノードに発生するための高電圧発生器、および 前記第２の膜厚のゲート絶縁膜を有する絶縁ゲート型電
界効果トランジスタを含み、前記高電圧発生器の出力ノ
ードに接続されて前記高電圧を安定化するための容量性
素子を備える、半導体装置。 - 【請求項１２】 外部から与えられる電源電圧を降圧し
て前記電源電圧を発生するための降圧回路をさらに備
え、 前記外部から印加される電源電圧は前記第１および第２
のインバータへ動作電源電圧として供給される、請求項
１０または１１記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338705A JP2851757B2 (ja) | 1992-12-18 | 1992-12-18 | 半導体装置および半導体記憶装置 |
| US08/151,248 US5490116A (en) | 1992-12-18 | 1993-11-12 | Semiconductor memory device including a component having improved breakdown voltage characteristics |
| KR1019930027854A KR0136560B1 (ko) | 1992-12-18 | 1993-12-15 | 반도체 기억장치 |
| DE4343284A DE4343284C2 (de) | 1992-12-18 | 1993-12-17 | Halbleiterspeichereinrichtung und ein Verfahren zur Herstellung derselben |
| US08/471,047 US5544102A (en) | 1992-12-18 | 1995-06-06 | Semiconductor memory device including stabilizing capacitive elements each having a MOS capacitor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338705A JP2851757B2 (ja) | 1992-12-18 | 1992-12-18 | 半導体装置および半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188387A JPH06188387A (ja) | 1994-07-08 |
| JP2851757B2 true JP2851757B2 (ja) | 1999-01-27 |
Family
ID=18320695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338705A Expired - Fee Related JP2851757B2 (ja) | 1992-12-18 | 1992-12-18 | 半導体装置および半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5490116A (ja) |
| JP (1) | JP2851757B2 (ja) |
| KR (1) | KR0136560B1 (ja) |
| DE (1) | DE4343284C2 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR3077673B1 (fr) * | 2018-02-07 | 2020-10-16 | Ingenico Group | Circuit securise d'alimentation de memoire volatile |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS49114337A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS62136919A (ja) * | 1985-12-10 | 1987-06-19 | Mitsubishi Electric Corp | ドライバ−回路 |
| JP2721909B2 (ja) * | 1989-01-18 | 1998-03-04 | 三菱電機株式会社 | 半導体記憶装置 |
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-
1992
- 1992-12-18 JP JP4338705A patent/JP2851757B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-12 US US08/151,248 patent/US5490116A/en not_active Expired - Fee Related
- 1993-12-15 KR KR1019930027854A patent/KR0136560B1/ko not_active IP Right Cessation
- 1993-12-17 DE DE4343284A patent/DE4343284C2/de not_active Expired - Fee Related
-
1995
- 1995-06-06 US US08/471,047 patent/US5544102A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4343284A1 (de) | 1994-06-30 |
| DE4343284C2 (de) | 1998-02-19 |
| US5490116A (en) | 1996-02-06 |
| US5544102A (en) | 1996-08-06 |
| KR940017213A (ko) | 1994-07-26 |
| JPH06188387A (ja) | 1994-07-08 |
| KR0136560B1 (ko) | 1998-04-29 |
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| JPH0379800B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981027 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |