JP2721909B2 - 半導体記憶装置 - Google Patents
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- JP2721909B2 JP2721909B2 JP1091021A JP9102189A JP2721909B2 JP 2721909 B2 JP2721909 B2 JP 2721909B2 JP 1091021 A JP1091021 A JP 1091021A JP 9102189 A JP9102189 A JP 9102189A JP 2721909 B2 JP2721909 B2 JP 2721909B2
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に半導体記憶装
置に含まれる静電容量素子の改良に関する。より特定的
には、この発明はこの改良された静電容量を用いた、ワ
ード線選択時にビット線上に現われる読出電位を検出し
増幅するセンス動作を高速化するための構成に関する。
置に含まれる静電容量素子の改良に関する。より特定的
には、この発明はこの改良された静電容量を用いた、ワ
ード線選択時にビット線上に現われる読出電位を検出し
増幅するセンス動作を高速化するための構成に関する。
［従来の技術］ 第17図は従来から用いられているダイナミック・ラン
ダム・アクセス・メモリの読出部の全体の概略構成の一
例を示す図である。第17図を参照して、ダイナミック・
ランダム・アクセス・メモリは、情報を記憶するメモリ
セルが行および列からなるマトリクス状に配列されたメ
モリセルアレイMAと、外部から与えられる外部アドレス
に応答して内部アドレスを発生するアドレスバッファAB
と、アドレスバッファABから内部行アドレスを受け、メ
モリセルアレイMAのうちの対応の行を選択するＸデコー
ダADXと、アドレスバッファABから内部列アドレスを受
け、メモリセルアレイMAの対応の列を選択するＹデコー
ダADYとを含む。アドレスバッファABはメモリセルアレ
イMAの行を指定する行アドレスとメモリセルアレイMAの
列を指定する列アドレスとを時分割的に受け、それぞれ
所定のタイミングで内部行アドレスおよび内部列アドレ
スを発生し、ＸデコーダADXおよびＹデコーダADYに与え
る。
ダム・アクセス・メモリの読出部の全体の概略構成の一
例を示す図である。第17図を参照して、ダイナミック・
ランダム・アクセス・メモリは、情報を記憶するメモリ
セルが行および列からなるマトリクス状に配列されたメ
モリセルアレイMAと、外部から与えられる外部アドレス
に応答して内部アドレスを発生するアドレスバッファAB
と、アドレスバッファABから内部行アドレスを受け、メ
モリセルアレイMAのうちの対応の行を選択するＸデコー
ダADXと、アドレスバッファABから内部列アドレスを受
け、メモリセルアレイMAの対応の列を選択するＹデコー
ダADYとを含む。アドレスバッファABはメモリセルアレ
イMAの行を指定する行アドレスとメモリセルアレイMAの
列を指定する列アドレスとを時分割的に受け、それぞれ
所定のタイミングで内部行アドレスおよび内部列アドレ
スを発生し、ＸデコーダADXおよびＹデコーダADYに与え
る。
外部アドレスにより指定されたメモリセルのデータを
読出すために、ＸデコーダADXからの行アドレスデコー
ド信号により選択された行に接続されるメモリセルのデ
ータを検知し増幅するセンスアンプと、ＹデコーダADY
からの列アドレスデコード信号に応答して、選択された
１行のメモリセルのうち対応の列に接続されるメモリセ
ルのデータを出力バッファOBへ伝達する入出力インター
フェイス（I/O）と、入出力インターフェイス（I/O）を
介して伝達されたメモリセルデータをダイナミック・ラ
ンダム・アクセス・メモリの外部へ伝達する出力バッフ
ァOBとを含む。ここで、第17図においては、センスアン
プと入出力インターフェイス（I/O）とが１つのブロッ
クSIを構成するように示される。出力バッファOBはブロ
ックSIから伝達された読出データを受けて対応の出力デ
ータDoutに変換して出力する。
読出すために、ＸデコーダADXからの行アドレスデコー
ド信号により選択された行に接続されるメモリセルのデ
ータを検知し増幅するセンスアンプと、ＹデコーダADY
からの列アドレスデコード信号に応答して、選択された
１行のメモリセルのうち対応の列に接続されるメモリセ
ルのデータを出力バッファOBへ伝達する入出力インター
フェイス（I/O）と、入出力インターフェイス（I/O）を
介して伝達されたメモリセルデータをダイナミック・ラ
ンダム・アクセス・メモリの外部へ伝達する出力バッフ
ァOBとを含む。ここで、第17図においては、センスアン
プと入出力インターフェイス（I/O）とが１つのブロッ
クSIを構成するように示される。出力バッファOBはブロ
ックSIから伝達された読出データを受けて対応の出力デ
ータDoutに変換して出力する。
ダイナミック・ランダム・アクセス・メモリの各種動
作タイミングを制御するための制御信号を発生するため
に、制御信号発生系周辺回路CGが設けられる。制御信号
発生系周辺回路CGは、後に詳述する、プリチャージ電位
VB、ワード線駆動信号Rn、イコライズ信号φＥ、プリチ
ャージ信号φＰ、センスアンプ活性化信号φＳなどを発
生する。
作タイミングを制御するための制御信号を発生するため
に、制御信号発生系周辺回路CGが設けられる。制御信号
発生系周辺回路CGは、後に詳述する、プリチャージ電位
VB、ワード線駆動信号Rn、イコライズ信号φＥ、プリチ
ャージ信号φＰ、センスアンプ活性化信号φＳなどを発
生する。
第17図に示されるメモリセルアレイおよびそれに関連
の回路の概略構成を第18図に示す。第18図を参照して、
メモリセルアレイMAは、各々がメモリセルアレイMAの１
行を規定するワード線WL1、WL2、…、WLnと、各々がメ
モリセルアレイMAの１列のメモリセルを規定するビット
線対BL0,▲▼、BL1、▲▼、…BLm,▲
▼を含む。ビット線BL0,▲▼、…BLm,▲
▼はそれぞれ折返しビット線を構成し、２本のビット線
が１つのビット線対を構成する。すなわち、ビット線BL
0,▲▼が１対のビット線対を構成し、ビット線BL
1,▲▼が１対のビット線を構成し、以下同様にし
て、ビット線BLm,▲▼がビット線対を構成する。
の回路の概略構成を第18図に示す。第18図を参照して、
メモリセルアレイMAは、各々がメモリセルアレイMAの１
行を規定するワード線WL1、WL2、…、WLnと、各々がメ
モリセルアレイMAの１列のメモリセルを規定するビット
線対BL0,▲▼、BL1、▲▼、…BLm,▲
▼を含む。ビット線BL0,▲▼、…BLm,▲
▼はそれぞれ折返しビット線を構成し、２本のビット線
が１つのビット線対を構成する。すなわち、ビット線BL
0,▲▼が１対のビット線対を構成し、ビット線BL
1,▲▼が１対のビット線を構成し、以下同様にし
て、ビット線BLm,▲▼がビット線対を構成する。
情報を記憶するメモリセル１はビット線BL0,▲
▼、…BLm,▲▼の各々と１本おきのワード線との
交点に設けられる。各ビット線対においては、すなわ
ち、１本のワード線と１対のビット線のいずれかのビッ
ト線との交点にメモリセル１が接続される。ビット線対
BL0,▲▼、…、BLm,▲▼の各々には、ダイ
ナミック・ランダム・アクセス・メモリのスタンバイ時
に各ビット線の電位を平衡化しかつ所定の電位VBにプリ
チャージするためのプリチャージ／イコライズ回路150
が設けられる。
▼、…BLm,▲▼の各々と１本おきのワード線との
交点に設けられる。各ビット線対においては、すなわ
ち、１本のワード線と１対のビット線のいずれかのビッ
ト線との交点にメモリセル１が接続される。ビット線対
BL0,▲▼、…、BLm,▲▼の各々には、ダイ
ナミック・ランダム・アクセス・メモリのスタンバイ時
に各ビット線の電位を平衡化しかつ所定の電位VBにプリ
チャージするためのプリチャージ／イコライズ回路150
が設けられる。
選択されたメモリセルのデータを検知し増幅するため
に、ビット線対BL0,▲▼、…、BLm,▲▼の
各々には。センスアンプ50が設けられる。センスアンプ
50は、第１の信号線14および第２の信号線17を介してそ
れぞれ伝達される第１のセンスアンプ駆動信号φＡおよ
び第２のセンスアンプ駆動信号φＢに応答して活性化さ
れ、対応のビット線対の電位差を検出し差動的に増幅す
る。
に、ビット線対BL0,▲▼、…、BLm,▲▼の
各々には。センスアンプ50が設けられる。センスアンプ
50は、第１の信号線14および第２の信号線17を介してそ
れぞれ伝達される第１のセンスアンプ駆動信号φＡおよ
び第２のセンスアンプ駆動信号φＢに応答して活性化さ
れ、対応のビット線対の電位差を検出し差動的に増幅す
る。
選択されたメモリセルのデータを第17図に示す出力バ
ッファOBへ伝達するために、ビット線対BL0,▲
▼、…、BLm,▲▼の各々に、ＹデコーダADYから
の列アドレスデコード信号に応答してオン状態となり、
対応のビット線対をデータ入出力バスI/O,▲▼へ
接続するトランスファゲートT0,T0′、T1,T1′、…Tm,T
m′が設けられる。トランスファゲートT0,T0′はビット
線線BL0,▲▼に対して設けられ、トランスファゲ
ートT1,T1′がビット線BL1,▲▼に対して設けら
れ、トランスファゲートTm,Tm′はビット線対BLm,▲
▼に対しても設けられる。ＹデコーダADYからの列
アドレスデコード信号に応答して１対のトランスファゲ
ートがオン状態となり、対応のビット線対がデータ入出
力バスI/O,▲▼へ接続される。
ッファOBへ伝達するために、ビット線対BL0,▲
▼、…、BLm,▲▼の各々に、ＹデコーダADYから
の列アドレスデコード信号に応答してオン状態となり、
対応のビット線対をデータ入出力バスI/O,▲▼へ
接続するトランスファゲートT0,T0′、T1,T1′、…Tm,T
m′が設けられる。トランスファゲートT0,T0′はビット
線線BL0,▲▼に対して設けられ、トランスファゲ
ートT1,T1′がビット線BL1,▲▼に対して設けら
れ、トランスファゲートTm,Tm′はビット線対BLm,▲
▼に対しても設けられる。ＹデコーダADYからの列
アドレスデコード信号に応答して１対のトランスファゲ
ートがオン状態となり、対応のビット線対がデータ入出
力バスI/O,▲▼へ接続される。
第19図は第18図に示される構成のうち１対のビット線
に関連する回路構成を示す図であり、特に、センスアン
プ50を駆動する装置の構成を具体的に示す図である。
に関連する回路構成を示す図であり、特に、センスアン
プ50を駆動する装置の構成を具体的に示す図である。
第19図を参照して、メモリセル１は、情報を電荷の形
態で記憶するメモリキャパシタ６と、ワード線線３上に
伝達されるワード線駆動信号Rnに応答してオン状態とな
り、メモリキャパシタ６をビット線２へ接続する選択ト
ランジスタ５とを備える。選択トランジスタ５はｎチャ
ネル絶縁ゲート電界効果トランジスタ（以下、単にｎ−
FETと称す）から構成され、そのゲートがワード線線３
に接続されて、そのソースはビット線２に接続される。
メモリキャパシタ６の一方電極は記憶ノード４を介して
選択トランジスタ５のドレインへ接続され、他方電極は
接地電位GND（実際には電源電位Vcc）へ接続される。
態で記憶するメモリキャパシタ６と、ワード線線３上に
伝達されるワード線駆動信号Rnに応答してオン状態とな
り、メモリキャパシタ６をビット線２へ接続する選択ト
ランジスタ５とを備える。選択トランジスタ５はｎチャ
ネル絶縁ゲート電界効果トランジスタ（以下、単にｎ−
FETと称す）から構成され、そのゲートがワード線線３
に接続されて、そのソースはビット線２に接続される。
メモリキャパシタ６の一方電極は記憶ノード４を介して
選択トランジスタ５のドレインへ接続され、他方電極は
接地電位GND（実際には電源電位Vcc）へ接続される。
プリチャージ／イコライズ回路150は、ｎ−FET9,10お
よび12を含む。ｎ−FET9はプリチャージ信号伝達用信号
線11を介して伝達されるプリチャージ信号φＰに応答し
てオン状態になり、プリチャージ電位伝達用信号線８を
介して伝達されるプリチャージ電圧VBをビット線２上へ
伝達する。ｎ−FET10は信号線11を介して伝達されるプ
リチャージ信号φＰに応答してオン状態となり、信号線
８を介して伝達されるプリチャージ電圧VBをビット線７
へ伝達する。ｎ−FET12は、イコライズ信号伝達用信号
線13を介して伝達されるイコライズ信号φＥに応答して
オン状態となり、ビット線２およびビット線７を電気的
に短絡し、ビット線２およびビット線７の電位を平衡化
する。
よび12を含む。ｎ−FET9はプリチャージ信号伝達用信号
線11を介して伝達されるプリチャージ信号φＰに応答し
てオン状態になり、プリチャージ電位伝達用信号線８を
介して伝達されるプリチャージ電圧VBをビット線２上へ
伝達する。ｎ−FET10は信号線11を介して伝達されるプ
リチャージ信号φＰに応答してオン状態となり、信号線
８を介して伝達されるプリチャージ電圧VBをビット線７
へ伝達する。ｎ−FET12は、イコライズ信号伝達用信号
線13を介して伝達されるイコライズ信号φＥに応答して
オン状態となり、ビット線２およびビット線７を電気的
に短絡し、ビット線２およびビット線７の電位を平衡化
する。
センスアンプ50は、ｐチャネル絶縁ゲート電界効果ト
ランジスタ（以下、単にｐ−FETと称す）15,16と、ｎ−
FET18,19を含む。センスアンプ50はCMOS（相補性メタル
・オキサイド・セミコンダクタ）構成のフリップフロッ
プにより構成され、ｐ−FET15,16のゲート電極とその一
方電極が交差接続され、かつｎ−FET18,19のゲート電極
とその一方電極が交差接続され、ｐ−FET15とｎ−FET18
の一方電極の接続点はビット線２に接続され、ｐ−FET1
6およびｎ−FET19のそれぞれの一方電極の接続点はビッ
ト線７へ接続される。ｐ−FET15,16の他方電極はともに
第１のセンスアンプ駆動信号φＡを伝達する信号線14に
接続される。ｎ−FET18,19の他方電極はともに第２のセ
ンスアンプ駆動信号φＢを伝達する信号線17に接続され
る。
ランジスタ（以下、単にｐ−FETと称す）15,16と、ｎ−
FET18,19を含む。センスアンプ50はCMOS（相補性メタル
・オキサイド・セミコンダクタ）構成のフリップフロッ
プにより構成され、ｐ−FET15,16のゲート電極とその一
方電極が交差接続され、かつｎ−FET18,19のゲート電極
とその一方電極が交差接続され、ｐ−FET15とｎ−FET18
の一方電極の接続点はビット線２に接続され、ｐ−FET1
6およびｎ−FET19のそれぞれの一方電極の接続点はビッ
ト線７へ接続される。ｐ−FET15,16の他方電極はともに
第１のセンスアンプ駆動信号φＡを伝達する信号線14に
接続される。ｎ−FET18,19の他方電極はともに第２のセ
ンスアンプ駆動信号φＢを伝達する信号線17に接続され
る。
信号線14,17の間には、信号線14,17の電位を所定電位
VBにプリチャージしかつイコライズするために、ｎ−FE
T26,27および28が設けられる。ｎ−FET26は、信号線11
を介して伝達されるプリチャージ信号φＰに応答してオ
ン状態となり、信号線８を介して伝達される所定の一定
電位のプリチャージ電圧VBを信号線14上へ伝達する。ｎ
−FET27は信号線11を介して伝達されるプリチャージ信
号φＰに応答してオン状態となり、信号線８を介して伝
達されるプリチャージ電圧VBを信号線17上へ伝達する。
ｎ−FET28は、信号線11を介して伝達されるプリチャー
ジ信号φＰに応答してオン状態となり、信号線14,17を
電気的に短絡して信号線14,17の電位を平衡化する。
VBにプリチャージしかつイコライズするために、ｎ−FE
T26,27および28が設けられる。ｎ−FET26は、信号線11
を介して伝達されるプリチャージ信号φＰに応答してオ
ン状態となり、信号線８を介して伝達される所定の一定
電位のプリチャージ電圧VBを信号線14上へ伝達する。ｎ
−FET27は信号線11を介して伝達されるプリチャージ信
号φＰに応答してオン状態となり、信号線８を介して伝
達されるプリチャージ電圧VBを信号線17上へ伝達する。
ｎ−FET28は、信号線11を介して伝達されるプリチャー
ジ信号φＰに応答してオン状態となり、信号線14,17を
電気的に短絡して信号線14,17の電位を平衡化する。
センスアンプ50を駆動するために、信号線14と第１の
電源電位供給端子24との間に、第１とセンスアンプ活性
化信号▲▼に応答してオン状態となり、信号線14を
第１の電源線31へ接続するｐ−FET22が設けられる。
電源電位供給端子24との間に、第１とセンスアンプ活性
化信号▲▼に応答してオン状態となり、信号線14を
第１の電源線31へ接続するｐ−FET22が設けられる。
同様に、信号線17と第２の電源電位供給端子29との間
に、第２のセンスアンプ活性化信号φＳに応答してオン
状態となり、信号線17が第２の電源線30へ接続するｎ−
FET25が設けられる。センスアンプ活性化信号▲
▼，φＳはそれぞれ信号入力端子23,26を介してｐ−FET
22およびｎ−FET25のゲートへ与えられる。電源端子24,
29は、ダイナミック・ランダム・アクセス・メモリの外
部から所定の電位の供給を受けるために、ダイナミック
・ランダム・アクセス・メモリが形成される半導体チッ
プ周辺に形成されたボンディングにより形成される。
に、第２のセンスアンプ活性化信号φＳに応答してオン
状態となり、信号線17が第２の電源線30へ接続するｎ−
FET25が設けられる。センスアンプ活性化信号▲
▼，φＳはそれぞれ信号入力端子23,26を介してｐ−FET
22およびｎ−FET25のゲートへ与えられる。電源端子24,
29は、ダイナミック・ランダム・アクセス・メモリの外
部から所定の電位の供給を受けるために、ダイナミック
・ランダム・アクセス・メモリが形成される半導体チッ
プ周辺に形成されたボンディングにより形成される。
ビット線２は寄生容量20を有し、ビット線７は寄生容
量21を有する。また、第２の電源線30は寄生抵抗32を有
する。
量21を有する。また、第２の電源線30は寄生抵抗32を有
する。
なお、第19図に示す構成においては図面の煩雑化を避
けるために、１本のワード線３と、このワード線３とビ
ット線２との交点に配置されたメモリセル１のみを代表
的に示している。実際には、ビット線2,7にはそれぞれ
複数のメモリセルが接続されている。
けるために、１本のワード線３と、このワード線３とビ
ット線２との交点に配置されたメモリセル１のみを代表
的に示している。実際には、ビット線2,7にはそれぞれ
複数のメモリセルが接続されている。
また、ビット線2,7および信号線14,17を所定電位にプ
リチャージするプリチャージ電圧VBは通常は動作電源電
位Vccの約２分の１の一定の電圧に設定される。
リチャージするプリチャージ電圧VBは通常は動作電源電
位Vccの約２分の１の一定の電圧に設定される。
第20図は第19図に示す回路構成の動作を示す信号波形
図である。第20図において、第19図に示すメモリセル１
に論理“1"の情報が記憶されており、この記憶情報“1"
を読出す場合の動作が示される。以下、第19図および第
20図を参照してメモリセルデータの読出動作について説
明する。
図である。第20図において、第19図に示すメモリセル１
に論理“1"の情報が記憶されており、この記憶情報“1"
を読出す場合の動作が示される。以下、第19図および第
20図を参照してメモリセルデータの読出動作について説
明する。
時刻t0から時刻t1の間のスタンバイ状態においては、
プリチャージ信号φＰおよびイコライズ信号φＥはとも
に“H"レベルにある。このため、ｎ−FET9,10,12および
ｎ−FET26,27,28はすべてオン状態にあり、ビット線2,7
および信号線14,17はそれぞれ所定のプリチャージ電位V
B（＝Vcc/2）に保持されている。
プリチャージ信号φＰおよびイコライズ信号φＥはとも
に“H"レベルにある。このため、ｎ−FET9,10,12および
ｎ−FET26,27,28はすべてオン状態にあり、ビット線2,7
および信号線14,17はそれぞれ所定のプリチャージ電位V
B（＝Vcc/2）に保持されている。
時刻t1においてスタンバイ状態が終了し、メモリサイ
クルが始まると、プリチャージ信号φＰおよびイコライ
ズ信号φＥはそれぞれ“L"レベルへ下降する。それによ
り、ｎ−FET9,10,12,26,27および28はすべてオフ状態と
なる。
クルが始まると、プリチャージ信号φＰおよびイコライ
ズ信号φＥはそれぞれ“L"レベルへ下降する。それによ
り、ｎ−FET9,10,12,26,27および28はすべてオフ状態と
なる。
時刻t2において、プリチャージ信号φＰおよびイコラ
イズ信号φＥが“L"レベルとなり、ｎ−FET9,10,12,26,
27および28がすべてオフ状態となったとき、第17図に示
すアドレスバッファABから内部行アドレスがＸデコーダ
ADXへ与えられ、メモリセルアレイMAにおける行選択が
行なわれる。
イズ信号φＥが“L"レベルとなり、ｎ−FET9,10,12,26,
27および28がすべてオフ状態となったとき、第17図に示
すアドレスバッファABから内部行アドレスがＸデコーダ
ADXへ与えられ、メモリセルアレイMAにおける行選択が
行なわれる。
時刻t3において、選択されたワード線３（第19図に示
すワード線３が選択されたものとする）上にワード線駆
動信号Rnが伝達され、ワード線３の電位が立上がる。こ
れにより、メモリセル１の選択トランジスタ５がオン状
態となり、メモリセル１のキャパシタ６がビット線２へ
接続される。これにより、記憶ノード４に蓄えられてい
た電荷がビット線２上へ移動し、ビット線２の電位がわ
ずかΔＶ上昇する。このビット線２の電位上昇ΔＶの値
は、メモリキャパシタ６の容量値C6とビット線２の寄生
容量20の容量値C20と記憶ノード４の記憶電圧V4とによ
って決定され、通常100ないし200mVの値となる。
すワード線３が選択されたものとする）上にワード線駆
動信号Rnが伝達され、ワード線３の電位が立上がる。こ
れにより、メモリセル１の選択トランジスタ５がオン状
態となり、メモリセル１のキャパシタ６がビット線２へ
接続される。これにより、記憶ノード４に蓄えられてい
た電荷がビット線２上へ移動し、ビット線２の電位がわ
ずかΔＶ上昇する。このビット線２の電位上昇ΔＶの値
は、メモリキャパシタ６の容量値C6とビット線２の寄生
容量20の容量値C20と記憶ノード４の記憶電圧V4とによ
って決定され、通常100ないし200mVの値となる。
時刻t4において、センスアンプ活性化信号φＳが上昇
し、またセンスアンプ活性化信号▲▼が続いて下降
し、ｎ−FET25およびｐ−FET22がそれぞれオン状態とな
る。この結果、第１の信号線14および第２の信号線17が
それぞれ第１の電源線31および第２の電源線30へそれぞ
れ接続され、第１の信号線14の電位が上昇し始め、かつ
第２の信号線17の電位が下降し始める。この第１および
第２の信号線14,17の電位の上昇および下降により、ｐ
−FET15,16およびｎ−FET18,19からなるフリップフロッ
プ回路（センスアンプ50）が活性化され、メモリセルデ
ータのセンス動作を開始し、ビット線2,7間の微小電位
差ΔＶの差動増幅を行なう。ここで、ビット線７には選
択メモリセルが接続されていないので、ビット線７の電
位は時刻t4までプリチャージレベルのVcc/2のままであ
る。
し、またセンスアンプ活性化信号▲▼が続いて下降
し、ｎ−FET25およびｐ−FET22がそれぞれオン状態とな
る。この結果、第１の信号線14および第２の信号線17が
それぞれ第１の電源線31および第２の電源線30へそれぞ
れ接続され、第１の信号線14の電位が上昇し始め、かつ
第２の信号線17の電位が下降し始める。この第１および
第２の信号線14,17の電位の上昇および下降により、ｐ
−FET15,16およびｎ−FET18,19からなるフリップフロッ
プ回路（センスアンプ50）が活性化され、メモリセルデ
ータのセンス動作を開始し、ビット線2,7間の微小電位
差ΔＶの差動増幅を行なう。ここで、ビット線７には選
択メモリセルが接続されていないので、ビット線７の電
位は時刻t4までプリチャージレベルのVcc/2のままであ
る。
このセンス動作の場合、ビット線２がΔＶだけ電位上
昇したことにより、ｎ−FET19がオン状態となると、第
２の信号線17の電位下降に伴い、寄生容量21に蓄えられ
ていた電荷がｎ−FET19を介して第２の信号線17へ放電
され、時刻t5においてビット線７の電位がほぼ0V程度に
なる。
昇したことにより、ｎ−FET19がオン状態となると、第
２の信号線17の電位下降に伴い、寄生容量21に蓄えられ
ていた電荷がｎ−FET19を介して第２の信号線17へ放電
され、時刻t5においてビット線７の電位がほぼ0V程度に
なる。
一方、ビット線７の電位下降により、ｐ−FET15がオ
ン状態となり、第１の信号線14上の電位がｐ−FET15を
介してビット線２へ伝達され、ビット線２の電位がVcc
レベルにまで上昇する。ビット線２上の電位は選択トラ
ンジスタ５を介して記憶ノード４へ伝達され、記憶ノー
ド４の電位レベルがVcc−VTMとなり、メモリセル１への
データの再書込みが行なわれる。ここでVTMは選択トラ
ンジスタのしきい値電圧である。
ン状態となり、第１の信号線14上の電位がｐ−FET15を
介してビット線２へ伝達され、ビット線２の電位がVcc
レベルにまで上昇する。ビット線２上の電位は選択トラ
ンジスタ５を介して記憶ノード４へ伝達され、記憶ノー
ド４の電位レベルがVcc−VTMとなり、メモリセル１への
データの再書込みが行なわれる。ここでVTMは選択トラ
ンジスタのしきい値電圧である。
ビット線2,7上の信号電位の増幅動作が完了し、その
電位がそれぞれ電源電位Vccレベル、接地電位GNDレベル
に確定すると、時刻t8までの間に列デコーダADY（第17
図参照）からのアドレスデコード信号によりメモリセル
アレイの１列が選択され、ビット線2,7がデータ入出力
バスI/O,▲▼（第18図参照）に接続され、メモリ
セル１の情報の読出しが行なわれる。以上がメモリセル
からのデータの読出し、増幅および再書込みまでの動作
である。これら一連の動作が終了すると、次のメモリサ
イクルに備えてスタンバイ状態に入る。すなわち、時刻
t8において、ワード線駆動信号Rnが下降を始め、時刻t9
において接地電位レベルの“L"レベルに立下がると、選
択トランジスタ５がオフ状態となり、メモリセル１はビ
ット線２と電気的に切り離されて待機状態となる。
電位がそれぞれ電源電位Vccレベル、接地電位GNDレベル
に確定すると、時刻t8までの間に列デコーダADY（第17
図参照）からのアドレスデコード信号によりメモリセル
アレイの１列が選択され、ビット線2,7がデータ入出力
バスI/O,▲▼（第18図参照）に接続され、メモリ
セル１の情報の読出しが行なわれる。以上がメモリセル
からのデータの読出し、増幅および再書込みまでの動作
である。これら一連の動作が終了すると、次のメモリサ
イクルに備えてスタンバイ状態に入る。すなわち、時刻
t8において、ワード線駆動信号Rnが下降を始め、時刻t9
において接地電位レベルの“L"レベルに立下がると、選
択トランジスタ５がオフ状態となり、メモリセル１はビ
ット線２と電気的に切り離されて待機状態となる。
時刻t10において、センスアンプ活性化信号φS,▲
▼がそれぞれ下降および上昇をし始め、時刻t11でそ
れぞれ接地電位GNDレベルの低レベル、および電源電圧V
ccレベルの高レベルとなると、ｐ−FET22およびｎ−FET
25がオフ状態となり、センスアンプ50が不活性化され
る。
▼がそれぞれ下降および上昇をし始め、時刻t11でそ
れぞれ接地電位GNDレベルの低レベル、および電源電圧V
ccレベルの高レベルとなると、ｐ−FET22およびｎ−FET
25がオフ状態となり、センスアンプ50が不活性化され
る。
時刻t12において、イコライズ信号φＥが上昇をし始
め、ｎ−FET12がオン状態となると、ビット線2,7が電気
的に接続され、電位レベルの高いビット線２から電位レ
ベルの低いビット線７へ電荷が移動し、ほぼ時刻t13で
ビット線2,7の電位がともにプリチャージ電位VB（＝Vcc
/2）となる。このとき、同時に、ｐ−FET22およびｎ−F
ET25がオフ状態となったことにより、高インピーダンス
状態とされた第１の信号線14および第２の信号線17とビ
ット線２およびビット線７との間に電荷の移動が生じ、
信号線14,17の電位レベルはそれぞれVcc/2＋|VTP|、Vcc
/2−VTNなる。ここでVTPはｐ−FET22,16のしきい値電圧
であり、VTNはｎ−FET18,19しきい値電圧である。
め、ｎ−FET12がオン状態となると、ビット線2,7が電気
的に接続され、電位レベルの高いビット線２から電位レ
ベルの低いビット線７へ電荷が移動し、ほぼ時刻t13で
ビット線2,7の電位がともにプリチャージ電位VB（＝Vcc
/2）となる。このとき、同時に、ｐ−FET22およびｎ−F
ET25がオフ状態となったことにより、高インピーダンス
状態とされた第１の信号線14および第２の信号線17とビ
ット線２およびビット線７との間に電荷の移動が生じ、
信号線14,17の電位レベルはそれぞれVcc/2＋|VTP|、Vcc
/2−VTNなる。ここでVTPはｐ−FET22,16のしきい値電圧
であり、VTNはｎ−FET18,19しきい値電圧である。
時刻t14において、プリチャージ信号φＰが上昇し始
めると、ｎ−FET9,10,16,17および28が導通し始め、時
刻t15においてプリチャージ信号φＰが電源電圧Vccレベ
ルの“H"レベルとなると、ｎ−FET9,10,22,26,27および
28がすべてオン状態となり、ビット線2,7へプリチャー
ジ電圧VBがそれぞれ伝達されるとともに、信号線14,17
がｎ−FET28を介して電気的に接続され、それぞれの電
位が平衡化される。また一方ｎ−FET26,27を介して所定
のプリチャージ電圧VBが信号線14,17上へ伝達され、こ
れにより第１および第２の信号線14,17の電位がVcc/2と
なる。このプリチャージ信号φＰの“H"レベルへの移行
により、ビット線2,7および信号線14,17への電位が安定
化され、次の読出動作に備えることになる。
めると、ｎ−FET9,10,16,17および28が導通し始め、時
刻t15においてプリチャージ信号φＰが電源電圧Vccレベ
ルの“H"レベルとなると、ｎ−FET9,10,22,26,27および
28がすべてオン状態となり、ビット線2,7へプリチャー
ジ電圧VBがそれぞれ伝達されるとともに、信号線14,17
がｎ−FET28を介して電気的に接続され、それぞれの電
位が平衡化される。また一方ｎ−FET26,27を介して所定
のプリチャージ電圧VBが信号線14,17上へ伝達され、こ
れにより第１および第２の信号線14,17の電位がVcc/2と
なる。このプリチャージ信号φＰの“H"レベルへの移行
により、ビット線2,7および信号線14,17への電位が安定
化され、次の読出動作に備えることになる。
［発明が解決しようとする課題］ 上述のごとく、ダイナミック・ランダム・アクセス・
メモリのメモリデータの読出動作時においては、１対の
ビット線のうち一方はVcc/2＋ΔＶレベルからVccレベル
まで充電され、他方のビット線はVcc/2のレベルから接
地電位の0Vレベルに放電される（但しメモリセルが論理
“1"を記憶している場合）。また、選択メモリセルが論
理“0"を記憶している場合には、一方のビット線電位は
Vcc/2−ΔＶレベルから接地電位の0Vレベルにまで放電
され、他方のビット線はVcc/2レベルから電源電位Vccレ
ベルまで充電される。すなわち、センスアンプ動作時に
おいては、１対のビット線においては高電位側のビット
線電位が電源電圧Vccレベルにまで充電され、低電位側
のビット線が接地電位レベルまで放電される。この充放
電はビット線の容量の充放電により達成されるが、この
容量の充放電は、センスアンプ50、第１および第２の信
号線14,17、第１および第２の電源線30,31を介して電源
電位端子24,接地端子（第２の電源電位端子）29との間
で行なわれる。しかしながら、第１の電源線31と第２の
電源線30（以下の説明においては、説明の便宜上第１の
電源線31を単に電源線、第２の電源線30を接地線と称
す）には、前述のごとく寄生抵抗33,32が存在する。こ
の電源線31および接地線30の寄生抵抗について第21図を
参照して説明する。
メモリのメモリデータの読出動作時においては、１対の
ビット線のうち一方はVcc/2＋ΔＶレベルからVccレベル
まで充電され、他方のビット線はVcc/2のレベルから接
地電位の0Vレベルに放電される（但しメモリセルが論理
“1"を記憶している場合）。また、選択メモリセルが論
理“0"を記憶している場合には、一方のビット線電位は
Vcc/2−ΔＶレベルから接地電位の0Vレベルにまで放電
され、他方のビット線はVcc/2レベルから電源電位Vccレ
ベルまで充電される。すなわち、センスアンプ動作時に
おいては、１対のビット線においては高電位側のビット
線電位が電源電圧Vccレベルにまで充電され、低電位側
のビット線が接地電位レベルまで放電される。この充放
電はビット線の容量の充放電により達成されるが、この
容量の充放電は、センスアンプ50、第１および第２の信
号線14,17、第１および第２の電源線30,31を介して電源
電位端子24,接地端子（第２の電源電位端子）29との間
で行なわれる。しかしながら、第１の電源線31と第２の
電源線30（以下の説明においては、説明の便宜上第１の
電源線31を単に電源線、第２の電源線30を接地線と称
す）には、前述のごとく寄生抵抗33,32が存在する。こ
の電源線31および接地線30の寄生抵抗について第21図を
参照して説明する。
第21図においては、半導体チップ100上に4M（メガ）
ビットのダイナミック・ランダム・アクセス・メモリが
形成された場合のメモリセルアレイおよびセンスアンプ
および電源線31ならびに接地線30のレイアウトを概略的
に示す。
ビットのダイナミック・ランダム・アクセス・メモリが
形成された場合のメモリセルアレイおよびセンスアンプ
および電源線31ならびに接地線30のレイアウトを概略的
に示す。
第21図において、メモリセルアレイMAは８個のサブア
レアブロックMA1〜MA8に分割される。サブアレイMA1〜M
A8の各々が512Kビットを有し、各サブアレイブロックMA
1〜MA8においてメモリセルが512行1024列（1K列）に配
列される。このようにメモリセルアレイをサブアレイの
ブロックに分割することにより、各サブアレイブロック
においてビット線の長さが短くなり、メモリセルからの
読出電圧ΔＶを大きくすることができる。サブアレイブ
ロックMA1〜MA8の各々にはセンスアンプブロックSA1〜S
A8が設けられる。センスアンプブロックSA1〜SA8におい
ては、それぞれ対応のサブアレイブロックにおける各列
対応に１個センスアンプが設けられるため、1024個のセ
ンスアンプが設けられる。
レアブロックMA1〜MA8に分割される。サブアレイMA1〜M
A8の各々が512Kビットを有し、各サブアレイブロックMA
1〜MA8においてメモリセルが512行1024列（1K列）に配
列される。このようにメモリセルアレイをサブアレイの
ブロックに分割することにより、各サブアレイブロック
においてビット線の長さが短くなり、メモリセルからの
読出電圧ΔＶを大きくすることができる。サブアレイブ
ロックMA1〜MA8の各々にはセンスアンプブロックSA1〜S
A8が設けられる。センスアンプブロックSA1〜SA8におい
ては、それぞれ対応のサブアレイブロックにおける各列
対応に１個センスアンプが設けられるため、1024個のセ
ンスアンプが設けられる。
電源線31はボンディングパッド24から半導体チップ10
0上を延在し、すべてのサブアレイブロックMA1〜MA8に
沿って共通に配設される。同様に接地線30は接地電位上
のパッド29から半導体チップ100上を延在しメモリセル
アレイブロックMA1〜MA8に沿って共通に配設される。こ
の電源線および接地線30はメモリセルアレイブロックMA
1〜MA8に対してのみ配設されるのではなく、他の周辺回
路にももちろん所定の電位を供給する。たとえば、ボン
ディングパッド24,29の近くで各電源線31および接地線3
0は分岐させられて他の周辺回路、たとえばアドレスデ
コーダ、アドレスバッファなどの回路にも用いられる。
ここでは、説明の煩雑さを避けるために、メモリセルア
レイブロックMA1〜MA8に関連する回路ブロックへ電源電
位が供給される構成のみを示す。
0上を延在し、すべてのサブアレイブロックMA1〜MA8に
沿って共通に配設される。同様に接地線30は接地電位上
のパッド29から半導体チップ100上を延在しメモリセル
アレイブロックMA1〜MA8に沿って共通に配設される。こ
の電源線および接地線30はメモリセルアレイブロックMA
1〜MA8に対してのみ配設されるのではなく、他の周辺回
路にももちろん所定の電位を供給する。たとえば、ボン
ディングパッド24,29の近くで各電源線31および接地線3
0は分岐させられて他の周辺回路、たとえばアドレスデ
コーダ、アドレスバッファなどの回路にも用いられる。
ここでは、説明の煩雑さを避けるために、メモリセルア
レイブロックMA1〜MA8に関連する回路ブロックへ電源電
位が供給される構成のみを示す。
センスアンプブロックSA1のセンスアンプを駆動する
ために、ｐ−FET221およびｎ−FET251が設けられる。同
様に、センスアンプブロックSA2のセンスアンプを駆動
するためにｐ−FET222およびｎ−FET252が設けられる。
センスアンプブロックSA3に対してはｐ−FET223、ｎ−F
ET253が設けられ、センスアンプブロックSA7に対しては
ｐ−FET227およびｎ−FET257が設けられ、センスアンプ
ブロックSA8に対してはｐ−FET228およびｎ−FET258が
設けられる。ｐ−FET221〜228は信号入力ノード23から
与えられるセンスアンプ活性化信号▲▼に応答して
オン状態となり、各ブロック内のセンスアンプ駆動用信
号線を電源線31に接続する。ｎ−FET251〜258の各々は
信号入力ノード26を介して伝達されるセンスアンプ活性
化信号φＳに応答してオン状態となり、対応のセンスア
ンプブロック内の信号線を接地線30へ接続する。電源線
31および接地線30の各々はそれぞれ第21図において破線
で示すような寄生抵抗を有している。
ために、ｐ−FET221およびｎ−FET251が設けられる。同
様に、センスアンプブロックSA2のセンスアンプを駆動
するためにｐ−FET222およびｎ−FET252が設けられる。
センスアンプブロックSA3に対してはｐ−FET223、ｎ−F
ET253が設けられ、センスアンプブロックSA7に対しては
ｐ−FET227およびｎ−FET257が設けられ、センスアンプ
ブロックSA8に対してはｐ−FET228およびｎ−FET258が
設けられる。ｐ−FET221〜228は信号入力ノード23から
与えられるセンスアンプ活性化信号▲▼に応答して
オン状態となり、各ブロック内のセンスアンプ駆動用信
号線を電源線31に接続する。ｎ−FET251〜258の各々は
信号入力ノード26を介して伝達されるセンスアンプ活性
化信号φＳに応答してオン状態となり、対応のセンスア
ンプブロック内の信号線を接地線30へ接続する。電源線
31および接地線30の各々はそれぞれ第21図において破線
で示すような寄生抵抗を有している。
第21図に一例として示すように、電源線31および接地
線30は半導体チップ100のほぼ端部から端部にわたって
配設されている。したがって配線材料としてたとえ抵抗
率の低いアルミニウムを用いたとしてもその寄生抵抗は
比較的大きくなる。たとえば第21図に示す構成におい
て、接地線30の寄生抵抗が最も大きくなるのは、パッド
29から最も離れた位置に設けられているセンスアンプブ
ロックSA1に対してである。今、このセンスアンプブロ
ックSA1に対する接地線30の寄生抵抗の値を一般的な4M
ダイナミック・ランダム・アクセス・メモリを例にとっ
て計算してみる。
線30は半導体チップ100のほぼ端部から端部にわたって
配設されている。したがって配線材料としてたとえ抵抗
率の低いアルミニウムを用いたとしてもその寄生抵抗は
比較的大きくなる。たとえば第21図に示す構成におい
て、接地線30の寄生抵抗が最も大きくなるのは、パッド
29から最も離れた位置に設けられているセンスアンプブ
ロックSA1に対してである。今、このセンスアンプブロ
ックSA1に対する接地線30の寄生抵抗の値を一般的な4M
ダイナミック・ランダム・アクセス・メモリを例にとっ
て計算してみる。
アルミニウム抵抗値:50mΩ／□、 アルミニウム配線の幅:25μｍ、 アルミニウム配線の長さ:15mm とする。上述の値を用いると、センスアンプブロックSA
1に対する接地線30の寄生抵抗は次式で与えられる。
1に対する接地線30の寄生抵抗は次式で与えられる。
Ｒ＝50×10-3×15 ×10-3/25×10-6 ＝30（Ω） …（１） 一方、メモリセルアレイMA1のメモリセルは1024列設
けられており、１列は１対のビット線に対応するため、
放電するビット線は1024本存在する。今、ビット線１本
あたりの容量を約0.3pFとすると、放電に関与するビッ
ト線の総容量は、 Ｃ＝0.3×1024 ≒300（pF） …（２） で与えられる。この容量Ｃに蓄えられている電荷がセン
ス動作時にｎ−FET251と接地線30の寄生抵抗とを介して
接地端子用パッド29へ放電されることになる。次に、こ
の放電に要する時間を計算してみる。ここで、この計算
を容易にするために、ｎ−FET251の大きさを十分に大き
くし、その等価抵抗が接地線30の寄生抵抗よりも十分小
さくされているとし、かつ放電時間ｔをこのCR放電回路
の時定数τとみなすと、放電時間ｔは、 Ｔ＝τ＝Ｒ・Ｃ ＝30×300 ＝９（ns） で与えられる。
けられており、１列は１対のビット線に対応するため、
放電するビット線は1024本存在する。今、ビット線１本
あたりの容量を約0.3pFとすると、放電に関与するビッ
ト線の総容量は、 Ｃ＝0.3×1024 ≒300（pF） …（２） で与えられる。この容量Ｃに蓄えられている電荷がセン
ス動作時にｎ−FET251と接地線30の寄生抵抗とを介して
接地端子用パッド29へ放電されることになる。次に、こ
の放電に要する時間を計算してみる。ここで、この計算
を容易にするために、ｎ−FET251の大きさを十分に大き
くし、その等価抵抗が接地線30の寄生抵抗よりも十分小
さくされているとし、かつ放電時間ｔをこのCR放電回路
の時定数τとみなすと、放電時間ｔは、 Ｔ＝τ＝Ｒ・Ｃ ＝30×300 ＝９（ns） で与えられる。
１つのメモリサイクルにおいて、ダイナミック・ラン
ダム・アクセス・メモリに許容される全体の遅延時間は
60〜80nsであり、この中で放電時間が占める割合は10％
以上あり、比較的大きな割合を占めることになる。
ダム・アクセス・メモリに許容される全体の遅延時間は
60〜80nsであり、この中で放電時間が占める割合は10％
以上あり、比較的大きな割合を占めることになる。
さらに、上述のダイナミック・ランダム・アクセス・
メモリにおける１回のメモリ動作（１メモリサイクル）
においては、１個のサブアレイブロックのみが動作する
のではなく、他のサブアレイブロックも動作する（第21
図に示す4Mビットのダイナミック・ランダム・アクセス
・メモリにおいては同時に２つのサブレイブロックが動
作する）構成にされている。したがって、センス動作時
にはこの複数個のサブアレイブロックが同時に活性化さ
れることになり、センス動作時における放電に伴って接
地線30の電位レベルがさらに上昇し、ビット線の放電レ
ベルが応じて上昇し、放電時間が上述の値よりもさらに
長くなる。
メモリにおける１回のメモリ動作（１メモリサイクル）
においては、１個のサブアレイブロックのみが動作する
のではなく、他のサブアレイブロックも動作する（第21
図に示す4Mビットのダイナミック・ランダム・アクセス
・メモリにおいては同時に２つのサブレイブロックが動
作する）構成にされている。したがって、センス動作時
にはこの複数個のサブアレイブロックが同時に活性化さ
れることになり、センス動作時における放電に伴って接
地線30の電位レベルがさらに上昇し、ビット線の放電レ
ベルが応じて上昇し、放電時間が上述の値よりもさらに
長くなる。
また、上述の説明では、単に、センス動作時における
低電位側のビット線の放電動作における遅延につい説明
したが、高電位側のビット線を充電する際の充電動作に
ついても同様の議論が成り立ち、同様に充電時間も長く
なる。
低電位側のビット線の放電動作における遅延につい説明
したが、高電位側のビット線を充電する際の充電動作に
ついても同様の議論が成り立ち、同様に充電時間も長く
なる。
上述のようにセンス動作時においてビット線の充放電
に要する時間が長くなると、ビット線電位が電源電位Vc
cレベルおよび接地電位レベルに確定するのに要する時
間が不必要に長くなり、メモリセルデータを高速で読出
すことができなくなるという問題が生じる。
に要する時間が長くなると、ビット線電位が電源電位Vc
cレベルおよび接地電位レベルに確定するのに要する時
間が不必要に長くなり、メモリセルデータを高速で読出
すことができなくなるという問題が生じる。
また、上述のようにセンス動作時において多数のビッ
ト線の充放電が行なわれると、たとえば大容量のダイナ
ミック・ランダム・アクセス・メモリにおいては充電電
流および放電電流がそれぞれ150mAないし250mAにも達
し、電源電位および接地電位の変動が生じ、回路動作に
誤動作が生じる場合も生じる。
ト線の充放電が行なわれると、たとえば大容量のダイナ
ミック・ランダム・アクセス・メモリにおいては充電電
流および放電電流がそれぞれ150mAないし250mAにも達
し、電源電位および接地電位の変動が生じ、回路動作に
誤動作が生じる場合も生じる。
それゆえ、この発明の目的は上述のような従来のダイ
ナミック・ランダム・アクセス・メモリの有する問題点
を除去し、センス動作時においてビット線の充放電を高
速で行なうことができるセンスアンプ駆動装置を提供す
ることである。
ナミック・ランダム・アクセス・メモリの有する問題点
を除去し、センス動作時においてビット線の充放電を高
速で行なうことができるセンスアンプ駆動装置を提供す
ることである。
この発明の他の目的はセンス動作時において電源電位
および接地電位の変動を十分に抑制することのできる、
高周波特性に優れた静電容量を備えたセンスアンプ駆動
装置を提供することである。
および接地電位の変動を十分に抑制することのできる、
高周波特性に優れた静電容量を備えたセンスアンプ駆動
装置を提供することである。
この発明のさらに他の目的は、ダイナミック・ランダ
ム・アクセス・メモリにおいて用いられる高周波特性に
優れかつ低寄生抵抗および大容量値を有する静電容量を
提供することである。
ム・アクセス・メモリにおいて用いられる高周波特性に
優れかつ低寄生抵抗および大容量値を有する静電容量を
提供することである。
［課題を解決するための手段］ 請求項１に係る半導体記憶装置、行列状に配列される
複数のメモリセルと、各列に対応して配設され、各々に
対応の列のメモリセルが接続される複数のビット線対
と、第１のセンスアンプ駆動信号を伝達する第１の信号
線と、第２のセンスアンプ駆動信号を伝達する第２の信
号線と、複数のビット線対の各々に設けられ、各々が第
１のセンスアンプ駆動信号を第１のノードに受けかつ第
２のセンスアンプ駆動信号を第２のノードに受け、第１
および第２のセンスアンプ駆動信号により駆動されて対
応のビット線対の電位を検出し差動的に増幅する複数の
センスアンプと、第１の電源電位を伝達する第１の電源
線と、第２の電源電位を伝達する第２の電源線と、第１
の信号線と第１の電源線との間に設けられ、第１のセン
スアンプ活性化信号の活性化に応答して第１の信号線と
第１の電源線とを接続して第１のセンスアンプ駆動信号
を活性化する第１のスイッチング手段と、第２の信号線
と第２の電源線との間に設けられ、第２のセンスアンプ
活性化信号の活性化に応答して、第２の信号線と第２の
電源線とを接続して第２のセンスアンプ駆動信号を活性
化する第２のスイッチング手段と、センスアンプ駆動時
において第１および第２の電源線に流れる電流量を抑制
するために設けられる容量素子を備える。この容量素子
は一方電極が第１の電源線に接続されかつその他方電極
が第２の電源線に接続される。
複数のメモリセルと、各列に対応して配設され、各々に
対応の列のメモリセルが接続される複数のビット線対
と、第１のセンスアンプ駆動信号を伝達する第１の信号
線と、第２のセンスアンプ駆動信号を伝達する第２の信
号線と、複数のビット線対の各々に設けられ、各々が第
１のセンスアンプ駆動信号を第１のノードに受けかつ第
２のセンスアンプ駆動信号を第２のノードに受け、第１
および第２のセンスアンプ駆動信号により駆動されて対
応のビット線対の電位を検出し差動的に増幅する複数の
センスアンプと、第１の電源電位を伝達する第１の電源
線と、第２の電源電位を伝達する第２の電源線と、第１
の信号線と第１の電源線との間に設けられ、第１のセン
スアンプ活性化信号の活性化に応答して第１の信号線と
第１の電源線とを接続して第１のセンスアンプ駆動信号
を活性化する第１のスイッチング手段と、第２の信号線
と第２の電源線との間に設けられ、第２のセンスアンプ
活性化信号の活性化に応答して、第２の信号線と第２の
電源線とを接続して第２のセンスアンプ駆動信号を活性
化する第２のスイッチング手段と、センスアンプ駆動時
において第１および第２の電源線に流れる電流量を抑制
するために設けられる容量素子を備える。この容量素子
は一方電極が第１の電源線に接続されかつその他方電極
が第２の電源線に接続される。
請求項２に係る半導体記憶装置は、行列状に配列さ
れ、各々が１個の電界効果トランジスタと１個の容量と
からなる複数のメモリセルと、各列に対応して配置さ
れ、各々に対応の列のメモリセルが接続される複数のビ
ット線対と、複数のビット線対の各々に設けられて、各
々が第１および第２のノードに与えられる第１および第
２の駆動信号により駆動されて対応のビット線対の電位
を検出し差動的に増幅する複数のセンスアンプと、これ
ら複数のセンスアンプの各第１のノードに第１のセンス
アンプ駆動信号を伝達するための第１の信号線と、複数
のセンスアンプの各々の第２のノードに第２のセンスア
ンプ駆動信号を伝達するための第２の信号線と、第１の
電源電位を伝達する第１の電源線と、第２の電源電位を
伝達する第２の電源線と、第１の信号線と第１の電源線
との間に設けられ、第１のセンスアンプ活性化信号の活
性化に応答して第１の信号線と第１の電源線とを接続し
て第１のセンスアンプ駆動信号を発生する第１のスイッ
チング手段と、第２の信号線と第２の電源線との間に設
けられ、第２のセンスアンプ活性化信号の活性化に応答
して第２の信号線と第２の電源線とを接続して第２のセ
ンスアンプ駆動信号を発生する第２のスイッチング手段
と、一方電極が第１の電源線に接続されかつ他方電極が
第２の電源線に接続される容量手段を備える。この容量
手段は、メモリセルに含まれる容量と同一材料の電極お
よび誘電体を有し、誘電体の膜厚はメモリセルに含まれ
る容量の誘電体の膜厚と同一である少なくとも１個の容
量素子を含む。
れ、各々が１個の電界効果トランジスタと１個の容量と
からなる複数のメモリセルと、各列に対応して配置さ
れ、各々に対応の列のメモリセルが接続される複数のビ
ット線対と、複数のビット線対の各々に設けられて、各
々が第１および第２のノードに与えられる第１および第
２の駆動信号により駆動されて対応のビット線対の電位
を検出し差動的に増幅する複数のセンスアンプと、これ
ら複数のセンスアンプの各第１のノードに第１のセンス
アンプ駆動信号を伝達するための第１の信号線と、複数
のセンスアンプの各々の第２のノードに第２のセンスア
ンプ駆動信号を伝達するための第２の信号線と、第１の
電源電位を伝達する第１の電源線と、第２の電源電位を
伝達する第２の電源線と、第１の信号線と第１の電源線
との間に設けられ、第１のセンスアンプ活性化信号の活
性化に応答して第１の信号線と第１の電源線とを接続し
て第１のセンスアンプ駆動信号を発生する第１のスイッ
チング手段と、第２の信号線と第２の電源線との間に設
けられ、第２のセンスアンプ活性化信号の活性化に応答
して第２の信号線と第２の電源線とを接続して第２のセ
ンスアンプ駆動信号を発生する第２のスイッチング手段
と、一方電極が第１の電源線に接続されかつ他方電極が
第２の電源線に接続される容量手段を備える。この容量
手段は、メモリセルに含まれる容量と同一材料の電極お
よび誘電体を有し、誘電体の膜厚はメモリセルに含まれ
る容量の誘電体の膜厚と同一である少なくとも１個の容
量素子を含む。
請求項３に係る半導体記憶装置は、請求項１の容量素
子が、メモリセルの容量を構成する電極と同一材料の電
極を有しかつメモリセルの容量を構成する誘電体と同一
材料かつ同一膜厚の誘電体を各々が有する少なくとも２
個の電気的に直列に接続された容量性素子を含む。
子が、メモリセルの容量を構成する電極と同一材料の電
極を有しかつメモリセルの容量を構成する誘電体と同一
材料かつ同一膜厚の誘電体を各々が有する少なくとも２
個の電気的に直列に接続された容量性素子を含む。
請求項４に係る半導体記憶装置は、第１の電源電圧を
受ける第１のパッドと、第２の電源電圧を受ける第２の
パッドと、第１のパッドに与えられた第１の電源電圧を
伝達するための第１の電源線と、第２のパッドに与えら
れた第２の電源電圧を伝達するための第２の電源線と、
行列状に配列された複数のメモリセルと、各列に対応し
て配置され、各々に対応の列上のメモリセルが接続され
る複数のビット線対と、複数のビット線対の各々に対応
して設けられ、各々が第１および第２のノードに与えら
れる第１および第２の電源線からの電圧により駆動され
て対応のビット線対の電位を差動的に増幅する複数のセ
ンスアンプと、第１のセンスアンプ活性化信号の活性化
に応答して第１の電源線と第１のノードとを接続するた
めの第１のスイッチング素子と、第２のセンスアンプ活
性化信号の活性化に応答して第２の電源線と第２のノー
ドとを接続するための第２のスイッチング素子と、第１
の電源線と第２の電源線との間に接続される容量素子を
備える。この容量素子は電荷の吸収および放出によりセ
ンスアンプ動作時における第１および第２のノードの電
位変化を高速化する。
受ける第１のパッドと、第２の電源電圧を受ける第２の
パッドと、第１のパッドに与えられた第１の電源電圧を
伝達するための第１の電源線と、第２のパッドに与えら
れた第２の電源電圧を伝達するための第２の電源線と、
行列状に配列された複数のメモリセルと、各列に対応し
て配置され、各々に対応の列上のメモリセルが接続され
る複数のビット線対と、複数のビット線対の各々に対応
して設けられ、各々が第１および第２のノードに与えら
れる第１および第２の電源線からの電圧により駆動され
て対応のビット線対の電位を差動的に増幅する複数のセ
ンスアンプと、第１のセンスアンプ活性化信号の活性化
に応答して第１の電源線と第１のノードとを接続するた
めの第１のスイッチング素子と、第２のセンスアンプ活
性化信号の活性化に応答して第２の電源線と第２のノー
ドとを接続するための第２のスイッチング素子と、第１
の電源線と第２の電源線との間に接続される容量素子を
備える。この容量素子は電荷の吸収および放出によりセ
ンスアンプ動作時における第１および第２のノードの電
位変化を高速化する。
請求項５に係る半導体記憶装置は、第１の電源電圧を
受ける第１のパッドと、第２の電源電圧を受ける第２の
パッドと、第１のパッドに与えられた第１の電源電圧を
伝達するための第１の電源線と、第２のパッドに与えら
れた第２の電源電圧を伝達するための第２の電源線と、
行列状に配列された複数のメモリセルと、各列に対応し
て配置され、各々に対応の列のメモリセルが接続される
複数のビット線対と、複数のビット線対の各々に対応し
て設けられ、かつ各々が第１および第２のノードに結合
されて第１および第２のノード上の電位より駆動されて
対応のビット線対の電位を差動的に増幅する複数のセン
スアンプと、第１のセンスアンプ活性化信号の活性化に
応答して第１の電源線と第１のノードとを接続する第１
のスイッチング素子と、第２のセンスアンプ活性化信号
の活性化に応答して第２の電源線と第２のノードとを接
続する第２のスイッチング素子と、第１の電源線と第２
の電源線との間に接続される容量素子とを備える。この
容量素子は、第１のスイッチング素子と容量素子との間
の第１の電源線の抵抗が容量素子と第１のパッドとの間
の第１の電源線の間の抵抗よりも小さくかつ第２のスイ
ッチング素子と容量素子との間の第２の電源線の抵抗が
この容量素子と第２のパッドとの間の第２の電源線の抵
抗よりも小さくなる位置に設けられる。
受ける第１のパッドと、第２の電源電圧を受ける第２の
パッドと、第１のパッドに与えられた第１の電源電圧を
伝達するための第１の電源線と、第２のパッドに与えら
れた第２の電源電圧を伝達するための第２の電源線と、
行列状に配列された複数のメモリセルと、各列に対応し
て配置され、各々に対応の列のメモリセルが接続される
複数のビット線対と、複数のビット線対の各々に対応し
て設けられ、かつ各々が第１および第２のノードに結合
されて第１および第２のノード上の電位より駆動されて
対応のビット線対の電位を差動的に増幅する複数のセン
スアンプと、第１のセンスアンプ活性化信号の活性化に
応答して第１の電源線と第１のノードとを接続する第１
のスイッチング素子と、第２のセンスアンプ活性化信号
の活性化に応答して第２の電源線と第２のノードとを接
続する第２のスイッチング素子と、第１の電源線と第２
の電源線との間に接続される容量素子とを備える。この
容量素子は、第１のスイッチング素子と容量素子との間
の第１の電源線の抵抗が容量素子と第１のパッドとの間
の第１の電源線の間の抵抗よりも小さくかつ第２のスイ
ッチング素子と容量素子との間の第２の電源線の抵抗が
この容量素子と第２のパッドとの間の第２の電源線の抵
抗よりも小さくなる位置に設けられる。
請求項６に係る半導体記憶装置は、行列状に配列され
る複数のメモリセルと、各列に対応して配置され、各々
に対応の列のメモリセルが接続される複数のビット線対
と各々が有する複数のメモリアレイブロックと、各メモ
リアレイブロックにおいて複数のビット線対の各々に対
応して設けられ、第１および第２のノードに与えられた
電圧により駆動されて対応のビット線対の電位を差動的
に増幅する複数のセンスアンプと、複数のメモリアレイ
ブロックに共通に設けられて第１の電源電圧を伝達する
第１の電源線と、複数のメモリアレイブロックに共通に
設けられて第２の電源電圧を伝達する第２の電源線と、
複数のメモリアレイブロック各々に対応して設けられ、
第１の電源線上の電圧を伝達する複数の第１のサブ電源
線と、複数のメモリアレイブロック各々に対応して設け
られ、第２の電源線上の電圧を伝達する複数の第２のサ
ブ電源線と、複数のメモリアレイブロック各々に対応し
て設けられ、第１のセンスアンプ活性化信号の活性化に
応答して対応の第１のサブ電源線上の電圧を対応のメモ
リアレイブロックの各センスアンプの第１のノード上に
伝達するための複数の第１のスイッチング素子と、複数
のメモリアレイブロック各々に対応して設けられ、第２
のセンスアンプ活性化信号の活性化に応答して対応の第
２のサブ電源線上の電圧を対応のメモリアレイブロック
内に設けられたセンスアンプの各第２のノードに伝達す
るための複数の第２のスイッチング素子と、複数のメモ
リアレイブロック各々に対応して設けられ、対応の第１
および第２のサブ電源線の間に接続される複数の容量素
子とを備える。
る複数のメモリセルと、各列に対応して配置され、各々
に対応の列のメモリセルが接続される複数のビット線対
と各々が有する複数のメモリアレイブロックと、各メモ
リアレイブロックにおいて複数のビット線対の各々に対
応して設けられ、第１および第２のノードに与えられた
電圧により駆動されて対応のビット線対の電位を差動的
に増幅する複数のセンスアンプと、複数のメモリアレイ
ブロックに共通に設けられて第１の電源電圧を伝達する
第１の電源線と、複数のメモリアレイブロックに共通に
設けられて第２の電源電圧を伝達する第２の電源線と、
複数のメモリアレイブロック各々に対応して設けられ、
第１の電源線上の電圧を伝達する複数の第１のサブ電源
線と、複数のメモリアレイブロック各々に対応して設け
られ、第２の電源線上の電圧を伝達する複数の第２のサ
ブ電源線と、複数のメモリアレイブロック各々に対応し
て設けられ、第１のセンスアンプ活性化信号の活性化に
応答して対応の第１のサブ電源線上の電圧を対応のメモ
リアレイブロックの各センスアンプの第１のノード上に
伝達するための複数の第１のスイッチング素子と、複数
のメモリアレイブロック各々に対応して設けられ、第２
のセンスアンプ活性化信号の活性化に応答して対応の第
２のサブ電源線上の電圧を対応のメモリアレイブロック
内に設けられたセンスアンプの各第２のノードに伝達す
るための複数の第２のスイッチング素子と、複数のメモ
リアレイブロック各々に対応して設けられ、対応の第１
および第２のサブ電源線の間に接続される複数の容量素
子とを備える。
請求項７に係る半導体記憶装置は、第１の電源電圧を
受ける第１のパッドと、第１のパッドに与えられる第１
の電源電圧を降圧して降圧電圧を生成する降圧手段と、
第２の電源電圧を受ける第２のパッドと、降圧手段が生
成した降圧電圧を伝達する第１の電源線と、第２のパッ
ドに与えられた第２の電源電圧を伝達するための第２の
電源線と、行列状に配列された複数のメモリセルと、各
列に対応して配置され、各々に対応の列のメモリセルが
接続される複数のビット線対と、複数のビット線対の各
々に対応して設けられ、かつ各々が第１および第２のノ
ードを有し該第１および第２のノードに与えられた電圧
により駆動されて対応のビット線対の電位を差動的に増
幅する複数のセンスアンプと、センスアンプ活性化信号
の活性化に応答して第１および第２の電源線を第１およ
び第２のノードにそれぞれ接続するセンスアンプ駆動手
段と、第１および第２の電源線の間に接続される容量素
子とを備える。この容量素子はセンスアンプ駆動手段と
容量素子との間の第１の電源線の抵抗が、容量素子と降
圧手段の間の第１の電源線の抵抗よりも小さくかつ容量
素子とセンスアンプ駆動手段との間の第２の電源線の抵
抗が容量素子と第２のパッドとの間の第２の電源線の抵
抗よりも小さくなる位置に設けられる。
受ける第１のパッドと、第１のパッドに与えられる第１
の電源電圧を降圧して降圧電圧を生成する降圧手段と、
第２の電源電圧を受ける第２のパッドと、降圧手段が生
成した降圧電圧を伝達する第１の電源線と、第２のパッ
ドに与えられた第２の電源電圧を伝達するための第２の
電源線と、行列状に配列された複数のメモリセルと、各
列に対応して配置され、各々に対応の列のメモリセルが
接続される複数のビット線対と、複数のビット線対の各
々に対応して設けられ、かつ各々が第１および第２のノ
ードを有し該第１および第２のノードに与えられた電圧
により駆動されて対応のビット線対の電位を差動的に増
幅する複数のセンスアンプと、センスアンプ活性化信号
の活性化に応答して第１および第２の電源線を第１およ
び第２のノードにそれぞれ接続するセンスアンプ駆動手
段と、第１および第２の電源線の間に接続される容量素
子とを備える。この容量素子はセンスアンプ駆動手段と
容量素子との間の第１の電源線の抵抗が、容量素子と降
圧手段の間の第１の電源線の抵抗よりも小さくかつ容量
素子とセンスアンプ駆動手段との間の第２の電源線の抵
抗が容量素子と第２のパッドとの間の第２の電源線の抵
抗よりも小さくなる位置に設けられる。
請求項８に係る半導体記憶装置は、行列状に配列され
る複数のメモリセルと、各列に対応して配置され、各々
に対応の列のメモリセルが接続される複数のビット線対
とを有する複数のメモリアレイブロックと、複数のメモ
リアレイブロック各々において各ビット線対に対応して
設けられ、各々が第１および第２のノードを有し、該第
１および第２のノードに与えられる電圧により駆動され
て対応のビット線対の電位を差動的に増幅する複数のセ
ンスアンプと、第１のパッドに与えられた第１の電源電
圧を降圧して降圧電圧を生成する降圧回路と、この降圧
回路が生成した降圧電圧を伝達する第１の電源線と、第
２のパッドに与えられた第２の電源電圧を伝達するため
の第２の電源線と、複数のメモリアレイブロック各々に
対応して設けられ、センスアンプ活性化信号の活性化に
応答して第１および第２の電源線上の電圧を対応のメモ
リアレイブロック内のセンスアンプの第１および第２の
ノードへ伝達してこれらのセンスアンプを駆動する複数
のセンスアンプ駆動手段と、複数のセンスアンプ駆動手
段各々に対応して第１および第２の電源線の間に接続さ
れる複数の容量素子とを備える。
る複数のメモリセルと、各列に対応して配置され、各々
に対応の列のメモリセルが接続される複数のビット線対
とを有する複数のメモリアレイブロックと、複数のメモ
リアレイブロック各々において各ビット線対に対応して
設けられ、各々が第１および第２のノードを有し、該第
１および第２のノードに与えられる電圧により駆動され
て対応のビット線対の電位を差動的に増幅する複数のセ
ンスアンプと、第１のパッドに与えられた第１の電源電
圧を降圧して降圧電圧を生成する降圧回路と、この降圧
回路が生成した降圧電圧を伝達する第１の電源線と、第
２のパッドに与えられた第２の電源電圧を伝達するため
の第２の電源線と、複数のメモリアレイブロック各々に
対応して設けられ、センスアンプ活性化信号の活性化に
応答して第１および第２の電源線上の電圧を対応のメモ
リアレイブロック内のセンスアンプの第１および第２の
ノードへ伝達してこれらのセンスアンプを駆動する複数
のセンスアンプ駆動手段と、複数のセンスアンプ駆動手
段各々に対応して第１および第２の電源線の間に接続さ
れる複数の容量素子とを備える。
請求項９に係る半導体記憶装置は、行列状に配列され
る複数のメモリセルと、各列に対応して配置され、各々
に対応の列のメモリセルが接続される複数のビット線対
とを各々が有する複数のメモリアレイブロックと、複数
のメモリアレイブロックにおいて、各ビット線対に対応
して設けられ、各メモリアレイブロックに対応して設け
られた第１および第２の信号線上の電圧により駆動され
て対応のビット線対の電位を差動的に増幅する複数のセ
ンスアンプと、第１のパッドに与えられた第１の電源電
圧を降圧して降圧電圧を生成する降圧回路と、複数のメ
モリアレイブロックに共通に設けられ、降圧回路が生成
した降圧電圧を伝達する第１の電源線と、複数のメモリ
アレイブロックに共通に設けられ、第２のパッドに与え
られた第２の電源電圧を伝達する第２の電源線と、複数
のメモリアレイブロック各々に対応して設けられかつ各
々が第１の電源線に接続される複数のサブ電源線と、複
数のメモリアレイブロック各々に対応して設けられかつ
各々が第２の電源線に接続される複数の第２のサブ電源
線と、複数のメモリアレイブロック各々に対応して設け
られ、センスアンプ活性化信号の活性化に応答して対応
のメモリアレイブロックに対して設けられた第１および
第２のサブ電源線を対応のメモリアレイブロックに対し
て設けられた第１および第２の信号線に接続して対応の
センスアンプを駆動する複数のセンスアンプ駆動手段
と、メモリアレイブロック各々に対応して設けられ、対
応の第１および第２のサブ電源線の間に接続される複数
の容量素子とを備える。
る複数のメモリセルと、各列に対応して配置され、各々
に対応の列のメモリセルが接続される複数のビット線対
とを各々が有する複数のメモリアレイブロックと、複数
のメモリアレイブロックにおいて、各ビット線対に対応
して設けられ、各メモリアレイブロックに対応して設け
られた第１および第２の信号線上の電圧により駆動され
て対応のビット線対の電位を差動的に増幅する複数のセ
ンスアンプと、第１のパッドに与えられた第１の電源電
圧を降圧して降圧電圧を生成する降圧回路と、複数のメ
モリアレイブロックに共通に設けられ、降圧回路が生成
した降圧電圧を伝達する第１の電源線と、複数のメモリ
アレイブロックに共通に設けられ、第２のパッドに与え
られた第２の電源電圧を伝達する第２の電源線と、複数
のメモリアレイブロック各々に対応して設けられかつ各
々が第１の電源線に接続される複数のサブ電源線と、複
数のメモリアレイブロック各々に対応して設けられかつ
各々が第２の電源線に接続される複数の第２のサブ電源
線と、複数のメモリアレイブロック各々に対応して設け
られ、センスアンプ活性化信号の活性化に応答して対応
のメモリアレイブロックに対して設けられた第１および
第２のサブ電源線を対応のメモリアレイブロックに対し
て設けられた第１および第２の信号線に接続して対応の
センスアンプを駆動する複数のセンスアンプ駆動手段
と、メモリアレイブロック各々に対応して設けられ、対
応の第１および第２のサブ電源線の間に接続される複数
の容量素子とを備える。
請求項10に係る半導体記憶装置は、請求項４ないし９
のいずれかの容量素子がMOS型キャパシタを含む。
のいずれかの容量素子がMOS型キャパシタを含む。
請求項11に係る半導体記憶装置は、請求項４ないし９
のいずれかの容量素子が、メモリセルのキャパシタと同
一電極材料の電極と同一の膜厚かつ同一材料の誘電体膜
とを有するキャパシタを含む。
のいずれかの容量素子が、メモリセルのキャパシタと同
一電極材料の電極と同一の膜厚かつ同一材料の誘電体膜
とを有するキャパシタを含む。
請求項12に係る半導体記憶装置は、請求項11のメモリ
セルのキャパシタが、半導体基板上に形成されるストレ
ージノードと、このストレージノードと誘電体膜を介し
て対向配置されるセルプレートとを有するスタック構造
のキャパシタを備える。
セルのキャパシタが、半導体基板上に形成されるストレ
ージノードと、このストレージノードと誘電体膜を介し
て対向配置されるセルプレートとを有するスタック構造
のキャパシタを備える。
請求項13に係る半導体記憶装置は、請求項４から９の
いずれかの容量素子が、メモリセルのキャパシタのスト
レージノードと同一層に形成された一方電極層と、メモ
リセルのキャパシタの誘電体膜と同一層に形成された電
体膜と、セルプレートと同一層に形成された他方電極層
とを有する容量性素子とを含む。
いずれかの容量素子が、メモリセルのキャパシタのスト
レージノードと同一層に形成された一方電極層と、メモ
リセルのキャパシタの誘電体膜と同一層に形成された電
体膜と、セルプレートと同一層に形成された他方電極層
とを有する容量性素子とを含む。
請求項14に係る半導体記憶装置は、請求項４から９の
容量素子が、メモリセルキャパシタのストレージノード
と同一層に形成される第１の電極層と、メモリセルキャ
パシタのセルプレートと同一層に第１の電極層と対向し
て配置される第２の電極層を有する。第１の電極層およ
び第２の電極層の一方の電極層は少なくとも第１および
第２の導体層を含む複数の導体層を含み、これら複数の
導体層のうちの第１の導体層が第１の電源線に接続され
かつ第２の導体層が第２の電源線に接続されて第１の電
源線と第２の電源線との間に容量性素子の直列体を構成
する。
容量素子が、メモリセルキャパシタのストレージノード
と同一層に形成される第１の電極層と、メモリセルキャ
パシタのセルプレートと同一層に第１の電極層と対向し
て配置される第２の電極層を有する。第１の電極層およ
び第２の電極層の一方の電極層は少なくとも第１および
第２の導体層を含む複数の導体層を含み、これら複数の
導体層のうちの第１の導体層が第１の電源線に接続され
かつ第２の導体層が第２の電源線に接続されて第１の電
源線と第２の電源線との間に容量性素子の直列体を構成
する。
請求項15に係る半導体記憶装置は、請求項４から９の
いずれかの容量素子が、メモリセルキャパシタのストレ
ージノードと同一層に形成されかつ少なくとも第１およ
び第２の導体層を含む第１の電極層と、メモリセルキャ
パシタのセルプレートと同一層に形成され第１および第
２の導体層と誘電体膜を介して対向配置される第３およ
び第４の導体層とを少なくとも含む第２の電極層とを有
する。この第１および第２の電源線の間に少なくとも２
個の直列接続された容量性素子を構成するように第１の
導体層が第２の電源線に接続されかつ第３の導体層が第
１の電源線に接続される。
いずれかの容量素子が、メモリセルキャパシタのストレ
ージノードと同一層に形成されかつ少なくとも第１およ
び第２の導体層を含む第１の電極層と、メモリセルキャ
パシタのセルプレートと同一層に形成され第１および第
２の導体層と誘電体膜を介して対向配置される第３およ
び第４の導体層とを少なくとも含む第２の電極層とを有
する。この第１および第２の電源線の間に少なくとも２
個の直列接続された容量性素子を構成するように第１の
導体層が第２の電源線に接続されかつ第３の導体層が第
１の電源線に接続される。
請求項16に係る半導体記憶装置は、請求項12から16の
いずれかのメモリセルのセルプレートとストレージノー
ドとの間へは、第１の電源線上の第１の電源電圧と第２
の電源線上の第２の電源電圧との間の中間電圧が印加さ
れる。
いずれかのメモリセルのセルプレートとストレージノー
ドとの間へは、第１の電源線上の第１の電源電圧と第２
の電源線上の第２の電源電圧との間の中間電圧が印加さ
れる。
請求項17に係る半導体記憶装置は、請求項５または７
の容量素子が、メモリセルの容量を構成する電極と同一
材料の電極と、メモリセルの容量を構成する誘電体と同
一材料かつ同一膜厚の誘電体とを各々が有する少なくと
も２個の電気的に直列に接続される容量性素子を含む。
の容量素子が、メモリセルの容量を構成する電極と同一
材料の電極と、メモリセルの容量を構成する誘電体と同
一材料かつ同一膜厚の誘電体とを各々が有する少なくと
も２個の電気的に直列に接続される容量性素子を含む。
［作用］ 上述のセンスアンプ駆動装置において用いられる、第
１および第２の電源電位供給線間に設けられる容量は、
第１および第２の電源電位供給線のインピーダンスを低
下させ、これによりビット線の充放電に要する時間を短
縮し、センサ動作時における充放電を高速で行なわせ
る。
１および第２の電源電位供給線間に設けられる容量は、
第１および第２の電源電位供給線のインピーダンスを低
下させ、これによりビット線の充放電に要する時間を短
縮し、センサ動作時における充放電を高速で行なわせ
る。
また、メモリセルキャパシタ構造としては、できるだ
け小さな占有面積で十分な情報電荷を蓄積することがで
きるように、単位面積あたりの容量値および寄生抵抗値
がメモリチップ内でそれぞれ最大、最小となる構造が採
用される。したがって、このメモリセルキャパシタと同
一の電極および誘電体材料および同一誘電体膜厚を有す
る容量は、低寄生抵抗でかつ最大容量値を有することに
なり、高周波特性に優れた直流安定化容量を小占有面積
でメモリチップ上に形成することが可能となる。また、
メモリセルキャパシタと同一の電極および誘電体材料お
よび同一誘電体膜厚を有する容量を、直列接続すること
により、各容量に印加される電圧が緩和され、耐圧特性
に優れた安定に動作する容量を得ることができる。
け小さな占有面積で十分な情報電荷を蓄積することがで
きるように、単位面積あたりの容量値および寄生抵抗値
がメモリチップ内でそれぞれ最大、最小となる構造が採
用される。したがって、このメモリセルキャパシタと同
一の電極および誘電体材料および同一誘電体膜厚を有す
る容量は、低寄生抵抗でかつ最大容量値を有することに
なり、高周波特性に優れた直流安定化容量を小占有面積
でメモリチップ上に形成することが可能となる。また、
メモリセルキャパシタと同一の電極および誘電体材料お
よび同一誘電体膜厚を有する容量を、直列接続すること
により、各容量に印加される電圧が緩和され、耐圧特性
に優れた安定に動作する容量を得ることができる。
［発明の実施例］ 第１図はこの発明の一実施例であるセンスアンプ駆動
装置の構成を示す回路図であり、従来のセンスアンプ駆
動装置を示す第19図と対応する部分には同一の参照信号
および符号が付けられている。また、第１図に示す構成
においては不用な説明の重複を避けるために、第19図に
示す構成と同一の部分は省略されている。
装置の構成を示す回路図であり、従来のセンスアンプ駆
動装置を示す第19図と対応する部分には同一の参照信号
および符号が付けられている。また、第１図に示す構成
においては不用な説明の重複を避けるために、第19図に
示す構成と同一の部分は省略されている。
第１図を参照して、この発明の一実施例であるセンス
アンプ駆動装置は、接地線30と電源線31との間に設けら
れた容量34を備える。容量34はその一方電極が電源線31
の接続点35に接続され、その他方電極は接地線30の接続
点36に接続される。容量34はセンスアンプを活性化する
ためのｐ−FET22およびｎ−FET25に隣接してパッド24,2
9側に設けられる。これにより、接地線30の寄生抵抗は
ｎ−FET25と接続点36との間の寄生抵抗38と、接続点36
と接地端子（ボンディングパッド）29との間の寄生抵抗
32とに分割される。また、電源線31の寄生抵抗は、ｐ−
FET22と接続点35との間の寄生抵抗37と、接続点35と電
源端子（ボンディングパッド）24との間の寄生抵抗33と
に分割される。接続点35,36はｐ−FET22およびｎ−FET2
2,25に近接して設けられているため、寄生抵抗37,38は
それぞれ寄生抵抗33,32より小さくされている。第２図
は第１図に示すセンスアンプ駆動装置の動作を説明する
ための信号波形図であり、センスアンプの放電動作にお
けるセンスアンプ活性化信号および信号線14,17の電位
変化を示す。また、第２図においては、本発明による動
作が実線で示され、かつ比較のために従来のセンスアン
プ駆動装置における動作波形図が破線で示される。以
下、第１図および第２図を参照してこの発明の一実施例
であるセンスアンプ駆動装置の動作について説明する。
アンプ駆動装置は、接地線30と電源線31との間に設けら
れた容量34を備える。容量34はその一方電極が電源線31
の接続点35に接続され、その他方電極は接地線30の接続
点36に接続される。容量34はセンスアンプを活性化する
ためのｐ−FET22およびｎ−FET25に隣接してパッド24,2
9側に設けられる。これにより、接地線30の寄生抵抗は
ｎ−FET25と接続点36との間の寄生抵抗38と、接続点36
と接地端子（ボンディングパッド）29との間の寄生抵抗
32とに分割される。また、電源線31の寄生抵抗は、ｐ−
FET22と接続点35との間の寄生抵抗37と、接続点35と電
源端子（ボンディングパッド）24との間の寄生抵抗33と
に分割される。接続点35,36はｐ−FET22およびｎ−FET2
2,25に近接して設けられているため、寄生抵抗37,38は
それぞれ寄生抵抗33,32より小さくされている。第２図
は第１図に示すセンスアンプ駆動装置の動作を説明する
ための信号波形図であり、センスアンプの放電動作にお
けるセンスアンプ活性化信号および信号線14,17の電位
変化を示す。また、第２図においては、本発明による動
作が実線で示され、かつ比較のために従来のセンスアン
プ駆動装置における動作波形図が破線で示される。以
下、第１図および第２図を参照してこの発明の一実施例
であるセンスアンプ駆動装置の動作について説明する。
時刻T0において、センスアンプ活性化信号φＳが上昇
すると、ｎ−FET25が導通状態となる。これにより、セ
ンスアンプ駆動信号φＢを伝達する信号線17が接地線30
に接続され、信号線17の電位がプリチャージレベルのVc
c/2から低下し始める。この結果、センスアンプ50が活
性化され、動作し、ビット線2,7に生じている微小電圧
差が増幅され、低電位側のビット線電位が放電され、こ
の低電位ビット線から放電電流iNがセンスアンプ50、信
号線17、ｎ−FET25を介して流れる。この放電電流iNが
寄生抵抗38に電圧降下を生じさせ、信号線17の電位を上
昇させる。しかしながら、この寄生抵抗38は極めて小さ
く、その電圧降下は無視できるほど小さいため、ビット
線の放電に対し影響を及ぼさない。この放電電流iNは、
接続点36で２つに分流する。一方の放電電流iNCは容量3
4に向かって流れ込み、他方の放電電流iNGは接地端子
（ボンディングパッド）29に向かって流れる。
すると、ｎ−FET25が導通状態となる。これにより、セ
ンスアンプ駆動信号φＢを伝達する信号線17が接地線30
に接続され、信号線17の電位がプリチャージレベルのVc
c/2から低下し始める。この結果、センスアンプ50が活
性化され、動作し、ビット線2,7に生じている微小電圧
差が増幅され、低電位側のビット線電位が放電され、こ
の低電位ビット線から放電電流iNがセンスアンプ50、信
号線17、ｎ−FET25を介して流れる。この放電電流iNが
寄生抵抗38に電圧降下を生じさせ、信号線17の電位を上
昇させる。しかしながら、この寄生抵抗38は極めて小さ
く、その電圧降下は無視できるほど小さいため、ビット
線の放電に対し影響を及ぼさない。この放電電流iNは、
接続点36で２つに分流する。一方の放電電流iNCは容量3
4に向かって流れ込み、他方の放電電流iNGは接地端子
（ボンディングパッド）29に向かって流れる。
放電電流iNGにより寄生抵抗32において電圧降下が生
じ、接続点36の電位が上昇する。しかしながら、この放
電電流は通常センス動作開始時刻において大きく、時間
の経過とともに放電電流は減少する。したがって、時刻
T0より接続点36の電位は放電電流が流れると上昇する
が、放電電流の減少とともに下降し、時刻T1において0V
となる。
じ、接続点36の電位が上昇する。しかしながら、この放
電電流は通常センス動作開始時刻において大きく、時間
の経過とともに放電電流は減少する。したがって、時刻
T0より接続点36の電位は放電電流が流れると上昇する
が、放電電流の減少とともに下降し、時刻T1において0V
となる。
一方、第２図に破線で示すように、従来のセンスアン
プ駆動装置においては容量34が設けられていないため、
容量34への電流の分岐が存在せず、寄生抵抗32における
電圧降下が大きく、接続点36の電位上昇も本発明の場合
よりも大きくなる。この結果、時刻T2において初めてｎ
−FET25の接続点36側の電極電位が接地電位レベルの0V
となる。したがって、信号線17の電圧降下も本発明の場
合と比べて遅くなり、センスアンプ動作速度も遅くな
る。
プ駆動装置においては容量34が設けられていないため、
容量34への電流の分岐が存在せず、寄生抵抗32における
電圧降下が大きく、接続点36の電位上昇も本発明の場合
よりも大きくなる。この結果、時刻T2において初めてｎ
−FET25の接続点36側の電極電位が接地電位レベルの0V
となる。したがって、信号線17の電圧降下も本発明の場
合と比べて遅くなり、センスアンプ動作速度も遅くな
る。
上述のように、センスアンプの動作速度を速くするた
めには、接続点36における電位上昇をできるだけ小さく
することが必要である。このためには、寄生抵抗32を流
れる放電電流iNGをできるだけ小さくし、容量34へ流れ
込む放電電流iNGを大きくする必要がある。このために
は、容量34の容量値をできるだけ大きくすればよいが、
実際においては半導体チップの面積上の制約もあるた
め、この容量値を大きくするにも限度がある。以下に、
容量34による寄生抵抗によるインピーダンスを低減する
効果が期待できる最低限の容量値の概略値を求めてみ
る。
めには、接続点36における電位上昇をできるだけ小さく
することが必要である。このためには、寄生抵抗32を流
れる放電電流iNGをできるだけ小さくし、容量34へ流れ
込む放電電流iNGを大きくする必要がある。このために
は、容量34の容量値をできるだけ大きくすればよいが、
実際においては半導体チップの面積上の制約もあるた
め、この容量値を大きくするにも限度がある。以下に、
容量34による寄生抵抗によるインピーダンスを低減する
効果が期待できる最低限の容量値の概略値を求めてみ
る。
前述の式（２）で示されたように、信号線17からｎ−
FET25を介して接地線30へ流れ込む放電電流iNは、ビッ
ト線の容量に蓄積された電荷を放電することによって生
じる。したがって、仮にこの信号線17に対する放電に関
与するビット線全体の容量と同程度の容量値を容量34が
有すれば、放電に関与するビット線全体と容量34との間
で電荷の分割を行なうことができ、ほぼ放電電荷の半分
を容量34で吸収することが可能となり、接続点36の電位
上昇を従来のセンスアンプ駆動装置の場合に比べ半分に
低減させることが可能となり、これによりセンスアンプ
の放電動作を高速に行なうことができる。
FET25を介して接地線30へ流れ込む放電電流iNは、ビッ
ト線の容量に蓄積された電荷を放電することによって生
じる。したがって、仮にこの信号線17に対する放電に関
与するビット線全体の容量と同程度の容量値を容量34が
有すれば、放電に関与するビット線全体と容量34との間
で電荷の分割を行なうことができ、ほぼ放電電荷の半分
を容量34で吸収することが可能となり、接続点36の電位
上昇を従来のセンスアンプ駆動装置の場合に比べ半分に
低減させることが可能となり、これによりセンスアンプ
の放電動作を高速に行なうことができる。
たとえば、4Mダイナミック・ランダム・アクセス・メ
モリにおいて、上述の程度の大きさの容量値を半導体チ
ップ上で実現するために必要とされる面積を求めてみる
と、以下のようになる。
モリにおいて、上述の程度の大きさの容量値を半導体チ
ップ上で実現するために必要とされる面積を求めてみる
と、以下のようになる。
容量34がｎ−FETと同一構造のFET容量（MOSキャパシ
タ）で形成した場合、その占有面積が最小となる。この
場合の容量値は次式で表わされる。
タ）で形成した場合、その占有面積が最小となる。この
場合の容量値は次式で表わされる。
Ｃ＝（εox/Tox）・Ｓ …（３） ここで、Toxはｎ−FETのゲート絶縁膜の膜厚、εoxは
ゲート絶縁膜の誘電率、Ｓはゲート絶縁膜の面積であ
る。上式（３）より面積Ｓは、 Ｓ＝（Tox/εox）・Ｃ …（４） で与えられる。一般的な４メガダイナミック・ランダム
・アクセス・メモリにおいては、 Tox ＝200×1010（ｍ）、 εox＝４×8.85×10-12（F/m） である。したがって容量値Ｃとして前述の値300pFを用
いると、容量34の占有面積Ｓは、 Ｓ＝（200×10-10/4×8.85×10-12） ×300×10-12（m2） ＝0.17（mm2） で与えられる。第21図に示すごとく４メガダイナミック
・ランダム・アクセス・メモリは一般に８個のサブアレ
イに分割されているため、各サブブロックに対し第４図
に示すように容量34を１個ずつ設ける構成とした場合、
全体として0.17×８＝1.36（mm2）となる。この各サブ
アレイブロック対応に設けられた容量はそれぞれのサブ
アレイブロックに対して所望の効果を奏する。しかしな
がら共通に接地線30および電源線31に接続されているた
め、他のサブアレイブロックに対しても効果を奏する。
これらの効果は複雑であり、説明が煩雑となるためここ
ではその詳細は省略するが、各サブアレイブロックに対
しては最低で１個、最大で４個（同時に２個のサブアレ
イブロックが動作する）の寄与が考えられ、通常この最
大最小の中間の２ないし３個の容量の効果が各サブアレ
イブロックに対して現われると考えられる。
ゲート絶縁膜の誘電率、Ｓはゲート絶縁膜の面積であ
る。上式（３）より面積Ｓは、 Ｓ＝（Tox/εox）・Ｃ …（４） で与えられる。一般的な４メガダイナミック・ランダム
・アクセス・メモリにおいては、 Tox ＝200×1010（ｍ）、 εox＝４×8.85×10-12（F/m） である。したがって容量値Ｃとして前述の値300pFを用
いると、容量34の占有面積Ｓは、 Ｓ＝（200×10-10/4×8.85×10-12） ×300×10-12（m2） ＝0.17（mm2） で与えられる。第21図に示すごとく４メガダイナミック
・ランダム・アクセス・メモリは一般に８個のサブアレ
イに分割されているため、各サブブロックに対し第４図
に示すように容量34を１個ずつ設ける構成とした場合、
全体として0.17×８＝1.36（mm2）となる。この各サブ
アレイブロック対応に設けられた容量はそれぞれのサブ
アレイブロックに対して所望の効果を奏する。しかしな
がら共通に接地線30および電源線31に接続されているた
め、他のサブアレイブロックに対しても効果を奏する。
これらの効果は複雑であり、説明が煩雑となるためここ
ではその詳細は省略するが、各サブアレイブロックに対
しては最低で１個、最大で４個（同時に２個のサブアレ
イブロックが動作する）の寄与が考えられ、通常この最
大最小の中間の２ないし３個の容量の効果が各サブアレ
イブロックに対して現われると考えられる。
一般的な４メガダイナミック・ランダム・アクセス・
メモリにおいては、そのチップ面積は約100mm2であり、
上述の1.36mm2という値はチップ面積のうちわずか1.36
％であり、チップ面積に対する影響はほとんどない。
メモリにおいては、そのチップ面積は約100mm2であり、
上述の1.36mm2という値はチップ面積のうちわずか1.36
％であり、チップ面積に対する影響はほとんどない。
さらに実際には、容量34はチップ100上に配設されて
いるアルミニウム配線等の下部にその一部を設けるよう
にレイアウトすることも可能であり、容量34に必要な面
積は上述の値よりもさらに小さくすることが可能であ
る。
いるアルミニウム配線等の下部にその一部を設けるよう
にレイアウトすることも可能であり、容量34に必要な面
積は上述の値よりもさらに小さくすることが可能であ
る。
この容量34の容量値は大きくすればより効果が高くな
るが、この容量34によるチップ占有面積増大に伴う損失
と、センスアンプ放電動作の高速化による利得との兼ね
合いで適当な値に決定するのがよい。
るが、この容量34によるチップ占有面積増大に伴う損失
と、センスアンプ放電動作の高速化による利得との兼ね
合いで適当な値に決定するのがよい。
また、上述の説明では、説明を簡単にするために、ビ
ット線の放電動作についてのみ説明したが、ビット線の
充電動作についても同様の効果が生じ、電位の変化方向
を逆にするだけで上述の放電動作に対する説明がそのま
ま成立する。すなわち、第２図においてセンスアンプ活
性化信号φＳの信号の極性を逆にし、かつ信号線17およ
び接続点36の電位変化の方向を逆にすればビット線充電
時の動作波形図が得られる。この場合、充電動作時にお
いて接続点36の電位は充電電流iPVによる寄生抵抗33に
おける電圧降下により低下するが、この接続点35の電位
低下は容量34からの充電電流iPCにより補償されるた
め、その電位低下の割合を従来装置の場合よりも低減す
ることができ、高速で接続点35の電位を電源電位Vccレ
ベルにまで上昇させることができる。ここで、第１図に
おいて信号線14へｐ−FET22を介して流れる充電電流iP
は電流iPVと電流iPCとの和で与えられる。
ット線の放電動作についてのみ説明したが、ビット線の
充電動作についても同様の効果が生じ、電位の変化方向
を逆にするだけで上述の放電動作に対する説明がそのま
ま成立する。すなわち、第２図においてセンスアンプ活
性化信号φＳの信号の極性を逆にし、かつ信号線17およ
び接続点36の電位変化の方向を逆にすればビット線充電
時の動作波形図が得られる。この場合、充電動作時にお
いて接続点36の電位は充電電流iPVによる寄生抵抗33に
おける電圧降下により低下するが、この接続点35の電位
低下は容量34からの充電電流iPCにより補償されるた
め、その電位低下の割合を従来装置の場合よりも低減す
ることができ、高速で接続点35の電位を電源電位Vccレ
ベルにまで上昇させることができる。ここで、第１図に
おいて信号線14へｐ−FET22を介して流れる充電電流iP
は電流iPVと電流iPCとの和で与えられる。
さらに、ビット線の放電と充電とをほぼ同一の時刻に
行なった場合には、容量34の両電極間の電圧変化が逆相
になっているため、この電圧が互いに相殺され、接続点
35および36における電位降下および上昇はほとんど生じ
ず理想的に高速でビット線の充放電を行なうことができ
る。
行なった場合には、容量34の両電極間の電圧変化が逆相
になっているため、この電圧が互いに相殺され、接続点
35および36における電位降下および上昇はほとんど生じ
ず理想的に高速でビット線の充放電を行なうことができ
る。
通常、センスアンプにおける充電動作と放電動作を同
時に行なわせる場合、動作電源電位から接地電位に向か
って貫通電流が大きく流れ、基板電位の変動などによる
誤動作等が生じる。このために、通常のメモリにおいて
は、センス動作時におけるビット線放電とビット線充電
との時刻をずらすことが行なわれている。しかしなが
ら、センスアンプの動作速度を高速化させるため、この
ビット線の充電とビット線の放電の動作タイミングとを
一致させた場合、この発明によるセンスアンプ駆動装置
の降下がより一層高められる。
時に行なわせる場合、動作電源電位から接地電位に向か
って貫通電流が大きく流れ、基板電位の変動などによる
誤動作等が生じる。このために、通常のメモリにおいて
は、センス動作時におけるビット線放電とビット線充電
との時刻をずらすことが行なわれている。しかしなが
ら、センスアンプの動作速度を高速化させるため、この
ビット線の充電とビット線の放電の動作タイミングとを
一致させた場合、この発明によるセンスアンプ駆動装置
の降下がより一層高められる。
また上述の構成の場合容量34により電源線31から流れ
込む充電電流および接地線30へ流れる放電電流の量は従
来の装置と比べて低減されるため電源電位Vccおよび接
地電位のセンスアンプ動作時における変動が小さくな
り、容量34は直流安定化容量として機能し、電源電位変
動による回路の誤動作を防止することが可能となる。
込む充電電流および接地線30へ流れる放電電流の量は従
来の装置と比べて低減されるため電源電位Vccおよび接
地電位のセンスアンプ動作時における変動が小さくな
り、容量34は直流安定化容量として機能し、電源電位変
動による回路の誤動作を防止することが可能となる。
第３図はこの発明の他の実施例であるセンスアンプ駆
動装置の構成を示す図である。ダイナミック・ランダム
・アクセス・メモリの記憶容量が大きくなるにつれて、
また集積度が向上するにつれて、そのメモリチップ上に
形成されているFETの寸法が小さくなり、FETのソース・
ドレイン間の耐圧が低下し、メモリの信頼性が低下する
という問題が発生する。この問題を克服するために、従
来のメモリにおいて使用されている5Vの動作電源電圧を
低下させる必要が生じてくる。しかしながら、外部から
の電源電圧は5Vのままである。このため、メモリの使い
やすさを大容量となっても維持するために、外部から与
えられる電源電圧を5Vのままとし、メモリ内部に降圧回
路500を設け、降圧された内部動作電源電圧（3.3V）を
形成することが行なわれる場合がある。この場合、第３
図に示すように、容量34は、降圧回路500からの内部電
源線310と接地端子用パッド29に接続される接地線30と
の間に接続されることになる。この第３図に示す構成に
おいては、降圧回路500は電源電圧用ボンディングパッ
ド24から電源線311を介して5Vの電圧を受け、3.3Vに降
圧し内部電源線310を介して各回路へ動作電源電圧を供
給している。したがって、内部電源線310が前述の電源
線31に対応することになり、第３図の構成においても第
１図に示す場合と同様の効果を得ることができる。な
お、上述の実施例においては、信号線14,17がともにス
タンバイ時にプリチャージ電圧VBに保持されているが、
この信号線14,17をイコライズ／プリチャージするFETが
設けられてないセンスアンプ構成であっても上記実施例
と同様の効果を得ることができる。
動装置の構成を示す図である。ダイナミック・ランダム
・アクセス・メモリの記憶容量が大きくなるにつれて、
また集積度が向上するにつれて、そのメモリチップ上に
形成されているFETの寸法が小さくなり、FETのソース・
ドレイン間の耐圧が低下し、メモリの信頼性が低下する
という問題が発生する。この問題を克服するために、従
来のメモリにおいて使用されている5Vの動作電源電圧を
低下させる必要が生じてくる。しかしながら、外部から
の電源電圧は5Vのままである。このため、メモリの使い
やすさを大容量となっても維持するために、外部から与
えられる電源電圧を5Vのままとし、メモリ内部に降圧回
路500を設け、降圧された内部動作電源電圧（3.3V）を
形成することが行なわれる場合がある。この場合、第３
図に示すように、容量34は、降圧回路500からの内部電
源線310と接地端子用パッド29に接続される接地線30と
の間に接続されることになる。この第３図に示す構成に
おいては、降圧回路500は電源電圧用ボンディングパッ
ド24から電源線311を介して5Vの電圧を受け、3.3Vに降
圧し内部電源線310を介して各回路へ動作電源電圧を供
給している。したがって、内部電源線310が前述の電源
線31に対応することになり、第３図の構成においても第
１図に示す場合と同様の効果を得ることができる。な
お、上述の実施例においては、信号線14,17がともにス
タンバイ時にプリチャージ電圧VBに保持されているが、
この信号線14,17をイコライズ／プリチャージするFETが
設けられてないセンスアンプ構成であっても上記実施例
と同様の効果を得ることができる。
次に容量34の構成について具体的に説明する。前述の
ごとく、容量34はMOSキャパシタで構成されており、第5
A図に概略的に示すような断面構造を有している。
ごとく、容量34はMOSキャパシタで構成されており、第5
A図に概略的に示すような断面構造を有している。
第5A図を参照して、MOSキャパシタ（34）は、Ｐ型半
導体基板101と、Ｐ型半導体基板101上の所定領域に形成
されたＮ型不純物拡散領域102と、半導体基板101表面上
に形成されたゲート絶縁膜（キャパシタ絶縁膜）104
と、ゲート絶縁膜104上に形成されたゲート電極103とを
備える。拡散領域102は容量の一方の電極取出口（第5A
図において接地電位GND、すなわち接地線30へ接続され
る電極取出口）を与える。ゲート電極103は容量の他方
の電極を形成し、多結晶シリコン、またはモリブデンシ
リサイド、タングステンシリサイド等の高融点金属シリ
サイド等または多結晶シリコンと高融点金属の多層構造
により形成される。ゲート電極103は電源線31に接続さ
れて電源電位Vccに接続される。この電源線31および接
地線30は前述のごとくアルミニウム等の低抵抗金属で形
成されている。ゲート絶縁膜104はSiO2などの絶縁膜を
用いて形成される。ソースおよびドレイン電極103はア
ルミニウム等の低抵抗導体で構成され、不純物領域102
と電気的に接触し接地線30からの接地電位GNDを拡散領
域102へ与える。電極103および108を互いに電気的に絶
縁するために層間絶縁膜109が設けられる。通常ゲート
電極103に電源電位Vccが印加されると、半導体基板101
表面に反転層（Ｎ型反転層）101′が形成される。この
反転層101′が容量の一方の電極を形成する。すなわち
第5A図に示すMOSキャパシタにおいて、容量の一方電極
は、反転層101′であり、他方電極はゲート電極103であ
る。この反転層101′には不純物拡散領域102を介して接
地電位GNDが印加されて一方電極の接地電位GNDが形成さ
れ、かつ他方電極に電源電位Vccが印加されて容量とし
て機能する。このMOSキャパシタはメモリチップ内部で
使用されるMOSトランジスタと同一の構成を有してお
り、このMOSトランジスタのソース電極およびドレイン
電極を共通に接地電位GNDに接続したMOSトランジスタと
みなすことができる。このMOSキャパシタの接続構造を
第5B図に示し、かつその等価回路を第5C図に示す。
導体基板101と、Ｐ型半導体基板101上の所定領域に形成
されたＮ型不純物拡散領域102と、半導体基板101表面上
に形成されたゲート絶縁膜（キャパシタ絶縁膜）104
と、ゲート絶縁膜104上に形成されたゲート電極103とを
備える。拡散領域102は容量の一方の電極取出口（第5A
図において接地電位GND、すなわち接地線30へ接続され
る電極取出口）を与える。ゲート電極103は容量の他方
の電極を形成し、多結晶シリコン、またはモリブデンシ
リサイド、タングステンシリサイド等の高融点金属シリ
サイド等または多結晶シリコンと高融点金属の多層構造
により形成される。ゲート電極103は電源線31に接続さ
れて電源電位Vccに接続される。この電源線31および接
地線30は前述のごとくアルミニウム等の低抵抗金属で形
成されている。ゲート絶縁膜104はSiO2などの絶縁膜を
用いて形成される。ソースおよびドレイン電極103はア
ルミニウム等の低抵抗導体で構成され、不純物領域102
と電気的に接触し接地線30からの接地電位GNDを拡散領
域102へ与える。電極103および108を互いに電気的に絶
縁するために層間絶縁膜109が設けられる。通常ゲート
電極103に電源電位Vccが印加されると、半導体基板101
表面に反転層（Ｎ型反転層）101′が形成される。この
反転層101′が容量の一方の電極を形成する。すなわち
第5A図に示すMOSキャパシタにおいて、容量の一方電極
は、反転層101′であり、他方電極はゲート電極103であ
る。この反転層101′には不純物拡散領域102を介して接
地電位GNDが印加されて一方電極の接地電位GNDが形成さ
れ、かつ他方電極に電源電位Vccが印加されて容量とし
て機能する。このMOSキャパシタはメモリチップ内部で
使用されるMOSトランジスタと同一の構成を有してお
り、このMOSトランジスタのソース電極およびドレイン
電極を共通に接地電位GNDに接続したMOSトランジスタと
みなすことができる。このMOSキャパシタの接続構造を
第5B図に示し、かつその等価回路を第5C図に示す。
第5C図を参照して、抵抗R1はゲート電極103の寄生抵
抗を示し、抵抗R2は反転層101′の寄生抵抗を示す。
抗を示し、抵抗R2は反転層101′の寄生抵抗を示す。
このようなMOS構造の容量を用いるのは、メモリチッ
プ上ではこの構造を用いた容量が誘電体（キャパシタ絶
縁体）の厚さを薄くでき、かつ占有面積を小さくするこ
とが可能となるからである。すなわち第６図に示すよう
に、層間絶縁膜109をキャパシタの誘電体として用いた
場合、この誘電体109の膜厚t2はゲート絶縁膜104の膜厚
t1の10倍程度であり、したがって層間絶縁膜109をキャ
パシタの誘電体として用いた場合の容量の占有面積はMO
Sキャパシタの10倍必要となる。
プ上ではこの構造を用いた容量が誘電体（キャパシタ絶
縁体）の厚さを薄くでき、かつ占有面積を小さくするこ
とが可能となるからである。すなわち第６図に示すよう
に、層間絶縁膜109をキャパシタの誘電体として用いた
場合、この誘電体109の膜厚t2はゲート絶縁膜104の膜厚
t1の10倍程度であり、したがって層間絶縁膜109をキャ
パシタの誘電体として用いた場合の容量の占有面積はMO
Sキャパシタの10倍必要となる。
また層間絶縁膜109の膜厚をエッチングし所定の容量
値を有する容量を形成する構成の場合においても容量の
電極として一層目の電極層103と２層目の電極層113とを
用いる必要がある。この一層目の電極層103はたとえば
ゲート電極103と同一の製造プロセスで形成され、また
電極層113は他の第２層配線層（第６図には示さず）と
同一の製造プロセスで形成される。したがって、この電
極103,113間の誘電体の膜厚t2は、他の部分において用
いられる信号配線層間に形成される絶縁膜の膜厚と同じ
となる。この内部信号配線層はできるだけその層間容量
を小さくする必要がある。なぜならば内部信号配線の層
間の寄生容量が大きい場合、内部信号配線間の容量結合
による信号の変動および寄生容量による内部信号の伝達
の遅れが生じるからである。このため、このような１層
目の電極層103と２層目の電極層113とをチップ内の容量
の電極として用いる場合、このキャパシタ誘電体膜の膜
厚t2はゲート絶縁膜104の膜厚のt1の５ないし10倍程度
に設定される。このような信号配線層間の絶縁膜の膜厚
はこの寄生容量を低減するために基本的に厚くされてお
り、したがって十分な大きさの容量をこの金属配線層10
3,113を用いて形成する場合には大きな占有面積が必要
となり、小面積で所望の容量値を有する容量を得ること
ができなくなるという問題が生じる。
値を有する容量を形成する構成の場合においても容量の
電極として一層目の電極層103と２層目の電極層113とを
用いる必要がある。この一層目の電極層103はたとえば
ゲート電極103と同一の製造プロセスで形成され、また
電極層113は他の第２層配線層（第６図には示さず）と
同一の製造プロセスで形成される。したがって、この電
極103,113間の誘電体の膜厚t2は、他の部分において用
いられる信号配線層間に形成される絶縁膜の膜厚と同じ
となる。この内部信号配線層はできるだけその層間容量
を小さくする必要がある。なぜならば内部信号配線の層
間の寄生容量が大きい場合、内部信号配線間の容量結合
による信号の変動および寄生容量による内部信号の伝達
の遅れが生じるからである。このため、このような１層
目の電極層103と２層目の電極層113とをチップ内の容量
の電極として用いる場合、このキャパシタ誘電体膜の膜
厚t2はゲート絶縁膜104の膜厚のt1の５ないし10倍程度
に設定される。このような信号配線層間の絶縁膜の膜厚
はこの寄生容量を低減するために基本的に厚くされてお
り、したがって十分な大きさの容量をこの金属配線層10
3,113を用いて形成する場合には大きな占有面積が必要
となり、小面積で所望の容量値を有する容量を得ること
ができなくなるという問題が生じる。
このため、上述のようにMOS構造の容量を用いること
により最小面積で最大の容量値を有する容量を得ること
が可能となる。しかも、前述のごとくゲート電極103の
構成材料は比較的低抵抗の材料であるため、その寄生抵
抗R1は比較的低く数Ωないし数十Ωにすることが可能で
ある。しかしながら抵抗R2（第5C図参照）はMOSトラン
ジスタの反転層の抵抗であり、この反転層の抵抗は通常
MOSトランジスタのオン抵抗の主要構成要素となってお
り、その値はかなり高く数百ないし数ＫΩの値となる。
このように寄生抵抗R2の値が大きくなると、容量値を大
きくした場合その時定数（CR）も大きくなり前述のセン
スアンプ動作時におけるビット線充放電動作に対し速く
応答することが困難となるという問題が生じることが考
えられる。したがって高速でビット線の充放電動作に対
して応答し、電源電位（VccおよびGND両者）の変動をで
きるだけ抑制することのできる容量を用いるのが好まし
い。そこで次に面積を少し犠牲にするが、高周波特性に
優れた容量すなわち寄生抵抗が小さくかつできるだけ大
きな容量値を有する静電容量の構造について説明する。
により最小面積で最大の容量値を有する容量を得ること
が可能となる。しかも、前述のごとくゲート電極103の
構成材料は比較的低抵抗の材料であるため、その寄生抵
抗R1は比較的低く数Ωないし数十Ωにすることが可能で
ある。しかしながら抵抗R2（第5C図参照）はMOSトラン
ジスタの反転層の抵抗であり、この反転層の抵抗は通常
MOSトランジスタのオン抵抗の主要構成要素となってお
り、その値はかなり高く数百ないし数ＫΩの値となる。
このように寄生抵抗R2の値が大きくなると、容量値を大
きくした場合その時定数（CR）も大きくなり前述のセン
スアンプ動作時におけるビット線充放電動作に対し速く
応答することが困難となるという問題が生じることが考
えられる。したがって高速でビット線の充放電動作に対
して応答し、電源電位（VccおよびGND両者）の変動をで
きるだけ抑制することのできる容量を用いるのが好まし
い。そこで次に面積を少し犠牲にするが、高周波特性に
優れた容量すなわち寄生抵抗が小さくかつできるだけ大
きな容量値を有する静電容量の構造について説明する。
第７図にこの発明のさらに他の実施例である容量34の
構造の断面図をダイナミック・ランダム・アクセス・メ
モリの断面構造とともに示す。第７図を参照してメモリ
セル（第７図左側部分）と直流安定化用回路キャパシタ
（第７図右側部分）とが同一のＰ型半導体基板101上に
形成される。
構造の断面図をダイナミック・ランダム・アクセス・メ
モリの断面構造とともに示す。第７図を参照してメモリ
セル（第７図左側部分）と直流安定化用回路キャパシタ
（第７図右側部分）とが同一のＰ型半導体基板101上に
形成される。
メモリセルは、１トランジスタ・１キャパシタ型のセ
ル構造を有する。メモリセルトランジスタは、半導体基
板101と、半導体基板101の所定の表面領域に形成された
Ｎ型不純物拡散領域102a、102bと、半導体基板101表面
上に形成されるゲート絶縁膜104aと、ゲート絶縁膜104a
上に形成される電極配線層103aとから構成される。不純
物拡散領域102a,102bはそれぞれメモリセルトランジス
タのソースおよびドレイン領域を形成する。電極配線層
103aは、多結晶シリコン、モリブデンシリサイド、タン
グステンシリサイド等の高融点金属系の材料を用いて構
成され、ワード線の一部をも構成している。メモリセル
キャパシタは、不純物拡散領域102bに電気的に接触し電
極配線層103a,103b上にまで延びて所定の領域に形成さ
れる配線層105aと、電極層105a上に形成される絶縁膜10
7aと、絶縁膜105a上に形成される配線層106aとから構成
される。配線層105aは、多結晶シリコン、モリブデンシ
リサイド、タングステンシリサイド等の高融点金属系の
材料を用いて構成され、メモリトランジスタのドレイン
領域102bと電気的に接触し、メモリセル容量の一方の電
極として機能する。配線層106aも同様に多結晶シリコ
ン、モリブデンシリサイド、タングステンシリサイド等
の高融点金属系の材料を用いて構成され、動作電源電圧
Vccの半分の電圧Vcc/2が印加され、メモリセル容量の他
方電極として機能する。
ル構造を有する。メモリセルトランジスタは、半導体基
板101と、半導体基板101の所定の表面領域に形成された
Ｎ型不純物拡散領域102a、102bと、半導体基板101表面
上に形成されるゲート絶縁膜104aと、ゲート絶縁膜104a
上に形成される電極配線層103aとから構成される。不純
物拡散領域102a,102bはそれぞれメモリセルトランジス
タのソースおよびドレイン領域を形成する。電極配線層
103aは、多結晶シリコン、モリブデンシリサイド、タン
グステンシリサイド等の高融点金属系の材料を用いて構
成され、ワード線の一部をも構成している。メモリセル
キャパシタは、不純物拡散領域102bに電気的に接触し電
極配線層103a,103b上にまで延びて所定の領域に形成さ
れる配線層105aと、電極層105a上に形成される絶縁膜10
7aと、絶縁膜105a上に形成される配線層106aとから構成
される。配線層105aは、多結晶シリコン、モリブデンシ
リサイド、タングステンシリサイド等の高融点金属系の
材料を用いて構成され、メモリトランジスタのドレイン
領域102bと電気的に接触し、メモリセル容量の一方の電
極として機能する。配線層106aも同様に多結晶シリコ
ン、モリブデンシリサイド、タングステンシリサイド等
の高融点金属系の材料を用いて構成され、動作電源電圧
Vccの半分の電圧Vcc/2が印加され、メモリセル容量の他
方電極として機能する。
絶縁膜104a,107aにはともにSiO2等の材料が用いられ
る。絶縁膜107aの膜厚はゲート絶縁膜104aの膜厚のほぼ
1/2程度に設定される。この場合、ゲート絶縁膜104aに
印加される電圧はVccレベルであり、一方メモリセルキ
ャパシタ電極に印加される電圧は最大Vcc/2レベルであ
るため、同一絶縁耐圧の絶縁膜を用いれば膜厚が薄けれ
ば薄いほどキャパシタの容量値が大きくなるからであ
る。
る。絶縁膜107aの膜厚はゲート絶縁膜104aの膜厚のほぼ
1/2程度に設定される。この場合、ゲート絶縁膜104aに
印加される電圧はVccレベルであり、一方メモリセルキ
ャパシタ電極に印加される電圧は最大Vcc/2レベルであ
るため、同一絶縁耐圧の絶縁膜を用いれば膜厚が薄けれ
ば薄いほどキャパシタの容量値が大きくなるからであ
る。
メモリトランジスタのソース領域（不純物拡散領域）
102aにはアルミニウムまたは多結晶シリコン等の低抵抗
の導体層108aが電気的に接続さる。この導体層108aはメ
モリセルアレイにおけるビット線を形成する。またメモ
リセルキャパシタ電極層105aの下に形成されている配線
層103bは他の行に接続されるメモリセルを選択するため
のワード線を示しており、電極配線層103aと同様の材料
を用いて同一製造工程で形成される。上述のメモリセル
構造はいわゆるスタック型メモリセルを形成している。
ここで、上述のメモリセル構造においてメモリセルキャ
パシタの他方電極106aにVccレベルの電圧ではなくVcc/2
レベルの電圧が印加されているのは、以下の理由によ
る。メモリセルの容量は、小占有面積でできるだけ大き
な容量値を確保する必要がある。このため、メモリセル
キャパシタ部の絶縁膜（キャパシタ誘電体）106aの膜厚
はできるだけ薄くするのが望ましくなる。このような薄
い絶縁膜をキャパシタ誘電体として用いるため、その絶
縁耐圧を確保するためにメモリセルキャパシタの電極層
106aに印加される電圧はVcc/2と低く設定される。なお
第７図のメモリセルキャパシタ構造において、メモリセ
ルキャパシタの電極層106aと導体層108aとの間には層間
絶縁膜109aが形成されており、電極層106aと導体層108
との電気的絶縁を与えている。
102aにはアルミニウムまたは多結晶シリコン等の低抵抗
の導体層108aが電気的に接続さる。この導体層108aはメ
モリセルアレイにおけるビット線を形成する。またメモ
リセルキャパシタ電極層105aの下に形成されている配線
層103bは他の行に接続されるメモリセルを選択するため
のワード線を示しており、電極配線層103aと同様の材料
を用いて同一製造工程で形成される。上述のメモリセル
構造はいわゆるスタック型メモリセルを形成している。
ここで、上述のメモリセル構造においてメモリセルキャ
パシタの他方電極106aにVccレベルの電圧ではなくVcc/2
レベルの電圧が印加されているのは、以下の理由によ
る。メモリセルの容量は、小占有面積でできるだけ大き
な容量値を確保する必要がある。このため、メモリセル
キャパシタ部の絶縁膜（キャパシタ誘電体）106aの膜厚
はできるだけ薄くするのが望ましくなる。このような薄
い絶縁膜をキャパシタ誘電体として用いるため、その絶
縁耐圧を確保するためにメモリセルキャパシタの電極層
106aに印加される電圧はVcc/2と低く設定される。なお
第７図のメモリセルキャパシタ構造において、メモリセ
ルキャパシタの電極層106aと導体層108aとの間には層間
絶縁膜109aが形成されており、電極層106aと導体層108
との電気的絶縁を与えている。
第７図右側部に示すこの発明の実施例である容量は、
半導体基板101表面上に形成される電極層105bと、電極
層105b上に形成される絶縁膜107b,107cと、絶縁膜107b,
107c上に形成される電極層106b,106cと、電極層106b,10
6cにそれぞれ電気的に接触する導体層108b,108cとから
構成される。電極層105bはメモリセルキャパシタ電極層
105aと同一の材料で構成され、同一の製造工程で形成さ
れる。絶縁膜107b,107cはメモリセルキャパシタの絶縁
膜107aと同一の材料で構成され、かつ同一の膜厚を有し
同一の製造工程で形成されている。電極層106b,106cは
互いに分離して形成され、かつメモリセルキャパシタの
電極層106aと同一の材料を用いて同一の製造工程で形成
される。導体層108b,108cはそれぞれビット線となる導
体層108aと同様にアルミニウムまたは多結晶シリコン等
の低抵抗導体で形成される。導体層108bは電源電位Vcc
に接続され、導体層108cは接地電位GNDに接続される。
この層間絶縁膜109bは、導体層108b,108c、電極層106b,
106cの相互の電気的接触を防止する機能を有し、メモリ
セル部における層間絶縁膜109aと同一の材料を用いて同
一製造工程で形成される。電極層105b下には同様に絶縁
膜が形成されており、電極層105bと半導体基板101との
間の電気的接触が防止されている。
半導体基板101表面上に形成される電極層105bと、電極
層105b上に形成される絶縁膜107b,107cと、絶縁膜107b,
107c上に形成される電極層106b,106cと、電極層106b,10
6cにそれぞれ電気的に接触する導体層108b,108cとから
構成される。電極層105bはメモリセルキャパシタ電極層
105aと同一の材料で構成され、同一の製造工程で形成さ
れる。絶縁膜107b,107cはメモリセルキャパシタの絶縁
膜107aと同一の材料で構成され、かつ同一の膜厚を有し
同一の製造工程で形成されている。電極層106b,106cは
互いに分離して形成され、かつメモリセルキャパシタの
電極層106aと同一の材料を用いて同一の製造工程で形成
される。導体層108b,108cはそれぞれビット線となる導
体層108aと同様にアルミニウムまたは多結晶シリコン等
の低抵抗導体で形成される。導体層108bは電源電位Vcc
に接続され、導体層108cは接地電位GNDに接続される。
この層間絶縁膜109bは、導体層108b,108c、電極層106b,
106cの相互の電気的接触を防止する機能を有し、メモリ
セル部における層間絶縁膜109aと同一の材料を用いて同
一製造工程で形成される。電極層105b下には同様に絶縁
膜が形成されており、電極層105bと半導体基板101との
間の電気的接触が防止されている。
第８図は第７図の右側に示す容量の等価回路を示す。
第８図に示すように、容量は２つの容量素子C20,C30が
直列に電源電位Vccと接地電位GNDとの間に接続された構
成と等価になる。電極層105bと絶縁層107bおよび電極層
106bが形成する容量と電極層105b,絶縁層107c,電極層10
6cが形成する容量とがともに同一の容量値であれば、半
導体層108bに電源電位Vccが印加され、導体層108cに接
地電位GNDが印加されたときに、各容量に印加される電
圧は容量分割によりそれぞれVcc/2となる。この各容量C
20,C30における電圧Vcc/2はメモリセルキャパシタの電
極間に印加される電圧と同一であり、メモリセルキャパ
シタの絶縁膜107aに加わる電界と等価な電界が各キャパ
シタC20,C30の絶縁層106b,106cに印加される。したがっ
て、この構造においてはたとえ電源電圧Vccと接地電位G
NDとが両導体層108b,108cに印加されても絶縁破壊は生
じることはない。
第８図に示すように、容量は２つの容量素子C20,C30が
直列に電源電位Vccと接地電位GNDとの間に接続された構
成と等価になる。電極層105bと絶縁層107bおよび電極層
106bが形成する容量と電極層105b,絶縁層107c,電極層10
6cが形成する容量とがともに同一の容量値であれば、半
導体層108bに電源電位Vccが印加され、導体層108cに接
地電位GNDが印加されたときに、各容量に印加される電
圧は容量分割によりそれぞれVcc/2となる。この各容量C
20,C30における電圧Vcc/2はメモリセルキャパシタの電
極間に印加される電圧と同一であり、メモリセルキャパ
シタの絶縁膜107aに加わる電界と等価な電界が各キャパ
シタC20,C30の絶縁層106b,106cに印加される。したがっ
て、この構造においてはたとえ電源電圧Vccと接地電位G
NDとが両導体層108b,108cに印加されても絶縁破壊は生
じることはない。
この第７図に示す容量の構造では、MOSキャパシタ構
造と同一容量値を得るためには、MOSキャパシタの占有
面積の約２倍の占有面積を必要とする。しかしながら、
電極層105b,106b,106cには低抵抗の材料が用いられてい
るため、この電極の抵抗に起因する容量の寄生抵抗を数
Ωないし数十Ωの低抵抗に設定することができる。これ
により、MOSキャパシタよりも高周波特性に優れた容量
を得ることが可能となる。特に、第６図に示すような他
の電極層を用いて容量を形成する場合と比較して、絶縁
膜の膜厚は1/5ないし2/5に低減することができるので、
他の電極層を用いた容量よりも占有面積を1/5ないし2/5
＝20ないし40％低減することができ、面積効率が良い容
量を得ることができる。
造と同一容量値を得るためには、MOSキャパシタの占有
面積の約２倍の占有面積を必要とする。しかしながら、
電極層105b,106b,106cには低抵抗の材料が用いられてい
るため、この電極の抵抗に起因する容量の寄生抵抗を数
Ωないし数十Ωの低抵抗に設定することができる。これ
により、MOSキャパシタよりも高周波特性に優れた容量
を得ることが可能となる。特に、第６図に示すような他
の電極層を用いて容量を形成する場合と比較して、絶縁
膜の膜厚は1/5ないし2/5に低減することができるので、
他の電極層を用いた容量よりも占有面積を1/5ないし2/5
＝20ないし40％低減することができ、面積効率が良い容
量を得ることができる。
第９図に他の容量の構成を示す。第９図を参照して、
容量は電極層105c,105dと絶縁層107e,107fと他方の電極
層106dとから構成される。電極層105cが導体層108dを介
して電源電位Vccに接続され、電極層105dが導体層108e
を介して接地電位GNDに接続される。この構成において
も、絶縁膜107e,107fはメモリセルキャパシタの絶縁膜1
07aと同一材料でありかつ同一の膜厚を有している。電
極層105c,105dは互いに絶縁膜109bを介して電気的に絶
縁されている。電極層105c,絶縁層107eおよび電極層106
dが形成する容量と、電極層105d,絶縁層107fおよび電極
層106dが形成する容量とはともに容量値が等しく、第８
図に示すような等価回路を与える。この構成において
も、第７図に示す容量構造と同様の効果を得ることがで
きる。
容量は電極層105c,105dと絶縁層107e,107fと他方の電極
層106dとから構成される。電極層105cが導体層108dを介
して電源電位Vccに接続され、電極層105dが導体層108e
を介して接地電位GNDに接続される。この構成において
も、絶縁膜107e,107fはメモリセルキャパシタの絶縁膜1
07aと同一材料でありかつ同一の膜厚を有している。電
極層105c,105dは互いに絶縁膜109bを介して電気的に絶
縁されている。電極層105c,絶縁層107eおよび電極層106
dが形成する容量と、電極層105d,絶縁層107fおよび電極
層106dが形成する容量とはともに容量値が等しく、第８
図に示すような等価回路を与える。この構成において
も、第７図に示す容量構造と同様の効果を得ることがで
きる。
第10図はこの発明のさらに他の実施例である容量の構
造を示す図である。第10図においては、キャパシタは電
極層105eおよび絶縁層107gおよび他方電極層106eから形
成される第１の容量素子と、電極層105f,絶縁層107hお
よび電極層106fから形成される第２の容量素子とから形
成される。電極層105eと電極層106fとは導体層108dによ
り接続される。第１の容量素子の電極層106eは導体層10
8bを介して電源電位Vccに接続される。第２の容量素子
の電極層105fは導体層108cを介して接地電位GNDに接続
される。この構造においても、電極層105e,105f,106eお
よび106fはそれぞれメモリセルキャパシタの電極層と同
一の材料を用いて同一の製造工程で形成されており、か
つ絶縁層107gおよび107hはメモリキャパシタの絶縁層と
同一の材料を用いてかつ同一の膜厚で同一の製造工程で
形成されている。この第10図に示す構成においても動作
電源電位Vccと接地電位GNDとの間に第１の容量素子と第
２の容量素子とが直列に接続された構造を与えることに
なり、上記実施例と同様の効果を奏する。
造を示す図である。第10図においては、キャパシタは電
極層105eおよび絶縁層107gおよび他方電極層106eから形
成される第１の容量素子と、電極層105f,絶縁層107hお
よび電極層106fから形成される第２の容量素子とから形
成される。電極層105eと電極層106fとは導体層108dによ
り接続される。第１の容量素子の電極層106eは導体層10
8bを介して電源電位Vccに接続される。第２の容量素子
の電極層105fは導体層108cを介して接地電位GNDに接続
される。この構造においても、電極層105e,105f,106eお
よび106fはそれぞれメモリセルキャパシタの電極層と同
一の材料を用いて同一の製造工程で形成されており、か
つ絶縁層107gおよび107hはメモリキャパシタの絶縁層と
同一の材料を用いてかつ同一の膜厚で同一の製造工程で
形成されている。この第10図に示す構成においても動作
電源電位Vccと接地電位GNDとの間に第１の容量素子と第
２の容量素子とが直列に接続された構造を与えることに
なり、上記実施例と同様の効果を奏する。
第11図はこの発明の他の実施例による容量の構造を示
す図である。前述のようにこの発明に従う容量はスタッ
ク型メモリセルのキャパシタと同一構成を有しており、
半導体基板101表面上に層間絶縁膜109bを介して形成さ
れている。したがって、この容量（第11図において、電
極層105,絶縁層107および電極層106とにより形成される
容量）下にMOSトランジスタを形成することも可能であ
る。ここでMOSトランジスタは不純物領域102c,102dとゲ
ート絶縁膜104bとゲート電極103bとから形成され、この
MOSトランジスタはメモリセルトランジスタと同一の製
造工程で形成される。このMOSトランジスタを容量接続
すなわちそのソース電極とドレイン電極（電極層108d,1
08g）をともに接続し、電極層103bと電極層108d,108gを
電源電位Vccおよび接地電位GNDに接続すれば、上層に形
成された容量とMOSキャパシタとが並設に接続されるこ
とになり、同一面積でより大きな容量値を得ることが可
能となり、より集積度を向上することが可能となる。
す図である。前述のようにこの発明に従う容量はスタッ
ク型メモリセルのキャパシタと同一構成を有しており、
半導体基板101表面上に層間絶縁膜109bを介して形成さ
れている。したがって、この容量（第11図において、電
極層105,絶縁層107および電極層106とにより形成される
容量）下にMOSトランジスタを形成することも可能であ
る。ここでMOSトランジスタは不純物領域102c,102dとゲ
ート絶縁膜104bとゲート電極103bとから形成され、この
MOSトランジスタはメモリセルトランジスタと同一の製
造工程で形成される。このMOSトランジスタを容量接続
すなわちそのソース電極とドレイン電極（電極層108d,1
08g）をともに接続し、電極層103bと電極層108d,108gを
電源電位Vccおよび接地電位GNDに接続すれば、上層に形
成された容量とMOSキャパシタとが並設に接続されるこ
とになり、同一面積でより大きな容量値を得ることが可
能となり、より集積度を向上することが可能となる。
なお上述の実施例においては、センスアンプ動作時に
おけるビット線充放電を高速で行なうための構成につい
て説明する。しかしながら、このセンスアンプにおける
ビット線充放電を高速に行なうための容量は、センス動
作時に電源線31および接地線30へ流れる充放電電流を低
減し、電源電圧Vccおよび接地電圧GNDの変動を抑制して
いる。したがって、この容量を直流電圧安定化容量とし
て用いることも可能である。
おけるビット線充放電を高速で行なうための構成につい
て説明する。しかしながら、このセンスアンプにおける
ビット線充放電を高速に行なうための容量は、センス動
作時に電源線31および接地線30へ流れる充放電電流を低
減し、電源電圧Vccおよび接地電圧GNDの変動を抑制して
いる。したがって、この容量を直流電圧安定化容量とし
て用いることも可能である。
第12図にこの直流電圧安定化容量として用いる場合の
構成を示す。第12図の構成においては、外部電源電圧Vc
cが電源端子24を介して半導体チップ内へ印加され、電
源線311を介して降圧回路500により内部電源電圧Vc′に
降下される場合の構成が一例として示される。この外部
電源電圧Vccは5Vであり、たとえば内部電源電圧Vc′が
3.3Vの場合を考える。このような内部電源電圧を用いる
メモリの場合、このメモリセルがスタック型の構造を有
している場合には、メモリセル容量６の一方の電極には
Vc′/2＝3.3/2＝1.65Vが印加されることになる。このメ
モリセルキャパシタに印加される電圧はできるだけ安定
状態に保つことが必要とされる。この場合、この発明に
よる容量の構造を用いれば第12図に示すように容量C20,
C30からの容量が内部電源線310と接地線30との間に接続
される構成となる。この構成とすれば、容量C20,C30か
らなる容量素子は、センスアンプ駆動時のみならず通常
動作時においてメモリセルキャパシタ６へ印加される電
圧を安定化させる機能を有する。
構成を示す。第12図の構成においては、外部電源電圧Vc
cが電源端子24を介して半導体チップ内へ印加され、電
源線311を介して降圧回路500により内部電源電圧Vc′に
降下される場合の構成が一例として示される。この外部
電源電圧Vccは5Vであり、たとえば内部電源電圧Vc′が
3.3Vの場合を考える。このような内部電源電圧を用いる
メモリの場合、このメモリセルがスタック型の構造を有
している場合には、メモリセル容量６の一方の電極には
Vc′/2＝3.3/2＝1.65Vが印加されることになる。このメ
モリセルキャパシタに印加される電圧はできるだけ安定
状態に保つことが必要とされる。この場合、この発明に
よる容量の構造を用いれば第12図に示すように容量C20,
C30からの容量が内部電源線310と接地線30との間に接続
される構成となる。この構成とすれば、容量C20,C30か
らなる容量素子は、センスアンプ駆動時のみならず通常
動作時においてメモリセルキャパシタ６へ印加される電
圧を安定化させる機能を有する。
第12図に示す構成においては抵抗分割によりメモリセ
ルキャパシタ６へVcc/2の電圧が印加されている。この
場合、メモリセルキャパシタ６へ印加される電圧Vcc/2
は1.65Vである。この値は5Vの約1/3であるため、そのメ
モリセルキャパシタの耐圧は1.65である。したがって第
13図に示すように、外部電源Vccと接地電位GNDとの間に
容量を３個直列に形成すれば、外部電源電圧Vccを安定
化することも可能である。第13図に示す構成において
は、電極層5gと絶縁層107および電極層106hで第１の容
量が形成され、電極層105g、絶縁層107および電極層106
iにより第２の容量が形成され、電極層105h,絶縁層107
および電極層106iにより第３の容量が形成され、それぞ
れが直列に接続される。
ルキャパシタ６へVcc/2の電圧が印加されている。この
場合、メモリセルキャパシタ６へ印加される電圧Vcc/2
は1.65Vである。この値は5Vの約1/3であるため、そのメ
モリセルキャパシタの耐圧は1.65である。したがって第
13図に示すように、外部電源Vccと接地電位GNDとの間に
容量を３個直列に形成すれば、外部電源電圧Vccを安定
化することも可能である。第13図に示す構成において
は、電極層5gと絶縁層107および電極層106hで第１の容
量が形成され、電極層105g、絶縁層107および電極層106
iにより第２の容量が形成され、電極層105h,絶縁層107
および電極層106iにより第３の容量が形成され、それぞ
れが直列に接続される。
なお上述の実施例においてはメモリチップ内における
直流電圧安定化用として容量を用いる場合について示し
た。しかしながら、この発明の直流安定化用容量は高周
波特性に優れているためメモリチップ内において周辺回
路として用いられる高周波信号を利用する回路、たとえ
ば第14図に示すような遅延回路、第15図に示すような半
導体基板へ一定の基板バイアス電位を印加させるための
チャージポンプ回路、および第16図に示すような昇圧回
路等における容量としても用いることができる。ここで
第14図における遅延回路は、２段のインバータI1,I2
と、インバータI1出力と接地電位GNDとの間に接続され
る遅延容量CAとから構成される。このような遅延回路は
通常、タイミング信号に応答して所定の時間を遅延させ
て活性化信号を発生させる回路、たとえば外部▲
▼信号に応答してワード線駆動信号を発生させるための
回路、このワード線駆動信号をさらに所定時間遅延させ
てセンスアンプ活性化信号を発生させる回路等に用いら
れている。
直流電圧安定化用として容量を用いる場合について示し
た。しかしながら、この発明の直流安定化用容量は高周
波特性に優れているためメモリチップ内において周辺回
路として用いられる高周波信号を利用する回路、たとえ
ば第14図に示すような遅延回路、第15図に示すような半
導体基板へ一定の基板バイアス電位を印加させるための
チャージポンプ回路、および第16図に示すような昇圧回
路等における容量としても用いることができる。ここで
第14図における遅延回路は、２段のインバータI1,I2
と、インバータI1出力と接地電位GNDとの間に接続され
る遅延容量CAとから構成される。このような遅延回路は
通常、タイミング信号に応答して所定の時間を遅延させ
て活性化信号を発生させる回路、たとえば外部▲
▼信号に応答してワード線駆動信号を発生させるための
回路、このワード線駆動信号をさらに所定時間遅延させ
てセンスアンプ活性化信号を発生させる回路等に用いら
れている。
第15図に示すチャージポンプ回路はチャージポンプ用
容量CBとチャージポンプ用容量CBの他方電極と接地電位
との間に順方向に接続されるダイオードD1と、チャージ
ポンプ用容量CBの他方電極と半導体との間に逆方向に接
続されるダイオードD2とを備える。このチャージポンプ
回路においては、クロック信号φに応答してチャージポ
ンプ用容量CBの他方電極の電位が上昇または下降し、こ
の他方電極電位がそれぞれダイオードD1,D2によりクラ
ンプされることにより半導体基板電位をチャージポンプ
動作により所定電位にバイアスする構成となっている。
この場合クロック信号φは高周波信号であるためチャー
ジポンプ用容量CBとして高周波特性に優れた容量を用い
るのがよく、本発明による容量を適用することができ
る。
容量CBとチャージポンプ用容量CBの他方電極と接地電位
との間に順方向に接続されるダイオードD1と、チャージ
ポンプ用容量CBの他方電極と半導体との間に逆方向に接
続されるダイオードD2とを備える。このチャージポンプ
回路においては、クロック信号φに応答してチャージポ
ンプ用容量CBの他方電極の電位が上昇または下降し、こ
の他方電極電位がそれぞれダイオードD1,D2によりクラ
ンプされることにより半導体基板電位をチャージポンプ
動作により所定電位にバイアスする構成となっている。
この場合クロック信号φは高周波信号であるためチャー
ジポンプ用容量CBとして高周波特性に優れた容量を用い
るのがよく、本発明による容量を適用することができ
る。
第16図に示す昇圧回路はたとえばメモリセルデータを
読出した後再び書込みリストア動作時においてメモリセ
ルデータを確実に書込むためにワード線をさらに昇圧す
るワード線昇圧構成などにおいて用いられる回路であ
り、クロック信号φを受けるバッファＢと、バッファＢ
の出力に並列に接続され、昇圧用のクロック信号φＣに
応答してバッファＢの出力端子の電位を昇圧する昇圧用
容量CCとを備える。
読出した後再び書込みリストア動作時においてメモリセ
ルデータを確実に書込むためにワード線をさらに昇圧す
るワード線昇圧構成などにおいて用いられる回路であ
り、クロック信号φを受けるバッファＢと、バッファＢ
の出力に並列に接続され、昇圧用のクロック信号φＣに
応答してバッファＢの出力端子の電位を昇圧する昇圧用
容量CCとを備える。
［発明の効果］ 以上のように、この発明によればメモリセルキャパシ
タと同一構成の容量を半導体記憶装置周辺回路に用いら
れる容量素子として用いたので、容量素子として寄生抵
抗が低減されかつ十分な容量値を有する小面積の高周波
特性に優れた容量を得ることができ、センスアンプ動作
時におけるビット線充放電の高速化、電源電位の変動の
抑制、直流電圧安定化および高周波特性改善用容量を得
ることが可能となる。特にセンスアンプ駆動装置にこの
容量素子を用いた場合、センスアンプの動作速度を速く
することが可能となり、ダイナミック・ランダム・アク
セス・メモリの動作速度を速くすることが可能となる。
タと同一構成の容量を半導体記憶装置周辺回路に用いら
れる容量素子として用いたので、容量素子として寄生抵
抗が低減されかつ十分な容量値を有する小面積の高周波
特性に優れた容量を得ることができ、センスアンプ動作
時におけるビット線充放電の高速化、電源電位の変動の
抑制、直流電圧安定化および高周波特性改善用容量を得
ることが可能となる。特にセンスアンプ駆動装置にこの
容量素子を用いた場合、センスアンプの動作速度を速く
することが可能となり、ダイナミック・ランダム・アク
セス・メモリの動作速度を速くすることが可能となる。
さらにこの発明による容量を用いれば外部電源端子用
パッドおよび内部接地用パッドに対しセンスアンプの充
放電動作時に流れる電流が少なくなるため、これらのパ
ッドおよびその外部端子におけるノイズが減少し、半導
体記憶装置の動作を安定化させることも可能となる。ま
た、メモリセルキャパシタと同一電極材料および同一誘
電体材料を有しかつこの誘電体膜厚をメモリセルキャパ
シタの誘電体膜膜厚と同一である容量素子を少なくとも
２個直列接続して用いることにより、各容量に印加され
る電圧を緩和することができ、耐圧特性に優れた安定に
動作する容量素子を得ることができる。
パッドおよび内部接地用パッドに対しセンスアンプの充
放電動作時に流れる電流が少なくなるため、これらのパ
ッドおよびその外部端子におけるノイズが減少し、半導
体記憶装置の動作を安定化させることも可能となる。ま
た、メモリセルキャパシタと同一電極材料および同一誘
電体材料を有しかつこの誘電体膜厚をメモリセルキャパ
シタの誘電体膜膜厚と同一である容量素子を少なくとも
２個直列接続して用いることにより、各容量に印加され
る電圧を緩和することができ、耐圧特性に優れた安定に
動作する容量素子を得ることができる。
第１図はこの発明の一実施例である半導体記憶装置のセ
ンスアンプ駆動装置の要部の構成を示す図である。第２
図は第１図に示すセンスアンプ駆動装置の動作を示す波
形図であり、ビット線放電時における動作を示す波形図
である。第３図はこの発明の他の実施例であるセンスア
ンプ駆動装置の要部の構成を示す図である。第４図はこ
の発明の一実施例であるセンスアンプ駆動装置に用いら
れる容量の概略配置を示す図である。第5A図ないし第5C
図はこの発明において用いられる容量の構成、接続およ
び等価回路をそれぞれ示す図である。第６図はこの発明
において用いられるMOSキャパシタと従来のキャパシタ
との比較を示す図である。第７図はこの発明の他の実施
例である容量の構造をメモリセルの断面構造とともに示
す図である。第８図は第７図に示す容量の等価回路を示
す図である。第９図はこの発明のさらに他の実施例であ
る容量の断面構造を示す図である。第10図はこの発明の
さらに他の実施例である容量の断面構造を概略的に示す
図である。第11図はこの発明のさらに他の実施例である
容量の概略断面構造を示す図である。第12図はこの発明
のさらに他の実施例である容量の適用例を示す図であ
る。第13図はこの発明のさらに他の実施例である容量の
構成を示す図である。第14図はこの発明による容量の適
用の一例を示す図である。第15図はこの発明による容量
のさらに他の適用例を示す図である。第16図はこの発明
による容量のさらに他の適用例を示す図である。第17図
は従来から用いられているダイナミック・ランダム・ア
クセス・メモリの全体の構成の一例を概略的に示す図で
ある。第18図は第17図に示すダイナミック・ランダム・
アクセス・メモリのメモリセルアレイ部およびそれに関
連する回路の構成を概略的に示す図である。第19図は第
18図に示す１対のビット線とそれに関連する回路構成の
一例をより具体的に示す図である。第20図は第19図に示
す構成の動作を示す信号波形図であり、第19図に示すメ
モリセルに論理“1"の情報が記憶されておりこの記憶情
報“1"を読出す場合の動作を示す図である。第21図は従
来のダイナミック・ランダム・アクセス・メモリのセン
スアンプ動作時における問題点を説明するための図であ
り、４メガダイナミック・ランダム・アクセス・メモリ
におけるメモリセルアレイの配置と電源供給用信号線の
配置態様を示す概略図である。 図において、MAはメモリセルアレイ、MA1〜MA8はサブア
レイブロック、14は第１のセンスアンプ駆動信号を伝達
する第１の信号線、17は第２のセンスアンプ駆動信号を
伝達する第２の信号線、22は第１のスイッチング素子で
あるｐ−FET、25は第２のスイッチング素子であるｎ−F
ET、30は第２の電源供給線（接地線）、31は第１の電源
供給線（電源線）、32,38は第１の電源供給線の寄生抵
抗、33,37は第２の電源供給線の寄生抵抗、34は容量、3
5,36は容量34の第１および第２の電源供給線31,32との
接続点、310は内部電源線、101は半導体基板、102a,102
bは不純物拡散領域、104a、104bはゲート絶縁膜、103a,
103bはワード線の一部を構成するゲート電極配線層、10
5aはメモリセルのキャパシタの一方電極を形成する電極
層、105bないし105hはこの発明による容量の一方電極、
107aはメモリセルキャパシタ絶縁膜、106aはメモリセル
キャパシタの他方電極を構成する電極配線層、107b〜10
7fはこの発明による容量に用いられる絶縁膜、106b〜10
6fはこの発明による容量に用いられる電極配線層であ
る。 なお、図中、同一符号は同一または相当部分を示す。
ンスアンプ駆動装置の要部の構成を示す図である。第２
図は第１図に示すセンスアンプ駆動装置の動作を示す波
形図であり、ビット線放電時における動作を示す波形図
である。第３図はこの発明の他の実施例であるセンスア
ンプ駆動装置の要部の構成を示す図である。第４図はこ
の発明の一実施例であるセンスアンプ駆動装置に用いら
れる容量の概略配置を示す図である。第5A図ないし第5C
図はこの発明において用いられる容量の構成、接続およ
び等価回路をそれぞれ示す図である。第６図はこの発明
において用いられるMOSキャパシタと従来のキャパシタ
との比較を示す図である。第７図はこの発明の他の実施
例である容量の構造をメモリセルの断面構造とともに示
す図である。第８図は第７図に示す容量の等価回路を示
す図である。第９図はこの発明のさらに他の実施例であ
る容量の断面構造を示す図である。第10図はこの発明の
さらに他の実施例である容量の断面構造を概略的に示す
図である。第11図はこの発明のさらに他の実施例である
容量の概略断面構造を示す図である。第12図はこの発明
のさらに他の実施例である容量の適用例を示す図であ
る。第13図はこの発明のさらに他の実施例である容量の
構成を示す図である。第14図はこの発明による容量の適
用の一例を示す図である。第15図はこの発明による容量
のさらに他の適用例を示す図である。第16図はこの発明
による容量のさらに他の適用例を示す図である。第17図
は従来から用いられているダイナミック・ランダム・ア
クセス・メモリの全体の構成の一例を概略的に示す図で
ある。第18図は第17図に示すダイナミック・ランダム・
アクセス・メモリのメモリセルアレイ部およびそれに関
連する回路の構成を概略的に示す図である。第19図は第
18図に示す１対のビット線とそれに関連する回路構成の
一例をより具体的に示す図である。第20図は第19図に示
す構成の動作を示す信号波形図であり、第19図に示すメ
モリセルに論理“1"の情報が記憶されておりこの記憶情
報“1"を読出す場合の動作を示す図である。第21図は従
来のダイナミック・ランダム・アクセス・メモリのセン
スアンプ動作時における問題点を説明するための図であ
り、４メガダイナミック・ランダム・アクセス・メモリ
におけるメモリセルアレイの配置と電源供給用信号線の
配置態様を示す概略図である。 図において、MAはメモリセルアレイ、MA1〜MA8はサブア
レイブロック、14は第１のセンスアンプ駆動信号を伝達
する第１の信号線、17は第２のセンスアンプ駆動信号を
伝達する第２の信号線、22は第１のスイッチング素子で
あるｐ−FET、25は第２のスイッチング素子であるｎ−F
ET、30は第２の電源供給線（接地線）、31は第１の電源
供給線（電源線）、32,38は第１の電源供給線の寄生抵
抗、33,37は第２の電源供給線の寄生抵抗、34は容量、3
5,36は容量34の第１および第２の電源供給線31,32との
接続点、310は内部電源線、101は半導体基板、102a,102
bは不純物拡散領域、104a、104bはゲート絶縁膜、103a,
103bはワード線の一部を構成するゲート電極配線層、10
5aはメモリセルのキャパシタの一方電極を形成する電極
層、105bないし105hはこの発明による容量の一方電極、
107aはメモリセルキャパシタ絶縁膜、106aはメモリセル
キャパシタの他方電極を構成する電極配線層、107b〜10
7fはこの発明による容量に用いられる絶縁膜、106b〜10
6fはこの発明による容量に用いられる電極配線層であ
る。 なお、図中、同一符号は同一または相当部分を示す。
Claims (17)
- 【請求項１】行列状に配列される複数のメモリセルと、 各前記列に対応して配設され、各々に対応の列のメモリ
セルが接続される複数のビット線対と、 第１のセンスアンプ駆動信号を伝達する第１の信号線
と、 第２のセンスアンプ駆動信号を伝達する第２の信号線
と、 前記複数のビット線対の各々に設けられ、各々が前記第
１のセンスアンプ駆動信号を第１のノードに受けかつ前
記第２のセンスアンプ駆動信号を第２のノードに受け、
前記第１および第２のセンスアンプ駆動信号により駆動
されて対応のビット線対の電位を検出し差動的に増幅す
る複数のセンスアンプと、 第１の電源電位を伝達する第１の電源線と、 第２の電源電位を伝達する第２の電源線と、 前記第１の信号線と前記第１の電源線との間に設けら
れ、第１のセンスアンプ活性化信号の活性化に応答し
て、前記第１の信号線と前記第１の電源線とを接続して
前記第１のセンスアンプ駆動信号を活性化する第１のス
イッチング手段と、 前記第２の信号線と前記第２の電源線との間に設けら
れ、第２のセンスアンプ活性化信号の活性化に応答し
て、前記第２の信号線と前記第２の電源線とを接続して
前記第２のセンスアンプ駆動信号を活性化する第２のス
イッチング手段と、 前記センスアンプ駆動時において前記第１および第２の
電源線に流れる電流量を抑制するために設けられる、そ
の一方電極が前記第１の電源線に接続されかつその他方
電極が前記第２の電源線に接続される容量素子を備え
る、半導体記憶装置。 - 【請求項２】行列状に配列され、各々が１個の電界効果
トランジスタと１個の容量とからなる複数のメモリセル
と、 各前記列に対応して配置され、各々に対応の列のメモリ
セルが接続される複数のビット線対と、 前記複数のビット線対の各々に設けられて、各々が第１
および第２のノードに与えられる第１および第２の駆動
信号により駆動されて対応のビット線対の電位を検出し
差動的に増幅する複数のセンスアンプと、 前記複数のセンスアンプの各前記第１のノードに前記第
１のセンスアンプ駆動信号を伝達するための第１の信号
線と、 前記複数のセンスアンプの各々の前記第２のノードに前
記第２のセンスアンプ駆動信号を伝達するための第２の
信号線と、 第１の電源電位を伝達する第１の電源線と、 第２の電源電位を伝達する第２の電源線と、 前記第１の信号線と前記第１の電源線との間に設けら
れ、第１のセンスアンプ活性化信号の活性化に応答して
前記第１の信号線と前記第１の電源線とを接続して前記
第１のセンスアンプ駆動信号を発生する第１のスイッチ
ング手段と、 前記第２の信号線と前記第２の電源線との間に設けら
れ、前記第２のセンスアンプ活性化信号の活性化に応答
して前記第２の信号線と前記第２の電源線とを接続して
前記第２のセンスアンプ駆動信号を発生する第２のスイ
ッチング手段と、 一方電極が前記第１の電源線に接続されかつ他方電極が
前記第２の電源線に接続される容量素子を備え、前記容
量素子は、前記メモリセルに含まれる容量と同一材料の
電極および誘電体を有しかつ該誘電体の膜厚は前記メモ
リセルに含まれる容量の誘電体の膜厚と同一である少な
くとも１個の容量性素子を含む、半導体記憶装置。 - 【請求項３】前記メモリセルの各々は、１個の電界効果
トランジスタと１個の容量を備え、 前記容量素子は、前記メモリセルの容量を構成する電極
と同一材料の電極を有しかつ前記メモリセルの容量を構
成する誘電体と同一材料かつ同一膜厚の誘電体を各々が
有する少なくとも２個の電気的に直列に接続された容量
性素子を含む、請求項１記載の半導体記憶装置。 - 【請求項４】第１の電源電圧を受ける第１のパッドと、 第２の電源電圧を受ける第２のパッドと、 前記第１のパッドに与えられた第１の電源電圧を伝達す
るための第１の電源線と、 前記第２のパッドに与えられた第２の電源電圧を伝達す
るための第２の電源線と、 行列状に配列された複数のメモリセルと、 前記列の各々に対応して配置され、各々に対応の列上の
メモリセルが接続される複数のビット線対と、 前記複数のビット線対の各々に対応して設けられ、各々
が第１および第２のノードに与えられる第１および第２
の電源線からの電圧により駆動されて対応のビット線対
の電位を差動的に増幅する複数のセンスアンプと、 第１のセンスアンプ活性化信号の活性化に応答して前記
第１の電源線と前記第１のノードとを接続するための第
１のスイッチング素子と、 第２のセンスアンプ活性化信号の活性化に応答して前記
第２の電源線と前記第２のノードとを接続するための第
２のスイッチング素子と、 前記第１の電源線と前記第２の電源線との間に接続され
る容量素子を備え、前記容量素子は前記センスアンプ駆
動時電荷の吸収および放出により前記第１および第２の
ノードの電位変化を高速化する、半導体記憶装置。 - 【請求項５】第１の電源電圧を受ける第１のパッドと、 第２の電源電圧を受ける第２のパッドと、 前記第１のパッドに与えられた第１の電源電圧を伝達す
るための第１の電源線と、 前記第２のパッドに与えられた第２の電源電圧を伝達す
るための第２の電源線と、 行列状に配列された複数のメモリセルと、 前記列の各々に対応して配置され、各々に対応の列のメ
モリセルが接続される複数のビット線対と、 前記複数のビット線対の各々に対応して設けられ、かつ
各々が第１および第２のノードに結合されて前記第１お
よび第２のノード上の電位により駆動されて対応のビッ
ト線対の電位を差動的に増幅する複数のセンスアンプ
と、 第１のセンスアンプ活性化信号の活性化に応答して前記
第１の電源線と前記第１のノードとを接続する第１のス
イッチング素子と、 第２のセンスアンプ活性化信号の活性化に応答して前記
第２の電源線と前記第２のノードとを接続する第２のス
イッチング素子と、 前記第１の電源線と前記第２の電源線との間に接続され
る容量素子とを備え、 前記容量素子は、前記第１のスイッチング素子と前記容
量素子との間の前記第１の電源線の抵抗が前記容量素子
と前記第１のパッドとの間の前記第１の電源線の間の抵
抗よりも小さくかつ前記第２のスイッチング素子と前記
容量素子との間の前記第２の電源線の抵抗が前記容量素
子と前記第２のパッドとの間の前記第２の電源線の抵抗
よりも小さくなる位置に設けられる、半導体記憶装置。 - 【請求項６】各々が、行列状に配列される複数のメモリ
セルと、各列に対応して配置され、各々に対応の列のメ
モリセルが接続される複数のビット線対とを有する複数
のメモリアレイブロックと、 前記メモリアレイブロックの各々において前記複数のビ
ット線対の各々に対応して設けられ、第１および第２の
ノードに与えられた電圧により駆動されて対応のビット
線対の電位を差動的に増幅する複数のセンスアンプと、 前記複数のメモリアレイブロックに共通に設けられて第
１の電源電圧を伝達する第１の電源線と、 前記複数のメモリアレイブロックに共通に設けられて第
２の電源電圧を伝達する第２の電源線と、 前記複数のメモリアレイブロック各々に対応して設けら
れ、前記第１の電源線上の電圧を伝達する複数の第１の
サブ電源線と、 前記複数のメモリアレイブロック各々に対応して設けら
れ、前記第２の電源線上の電圧を伝達する複数の第２の
サブ電源線と、 前記複数のメモリアレイブロック各々に対応して設けら
れ、第１のセンスアンプ活性化信号の活性化に応答して
対応の第１のサブ電源線上の電圧を対応のメモリアレイ
ブロックの各センスアンプの前記第１のノード上に伝達
するための複数の第１のスイッチング素子と、 前記複数のメモリアレイブロック各々に対応して設けら
れ、第２のセンスアンプ活性化信号の活性化に応答して
対応の第２のサブ電源線上の電圧を対応のメモリアレイ
ブロック内に設けられたセンスアンプの各前記第２のノ
ードに伝達するための複数の第２のスイッチング素子
と、 前記複数のメモリアレイブロック各々に対応して設けら
れ、対応の第１および第２のサブ電源線の間に接続され
る複数の容量素子とを備える、半導体記憶装置。 - 【請求項７】第１の電源電圧を受ける第１のパッドと、 前記第１のパッドに与えられる第１の電源電圧を降圧し
て降圧電圧を生成する降圧回路と、 第２の電源電圧を受ける第２のパッドと、 前記降圧回路が生成した降圧電圧を伝達する第１の電源
線と、 前記第２のパッドに与えられた第２の電源電圧を伝達す
るための第２の電源線と、 行列状に配列された複数のメモリセルと、 各前記列に対応して配置され、各々に対応の列のメモリ
セルが接続される複数のビット線対と、 前記複数のビット線対の各々に対応して設けられ、かつ
各々が第１および第２のノードを有し、該第１および第
２のノードに与えられた電圧により駆動されて対応のビ
ット線対の電位を差動的に増幅する複数のセンスアンプ
と、 センスアンプ活性化信号の活性化に応答して、前記第１
および第２の電源線を前記第１および第２のノードにそ
れぞれ接続するセンスアンプ駆動手段と、 前記第１および第２の電源線の間に接続される容量素子
とを備え、前記容量素子は、前記センスアンプ駆動手段
と前記容量素子との間の第１の電源線の抵抗が、前記容
量素子と前記降圧回路の間の前記第１の電源線の抵抗よ
りも小さくかつ前記容量素子と前記センスアンプ駆動手
段との間の第２の電源線の抵抗が前記容量素子と前記第
２のパッドとの間の前記第２の電源線の抵抗よりも小さ
くなる位置に設けられる、半導体記憶装置。 - 【請求項８】各々が、行列状に配列される複数のメモリ
セルと、各前記列に対応して配置され、各々に対応の列
のメモリセルが接続される複数のビット線対とを有する
複数のメモリアレイブロックと、 前記複数のメモリアレイブロック各々において各前記ビ
ット線対に対応して設けられ、各々が第１および第２の
ノードを有し、該第１および第２のノードに与えられる
電圧により駆動されて対応のビット線対の電位を差動的
に増幅する複数のセンスアンプと、 第１のパッドに与えられた第１の電源電圧を降圧して降
圧電圧を生成する降圧回路と、 前記降圧回路が生成した降圧電圧を伝達する第１の電源
線と、 第２のパッドに与えられた第２の電源電圧を伝達するた
めの第２の電源線と、 前記複数のメモリアレイブロック各々に対応して設けら
れ、センスアンプ活性化信号の活性化に応答して前記第
１および第２の電源線上の電圧を対応のメモリアレイブ
ロック内のセンスアンプの前記第１および第２のノード
へ伝達して該対応のメモリアレイブロック内のセンスア
ンプを駆動する複数のセンスアンプ駆動手段と、 前記複数のセンスアンプ駆動手段各々に対応して前記第
１および第２の電源線の間に接続される複数の容量素子
とを備える、半導体記憶装置。 - 【請求項９】各々が、行列状に配列される複数のメモリ
セルと、各前記列に対応して配置され、各々に対応の列
のメモリセルが接続する複数のビット線対とを有する複
数のメモリアレイブロックと、 前記複数のメモリアレイブロックにおいて、各ビット線
対に対応して設けられ、各前記メモリアレイブロックに
対応して設けられた第１および第２の信号線上の電圧に
より駆動されて対応のビット線対の電位を差動的に増幅
する複数のセンスアンプと、 第１のパッドに与えられた第１の電源電圧を降圧して降
圧電圧を生成する降圧回路と、 前記複数のメモリアレイブロックに共通に設けられ、前
記降圧回路が生成した降圧電圧を伝達する第１の電源線
と、 前記複数のメモリアレイブロックに共通に設けられ、第
２のパッドに与えられた第２の電源電圧を伝達する第２
の電源線と、 前記複数のメモリアレイブロック各々に対応して設けら
れかつ各々が前記第１の電源線に接続される複数の第１
のサブ電源線と、 前記複数のメモリアレイブロック各々に対応して設けら
れかつ各々が前記第２の電源線に接続される複数の第２
のサブ電源線と、 前記複数のメモリアレイブロック各々に対応して設けら
れ、センスアンプ活性化信号の活性化に応答して対応の
メモリアレイブロックに対して設けられた第１および第
２のサブ電源線を対応のメモリアレイブロックに対して
設けられた第１および第２の信号線に接続して対応のメ
モリアレイブロックのセンスアンプを駆動する複数のセ
ンスアンプ駆動手段と、 前記メモリアレイブロック各々に対応して設けられ、対
応の第１および第２のサブ電源線の間に接続される複数
の容量素子とを備える、半導体記憶装置。 - 【請求項１０】前記容量素子は、MOS型キャパシタを含
む、請求項４ないし９のいずれかに記載の半導体記憶装
置。 - 【請求項１１】前記メモリセルの各々は、情報を記憶す
るためのキャパシタを有し、前記容量素子は、前記メモ
リセルのキャパシタと同一電極材料の電極と同一の膜厚
かつ同一材料の誘電体膜とを有するキャパシタを含む、
請求項４ないし９のいずれかに記載の半導体記憶装置。 - 【請求項１２】前記メモリセルキャパシタは、半導体基
板上に形成されるストレージノードと、前記ストレージ
ノードと誘電体膜を介して対向配置されるセルプレート
とを有するスタック構造を有する、請求項11記載の半導
体記憶装置。 - 【請求項１３】前記メモリセルの各々は、絶縁ゲート型
電界効果トランジスタと、前記絶縁ゲート型電界効果ト
ランジスタの一方導通領域に接続されかつ半導体基板上
に形成されるストレージノードと、前記ストレージノー
ドと誘電体膜を介して対向配置されるセルプレートとを
有するキャパシタとを備え、 前記容量素子は、前記メモリセルのキャパシタのストレ
ージノードと同一層に形成された一方電極層と、前記メ
モリセルのキャパシタの誘電体膜と同一層に形成された
誘電体膜と、前記セルプレートと同一層に形成された他
方電極層とを有する容量性素子を含む、請求項４ないし
９のいずれかに記載の半導体記憶装置。 - 【請求項１４】前記メモリセルの各々は、絶縁ゲート型
電界効果トランジスタと、前記絶縁ゲート型電界効果ト
ランジスタの一方導通領域に接続されかつ半導体基板上
に形成されるストレージノードと、前記ストレージノー
ドと誘電体膜を介して対向配置されるセルプレートとか
らなるキャパシタとを有し、 前記容量素子は、前記ストレージノードと同一層に形成
される第１の電極層と、前記セルプレートと同一層に前
記第１の電極層と対向して配置される第２の電極層とを
有し、前記第１の電極層および前記第２の電極層の一方
の電極層は少なくとも第１および第２の導体層を含む複
数の導体層を含み、前記複数の導体層のうちの前記第１
の導体層が前記第１の電源線に接続されかつ前記第２の
導体層が前記第２の電源線に接続されて前記第１の電源
線と前記第２の電源線との間に少なくとも２個の電気的
に直列に接続される容量性素子を構成する、請求項４な
いし９のいずれかに記載の半導体記憶装置。 - 【請求項１５】前記メモリセルの各々は、絶縁ゲート型
電界効果トランジスタと、前記絶縁ゲート型電界効果ト
ランジスタの一方電極に接続されかつ半導体基板上に形
成されるストレージノードと、前記ストレージノードと
誘電体膜を介して対向配置されるセルプレートとからな
るキャパシタを有し、 前記容量素子は、前記ストレージノードと同一層に形成
されかつ少なくとも第１および第２の導体層を含む第１
の電極層と、前記セルプレートと同一層に形成され前記
第１および第２の導体層と誘電体膜を介して対向配置さ
れる第３および第４の導体層を少なくとも含む第２の電
極層とを有し、前記第１および第２の電源線の間に少な
くとも２個の直列接続された容量性素子を構成するよう
に前記第１の導体層が前記第２の電源線に接続されかつ
前記第３の導体層が前記第１の電源線に接続される、請
求項４ないし９のいずれかに記載の半導体記憶装置。 - 【請求項１６】前記メモリセルのセルプレートとストレ
ージノードとの間へは、前記第１の電源線上の第１の電
源電圧と前記第２の電源線上の第２の電源電圧との間の
中間電圧が印加される、請求項12ないし15のいずれかに
記載の半導体記憶装置。 - 【請求項１７】前記複数のメモリセルの各々は１個の電
界効果トランジスタと１個の容量とを含み、 前記容量素子は、前記メモリセルの容量を構成する電極
と同一材料の電極と、前記メモリセルの容量を構成する
誘電体と同一材料かつ同一膜厚の誘電体を各々が有する
少なくとも２個の電気的に直列に接続される容量性素子
を含む、請求項５または７に記載の半導体記憶装置。
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| DE4001340C2 (de) | 1994-01-20 |
| US4980799A (en) | 1990-12-25 |
| DE4001340A1 (de) | 1990-07-19 |
| JPH02276088A (ja) | 1990-11-09 |
| KR900012272A (ko) | 1990-08-03 |
| KR930007282B1 (ko) | 1993-08-04 |
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