JP4119773B2 - 半導体記憶装置および半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）において、ビット線のプリチャージ電位が、ビット線対の電位の中間電位と異なる場合に、プリチャージ動作を高速に行なえる電源ブロックを塔載した半導体記憶装置、かかる半導体記憶装置と論理回路装置を混載した半導体装置に関する。
【０００２】
【従来の技術】
以下、従来の電源ブロックが搭載される半導体記憶装置の回路構成および動作について、図面を参照しながら説明する。
【０００３】
図１３は、一般的なＤＲＡＭ１３００の構成を示す機能ブロック図である。図１３において、１３０１はメモリセルアレイ、１３０２はメモリセルアレイブロック、１３０３は電源ブロック、１３０４はロウデコーダ、１３０５はカラムデコーダ、１３０６は制御回路、１３０７はＩ／Ｏバッファー、ＣＬＫは外部クロック信号、ＮＲＡＳはロウアドレスストローブ信号、ＮＣＡＳはカラムアドレスストローブ信号、ＮＷＥはライト制御信号、ＲＥＦはリフレッシュ制御信号、ＲＡＤはロウアドレス信号、ＣＡＤはカラムアドレス信号、ＷＥＮはライトイネーブル信号、ＳＥはアクセスコントロール信号、ＤＩはデーター入力信号、ＤＯはデーター出力信号、ＶＣＰはメモリセルプレート電圧、ＶＢＰはビット線プリチャージ電圧である。
【０００４】
メモリセルアレイ１３０１には、複数のメモリセルアレイブロック１３０２が含まれる。各メモリセルアレイブロック１３０２には、電源ブロック１３０３から、ビット線プリチャージ電圧ＶＢＰおよび、メモリセルプレート電圧ＶＣＰ等のメモリセルアレイ１３０１に必要な電圧が供給される。
【０００５】
さらに、各メモリセルアレイブロック１３０２は、ロウデコーダ１３０４からのビット線プリチャージ開始信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、ワード線駆動信号ＷＬ［６３：０］で制御される。また、各メモリセルアレイブロック１３０２には、カラムデコーダ１３０５が接続される。
【０００６】
ロウデコーダ１３０４には、制御回路１３０６から、アクセスコントロール信号ＳＥ、ロウアドレス信号ＲＡＤが供給される。カラムデコーダ１３０５には、制御回路１３０６から、ライトイネーブル信号ＷＥＮ、カラムアドレス信号ＣＡＤが供給される。
【０００７】
制御回路１３０６には、外部クロック信号ＣＬＫ、ロウアドレスストローブ信号ＮＲＡＳ、カラムアドレスストローブ信号ＮＣＡＳ、ライト制御信号ＮＷＥ、アドレスＡＤＤＲ、リフレッシュ制御信号ＲＥＦが供給される。
【０００８】
カラムデコーダ１３０５は、Ｉ／Ｏバッファー１３０７に接続され、Ｉ／Ｏバッファー１３０７は、外部からデーター入力信号ＤＩを受け、外部にデーター入力信号ＤＯを出力する。
【０００９】
図１４は、メモリセルアレイブロック１３０２の回路図である。図１４において、１４００はメモリセル、１４０１はセンスアンプ、１４０２はビット線プリチャージ回路、ＢＬ［ｉ］（ｉ＝０、１、２、…、ｎ）はビット線、／ＢＬ［ｉ］（ｉ＝０、１、２、…、ｎ）は、ＢＬ［ｉ］と対となるビット線、１４０３はアクセストランジスタ、１４０４はキャパシタである。
【００１０】
メモリセル１４００は、１つのＰチャネルトランジスタ１４０３とキャパシタ１４０４とで構成される。Ｐチャネルトランジスタ１４０３のソースは、ビット線ＢＬ［ｉ］または／ＢＬ［ｉ］に接続され、そのドレインはキャパシタ１４０４に、そのゲートにはワード線駆動信号ＷＬ［ｉ］（ｉ＝０、１、…）が供給される。キャパシタ１４０４の他方のノードには、メモリセルプレート電圧ＶＣＰが印加される。
【００１１】
センスアンプ１４０１は、一般的なクロスカップル方式のセンスアンプであり、対となるビット線ＢＬ［ｉ］、／ＢＬ［ｉ］に接続される。センスアンプ１４０１はセンスアンプ起動信号ＳＡＮ、ＳＡＰで制御される。
【００１２】
プリチャージ回路１４０２は、３つのＰチャネルトランジスタで構成され、ソースがビット線ＢＬ［ｉ］に、ドレインが／ＢＬ［ｉ］に接続され、ゲートにビット線プリチャージ開始信号ＮＥＱが供給されるトランジスタと、ソースがビット線ＢＬ［ｉ］、ドレインがビット線プリチャージ電圧ＶＢＰ、ゲートがビット線プリチャージ開始信号ＮＥＱに接続されるトランジスタと、ソースにビット線プリチャージ電圧ＶＢＰが供給され、ドレインが／ＢＬ［ｉ］に接続され、ゲートにビット線プリチャージ開始信号ＮＥＱが供給されるトランジスタとで構成される（特願２００１−３５４３０２号）。
【００１３】
図１５は、従来の半導体記憶装置における回路ブロックおよびビット線プリチャージ電圧ＶＢＰの電源配線ネットの模式図である。図１５において、１５００は、図１３のメモリセルアレイ１３０１と同一の構成を有するメモリセルアレイ、１５０１は電源ブロック、１５０２は電源装置、１５０３は充放電制御回路、１５０４は基準電圧発生回路、１５０５はプリチャージ電圧ポンプ回路である。
【００１４】
メモリセルアレイ１５００上には、複数配置されるメモリセルアレイブロック１３０２内に配置される、ビット線プリチャージ回路１４０２に供給するためのビット線プリチャージ電圧ＶＢＰ用の電源配線が配置される。ＶＢＰ［ｉ］（ｉ＝０、１、２、…、ｎ−１、ｎ）はビット線プリチャージ電源配線で、電源ブロック１５０１に近い側からＶＢＰ［０］、ＶＢＰ［１］、…、ＶＢＰ［ｎ−１］、ＶＢＰ［ｎ］とする。ビット線プリチャージ電源配線ＶＢＰ［ｉ］は、各メモリセルアレイブロック１３０２の上層の配線層でカラム方向に配置される（図中では実線で示している）。ビット線プリチャージ電源配線ＶＢＰ［ｉ］は、インピーダンスを下げるために、それぞれロウ方向に金属配線で接続される（図中では破線で示している）。ビット線プリチャージ電源配線ＶＢＰ［ｉ］は、このようにメッシュ状に配置され、またできるだけ太い配線が使用される。ビット線プリチャージ電源配線ＶＢＰ［ｉ］は、ビット線プリチャージ電圧発生回路１５０４に接続される。
【００１５】
図１６は、図１５に示すビット線プリチャージ電圧発生回路１５０４（例えば、特許文献１参照）およびプリチャージ電圧ポンプ回路１５０５の内部構成を示す回路図である。図１６において、プリチャージ電圧ポンプ回路１５０５は、ポンピング用キャパシタ１６００と、第１のＰチャネルトランジスタ１６０１と、第２のＰチャネルトランジスタ１６０２と、第１のＮチャネルトランジスタ１６０３と、インバータ１６０４と、バッファインバータ１６０５とで構成される。なお、ＣＰＮＤは電荷蓄積ノード、ＡＰ、ＮＡＰ、ＡＣＰはトランスファゲート接続信号である。
【００１６】
ポンピング用キャパシタ１６００の一方の電極は、第１のＰチャネルトランジスタ１６０１、第２のＰチャネルトランジスタ１６０２、および第１のＮチャネルトランジスタ１６０３のドレインに接続され、その他方の電極は接地電位ＶＳＳに落とされる。ポンピング用キャパシタ１６００の静電容量Ｃｃａｐは、同時にプリチャージされるビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の総容量をＣｂｌとした場合、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位をビット線プリチャージ基準電圧ＶＢＰＲＥＦまでチャージするのに必要な電荷と等しい（ＶＢＰＲＥＦ−１／２ＶＤＤ）×Ｃｂｌを蓄積できるような静電容量が必要となる。動作時には、オペアンプ１６０７により供給される電荷分を考慮し、Ｃｃａｐ＜（ＶＢＰＲＥＦ−１／２ＶＤＤ）／（ＶＤＤ−ＶＢＰＲＥＦ）×Ｃｂｌなる関係を満たす静電容量Ｃｃａｐを有するポンピング用キャパシタ１６００が用いられる。
【００１７】
第１のＰチャネルトランジスタ１６０１のゲートには、トランスファゲート接続信号ＡＰが印加され、そのソースには電源電圧ＶＤＤが供給される。第２のＰチャネルトランジスタ１６０２のゲートには、トランスファゲート接続信号ＮＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。第１のＮチャネルトランジスタ１６０３のゲートには、トランスファゲート接続信号ＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。インバータ１６０４は、トランスファゲート接続信号ＡＰを受けて、トランスファゲート接続信号ＮＡＰを出力する。バッファインバータ１６０５は、偶数段のインバータの直列接続で構成され、トランスファゲート接続信号ＡＣＰを受けて、トランスファゲート接続信号ＡＰを出力する。
【００１８】
ビット線プリチャージ電圧発生回路１５０４は、基準電圧発生回路１６０６と、オペアンプ１６０７と、Ｐチャネルトランジスタ１６０８とで構成される。なお、ＶＢＰＲＥＦはビット線プリチャージ基準電圧、ＶＯＵＴはビット線プリチャージ保持電圧、ＰＥＮはドライバーイネーブル信号である。基準電圧発生回路１６０６は、ビット線プリチャージ基準電圧ＶＢＰＲＥＦおよびビット線プリチャージ保持電圧ＶＯＵＴを発生し、ビット線プリチャージ基準電圧ＶＢＰＲＥＦはオペアンプ１６０７の反転入力端子（−）に、ビット線プリチャージ保持電圧ＶＯＵＴは、ビット線プリチャージ電源配線ＶＢＰ［０］に供給される。オペアンプ１６０７の非反転入力端子（＋）には、ビット線プリチャージ電源配線ＶＢＰ［０］が接続され、オペアンプ１６０７からドライバーイネーブル信号ＰＥＮが出力され、Ｐチャネルトランジスタ１６０８のゲートに入力される。Ｐチャネルトランジスタ１６０８のソースには電源電圧ＶＤＤが供給され、そのドレインはビット線プリチャージ電源配線ＶＢＰ［０］に接続されている。
【００１９】
図１７は、図１５に示す充放電制御回路１５０３の内部構成を示す回路図である。図１７において、１７０１は第１の遅延素子、１７０２は第２の遅延素子、１７０３はインバータ、１７０４はＮＯＲ素子である。第１の遅延素子１７０１は、ビット線プリチャージ開始信号ＮＥＱを遅延時間τ１だけ遅延させて、第２の遅延素子１７０２、ＮＯＲ素子１７０４の一方の入力端子に送る。第２の遅延素子１７０２は、入力信号を遅延時間はτ２だけ遅延させて、インバータ１７０３に送る。インバータ１７０３の出力信号はＮＯＲ素子１７０４の他方の入力端子に送られ、ＮＯＲ素子１７０４は、トランスファゲート接続信号ＡＣＰを出力する。
【００２０】
次に、以上のように構成された半導体記憶装置におけるビット線プリチャージ時の動作について、図１８を参照して説明する。
【００２１】
図１８は、図１４から図１７における各部信号の電圧および電流を示すタイミングチャートである。
【００２２】
ビット線プリチャージ開始信号ＮＥＱがローレベルにされ、ビット線プリチャージ回路１４０２が活性化されると、センスアンプ１４０１により電位をそれぞれＶＤＤ、ＶＳＳにされていたビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がイコライズされ、１／２ＶＤＤの電位にチャージされようとする。ビット線プリチャージ回路１４０２は同時に、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］をビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続し、ビット線プリチャージ電圧ＶＢＰにチャージしようとする。その際に電流が消費され、電圧降下が発生する。
【００２３】
ビット線プリチャージ電源配線ＶＢＰ［ｎ］に電圧降下が発生すると、メッシュ状に接続される配線を通して、ビット線プリチャージ電源配線ＶＢＰ［０］にも電圧降下が伝達される。それを検知して、ビット線プリチャージ電圧発生回路１５０４のオペアンプ１６０７が活性化するが、Ｐチャネルトランジスタ１６０８の流す電流ｉａが大きくなるまでには時間を要する。
【００２４】
ビット線プリチャージ開始信号ＮＥＱがハイレベルの場合には、プリチャージ電圧ポンプ回路１５０５におけるトランスファゲート接続信号ＡＰはローレベルで、ＮＡＰはハイレベルであるため、第２のＰチャネルトランジスタ１６０２、第１のＮチャネルトランジスタ１６０３はオフしており、また第１のＰチャネルトランジスタ１６０１はオンしており、電荷蓄積ノードＣＰＮＤはハイレベルにチャージされており、ポンピング用キャパシタ１６００には電荷が蓄積されている。
【００２５】
次に、ビット線プリチャージ開始信号ＮＥＱがローレベルにされると、充放電制御回路１５０３の第１の遅延素子１７０１で決まる遅延時間τ１の後に、トランスファゲート接続信号ＡＰはハイレベル、ＮＡＰはローレベルとなり、第１のＰチャネルトランジスタ１６０１はオフし、第２のＰチャネルトランジスタ１６０２、第１のＮチャネルトランジスタ１６０３がオンする。これにより、ポンピング用キャパシタ１６００とビット線プリチャージ電源配線ＶＢＰ［０］とが電気的に接続されて、電流ｉｂが流れる。電荷蓄積ノードＣＰＮＤにはハイレベルがチャージされており、電流ｉｂにより、ビット線プリチャージ電源配線ＶＢＰ［０］は急速にレベルが上げられる。
【００２６】
レベルの上昇を受けて、オペアンプ１６０７は、Ｐチャネルトランジスタ１６０８をオフする方向に動作を変えるが、流す電流ｉａが小さくなるまでには時間を要する。
【００２７】
その後、第２の遅延素子１７０２で決まる遅延時間τ２の後に、トランスファゲート接続信号ＡＰがローレベル、ＮＡＰがハイレベルとなり、第２のＰチャネルトランジスタ１６０２、第１のＮチャネルトランジスタ１６０３がオフし、また第１のＰチャネルトランジスタ１６０１がオンし、電荷蓄積ノードＣＰＮＤはハイレベルにチャージされ、次のプリチャージ動作に備えられる。
【００２８】
ここで、プリチャージ動作を高速で行うためには、ポンピング用キャパシタ１６００に十分な電荷量を蓄積する必要があり、ポンピング用キャパシタ１６００としては比較的大きなサイズが必要となる。
【００２９】
【特許文献１】
特開２０００−３０４５０号公報
【００３０】
【発明が解決しようとする課題】
次の読み出し動作の際に安定して読み出しを行うためには、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］のプリチャージ動作を所定の時間内に実行する必要があるが、従来の半導体記憶装置では、プリチャージ動作を所定の時間内に行うために、比較的サイズの大きいポンピング用キャパシタ１６００を用いてポンプ動作を行う必要があり、そのためにチップ面積の縮小化が困難であった。
【００３１】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、比較的小さなサイズのポンピング用キャパシタでもプリチャージ動作を高速に行うことができ、チップ面積を縮小可能な半導体記憶装置を提供することにある。
【００３２】
【課題を解決するための手段】
前記の目的を達成するため、本発明による第１の半導体記憶装置は、複数のメモリセルと、複数のメモリセルが接続されたビット線対と、第１の制御信号（ＮＥＱ）に応じてビット線対を所定のプリチャージ電圧（ＶＢＰ）にプリチャージするための複数のプリチャージ回路と、複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線対のイコライズ電圧と前記プリチャージ電圧が異なる半導体記憶装置であって、ビット線プリチャージ電圧発生装置は、プリチャージ電圧を発生して複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、ポンピング用キャパシタと、ポンピング用キャパシタの第１の電極を第１の電源（ＶＤＤ）に接続する第１のスイッチと、第１の電極とプリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、ポンピング用キャパシタの第２の電極を第１の電源に接続する第３のスイッチと、第２の電極を第２の電源（ＶＳＳ）に接続する第４のスイッチと、第１、第２、第３および第４のスイッチのオン／オフを制御する制御回路からなるプリチャージ電圧ポンプ回路とを備え、プリチャージ電圧ポンプ回路の制御回路は、プリチャージ開始から所定の遅延時間の経過後、一定時間だけ、第２のスイッチと第３のスイッチをオンするよう制御し、それ以外の時間は、第１のスイッチと第４のスイッチをオンするように制御することを特徴とする。
【００３３】
この構成により、ポンピング用キャパシタのサイズが小さくても、ビット線のプリチャージ動作を高速に行うことができる。
【００３４】
また、第１の半導体記憶装置において、第１、第２、第３および第４のスイッチとポンピング用キャパシタはＭＯＳトランジスタで構成されることが好ましい。これにより、ビット線プリチャージ電圧発生装置をＭＯＳ集積回路に容易に搭載することができる。
【００３５】
また、第１の半導体記憶装置は複数のゲート酸化膜厚を有して成り、第１、第２、第３および第４のスイッチとポンピング用キャパシタは厚膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることが好ましい。これにより、ＤＲＡＭのワード線信号やプリチャージ開始信号等の高電圧で回路を駆動することができる。
【００３６】
また、第１の半導体記憶装置は複数のゲート酸化膜厚を有して成り、第１、第２、第３および第４のスイッチとポンピング用キャパシタは薄膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることが好ましい。これにより、低電圧で駆動能力の高いトランジスタや、小面積のポンピング用キャパシタが構成でき、低電力化を図ることができる。
【００３７】
前記の目的を達成するため、本発明による第２の半導体記憶装置は、複数のメモリセルと、複数のメモリセルが接続されたビット線対と、第１の制御信号（ＮＥＱ）に応じてビット線対を所定のプリチャージ電圧（ＶＢＰ）にプリチャージするための複数のプリチャージ回路と、複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線対のイコライズ電圧とプリチャージ電圧が異なる半導体記憶装置であって、ビット線プリチャージ電圧発生装置は、プリチャージ電圧を発生して複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、ポンピング用キャパシタと、ポンピング用キャパシタの第１の電極を第１の電源（ＶＤＤ）に接続する第１のスイッチと、第１の電極とプリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、第１および第２のスイッチのオン／オフを制御する制御回路とを有し、ポンピング用キャパシタの第２の電極を第２の制御信号（ＥＸＣＰ）で駆動するプリチャージ電圧ポンプ回路とを備え、プリチャージ電圧ポンプ回路の制御回路は、プリチャージ開始から所定の遅延時間の経過後、一定時間だけ、第１の制御信号により第２のスイッチをオンするように制御し、それ以外の時間は、第１のスイッチをオンするように制御し、第２の制御信号によってポンピング用キャパシタの電荷がプリチャージ電圧発生回路の出力ノードに転送されるよう動作することを特徴とする。
【００３８】
この構成により、第１の半導体記憶装置の利点に加えて、部品点数を削減することができ、さらにチップ面積を縮小することができる。
【００３９】
前記の目的を達成するため、本発明による第３の半導体記憶装置は、複数のメモリセルと、複数のメモリセルが接続されたビット線対と、第１の制御信号（ＮＥＱ）に応じてビット線対を所定のプリチャージ電圧（ＶＢＰ）にプリチャージするための複数のプリチャージ回路と、複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線対のイコライズ電圧とプリチャージ電圧が異なる半導体記憶装置であって、ビット線プリチャージ電圧発生装置は、プリチャージ電圧を発生して複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、ポンピング用キャパシタと、ポンピング用キャパシタの第１の電極を第１の電源（ＶＤＤ）に接続する第１のスイッチと、第１の電極とプリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、第１および第２のスイッチのオン／オフを制御する制御回路とを有し、ポンピング用キャパシタの第２の電極を第２の制御信号（ＥＸＣＰ）で駆動するプリチャージ電圧ポンプ回路とを備え、プリチャージ電圧ポンプ回路の制御回路は、プリチャージ開始から所定の遅延時間の経過後に、一定時間だけ、第１の制御信号により第２のスイッチをオンするように制御し、それ以外の時間は、第１のスイッチをオンするように制御し、第２の制御信号によってポンピング用キャパシタの電荷がプリチャージ電圧発生回路の出力ノードに転送されるよう動作し、第２の制御信号は、前記プリチャージ回路へのビット線プリチャージ開始信号である前記第１の制御信号の活性化期間内に立ち上がることを特徴とする。
【００４０】
この構成と制御により、第２の半導体記憶装置の構成上の利点に加えて、ポンピング用キャパシタの第１の電極に過電圧が印加されることなく、ポンピング用キャパシタの電荷を、効率よくビット線対に転送することができる。
【００４１】
前記の目的を達成するため、本発明による第４の半導体記憶装置は、複数のメモリセルと、複数のメモリセルが接続されたビット線対と、第１の制御信号（ＮＥＱ）に応じてビット線対を所定のプリチャージ電圧にプリチャージするための複数のプリチャージ回路と、複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線対のイコライズ電圧とプリチャージ電圧が異なる半導体記憶装置であって、ビット線プリチャージ電圧発生装置は、プリチャージ電圧を発生して複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、ポンピング用キャパシタと、ポンピング用キャパシタの第１の電極を第１の電源（ＶＤＤ）に接続する第１のスイッチと、第１の電極とプリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、第１および第２のスイッチのオン／オフを制御する制御回路とを有し、ポンピング用キャパシタの第２の電極を第２の制御信号（ＥＸＣＰ）で駆動するプリチャージ電圧ポンプ回路とを備え、プリチャージ電圧ポンプ回路の制御回路は、プリチャージ開始から所定の遅延時間の経過後に、一定時間だけ、第１の制御信号により第２のスイッチをオンするように制御し、それ以外の時間は、第１のスイッチをオンするように制御し、第２の制御信号によって前記ポンピング用キャパシタの電荷が前記プリチャージ電圧発生回路の出力ノードに転送されるよう動作し、第２の制御信号は、プリチャージ開始から前記遅延時間の経過後、第１の制御信号の遷移時間より長い時間をかけて立ち上がることを特徴とする。
【００４２】
この構成と制御により、第２の半導体記憶装置の構成上の利点に加えて、ポンピング用キャパシタの第１の電極に過電圧が印加されることなく、ポンピング用キャパシタの電荷を、効率よくビット線対に転送することができる。
【００４３】
また、第１から第４の半導体記憶装置において、第１の制御信号がプリチャージ回路へのビット線プリチャージ開始信号であることにより、プリチャージ動作時に、ポンピング用キャパシタの電荷をビット線対に転送し、所望の電圧を得ることができる。
【００４４】
また、第２の半導体記憶装置において、第１の制御信号が第２制御信号を兼用することが好ましい。これにより、第２の制御信号の制御のために必要となる制御回路や信号配線等の占める面積を削減することができる。
【００４５】
また、第２から第４の半導体記憶装置において、第１のスイッチと、第２のスイッチと、ポンピング用キャパシタがＭＯＳトランジスタで構成されることが好ましい。これにより、ビット線プリチャージ電圧発生装置をＭＯＳ集積回路に容易に搭載することができる。
【００４６】
また、第２から第４の半導体記憶装置は複数のゲート酸化膜厚を有して成り、第１のスイッチと、第２のスイッチと、ポンピング用キャパシタが厚膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることが好ましい。これにより、ＤＲＡＭのワード線信号やビット線プリチャージ開始信号等の高電圧で回路を駆動することができる。
【００４７】
また、第２から第４の半導体記憶装置は複数のゲート酸化膜厚を有して成り、第１のスイッチと、第２のスイッチと、ポンピング用キャパシタが薄膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることが好ましい。これにより、低電圧で駆動能力の高いトランジスタや、小面積のポンピング用キャパシタが構成でき、低電力化を図ることができる。
【００４９】
また、第１から第４の半導体記憶装置は、ＮチャネルＭＯＳトランジスタの第１のウェル領域とＰチャネルＭＯＳトランジスタの第２のウェル領域を有して成り、ポンピング用キャパシタを構成するＭＯＳトランジスタは、第２のウェル領域のトランジスタで構成されることが好ましい。これにより、ポンピング用キャパシタをＰチャネルＭＯＳトランジスタで構成することができる。
【００５０】
また、第１から第４の半導体記憶装置は、ＮチャネルＭＯＳトランジスタの第１のウェル領域と、ＰチャネルＭＯＳトランジスタの第２のウェル領域と、ＮチャネルＭＯＳトランジスタの第３のウェル領域のトリプルウェル領域を有して成り、ポンピング用キャパシタを構成するＭＯＳトランジスタは、第３のウェル領域のトランジスタで構成されることが好ましい。これにより、ポンピング用キャパシタをトリプルウェル内のＮチャネルＭＯＳトランジスタで構成することができる。
【００５１】
また、第１から第４の半導体記憶装置において、ポンピング用キャパシタの第１の電極がＭＯＳトランジスタのゲート電極で構成され、第２の電極がＭＯＳトランジスタのソースとドレインと基板とを接続して構成されることが好ましい。これにより、ポンピング用キャパシタの電荷をビット線対に転送し、ビット線対の電位を高速に所望の電位にすることができる。
【００５２】
また、第１から第４の半導体記憶装置において、ポンピング用キャパシタの第１の電極がＭＯＳトランジスタのソースとドレインと基板とを接続して構成され、第２の電極がＭＯＳトランジスタのゲート電極で構成されることが好ましい。これにより、ポンピング用キャパシタをＰチャネルＭＯＳトランジスタで構成し、ポンピング用キャパシタの電荷をビット線対に転送し、ビット線対の電位を高速に所望の電位にすることができる。
【００５３】
また、第１から第４の半導体記憶装置において、ポンピング用キャパシタは、半導体記憶装置内の複数の配線層を電極とし、配線間に形成される静電容量でキャパシタを構成することが好ましい。これにより、電界の空乏化などに左右されない安定した容量を得ることができる。
【００５４】
また、第１から第４の半導体記憶装置において、複数のメモリセルは、個別に活性化できる複数のメモリセルアレーブロックに構成され、プリチャージ電圧ポンプ回路は、それぞれのメモリーセルアレーブロックに対をなして配置されることが好ましい。これにより、それぞれのメモリセルアレイブロックごとに個別にプリチャージ動作を行うことが可能となり、ＤＲＡＭマクロ容量に応じてビット線プリチャージ電圧発生装置の能力を変えることが不要になる。
【００５５】
また、第１から第４の半導体記憶装置において、複数のメモリセルは、個別に活性化できる複数のメモリセルアレーブロックに構成され、プリチャージ電圧ポンプ回路は、それぞれのメモリセルアレイブロックに対をなして配置され、それぞれのメモリセルアレイブロックの非プリチャージ状態からプリチャージ状態への移行に応じて動作することが好ましい。これにより、それぞれのメモリセルアレイブロックごとのビット線プリチャージ動作に応じてプリチャージ電圧のポンピング動作を行うことが可能となり、ＤＲＡＭマクロ容量に応じてビット線プリチャージ電圧発生装置の能力を変えることが不要になる。
【００５６】
また、第１から第４の半導体記憶装置において、複数のメモリセルは、個別に活性化できる複数のメモリセルアレーブロックに構成され、プリチャージ電圧ポンプ回路は、それぞれのメモリーセルアレーブロックに対をなして配置され、メモリーセルアレーブロック内のプリチャージ回路へのビット線プリチャージ開始信号に基づいて動作することが好ましい。これにより、それぞれのメモリセルアレイブロックごとのビット線プリチャージ開始信号を用いてプリチャージ電圧のポンピング動作を行うことが可能となり、ＤＲＡＭマクロ容量に応じてビット線プリチャージ電圧発生装置の能力を変えることが不要になる。
【００５７】
また、第１から第４の半導体記憶装置において、ビット線プリチャージ電圧発生装置は、メモリセルアレイブロックのいずれか一辺で、センスアンプ列と平行に配置されることが好ましい。これにより、ビット線プリチャージ電圧の発生に必要となる制御信号線をセンスアンプ列と平行に配置することが可能となるため、制御信号線の配置のために必要とされる面積を削減できる。
【００５８】
また、第１から第４の半導体記憶装置において、ビット線プリチャージ電圧発生装置は、メモリセルアレイブロックのいずれか一辺で、プリチャージ回路列の隣に配置されることが好ましい。これにより、ビット線プリチャージ電圧発生装置からプリチャージ回路列へのプリチャージ電圧の転送を効率良く行うことができる。
【００５９】
また、第１から第４の半導体記憶装置において、ビット線プリチャージ電圧発生装置は、メモリセルアレイブロックのいずれか一辺で、ロウデコーダブロック内、あるいはロウデコーダ列と平行に配置されることが好ましい。これにより、ビット線プリチャージ電圧の発生に必要な制御信号を効率良くビット線プリチャージ電圧発生装置に転送することが可能となり、さらにプリチャージ回路列に平行に配置した電源配線によって、ビット線プリチャージ電圧をプリチャージ回路列に効率良く供給することができ、電源配線等の占める面積を削減することもできる。
【００６０】
また、第１から第４の半導体記憶装置において、ビット線プリチャージ電圧発生装置は、メモリセルアレイブロックのいずれか一辺で、メモリセルアレイブロックを挟んでロウデコーダブロックと対向する辺に配置されることが好ましい。これにより、プリチャージ回路列に平行に配置した電源配線によって、ビット線プリチャージ電圧をプリチャージ回路列に効率よく供給することができ、電源配線等の占める面積を削減することができる。
【００６１】
また、第１から第４の半導体記憶装置において、第２の制御信号の電圧振幅は、複数のメモリセルに接続されたワード線の電圧振幅とほぼ同じであることが好ましい。
【００６２】
また、前記の目的を達成するため、本発明による半導体装置は、第２から第４の半導体記憶装置のいずれかと論理回路装置とが混載された半導体装置であって、第２の制御信号の電圧振幅は、論理回路装置における信号の電圧振幅とほぼ同じであることを特徴とする。
【００６３】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００６４】
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置における回路ブロックおよびビット線プリチャージ電圧ＶＢＰの電源配線ネットを示す模式図である。なお、図１において、従来例の説明で参照した図１５と同様の構成および機能を有する部分については、同一の符号を付して説明を省略する。また、ＤＲＡＭ回路の機能ブロック構成、メモリセルアレイブロック１３０２の回路構成、メモリセルアレイ１５００内のビット線プリチャージ電圧ＶＢＰの電源配線ネット、充放電制御回路１５０３の回路構成は、それぞれ、図１３、図１４、図１５、図１７に示す従来の構成と同様である。
【００６５】
本実施形態が従来例と異なるのは、電源ブロック１０１に含まれるビット線プリチャージ電圧発生装置１０２内のプリチャージ電圧ポンプ回路１０５の構成にある。
【００６６】
ビット線プリチャージ電圧発生装置１０２は、ビット線プリチャージ電源配線ＶＢＰ［０］〜ＶＢＰ［ｎ］のうち、もっとも近接するビット線プリチャージ電源配線ＶＢＰ［０］およびもっとも遠方のビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続される。
【００６７】
図２は、図１に示すビット線プリチャージ電圧発生回路１５０４およびプリチャージ電圧ポンプ回路１０５の内部構成を示す回路図である。図２において、プリチャージ電圧ポンプ回路１０５は、ポンピング用キャパシタ２００と、第１のＰチャネルトランジスタ２０１（第１のスイッチ）と、第２のＰチャネルトランジスタ２０２（第２のスイッチ）と、第１のＮチャネルトランジスタ２０３（第２のスイッチ）と、インバータ２０４（制御回路）と、バッファインバータ２０５（制御回路）と、第３のＰチャネルトランジスタ２０６（第３のスイッチ）と、第２のＮチャネルトランジスタ２０７（第４のスイッチ）とで構成される。なお、ＣＰＮＤ１は第１の電荷蓄積ノード、ＣＰ１は第２の電荷蓄積ノード、ＡＰ、ＮＡＰ、ＡＣＰはトランスファゲート接続信号である。ビット線プリチャージ電圧発生回路１５０４の構成は従来と同じである。
【００６８】
ポンピング用キャパシタ２００の第１の電極には、第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３のドレインが接続され、ポンピング用キャパシタ２００の第２の電極には、第３のＰチャネルトランジスタ２０６、第２のＮチャネルトランジスタ２０７のドレインが接続された第２の電荷蓄積ノードＣＰに接続される。ポンピング用キャパシタ２００の静電容量Ｃｃａｐは、同時にプリチャージされるビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の総容量をＣｂｌとした場合、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位をビット線プリチャージ基準電圧ＶＢＰＲＥＦまでチャージするのに必要な電荷と等しい（ＶＢＰＲＥＦ−１／２ＶＤＤ）×Ｃｂｌを蓄積できるような静電容量が必要となる。動作時には、オペアンプ１６０７により供給される電荷分を考慮し、Ｃｃａｐ＜（ＶＢＰＲＥＦ−１／２ＶＤＤ）／（ＶＤＤ−ＶＢＰＲＥＦ）×Ｃｂｌなる関係を満たす静電容量Ｃｃａｐを有するポンピング用キャパシタ２００が用いられる。
【００６９】
第１のＰチャネルトランジスタ２０１のゲートには、トランスファゲート接続信号ＡＰが印加され、ソースには電源電圧ＶＤＤが供給される。第２のＰチャネルトランジスタ２０２のゲートには、トランスファゲート接続信号ＮＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。第１のＮチャネルトランジスタ２０３のゲートには、トランスファゲート接続信号ＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。インバータ２０４は、トランスファゲート接続信号ＡＰを受けて、トランスファゲート接続信号ＮＡＰを出力する。バッファインバータ２０５は、偶数段のインバータの直列接続で構成され、トランスファゲート接続信号ＡＣＰを受けて、トランスファゲート接続信号ＡＰを出力する。第３のＰチャネルトランジスタ２０６のゲートには、トランスファゲート接続信号ＮＡＰが印加され、そのソースには電源電圧ＶＤＤが供給される。第２のＮチャネルトランジスタ２０７のゲートには、トランスファゲート接続信号ＮＡＰが印加され、そのソースは接地電位ＶＳＳに接続される。
【００７０】
図７は、本実施形態で用いられるＭＯＳトランジスタの半導体構造を示す断面図である。７０１はゲート電極、７０２はＮチャネルＭＯＳ領域におけるソース・ドレイン電極、７０３はＰチャネルＭＯＳ領域におけるソース・ドレイン電極、７０４はＮチャネルＭＯＳ領域における基板コンタクト、７０５はＰチャネルＭＯＳ領域における基板コンタクト、７０６はＮチャネルＭＯＳトランジスタの第１のウェル領域、７０７はＰチャネルＭＯＳトランジスタの第２のウェル領域、７０８はＮチャネルＭＯＳトランジスタの第３のウェル領域、７０９はＰ型半導体基板、７１０はゲート酸化膜である。
【００７１】
次に、以上のように構成された半導体記憶装置におけるビット線プリチャージ時の動作について、図３を参照して説明する。
【００７２】
図３は、図１、図２、図１４、図１７における各部信号の電圧および電流を示すタイミングチャートである。
【００７３】
ビット線プリチャージ開始信号ＮＥＱ（第１の制御信号）がローレベルにされ、プリチャージ回路１４０２が活性化されると、センスアンプ１４０１により電位をそれぞれＶＤＤ、ＶＳＳにされていたビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がイコライズされ、１／２ＶＤＤの電位にチャージされようとする。プリチャージ回路１４０２は同時に、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］をビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続し、ビット線プリチャージ電圧ＶＢＰにチャージしようとする。その際に電流が消費され、電圧降下が発生する。
【００７４】
ビット線プリチャージ電源配線ＶＢＰ［ｎ］に電圧降下が発生すると、メッシュ状に接続される配線を通して、ビット線プリチャージ電源配線ＶＢＰ［０］にも電圧降下が伝達される。
【００７５】
ＶＢＰ［ｎ］の電圧降下を検知して、ビット線プリチャージ電圧発生回路１５０４のオペアンプ１６０７が活性化するが、Ｐチャネルトランジスタ１６０８の流す電流ｉａが大きくなるまでには時間を要する。
【００７６】
ビット線プリチャージ開始信号ＮＥＱがハイレベルの場合には、トランスファゲート接続信号ＡＰはローレベル、ＮＡＰはハイレベルで、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第３のＰチャネルトランジスタ２０６はオフしており、また第１のＰチャネルトランジスタ２０１、第２のＮチャネルトランジスタ２０７はオンしており、第１の電荷蓄積ノードＣＰＮＤ１はハイレベルにチャージされており、第２の電荷蓄積ノードＣＰ１は、第３のＮチャネルトランジスタを介して接地電位ＶＳＳに接続されている。
【００７７】
次に、ビット線プリチャージ開始信号ＮＥＱがローレベルにされると、充放電制御回路１５０３の第１の遅延素子１７０１で決まる遅延時間τ１の後に、トランスファゲート接続信号ＡＰはハイレベル、ＮＡＰはローレベルとなり、第１のＰチャネルトランジスタ２０１、第２のＮチャネルトランジスタ２０７はオフし、第２のＰチャネルトランジスタ２０２、第３のＰチャネルトランジスタ２０６、第１のＮチャネルトランジスタ２０３がオンする。これにより、第２の電荷蓄積ノードＣＰ１の電圧が昇圧され、第１の電荷蓄積ノードＣＰＮＤ１は瞬間的に昇圧され、第１の電荷蓄積ノードＣＰＮＤ１とビット線プリチャージ電源配線ＶＢＰ［０］が電気的に接続されて、電流ｉｂが流れる。この電流ｉｂにより、ビット線プリチャージ電源配線ＶＢＰ［０］は急速にレベルが上げられる。
【００７８】
レベルの上昇を受けて、オペアンプ１６０７は、Ｐチャネルトランジスタ１６０８をオフする方向に動作を変えるが、流す電流ｉａが小さくなるまでには時間を要する。
【００７９】
その後、充放電制御回路１５０３の第２の遅延素子１７０２で決まる遅延時間τ２の後に、トランスファゲート接続信号ＡＰがローレベル、ＮＡＰがハイレベルとなり、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第３のＰチャネルトランジスタ２０６がオフし、また第１のＰチャネルトランジスタ２０１、第２のＮチャネルトランジスタ２０７がオンし、第１の電荷蓄積ノードＣＰＮＤ１は再び電源電圧ＶＤＤにチャージされ、次のプリチャージ動作に備えられる。
【００８０】
以上のように、本実施形態によれば、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］をプリチャージする際に、オペアンプ１６０７の動作の遅れを補償するために、ポンピング用キャパシタ２００に蓄積された電荷を放電する機能に加えて、さらにプリチャージ動作の高速化およびポンピング用キャパシタ２００のサイズ縮小を図るために、ポンピング用キャパシタ２００の第２の電極を、第３のＰチャネルトランジスタ２０６および第２のＮチャネルトランジスタ２０７を介して電源電圧ＶＤＤまたは接地電位ＶＳＳに接続することで、所定時間内にプリチャージ動作を実行でき、かつポンピング用キャパシタ２００の容量面積を低減できることから、チップ上においてのレイアウト面積を縮小することが可能となる。
【００８１】
また、プリチャージ動作を制御する第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第３のＰチャネルトランジスタ２０６、第２のＮチャネルトランジスタ２０７、およびポンピング用キャパシタ２００をＭＯＳトランジスタで構成することにより、本実施形態のビット線プリチャージ電圧発生回路をＭＯＳ集積回路に容易に搭載することが可能となる。
【００８２】
また、プリチャージ動作を制御する第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第３のＰチャネルトランジスタ２０６、第２のＮチャネルトランジスタ２０７、およびポンピング用キャパシタ２００を厚膜のＭＯＳトランジスタで構成することにより、本実施形態のビット線プリチャージ回路を高電圧にて駆動することが可能となる。
【００８３】
また、本実施形態において、第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第３のＰチャネルトランジスタ２０６、第２のＮチャネルトランジスタ２０７、およびポンピング用キャパシタ２００は、薄膜のＭＯＳトランジスタで構成することも可能であり、それにより本実施形態のビット線プリチャージ回路を、低電圧で駆動能力の高いトランジスタや小面積のキャパシタで構成でき、回路における消費電力の低電力化を図ることもできる。
【００８４】
また、本実施形態において、ポンピング用キャパシタ２００を、図７に示すＮチャネルＭＯＳトランジスタの第１のウェル領域７０６およびＰチャネルＭＯＳトランジスタの第２のウェル領域７０７のうち、ＰチャネルＭＯＳトランジスタの第２のウェル領域７０７内のトランジスタで形成し、ポンピング用キャパシタ２００のゲート電極（第１の電極）を第３のＰチャネルトランジスタ２０６、第２のＮチャネルトランジスタ２０７のドレインに、そのソース・ドレイン電極（第２の電極）を第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３のドレインに接続することにより、ポンピング用キャパシタ２００をＰチャネルトランジスタで構成して、同等の効果を得ることもできる。
【００８５】
また、本実施形態において、ポンピング用キャパシタ２００を、図７に示すＮチャネルＭＯＳトランジスタの第１のウェル領域７０６、ＰチャネルＭＯＳトランジスタの第２のウェル領域７０７、およびＮチャネルＭＯＳトランジスタの第３のウェル領域７０８のトリプルウェル領域７０９のうち、ＮチャネルＭＯＳトランジスタの第３のウェル領域７０８内のトランジスタで形成することにより、ポンピング用キャパシタ２００をトリプルウェル内のＮチャネルトランジスタで構成して、同等の効果を得ることもできる。
【００８６】
また、本実施形態において、ポンピング用キャパシタ２００を、複数の配線層を電極として、その配線間に形成される静電容量で構成したキャパシタで構成することも可能であり、これにより電界の空乏化などに左右されない安定した容量を得ることができる。
【００８７】
（第２の実施形態）
図４は、本発明の第２の実施形態による半導体記憶装置におけるビット線プリチャージ電圧ＶＢＰの電源配線ネットを示す模式図である。なお、図１において、従来例および第１の実施形態の説明でそれぞれ参照した図１５および図１と同様の構成および機能を有する部分については、同一の符号を付して説明を省略する。また、ＤＲＡＭ回路の機能ブロック構成、メモリセルアレイブロック１３０２の回路構成、メモリセルアレイ１５００内のビット線プリチャージ電圧ＶＢＰの電源配線ネット、充放電制御回路１５０３の回路構成は、それぞれ、図１３、図１４、図１５、図１７に示す従来の構成と同様である。
【００８８】
本実施形態が第１の実施形態と異なるのは、電源ブロック４０１に含まれるビット線プリチャージ電圧発生装置４０２内のプリチャージ電圧ポンプ回路４０５の構成にある。
【００８９】
図５は、図４に示すビット線プリチャージ電圧発生回路１５０４およびプリチャージ電圧ポンプ回路４０５の内部構成を示す回路図である。図５において、プリチャージ電圧ポンプ回路４０５は、ポンピング用キャパシタ５００と、第１のＰチャネルトランジスタ５０１（第１のスイッチ）と、第２のＰチャネルトランジスタ５０２（第２のスイッチ）と、Ｎチャネルトランジスタ５０３（第２のスイッチ）と、インバータ５０４（制御回路）と、バッファインバータ５０５（制御回路）とで構成される。なお、ＣＰＮＤ２は第１の電荷蓄積ノード、ＣＰ２は第２の電荷蓄積ノード、ＡＰ、ＮＡＰ、ＡＣＰはトランスファゲート接続信号、ＥＸＣＰは第２の制御信号である。
【００９０】
ポンピング用キャパシタ５００の第１の電極には、第１のＰチャネルトランジスタ５０１、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３のドレインが接続され、ポンピング用キャパシタ５００の第２の電極には、メモリセルアレイ１５００に接続されたワード線の電圧振幅と同程度の電圧振幅を有する第２の制御信号ＥＸＣＰが印加される。ポンピング用キャパシタ５００の静電容量Ｃｃａｐは、同時にプリチャージされるビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の総容量をＣｂｌとしたときに、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位をビット線プリチャージ基準電圧ＶＢＰＲＥＦまでチャージするのに必要な電荷と等しい（ＶＢＰＲＥＦ−１／２ＶＤＤ）×Ｃｂｌを蓄積できるような静電容量が必要となる。動作時には、オペアンプ１６０７により供給される電荷分を考慮し、Ｃｃａｐ＜（ＶＢＰＲＥＦ−１／２ＶＤＤ）／（ＶＤＤ−ＶＢＰＲＥＦ）×Ｃｂｌなる関係を満たす静電容量Ｃｃａｐを有するポンピング用キャパシタ５００が用いられる。
【００９１】
第１のＰチャネルトランジスタ５０１のゲートには、トランスファゲート接続信号ＡＰが印加され、そのソースには電源電圧ＶＤＤが供給される。第２のＰチャネルトランジスタ５０２のゲートには、トランスファゲート接続信号ＮＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。Ｎチャネルトランジスタ５０３のゲートには、トランスファゲート接続信号ＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。インバータ５０４は、トランスファゲート接続信号ＡＰを受けて、トランスファゲート接続信号ＮＡＰを出力する。バッファインバータ５０５は、偶数段のインバータの直列接続で構成され、トランスファゲート接続信号ＡＣＰを受けて、トランスファゲート接続信号ＡＰを出力する。
【００９２】
なお、本実施形態におけるＭＯＳトランジスタ構成は、第１の実施形態で参照した図７と同一である。
【００９３】
以上のように構成された半導体記憶装置におけるビット線プリチャージ時の動作について、図６を参照して説明する。
【００９４】
図６は、図４、図５、図１４、図１７における各部信号の電圧および電流を示すタイミングチャートである。
【００９５】
ビット線プリチャージ開始信号ＮＥＱがローレベルにされ、プリチャージ回路１４０２が活性化されると、センスアンプ１４０１により電位をそれぞれＶＤＤ、ＶＳＳにされていたビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がイコライズされ、１／２ＶＤＤの電位にチャージされようとする。プリチャージ回路１４０２は同時に、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］をビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続し、ビット線プリチャージ電圧ＶＢＰにチャージしようとする。その際に電流が消費され、電圧降下が発生する。
【００９６】
ビット線プリチャージ電源配線ＶＢＰ［ｎ］に電圧降下が発生すると、メッシュ状に接続される配線を通して、ビット線プリチャージ電源配線ＶＢＰ［０］にも電圧降下が伝達される。
【００９７】
ＶＢＰ［ｎ］の電圧降下を検知して、ビット線プリチャージ電圧発生回路１５０４のオペアンプ１６０７が活性化するが、Ｐチャネルトランジスタ１６０８の流す電流ｉａが大きくなるまでには時間を要する。
【００９８】
ビット線プリチャージ開始信号ＮＥＱがハイレベルの場合には、トランスファゲート接続信号ＡＰはローレベル、ＮＡＰはハイレベルで、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３はオフしており、また第１のＰチャネルトランジスタ５０１はオンしており、第２の制御信号ＥＸＣＰはＶＳＳに設定されており、第１の電荷蓄積ノードＣＰＮＤ２は電源電圧ＶＤＤにチャージされており、第２の電荷蓄積ノードＣＰ２は接地電位ＶＳＳに接続されている。
【００９９】
次に、ビット線プリチャージ開始信号ＮＥＱがローレベルにされると、充放電制御回路１５０３の第１の遅延素子１７０１で決まる遅延時間τ１の後に、トランスファゲート接続信号ＡＰはハイレベル、ＮＡＰはローレベルとなり、第１のＰチャネルトランジスタ５０１はオフし、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３がオンする。
【０１００】
このとき、第２の制御信号ＥＸＣＰを、トランスファゲート接続信号ＡＰの立ち上がり時間と比べて緩やかに上昇するように制御することにより、第２の電荷蓄積ノードＣＰ２は緩やかに昇圧され、第１の電荷蓄積ノードＣＰＮＤ２は過電圧が印加されることなく電源電圧ＶＤＤから昇圧される。
【０１０１】
また、第１の電荷蓄積ノードＣＰＮＤ２とビット線プリチャージ電源配線ＶＢＰ［０］が電気的に接続されて、電流ｉｂが流れる。この電流ｉｂにより、ビット線プリチャージ電源配線ＶＢＰ［０］は急速にレベルが上げられ、また、この時に、第２の制御信号ＥＸＣＰは、トランスファゲート制御信号ＡＰの立ち上がり時間と比べて緩やかに上昇しているので、ポンピング用キャパシタ５００の第１の電極に過電圧が印加されることなく、ポンピング用キャパシタ５００の電荷をビット線に転送することができる。
【０１０２】
ビット線プリチャージ電源配線ＶＢＰ［０］のレベルの上昇を受けて、オペアンプ１６０７は、Ｐチャネルトランジスタ１６０８をオフする方向に動作を変えるが、流す電流ｉａが小さくなるまでには時間を要する。
【０１０３】
その後、充放電制御回路１５０３の第２の遅延素子１７０２で決まる遅延時間τ２の後に、トランスファゲート接続信号ＡＰがローレベル、ＮＡＰがハイレベルとなり、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３がオフし、また第１のＰチャネルトランジスタ５０１がオンし、第２の制御信号ＥＸＣＰを、トランスファゲート制御信号ＡＰの立下り時間に比べて緩やかに下降させて接地電位ＶＳＳにすることにより、第１の電荷蓄積ノードＣＰＮＤ２は再び電源電圧ＶＤＤにチャージされ、次のプリチャージ動作に備えられる。
【０１０４】
以上のように、本実施形態によれば、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］をプリチャージする際に、オペアンプ１６０７の動作の遅れを補償するために、ポンピング用キャパシタ５００に蓄積された電荷を放電する機能に加えて、さらにプリチャージ動作の高速化およびポンピング用キャパシタ５００のサイズ縮小を図るために、ポンピング用キャパシタ５００の第２の電極に第２の制御信号ＥＸＣＰを印加し、第２の制御信号ＥＸＣＰを電源電圧ＶＤＤから接地電位ＶＳＳまで制御することで、所定時間内にプリチャージ動作を実行でき、かつポンピング用キャパシタ５００の容量面積を低減できることから、チップ上においてのレイアウト面積を縮小することが可能となる。
【０１０５】
また、プリチャージ動作を制御する第１のＰチャネルトランジスタ５０１、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３、およびポンピング用キャパシタ５００をＭＯＳトランジスタで構成することにより、本実施形態のビット線プリチャージ電圧発生回路をＭＯＳ集積回路に容易に搭載することが可能となる。
【０１０６】
また、プリチャージ動作を制御する第１のＰチャネルトランジスタ５０１、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３、およびポンピング用キャパシタ５００を厚膜のＭＯＳトランジスタで構成することにより、本実施形態のビット線プリチャージ回路を高電圧にて駆動することが可能となる。
【０１０７】
また、本実施形態において、第１のＰチャネルトランジスタ５０１、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３、およびポンピング用キャパシタ５００は、薄膜のＭＯＳトランジスタで構成することも可能であり、それにより本実施形態のビット線プリチャージ回路を、低電圧で駆動能力の高いトランジスタや小面積のキャパシタで構成でき、回路における消費電力の低減を図ることもできる。
【０１０８】
また、本実施形態において、ポンピング用キャパシタ５００を、図７に示すＮチャネルＭＯＳトランジスタの第１のウェル領域７０６およびＰチャネルＭＯＳトランジスタの第２のウェル領域７０７のうち、ＰチャネルＭＯＳトランジスタの第２のウェル領域７０７内のトランジスタで形成し、ポンピング用キャパシタ５００のゲート電極に、第２の制御信号ＥＸＣＰを印加し、そのソース・ドレイン電極を、第１のＰチャネルトランジスタ５０１、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３のドレインに接続することにより、ポンピング用キャパシタ５００をＰチャネルトランジスタで構成して、同等の効果を得ることもできる。
【０１０９】
また、本実施形態において、ポンピング用キャパシタ５００を、図７に示すＮチャネルＭＯＳトランジスタの第１のウェル領域７０６、ＰチャネルＭＯＳトランジスタの第２のウェル領域７０７、およびＮチャネルＭＯＳトランジスタの第３のウェル領域７０８のトリプルウェル領域７０９のうち、ＮチャネルＭＯＳトランジスタの第３のウェル領域７０８内のトランジスタで形成することにより、ポンピング用キャパシタ５００をトリプルウェル内のＮチャネルトランジスタで構成して、同等の効果を得ることもできる。
【０１１０】
また、本実施形態において、ポンピング用キャパシタ５００を、複数の配線層を電極として、その配線間に形成される静電容量で構成したキャパシタで構成することも可能であり、これにより電界の空乏化などに左右されない安定した容量を得ることができる。
【０１１１】
また、本実施形態において、第２の制御信号ＥＸＣＰとしてトランスファゲート接続信号ＡＣＰを用いることも可能であり、これにより、第２の制御信号ＥＸＣＰの制御のための回路や配線等の占める面積を削減することも可能である。
【０１１２】
また、本実施形態による半導体記憶装置と論理回路装置とを混載して半導体装置を構成する場合には、第２の制御信号ＥＸＣＰは、論理回路装置で用いられている信号の電圧振幅とほぼ同程度の電圧振幅にすることも可能である。
【０１１３】
（第３の実施形態）
図８は、本発明の第３の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図である。図８において、８００はＤＲＡＭ機能ブロック、８０１は第１または第２の実施形態におけるビット線プリチャージ電圧発生装置、８０２はセンスアンプ列、８０３はプリチャージ回路列、８０４はメモリセルアレイブロック、８０５はロウデコーダである。
【０１１４】
本実施形態においては、複数のメモリセルアレイブロック８０４を有するＤＲＡＭ機能ブロック８００内において、第１または第２の実施形態におけるビット線プリチャージ電圧発生装置８０１は、それぞれのメモリセルアレイブロック８０４と対をなして配置されている。これにより、それぞれのメモリセルアレイブロック８０４ごとのビット線プリチャージ開始信号ＮＥＱを用いてビット線プリチャージ電圧のポンピング動作を行うことで、それぞれのメモリセルアレイごとに個別にプリチャージ動作を行うことが可能になり、ＤＲＡＭマクロ容量の大小に応じてビット線プリチャージ電圧発生装置８０１の能力を変えることが不要となる。
【０１１５】
（第４の実施形態）
図９は、本発明の第４の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図である。なお、第３の実施形態と同様の機能を有する部分については、同一の符号を付して説明を省略する。
【０１１６】
本実施形態が第３の実施形態と異なるのは、ＤＲＡＭ機能ブロック９００内における、ビット線プリチャージ電圧発生装置８０１、センスアンプ列８０２、プリチャージ回路列８０３、およびメモリセルアレイブロック８０４の配置にある。
【０１１７】
本実施形態においては、複数のメモリセルアレイを有するＤＲＡＭ機能ブロック９００内において、ビット線プリチャージ電圧発生装置８０１を、それぞれのメモリセルアレイブロック８０４のいずれか一辺であり、かつセンスアンプ列８０２と平行となる場所に配置している。これにより、ビット線プリチャージ電圧の発生に必要となる制御信号線をセンスアンプ８０２列と平行に配置することが可能となるため、制御信号線の配置のために必要とされる面積を削減することが可能となる。
【０１１８】
（第５の実施形態）
図１０は、本発明の第５の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図である。なお、第３および第４の実施形態と同様の機能を有する部分については、同一の符号を付して説明を省略する。
【０１１９】
本実施形態が第３および第４の実施形態と異なるのは、ＤＲＡＭ機能ブロック１０００内における、ビット線プリチャージ電圧発生装置８０１、センスアンプ列８０２、プリチャージ回路列８０３、およびメモリセルアレイブロック８０４の配置にある。
【０１２０】
本実施形態においては、複数のメモリセルアレイを有するＤＲＡＭ機能ブロック１０００内において、ビット線プリチャージ電圧発生装置８０１を、それぞれのメモリセルアレイブロック８０４のいずれか一辺であり、かつプリチャージ回路列８０３と隣り合った場所に配置しており、このため、ビット線プリチャージ電圧発生装置８０１からプリチャージ回路列８０３へのプリチャージ電圧の転送を効率良く行うことが可能となる。
【０１２１】
（第６の実施形態）
図１１は、本発明の第６の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図である。なお、第３から第５の実施形態と同様の機能を有する部分については、同一の符号を付して説明を省略する。
【０１２２】
本実施形態が第３から第５の実施形態と異なるのは、ＤＲＡＭ機能ブロック１１００内における、ビット線プリチャージ電圧発生装置８０１、センスアンプ列８０２、プリチャージ回路列８０３、およびメモリセルアレイブロック８０４の配置にある。
【０１２３】
本実施形態においては、複数のメモリセルアレイを有するＤＲＡＭ機能ブロック１１００内において、ビット線プリチャージ電圧発生装置８０１を、それぞれのメモリセルアレイブロック８０４のいずれか一辺であり、かつロウデコーダ８０５と隣り合った場所に配置している。これにより、ビット線プリチャージ電圧の発生に必要な制御信号を効率良くビット線プリチャージ電圧発生装置８０１に転送することが可能であり、さらにビット線プリチャージ電圧をプリチャージ回路列８０３に平行に配置した電源配線によってプリチャージ回路列８０３に供給することで、電源配線等の占める面積を削減することも可能となる。
【０１２４】
（第７の実施形態）
図１２は、本発明の第７の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図である。なお、第３から第６の実施形態と同様の機能を有する部分については、同一の符号を付して説明を省略する。
【０１２５】
本実施形態が第３から第６の実施形態と異なるのは、ＤＲＡＭ機能ブロック１２００内における、ビット線プリチャージ電圧発生装置８０１、センスアンプ列８０２、プリチャージ回路列８０３、およびメモリセルアレイブロック８０４の配置にある。
【０１２６】
本実施形態においては、複数のメモリセルアレイを有するＤＲＡＭ機能ブロック１２００内において、ビット線プリチャージ電圧発生装置８０１を、それぞれのメモリセルアレイブロック８０４のいずれか一辺であり、かつメモリセルアレイブロック８０４を挟んでロウデコーダ８０５と対向する場所に配置している。これにより、ビット線プリチャージ電圧をプリチャージ回路列８０３に平行に配置した電源配線を介してプリチャージ回路列８０３に供給することで、電源配線等の占める面積を削減することが可能となる。
【０１２７】
【発明の効果】
以上説明したように、本発明によれば、従来のオペアンプおよびポンピング用キャパシタを含むビット線プリチャージ電圧発生装置のプリチャージ電圧ポンプ回路に、ポンピング用キャパシタに対して電荷を充放電するためのトランスファーゲートを設ける、あるいはポンピング用キャパシタを直接駆動する制御信号を供給することにより、ビット線のプリチャージ動作を所定の時間内に行い、同時にポンピング用キャパシタの容量面積を低減することも可能となり、半導体記憶装置の回路動作の高速化とレイアウト面積の縮小化を両立させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態による半導体記憶装置における回路ブロックおよびビット線プリチャージ電圧ＶＢＰの電源配線ネットを示す模式図
【図２】 図１に示すビット線プリチャージ電圧発生回路１５０４およびプリチャージ電圧ポンプ回路１０５の内部構成を示す回路図
【図３】 第１の実施形態による半導体記憶装置のビット線プリチャージ動作時における各部信号の電圧および電流を示すタイミングチャート
【図４】 本発明の第２の実施形態による半導体記憶装置における回路ブロックおよびビット線プリチャージ電圧ＶＢＰの電源配線ネットを示す模式図
【図５】 図４に示すビット線プリチャージ電圧発生回路１５０４およびプリチャージ電圧ポンプ回路４０５の内部構成を示す回路図
【図６】 第２の実施形態による半導体記憶装置のビット線プリチャージ動作時における各部信号の電圧および電流を示すタイミングチャート
【図７】 第１および第２の実施形態で用いられるＭＯＳトランジスタの半導体構造を示す断面図
【図８】 本発明の第３の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図
【図９】 本発明の第４の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図
【図１０】 本発明の第５の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図
【図１１】 本発明の第６の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図
【図１２】 本発明の第７の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図
【図１３】 一般的なＤＲＡＭ１３００の構成を示す機能ブロック図
【図１４】 図１３に示すメモリセルアレイブロック１３０２の回路図
【図１５】 従来の半導体記憶装置における回路ブロックおよびビット線プリチャージ電圧ＶＢＰの電源配線ネットの模式図
【図１６】 図１５に示すビット線プリチャージ電圧発生回路１５０４およびプリチャージ電圧ポンプ回路１５０５の内部構成を示す回路図
【図１７】 図１５に示す充放電制御回路の内部構成を示す回路図
【図１８】 従来の半導体記憶装置のビット線プリチャージ動作時における各部信号の電圧および電流を示すタイミングチャート
【符号の説明】
１０１ 電源ブロック
１０２ ビット線プリチャージ電圧発生装置
１０５ プリチャージ電圧ポンプ回路
ＮＥＱ ビット線プリチャージ開始信号（第１の制御信号）
ＶＢＰ［０］〜ＶＢＰ［ｎ］ ビット線プリチャージ電源配線
２００ ポンピング用キャパシタ
２０１ 第１のＰチャネルトランジスタ（第１のスイッチ）
２０２ 第２のＰチャネルトランジスタ（第２のスイッチ）
２０３ 第１のＮチャネルトランジスタ（第２のスイッチ）
２０４ インバータ（制御回路）
２０５ バッファインバータ（制御回路）
２０６ 第３のＰチャネルトランジスタ（第３のスイッチ）
２０７ 第２のＮチャネルトランジスタ（第４のスイッチ）
ＶＢＰＲＥＦ ビット線プリチャージ基準電圧
ＶＯＵＴ ビット線プリチャージ保持電圧
ＰＥＮ ドライバーイネーブル信号
ＣＰＮＤ１ 第１の電荷蓄積ノード
ＣＰ１ 第２の電荷蓄積ノード
ＡＰ、ＮＡＰ、ＡＣＰ トランスファゲート接続信号
４０１ 電源ブロック
４０２ ビット線プリチャージ電圧発生装置
４０５ プリチャージ電圧ポンプ回路
５００ ポンピング用キャパシタ
５０１ 第１のＰチャネルトランジスタ（第１のスイッチ）
５０２ 第２のＰチャネルトランジスタ（第２のスイッチ）
５０３ Ｎチャネルトランジスタ（第２のスイッチ）
５０４ インバータ（制御回路）
５０５ バッファインバータ（制御回路）
ＥＸＣＰ 第２の制御信号
ＣＰＮＤ２ 第１の電荷蓄積ノード
ＣＰ２ 第２の電荷蓄積ノード
７０１ ゲート電極
７０２ ＮチャネルＭＯＳ領域におけるソースまたはドレイン
７０３ ＰチャネルＭＯＳ領域におけるソースまたはドレイン
７０４ ＮチャネルＭＯＳ領域における基板コンタクト
７０５ ＰチャネルＭＯＳ領域における基板コンタクト
７０６ 第１のウェル領域
７０７ 第２のウェル領域
７０８ 第３のウェル領域
７０９ 半導体基板
７１０ ゲート酸化膜
８００、９００、１０００、１１００、１２００ ＤＲＡＭ機能ブロック
８０１ ビット線プリチャージ電圧発生装置
８０２ センスアンプ列
８０３ プリチャージ回路列
８０４ メモリセルアレイブロック
８０５ ロウデコーダ
１３００ 一般的なＤＲＡＭ
１３０１ メモリセルアレイ
１３０２ メモリセルアレイブロック
１３０３ 電源ブロック
１３０４ ロウデコーダ
１３０５ カラムデコーダ
１３０６ 制御回路
１３０７ Ｉ／Ｏバッファ
ＣＬＫ 外部クロック信号
ＮＲＡＳ ロウアドレスストローブ信号
ＮＣＡＳ カラムアドレスストローブ信号
ＮＷＥ ライト制御信号
ＲＥＦ リフレッシュ制御信号
ＲＡＤ ロウアドレス信号
ＣＡＤ カラムアドレス信号
ＷＥＮ ライトイネーブル信号
ＳＥ アクセスコントロール信号
ＤＩ データー入力信号
ＤＯ データー入力信号
ＶＣＰ メモリセルプレート電圧
ＶＢＰ ビット線プリチャージ電圧
ＢＬ［０］〜ＢＬ［ｎ］ ビット線
／ＢＬ［０］〜／ＢＬ［ｎ］ ビット線
１４００ メモリセル
１４０１ センスアンプ
１４０２ プリチャージ回路
１４０３ アクセストランジスタ
１４０４ キャパシタ
１５００ メモリセルアレイ
１５０１ 電源ブロック
１５０２ ビット線プリチャージ電圧発生装置
１５０３ 充放電制御回路
１５０４ ビット線プリチャージ電圧発生回路
１５０５ プリチャージ電圧ポンプ回路
１６００ ポンピング用キャパシタ
１６０１ 第１のＰチャネルトランジスタ
１６０２ 第２のＰチャネルトランジスタ
１６０３ 第１のＮチャネルトランジスタ
１６０４ インバータ
１６０５ バッファインバータ
ＣＰＮＤ 電荷蓄積ノード
１６０６ 基準電圧発生回路
１６０７ オペアンプ
１６０８ Ｐチャネルトランジスタ
１７０１ 第１の遅延素子
１７０２ 第２の遅延素子
１７０３ インバータ
１７０４ ＮＯＲ素子
【発明の属する技術分野】
本発明は、半導体記憶装置、特に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）において、ビット線のプリチャージ電位が、ビット線対の電位の中間電位と異なる場合に、プリチャージ動作を高速に行なえる電源ブロックを塔載した半導体記憶装置、かかる半導体記憶装置と論理回路装置を混載した半導体装置に関する。
【０００２】
【従来の技術】
以下、従来の電源ブロックが搭載される半導体記憶装置の回路構成および動作について、図面を参照しながら説明する。
【０００３】
図１３は、一般的なＤＲＡＭ１３００の構成を示す機能ブロック図である。図１３において、１３０１はメモリセルアレイ、１３０２はメモリセルアレイブロック、１３０３は電源ブロック、１３０４はロウデコーダ、１３０５はカラムデコーダ、１３０６は制御回路、１３０７はＩ／Ｏバッファー、ＣＬＫは外部クロック信号、ＮＲＡＳはロウアドレスストローブ信号、ＮＣＡＳはカラムアドレスストローブ信号、ＮＷＥはライト制御信号、ＲＥＦはリフレッシュ制御信号、ＲＡＤはロウアドレス信号、ＣＡＤはカラムアドレス信号、ＷＥＮはライトイネーブル信号、ＳＥはアクセスコントロール信号、ＤＩはデーター入力信号、ＤＯはデーター出力信号、ＶＣＰはメモリセルプレート電圧、ＶＢＰはビット線プリチャージ電圧である。
【０００４】
メモリセルアレイ１３０１には、複数のメモリセルアレイブロック１３０２が含まれる。各メモリセルアレイブロック１３０２には、電源ブロック１３０３から、ビット線プリチャージ電圧ＶＢＰおよび、メモリセルプレート電圧ＶＣＰ等のメモリセルアレイ１３０１に必要な電圧が供給される。
【０００５】
さらに、各メモリセルアレイブロック１３０２は、ロウデコーダ１３０４からのビット線プリチャージ開始信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、ワード線駆動信号ＷＬ［６３：０］で制御される。また、各メモリセルアレイブロック１３０２には、カラムデコーダ１３０５が接続される。
【０００６】
ロウデコーダ１３０４には、制御回路１３０６から、アクセスコントロール信号ＳＥ、ロウアドレス信号ＲＡＤが供給される。カラムデコーダ１３０５には、制御回路１３０６から、ライトイネーブル信号ＷＥＮ、カラムアドレス信号ＣＡＤが供給される。
【０００７】
制御回路１３０６には、外部クロック信号ＣＬＫ、ロウアドレスストローブ信号ＮＲＡＳ、カラムアドレスストローブ信号ＮＣＡＳ、ライト制御信号ＮＷＥ、アドレスＡＤＤＲ、リフレッシュ制御信号ＲＥＦが供給される。
【０００８】
カラムデコーダ１３０５は、Ｉ／Ｏバッファー１３０７に接続され、Ｉ／Ｏバッファー１３０７は、外部からデーター入力信号ＤＩを受け、外部にデーター入力信号ＤＯを出力する。
【０００９】
図１４は、メモリセルアレイブロック１３０２の回路図である。図１４において、１４００はメモリセル、１４０１はセンスアンプ、１４０２はビット線プリチャージ回路、ＢＬ［ｉ］（ｉ＝０、１、２、…、ｎ）はビット線、／ＢＬ［ｉ］（ｉ＝０、１、２、…、ｎ）は、ＢＬ［ｉ］と対となるビット線、１４０３はアクセストランジスタ、１４０４はキャパシタである。
【００１０】
メモリセル１４００は、１つのＰチャネルトランジスタ１４０３とキャパシタ１４０４とで構成される。Ｐチャネルトランジスタ１４０３のソースは、ビット線ＢＬ［ｉ］または／ＢＬ［ｉ］に接続され、そのドレインはキャパシタ１４０４に、そのゲートにはワード線駆動信号ＷＬ［ｉ］（ｉ＝０、１、…）が供給される。キャパシタ１４０４の他方のノードには、メモリセルプレート電圧ＶＣＰが印加される。
【００１１】
センスアンプ１４０１は、一般的なクロスカップル方式のセンスアンプであり、対となるビット線ＢＬ［ｉ］、／ＢＬ［ｉ］に接続される。センスアンプ１４０１はセンスアンプ起動信号ＳＡＮ、ＳＡＰで制御される。
【００１２】
プリチャージ回路１４０２は、３つのＰチャネルトランジスタで構成され、ソースがビット線ＢＬ［ｉ］に、ドレインが／ＢＬ［ｉ］に接続され、ゲートにビット線プリチャージ開始信号ＮＥＱが供給されるトランジスタと、ソースがビット線ＢＬ［ｉ］、ドレインがビット線プリチャージ電圧ＶＢＰ、ゲートがビット線プリチャージ開始信号ＮＥＱに接続されるトランジスタと、ソースにビット線プリチャージ電圧ＶＢＰが供給され、ドレインが／ＢＬ［ｉ］に接続され、ゲートにビット線プリチャージ開始信号ＮＥＱが供給されるトランジスタとで構成される（特願２００１−３５４３０２号）。
【００１３】
図１５は、従来の半導体記憶装置における回路ブロックおよびビット線プリチャージ電圧ＶＢＰの電源配線ネットの模式図である。図１５において、１５００は、図１３のメモリセルアレイ１３０１と同一の構成を有するメモリセルアレイ、１５０１は電源ブロック、１５０２は電源装置、１５０３は充放電制御回路、１５０４は基準電圧発生回路、１５０５はプリチャージ電圧ポンプ回路である。
【００１４】
メモリセルアレイ１５００上には、複数配置されるメモリセルアレイブロック１３０２内に配置される、ビット線プリチャージ回路１４０２に供給するためのビット線プリチャージ電圧ＶＢＰ用の電源配線が配置される。ＶＢＰ［ｉ］（ｉ＝０、１、２、…、ｎ−１、ｎ）はビット線プリチャージ電源配線で、電源ブロック１５０１に近い側からＶＢＰ［０］、ＶＢＰ［１］、…、ＶＢＰ［ｎ−１］、ＶＢＰ［ｎ］とする。ビット線プリチャージ電源配線ＶＢＰ［ｉ］は、各メモリセルアレイブロック１３０２の上層の配線層でカラム方向に配置される（図中では実線で示している）。ビット線プリチャージ電源配線ＶＢＰ［ｉ］は、インピーダンスを下げるために、それぞれロウ方向に金属配線で接続される（図中では破線で示している）。ビット線プリチャージ電源配線ＶＢＰ［ｉ］は、このようにメッシュ状に配置され、またできるだけ太い配線が使用される。ビット線プリチャージ電源配線ＶＢＰ［ｉ］は、ビット線プリチャージ電圧発生回路１５０４に接続される。
【００１５】
図１６は、図１５に示すビット線プリチャージ電圧発生回路１５０４（例えば、特許文献１参照）およびプリチャージ電圧ポンプ回路１５０５の内部構成を示す回路図である。図１６において、プリチャージ電圧ポンプ回路１５０５は、ポンピング用キャパシタ１６００と、第１のＰチャネルトランジスタ１６０１と、第２のＰチャネルトランジスタ１６０２と、第１のＮチャネルトランジスタ１６０３と、インバータ１６０４と、バッファインバータ１６０５とで構成される。なお、ＣＰＮＤは電荷蓄積ノード、ＡＰ、ＮＡＰ、ＡＣＰはトランスファゲート接続信号である。
【００１６】
ポンピング用キャパシタ１６００の一方の電極は、第１のＰチャネルトランジスタ１６０１、第２のＰチャネルトランジスタ１６０２、および第１のＮチャネルトランジスタ１６０３のドレインに接続され、その他方の電極は接地電位ＶＳＳに落とされる。ポンピング用キャパシタ１６００の静電容量Ｃｃａｐは、同時にプリチャージされるビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の総容量をＣｂｌとした場合、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位をビット線プリチャージ基準電圧ＶＢＰＲＥＦまでチャージするのに必要な電荷と等しい（ＶＢＰＲＥＦ−１／２ＶＤＤ）×Ｃｂｌを蓄積できるような静電容量が必要となる。動作時には、オペアンプ１６０７により供給される電荷分を考慮し、Ｃｃａｐ＜（ＶＢＰＲＥＦ−１／２ＶＤＤ）／（ＶＤＤ−ＶＢＰＲＥＦ）×Ｃｂｌなる関係を満たす静電容量Ｃｃａｐを有するポンピング用キャパシタ１６００が用いられる。
【００１７】
第１のＰチャネルトランジスタ１６０１のゲートには、トランスファゲート接続信号ＡＰが印加され、そのソースには電源電圧ＶＤＤが供給される。第２のＰチャネルトランジスタ１６０２のゲートには、トランスファゲート接続信号ＮＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。第１のＮチャネルトランジスタ１６０３のゲートには、トランスファゲート接続信号ＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。インバータ１６０４は、トランスファゲート接続信号ＡＰを受けて、トランスファゲート接続信号ＮＡＰを出力する。バッファインバータ１６０５は、偶数段のインバータの直列接続で構成され、トランスファゲート接続信号ＡＣＰを受けて、トランスファゲート接続信号ＡＰを出力する。
【００１８】
ビット線プリチャージ電圧発生回路１５０４は、基準電圧発生回路１６０６と、オペアンプ１６０７と、Ｐチャネルトランジスタ１６０８とで構成される。なお、ＶＢＰＲＥＦはビット線プリチャージ基準電圧、ＶＯＵＴはビット線プリチャージ保持電圧、ＰＥＮはドライバーイネーブル信号である。基準電圧発生回路１６０６は、ビット線プリチャージ基準電圧ＶＢＰＲＥＦおよびビット線プリチャージ保持電圧ＶＯＵＴを発生し、ビット線プリチャージ基準電圧ＶＢＰＲＥＦはオペアンプ１６０７の反転入力端子（−）に、ビット線プリチャージ保持電圧ＶＯＵＴは、ビット線プリチャージ電源配線ＶＢＰ［０］に供給される。オペアンプ１６０７の非反転入力端子（＋）には、ビット線プリチャージ電源配線ＶＢＰ［０］が接続され、オペアンプ１６０７からドライバーイネーブル信号ＰＥＮが出力され、Ｐチャネルトランジスタ１６０８のゲートに入力される。Ｐチャネルトランジスタ１６０８のソースには電源電圧ＶＤＤが供給され、そのドレインはビット線プリチャージ電源配線ＶＢＰ［０］に接続されている。
【００１９】
図１７は、図１５に示す充放電制御回路１５０３の内部構成を示す回路図である。図１７において、１７０１は第１の遅延素子、１７０２は第２の遅延素子、１７０３はインバータ、１７０４はＮＯＲ素子である。第１の遅延素子１７０１は、ビット線プリチャージ開始信号ＮＥＱを遅延時間τ１だけ遅延させて、第２の遅延素子１７０２、ＮＯＲ素子１７０４の一方の入力端子に送る。第２の遅延素子１７０２は、入力信号を遅延時間はτ２だけ遅延させて、インバータ１７０３に送る。インバータ１７０３の出力信号はＮＯＲ素子１７０４の他方の入力端子に送られ、ＮＯＲ素子１７０４は、トランスファゲート接続信号ＡＣＰを出力する。
【００２０】
次に、以上のように構成された半導体記憶装置におけるビット線プリチャージ時の動作について、図１８を参照して説明する。
【００２１】
図１８は、図１４から図１７における各部信号の電圧および電流を示すタイミングチャートである。
【００２２】
ビット線プリチャージ開始信号ＮＥＱがローレベルにされ、ビット線プリチャージ回路１４０２が活性化されると、センスアンプ１４０１により電位をそれぞれＶＤＤ、ＶＳＳにされていたビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がイコライズされ、１／２ＶＤＤの電位にチャージされようとする。ビット線プリチャージ回路１４０２は同時に、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］をビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続し、ビット線プリチャージ電圧ＶＢＰにチャージしようとする。その際に電流が消費され、電圧降下が発生する。
【００２３】
ビット線プリチャージ電源配線ＶＢＰ［ｎ］に電圧降下が発生すると、メッシュ状に接続される配線を通して、ビット線プリチャージ電源配線ＶＢＰ［０］にも電圧降下が伝達される。それを検知して、ビット線プリチャージ電圧発生回路１５０４のオペアンプ１６０７が活性化するが、Ｐチャネルトランジスタ１６０８の流す電流ｉａが大きくなるまでには時間を要する。
【００２４】
ビット線プリチャージ開始信号ＮＥＱがハイレベルの場合には、プリチャージ電圧ポンプ回路１５０５におけるトランスファゲート接続信号ＡＰはローレベルで、ＮＡＰはハイレベルであるため、第２のＰチャネルトランジスタ１６０２、第１のＮチャネルトランジスタ１６０３はオフしており、また第１のＰチャネルトランジスタ１６０１はオンしており、電荷蓄積ノードＣＰＮＤはハイレベルにチャージされており、ポンピング用キャパシタ１６００には電荷が蓄積されている。
【００２５】
次に、ビット線プリチャージ開始信号ＮＥＱがローレベルにされると、充放電制御回路１５０３の第１の遅延素子１７０１で決まる遅延時間τ１の後に、トランスファゲート接続信号ＡＰはハイレベル、ＮＡＰはローレベルとなり、第１のＰチャネルトランジスタ１６０１はオフし、第２のＰチャネルトランジスタ１６０２、第１のＮチャネルトランジスタ１６０３がオンする。これにより、ポンピング用キャパシタ１６００とビット線プリチャージ電源配線ＶＢＰ［０］とが電気的に接続されて、電流ｉｂが流れる。電荷蓄積ノードＣＰＮＤにはハイレベルがチャージされており、電流ｉｂにより、ビット線プリチャージ電源配線ＶＢＰ［０］は急速にレベルが上げられる。
【００２６】
レベルの上昇を受けて、オペアンプ１６０７は、Ｐチャネルトランジスタ１６０８をオフする方向に動作を変えるが、流す電流ｉａが小さくなるまでには時間を要する。
【００２７】
その後、第２の遅延素子１７０２で決まる遅延時間τ２の後に、トランスファゲート接続信号ＡＰがローレベル、ＮＡＰがハイレベルとなり、第２のＰチャネルトランジスタ１６０２、第１のＮチャネルトランジスタ１６０３がオフし、また第１のＰチャネルトランジスタ１６０１がオンし、電荷蓄積ノードＣＰＮＤはハイレベルにチャージされ、次のプリチャージ動作に備えられる。
【００２８】
ここで、プリチャージ動作を高速で行うためには、ポンピング用キャパシタ１６００に十分な電荷量を蓄積する必要があり、ポンピング用キャパシタ１６００としては比較的大きなサイズが必要となる。
【００２９】
【特許文献１】
特開２０００−３０４５０号公報
【００３０】
【発明が解決しようとする課題】
次の読み出し動作の際に安定して読み出しを行うためには、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］のプリチャージ動作を所定の時間内に実行する必要があるが、従来の半導体記憶装置では、プリチャージ動作を所定の時間内に行うために、比較的サイズの大きいポンピング用キャパシタ１６００を用いてポンプ動作を行う必要があり、そのためにチップ面積の縮小化が困難であった。
【００３１】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、比較的小さなサイズのポンピング用キャパシタでもプリチャージ動作を高速に行うことができ、チップ面積を縮小可能な半導体記憶装置を提供することにある。
【００３２】
【課題を解決するための手段】
前記の目的を達成するため、本発明による第１の半導体記憶装置は、複数のメモリセルと、複数のメモリセルが接続されたビット線対と、第１の制御信号（ＮＥＱ）に応じてビット線対を所定のプリチャージ電圧（ＶＢＰ）にプリチャージするための複数のプリチャージ回路と、複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線対のイコライズ電圧と前記プリチャージ電圧が異なる半導体記憶装置であって、ビット線プリチャージ電圧発生装置は、プリチャージ電圧を発生して複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、ポンピング用キャパシタと、ポンピング用キャパシタの第１の電極を第１の電源（ＶＤＤ）に接続する第１のスイッチと、第１の電極とプリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、ポンピング用キャパシタの第２の電極を第１の電源に接続する第３のスイッチと、第２の電極を第２の電源（ＶＳＳ）に接続する第４のスイッチと、第１、第２、第３および第４のスイッチのオン／オフを制御する制御回路からなるプリチャージ電圧ポンプ回路とを備え、プリチャージ電圧ポンプ回路の制御回路は、プリチャージ開始から所定の遅延時間の経過後、一定時間だけ、第２のスイッチと第３のスイッチをオンするよう制御し、それ以外の時間は、第１のスイッチと第４のスイッチをオンするように制御することを特徴とする。
【００３３】
この構成により、ポンピング用キャパシタのサイズが小さくても、ビット線のプリチャージ動作を高速に行うことができる。
【００３４】
また、第１の半導体記憶装置において、第１、第２、第３および第４のスイッチとポンピング用キャパシタはＭＯＳトランジスタで構成されることが好ましい。これにより、ビット線プリチャージ電圧発生装置をＭＯＳ集積回路に容易に搭載することができる。
【００３５】
また、第１の半導体記憶装置は複数のゲート酸化膜厚を有して成り、第１、第２、第３および第４のスイッチとポンピング用キャパシタは厚膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることが好ましい。これにより、ＤＲＡＭのワード線信号やプリチャージ開始信号等の高電圧で回路を駆動することができる。
【００３６】
また、第１の半導体記憶装置は複数のゲート酸化膜厚を有して成り、第１、第２、第３および第４のスイッチとポンピング用キャパシタは薄膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることが好ましい。これにより、低電圧で駆動能力の高いトランジスタや、小面積のポンピング用キャパシタが構成でき、低電力化を図ることができる。
【００３７】
前記の目的を達成するため、本発明による第２の半導体記憶装置は、複数のメモリセルと、複数のメモリセルが接続されたビット線対と、第１の制御信号（ＮＥＱ）に応じてビット線対を所定のプリチャージ電圧（ＶＢＰ）にプリチャージするための複数のプリチャージ回路と、複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線対のイコライズ電圧とプリチャージ電圧が異なる半導体記憶装置であって、ビット線プリチャージ電圧発生装置は、プリチャージ電圧を発生して複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、ポンピング用キャパシタと、ポンピング用キャパシタの第１の電極を第１の電源（ＶＤＤ）に接続する第１のスイッチと、第１の電極とプリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、第１および第２のスイッチのオン／オフを制御する制御回路とを有し、ポンピング用キャパシタの第２の電極を第２の制御信号（ＥＸＣＰ）で駆動するプリチャージ電圧ポンプ回路とを備え、プリチャージ電圧ポンプ回路の制御回路は、プリチャージ開始から所定の遅延時間の経過後、一定時間だけ、第１の制御信号により第２のスイッチをオンするように制御し、それ以外の時間は、第１のスイッチをオンするように制御し、第２の制御信号によってポンピング用キャパシタの電荷がプリチャージ電圧発生回路の出力ノードに転送されるよう動作することを特徴とする。
【００３８】
この構成により、第１の半導体記憶装置の利点に加えて、部品点数を削減することができ、さらにチップ面積を縮小することができる。
【００３９】
前記の目的を達成するため、本発明による第３の半導体記憶装置は、複数のメモリセルと、複数のメモリセルが接続されたビット線対と、第１の制御信号（ＮＥＱ）に応じてビット線対を所定のプリチャージ電圧（ＶＢＰ）にプリチャージするための複数のプリチャージ回路と、複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線対のイコライズ電圧とプリチャージ電圧が異なる半導体記憶装置であって、ビット線プリチャージ電圧発生装置は、プリチャージ電圧を発生して複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、ポンピング用キャパシタと、ポンピング用キャパシタの第１の電極を第１の電源（ＶＤＤ）に接続する第１のスイッチと、第１の電極とプリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、第１および第２のスイッチのオン／オフを制御する制御回路とを有し、ポンピング用キャパシタの第２の電極を第２の制御信号（ＥＸＣＰ）で駆動するプリチャージ電圧ポンプ回路とを備え、プリチャージ電圧ポンプ回路の制御回路は、プリチャージ開始から所定の遅延時間の経過後に、一定時間だけ、第１の制御信号により第２のスイッチをオンするように制御し、それ以外の時間は、第１のスイッチをオンするように制御し、第２の制御信号によってポンピング用キャパシタの電荷がプリチャージ電圧発生回路の出力ノードに転送されるよう動作し、第２の制御信号は、前記プリチャージ回路へのビット線プリチャージ開始信号である前記第１の制御信号の活性化期間内に立ち上がることを特徴とする。
【００４０】
この構成と制御により、第２の半導体記憶装置の構成上の利点に加えて、ポンピング用キャパシタの第１の電極に過電圧が印加されることなく、ポンピング用キャパシタの電荷を、効率よくビット線対に転送することができる。
【００４１】
前記の目的を達成するため、本発明による第４の半導体記憶装置は、複数のメモリセルと、複数のメモリセルが接続されたビット線対と、第１の制御信号（ＮＥＱ）に応じてビット線対を所定のプリチャージ電圧にプリチャージするための複数のプリチャージ回路と、複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線対のイコライズ電圧とプリチャージ電圧が異なる半導体記憶装置であって、ビット線プリチャージ電圧発生装置は、プリチャージ電圧を発生して複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、ポンピング用キャパシタと、ポンピング用キャパシタの第１の電極を第１の電源（ＶＤＤ）に接続する第１のスイッチと、第１の電極とプリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、第１および第２のスイッチのオン／オフを制御する制御回路とを有し、ポンピング用キャパシタの第２の電極を第２の制御信号（ＥＸＣＰ）で駆動するプリチャージ電圧ポンプ回路とを備え、プリチャージ電圧ポンプ回路の制御回路は、プリチャージ開始から所定の遅延時間の経過後に、一定時間だけ、第１の制御信号により第２のスイッチをオンするように制御し、それ以外の時間は、第１のスイッチをオンするように制御し、第２の制御信号によって前記ポンピング用キャパシタの電荷が前記プリチャージ電圧発生回路の出力ノードに転送されるよう動作し、第２の制御信号は、プリチャージ開始から前記遅延時間の経過後、第１の制御信号の遷移時間より長い時間をかけて立ち上がることを特徴とする。
【００４２】
この構成と制御により、第２の半導体記憶装置の構成上の利点に加えて、ポンピング用キャパシタの第１の電極に過電圧が印加されることなく、ポンピング用キャパシタの電荷を、効率よくビット線対に転送することができる。
【００４３】
また、第１から第４の半導体記憶装置において、第１の制御信号がプリチャージ回路へのビット線プリチャージ開始信号であることにより、プリチャージ動作時に、ポンピング用キャパシタの電荷をビット線対に転送し、所望の電圧を得ることができる。
【００４４】
また、第２の半導体記憶装置において、第１の制御信号が第２制御信号を兼用することが好ましい。これにより、第２の制御信号の制御のために必要となる制御回路や信号配線等の占める面積を削減することができる。
【００４５】
また、第２から第４の半導体記憶装置において、第１のスイッチと、第２のスイッチと、ポンピング用キャパシタがＭＯＳトランジスタで構成されることが好ましい。これにより、ビット線プリチャージ電圧発生装置をＭＯＳ集積回路に容易に搭載することができる。
【００４６】
また、第２から第４の半導体記憶装置は複数のゲート酸化膜厚を有して成り、第１のスイッチと、第２のスイッチと、ポンピング用キャパシタが厚膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることが好ましい。これにより、ＤＲＡＭのワード線信号やビット線プリチャージ開始信号等の高電圧で回路を駆動することができる。
【００４７】
また、第２から第４の半導体記憶装置は複数のゲート酸化膜厚を有して成り、第１のスイッチと、第２のスイッチと、ポンピング用キャパシタが薄膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることが好ましい。これにより、低電圧で駆動能力の高いトランジスタや、小面積のポンピング用キャパシタが構成でき、低電力化を図ることができる。
【００４９】
また、第１から第４の半導体記憶装置は、ＮチャネルＭＯＳトランジスタの第１のウェル領域とＰチャネルＭＯＳトランジスタの第２のウェル領域を有して成り、ポンピング用キャパシタを構成するＭＯＳトランジスタは、第２のウェル領域のトランジスタで構成されることが好ましい。これにより、ポンピング用キャパシタをＰチャネルＭＯＳトランジスタで構成することができる。
【００５０】
また、第１から第４の半導体記憶装置は、ＮチャネルＭＯＳトランジスタの第１のウェル領域と、ＰチャネルＭＯＳトランジスタの第２のウェル領域と、ＮチャネルＭＯＳトランジスタの第３のウェル領域のトリプルウェル領域を有して成り、ポンピング用キャパシタを構成するＭＯＳトランジスタは、第３のウェル領域のトランジスタで構成されることが好ましい。これにより、ポンピング用キャパシタをトリプルウェル内のＮチャネルＭＯＳトランジスタで構成することができる。
【００５１】
また、第１から第４の半導体記憶装置において、ポンピング用キャパシタの第１の電極がＭＯＳトランジスタのゲート電極で構成され、第２の電極がＭＯＳトランジスタのソースとドレインと基板とを接続して構成されることが好ましい。これにより、ポンピング用キャパシタの電荷をビット線対に転送し、ビット線対の電位を高速に所望の電位にすることができる。
【００５２】
また、第１から第４の半導体記憶装置において、ポンピング用キャパシタの第１の電極がＭＯＳトランジスタのソースとドレインと基板とを接続して構成され、第２の電極がＭＯＳトランジスタのゲート電極で構成されることが好ましい。これにより、ポンピング用キャパシタをＰチャネルＭＯＳトランジスタで構成し、ポンピング用キャパシタの電荷をビット線対に転送し、ビット線対の電位を高速に所望の電位にすることができる。
【００５３】
また、第１から第４の半導体記憶装置において、ポンピング用キャパシタは、半導体記憶装置内の複数の配線層を電極とし、配線間に形成される静電容量でキャパシタを構成することが好ましい。これにより、電界の空乏化などに左右されない安定した容量を得ることができる。
【００５４】
また、第１から第４の半導体記憶装置において、複数のメモリセルは、個別に活性化できる複数のメモリセルアレーブロックに構成され、プリチャージ電圧ポンプ回路は、それぞれのメモリーセルアレーブロックに対をなして配置されることが好ましい。これにより、それぞれのメモリセルアレイブロックごとに個別にプリチャージ動作を行うことが可能となり、ＤＲＡＭマクロ容量に応じてビット線プリチャージ電圧発生装置の能力を変えることが不要になる。
【００５５】
また、第１から第４の半導体記憶装置において、複数のメモリセルは、個別に活性化できる複数のメモリセルアレーブロックに構成され、プリチャージ電圧ポンプ回路は、それぞれのメモリセルアレイブロックに対をなして配置され、それぞれのメモリセルアレイブロックの非プリチャージ状態からプリチャージ状態への移行に応じて動作することが好ましい。これにより、それぞれのメモリセルアレイブロックごとのビット線プリチャージ動作に応じてプリチャージ電圧のポンピング動作を行うことが可能となり、ＤＲＡＭマクロ容量に応じてビット線プリチャージ電圧発生装置の能力を変えることが不要になる。
【００５６】
また、第１から第４の半導体記憶装置において、複数のメモリセルは、個別に活性化できる複数のメモリセルアレーブロックに構成され、プリチャージ電圧ポンプ回路は、それぞれのメモリーセルアレーブロックに対をなして配置され、メモリーセルアレーブロック内のプリチャージ回路へのビット線プリチャージ開始信号に基づいて動作することが好ましい。これにより、それぞれのメモリセルアレイブロックごとのビット線プリチャージ開始信号を用いてプリチャージ電圧のポンピング動作を行うことが可能となり、ＤＲＡＭマクロ容量に応じてビット線プリチャージ電圧発生装置の能力を変えることが不要になる。
【００５７】
また、第１から第４の半導体記憶装置において、ビット線プリチャージ電圧発生装置は、メモリセルアレイブロックのいずれか一辺で、センスアンプ列と平行に配置されることが好ましい。これにより、ビット線プリチャージ電圧の発生に必要となる制御信号線をセンスアンプ列と平行に配置することが可能となるため、制御信号線の配置のために必要とされる面積を削減できる。
【００５８】
また、第１から第４の半導体記憶装置において、ビット線プリチャージ電圧発生装置は、メモリセルアレイブロックのいずれか一辺で、プリチャージ回路列の隣に配置されることが好ましい。これにより、ビット線プリチャージ電圧発生装置からプリチャージ回路列へのプリチャージ電圧の転送を効率良く行うことができる。
【００５９】
また、第１から第４の半導体記憶装置において、ビット線プリチャージ電圧発生装置は、メモリセルアレイブロックのいずれか一辺で、ロウデコーダブロック内、あるいはロウデコーダ列と平行に配置されることが好ましい。これにより、ビット線プリチャージ電圧の発生に必要な制御信号を効率良くビット線プリチャージ電圧発生装置に転送することが可能となり、さらにプリチャージ回路列に平行に配置した電源配線によって、ビット線プリチャージ電圧をプリチャージ回路列に効率良く供給することができ、電源配線等の占める面積を削減することもできる。
【００６０】
また、第１から第４の半導体記憶装置において、ビット線プリチャージ電圧発生装置は、メモリセルアレイブロックのいずれか一辺で、メモリセルアレイブロックを挟んでロウデコーダブロックと対向する辺に配置されることが好ましい。これにより、プリチャージ回路列に平行に配置した電源配線によって、ビット線プリチャージ電圧をプリチャージ回路列に効率よく供給することができ、電源配線等の占める面積を削減することができる。
【００６１】
また、第１から第４の半導体記憶装置において、第２の制御信号の電圧振幅は、複数のメモリセルに接続されたワード線の電圧振幅とほぼ同じであることが好ましい。
【００６２】
また、前記の目的を達成するため、本発明による半導体装置は、第２から第４の半導体記憶装置のいずれかと論理回路装置とが混載された半導体装置であって、第２の制御信号の電圧振幅は、論理回路装置における信号の電圧振幅とほぼ同じであることを特徴とする。
【００６３】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００６４】
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置における回路ブロックおよびビット線プリチャージ電圧ＶＢＰの電源配線ネットを示す模式図である。なお、図１において、従来例の説明で参照した図１５と同様の構成および機能を有する部分については、同一の符号を付して説明を省略する。また、ＤＲＡＭ回路の機能ブロック構成、メモリセルアレイブロック１３０２の回路構成、メモリセルアレイ１５００内のビット線プリチャージ電圧ＶＢＰの電源配線ネット、充放電制御回路１５０３の回路構成は、それぞれ、図１３、図１４、図１５、図１７に示す従来の構成と同様である。
【００６５】
本実施形態が従来例と異なるのは、電源ブロック１０１に含まれるビット線プリチャージ電圧発生装置１０２内のプリチャージ電圧ポンプ回路１０５の構成にある。
【００６６】
ビット線プリチャージ電圧発生装置１０２は、ビット線プリチャージ電源配線ＶＢＰ［０］〜ＶＢＰ［ｎ］のうち、もっとも近接するビット線プリチャージ電源配線ＶＢＰ［０］およびもっとも遠方のビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続される。
【００６７】
図２は、図１に示すビット線プリチャージ電圧発生回路１５０４およびプリチャージ電圧ポンプ回路１０５の内部構成を示す回路図である。図２において、プリチャージ電圧ポンプ回路１０５は、ポンピング用キャパシタ２００と、第１のＰチャネルトランジスタ２０１（第１のスイッチ）と、第２のＰチャネルトランジスタ２０２（第２のスイッチ）と、第１のＮチャネルトランジスタ２０３（第２のスイッチ）と、インバータ２０４（制御回路）と、バッファインバータ２０５（制御回路）と、第３のＰチャネルトランジスタ２０６（第３のスイッチ）と、第２のＮチャネルトランジスタ２０７（第４のスイッチ）とで構成される。なお、ＣＰＮＤ１は第１の電荷蓄積ノード、ＣＰ１は第２の電荷蓄積ノード、ＡＰ、ＮＡＰ、ＡＣＰはトランスファゲート接続信号である。ビット線プリチャージ電圧発生回路１５０４の構成は従来と同じである。
【００６８】
ポンピング用キャパシタ２００の第１の電極には、第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３のドレインが接続され、ポンピング用キャパシタ２００の第２の電極には、第３のＰチャネルトランジスタ２０６、第２のＮチャネルトランジスタ２０７のドレインが接続された第２の電荷蓄積ノードＣＰに接続される。ポンピング用キャパシタ２００の静電容量Ｃｃａｐは、同時にプリチャージされるビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の総容量をＣｂｌとした場合、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位をビット線プリチャージ基準電圧ＶＢＰＲＥＦまでチャージするのに必要な電荷と等しい（ＶＢＰＲＥＦ−１／２ＶＤＤ）×Ｃｂｌを蓄積できるような静電容量が必要となる。動作時には、オペアンプ１６０７により供給される電荷分を考慮し、Ｃｃａｐ＜（ＶＢＰＲＥＦ−１／２ＶＤＤ）／（ＶＤＤ−ＶＢＰＲＥＦ）×Ｃｂｌなる関係を満たす静電容量Ｃｃａｐを有するポンピング用キャパシタ２００が用いられる。
【００６９】
第１のＰチャネルトランジスタ２０１のゲートには、トランスファゲート接続信号ＡＰが印加され、ソースには電源電圧ＶＤＤが供給される。第２のＰチャネルトランジスタ２０２のゲートには、トランスファゲート接続信号ＮＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。第１のＮチャネルトランジスタ２０３のゲートには、トランスファゲート接続信号ＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。インバータ２０４は、トランスファゲート接続信号ＡＰを受けて、トランスファゲート接続信号ＮＡＰを出力する。バッファインバータ２０５は、偶数段のインバータの直列接続で構成され、トランスファゲート接続信号ＡＣＰを受けて、トランスファゲート接続信号ＡＰを出力する。第３のＰチャネルトランジスタ２０６のゲートには、トランスファゲート接続信号ＮＡＰが印加され、そのソースには電源電圧ＶＤＤが供給される。第２のＮチャネルトランジスタ２０７のゲートには、トランスファゲート接続信号ＮＡＰが印加され、そのソースは接地電位ＶＳＳに接続される。
【００７０】
図７は、本実施形態で用いられるＭＯＳトランジスタの半導体構造を示す断面図である。７０１はゲート電極、７０２はＮチャネルＭＯＳ領域におけるソース・ドレイン電極、７０３はＰチャネルＭＯＳ領域におけるソース・ドレイン電極、７０４はＮチャネルＭＯＳ領域における基板コンタクト、７０５はＰチャネルＭＯＳ領域における基板コンタクト、７０６はＮチャネルＭＯＳトランジスタの第１のウェル領域、７０７はＰチャネルＭＯＳトランジスタの第２のウェル領域、７０８はＮチャネルＭＯＳトランジスタの第３のウェル領域、７０９はＰ型半導体基板、７１０はゲート酸化膜である。
【００７１】
次に、以上のように構成された半導体記憶装置におけるビット線プリチャージ時の動作について、図３を参照して説明する。
【００７２】
図３は、図１、図２、図１４、図１７における各部信号の電圧および電流を示すタイミングチャートである。
【００７３】
ビット線プリチャージ開始信号ＮＥＱ（第１の制御信号）がローレベルにされ、プリチャージ回路１４０２が活性化されると、センスアンプ１４０１により電位をそれぞれＶＤＤ、ＶＳＳにされていたビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がイコライズされ、１／２ＶＤＤの電位にチャージされようとする。プリチャージ回路１４０２は同時に、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］をビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続し、ビット線プリチャージ電圧ＶＢＰにチャージしようとする。その際に電流が消費され、電圧降下が発生する。
【００７４】
ビット線プリチャージ電源配線ＶＢＰ［ｎ］に電圧降下が発生すると、メッシュ状に接続される配線を通して、ビット線プリチャージ電源配線ＶＢＰ［０］にも電圧降下が伝達される。
【００７５】
ＶＢＰ［ｎ］の電圧降下を検知して、ビット線プリチャージ電圧発生回路１５０４のオペアンプ１６０７が活性化するが、Ｐチャネルトランジスタ１６０８の流す電流ｉａが大きくなるまでには時間を要する。
【００７６】
ビット線プリチャージ開始信号ＮＥＱがハイレベルの場合には、トランスファゲート接続信号ＡＰはローレベル、ＮＡＰはハイレベルで、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第３のＰチャネルトランジスタ２０６はオフしており、また第１のＰチャネルトランジスタ２０１、第２のＮチャネルトランジスタ２０７はオンしており、第１の電荷蓄積ノードＣＰＮＤ１はハイレベルにチャージされており、第２の電荷蓄積ノードＣＰ１は、第３のＮチャネルトランジスタを介して接地電位ＶＳＳに接続されている。
【００７７】
次に、ビット線プリチャージ開始信号ＮＥＱがローレベルにされると、充放電制御回路１５０３の第１の遅延素子１７０１で決まる遅延時間τ１の後に、トランスファゲート接続信号ＡＰはハイレベル、ＮＡＰはローレベルとなり、第１のＰチャネルトランジスタ２０１、第２のＮチャネルトランジスタ２０７はオフし、第２のＰチャネルトランジスタ２０２、第３のＰチャネルトランジスタ２０６、第１のＮチャネルトランジスタ２０３がオンする。これにより、第２の電荷蓄積ノードＣＰ１の電圧が昇圧され、第１の電荷蓄積ノードＣＰＮＤ１は瞬間的に昇圧され、第１の電荷蓄積ノードＣＰＮＤ１とビット線プリチャージ電源配線ＶＢＰ［０］が電気的に接続されて、電流ｉｂが流れる。この電流ｉｂにより、ビット線プリチャージ電源配線ＶＢＰ［０］は急速にレベルが上げられる。
【００７８】
レベルの上昇を受けて、オペアンプ１６０７は、Ｐチャネルトランジスタ１６０８をオフする方向に動作を変えるが、流す電流ｉａが小さくなるまでには時間を要する。
【００７９】
その後、充放電制御回路１５０３の第２の遅延素子１７０２で決まる遅延時間τ２の後に、トランスファゲート接続信号ＡＰがローレベル、ＮＡＰがハイレベルとなり、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第３のＰチャネルトランジスタ２０６がオフし、また第１のＰチャネルトランジスタ２０１、第２のＮチャネルトランジスタ２０７がオンし、第１の電荷蓄積ノードＣＰＮＤ１は再び電源電圧ＶＤＤにチャージされ、次のプリチャージ動作に備えられる。
【００８０】
以上のように、本実施形態によれば、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］をプリチャージする際に、オペアンプ１６０７の動作の遅れを補償するために、ポンピング用キャパシタ２００に蓄積された電荷を放電する機能に加えて、さらにプリチャージ動作の高速化およびポンピング用キャパシタ２００のサイズ縮小を図るために、ポンピング用キャパシタ２００の第２の電極を、第３のＰチャネルトランジスタ２０６および第２のＮチャネルトランジスタ２０７を介して電源電圧ＶＤＤまたは接地電位ＶＳＳに接続することで、所定時間内にプリチャージ動作を実行でき、かつポンピング用キャパシタ２００の容量面積を低減できることから、チップ上においてのレイアウト面積を縮小することが可能となる。
【００８１】
また、プリチャージ動作を制御する第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第３のＰチャネルトランジスタ２０６、第２のＮチャネルトランジスタ２０７、およびポンピング用キャパシタ２００をＭＯＳトランジスタで構成することにより、本実施形態のビット線プリチャージ電圧発生回路をＭＯＳ集積回路に容易に搭載することが可能となる。
【００８２】
また、プリチャージ動作を制御する第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第３のＰチャネルトランジスタ２０６、第２のＮチャネルトランジスタ２０７、およびポンピング用キャパシタ２００を厚膜のＭＯＳトランジスタで構成することにより、本実施形態のビット線プリチャージ回路を高電圧にて駆動することが可能となる。
【００８３】
また、本実施形態において、第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第３のＰチャネルトランジスタ２０６、第２のＮチャネルトランジスタ２０７、およびポンピング用キャパシタ２００は、薄膜のＭＯＳトランジスタで構成することも可能であり、それにより本実施形態のビット線プリチャージ回路を、低電圧で駆動能力の高いトランジスタや小面積のキャパシタで構成でき、回路における消費電力の低電力化を図ることもできる。
【００８４】
また、本実施形態において、ポンピング用キャパシタ２００を、図７に示すＮチャネルＭＯＳトランジスタの第１のウェル領域７０６およびＰチャネルＭＯＳトランジスタの第２のウェル領域７０７のうち、ＰチャネルＭＯＳトランジスタの第２のウェル領域７０７内のトランジスタで形成し、ポンピング用キャパシタ２００のゲート電極（第１の電極）を第３のＰチャネルトランジスタ２０６、第２のＮチャネルトランジスタ２０７のドレインに、そのソース・ドレイン電極（第２の電極）を第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３のドレインに接続することにより、ポンピング用キャパシタ２００をＰチャネルトランジスタで構成して、同等の効果を得ることもできる。
【００８５】
また、本実施形態において、ポンピング用キャパシタ２００を、図７に示すＮチャネルＭＯＳトランジスタの第１のウェル領域７０６、ＰチャネルＭＯＳトランジスタの第２のウェル領域７０７、およびＮチャネルＭＯＳトランジスタの第３のウェル領域７０８のトリプルウェル領域７０９のうち、ＮチャネルＭＯＳトランジスタの第３のウェル領域７０８内のトランジスタで形成することにより、ポンピング用キャパシタ２００をトリプルウェル内のＮチャネルトランジスタで構成して、同等の効果を得ることもできる。
【００８６】
また、本実施形態において、ポンピング用キャパシタ２００を、複数の配線層を電極として、その配線間に形成される静電容量で構成したキャパシタで構成することも可能であり、これにより電界の空乏化などに左右されない安定した容量を得ることができる。
【００８７】
（第２の実施形態）
図４は、本発明の第２の実施形態による半導体記憶装置におけるビット線プリチャージ電圧ＶＢＰの電源配線ネットを示す模式図である。なお、図１において、従来例および第１の実施形態の説明でそれぞれ参照した図１５および図１と同様の構成および機能を有する部分については、同一の符号を付して説明を省略する。また、ＤＲＡＭ回路の機能ブロック構成、メモリセルアレイブロック１３０２の回路構成、メモリセルアレイ１５００内のビット線プリチャージ電圧ＶＢＰの電源配線ネット、充放電制御回路１５０３の回路構成は、それぞれ、図１３、図１４、図１５、図１７に示す従来の構成と同様である。
【００８８】
本実施形態が第１の実施形態と異なるのは、電源ブロック４０１に含まれるビット線プリチャージ電圧発生装置４０２内のプリチャージ電圧ポンプ回路４０５の構成にある。
【００８９】
図５は、図４に示すビット線プリチャージ電圧発生回路１５０４およびプリチャージ電圧ポンプ回路４０５の内部構成を示す回路図である。図５において、プリチャージ電圧ポンプ回路４０５は、ポンピング用キャパシタ５００と、第１のＰチャネルトランジスタ５０１（第１のスイッチ）と、第２のＰチャネルトランジスタ５０２（第２のスイッチ）と、Ｎチャネルトランジスタ５０３（第２のスイッチ）と、インバータ５０４（制御回路）と、バッファインバータ５０５（制御回路）とで構成される。なお、ＣＰＮＤ２は第１の電荷蓄積ノード、ＣＰ２は第２の電荷蓄積ノード、ＡＰ、ＮＡＰ、ＡＣＰはトランスファゲート接続信号、ＥＸＣＰは第２の制御信号である。
【００９０】
ポンピング用キャパシタ５００の第１の電極には、第１のＰチャネルトランジスタ５０１、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３のドレインが接続され、ポンピング用キャパシタ５００の第２の電極には、メモリセルアレイ１５００に接続されたワード線の電圧振幅と同程度の電圧振幅を有する第２の制御信号ＥＸＣＰが印加される。ポンピング用キャパシタ５００の静電容量Ｃｃａｐは、同時にプリチャージされるビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の総容量をＣｂｌとしたときに、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位をビット線プリチャージ基準電圧ＶＢＰＲＥＦまでチャージするのに必要な電荷と等しい（ＶＢＰＲＥＦ−１／２ＶＤＤ）×Ｃｂｌを蓄積できるような静電容量が必要となる。動作時には、オペアンプ１６０７により供給される電荷分を考慮し、Ｃｃａｐ＜（ＶＢＰＲＥＦ−１／２ＶＤＤ）／（ＶＤＤ−ＶＢＰＲＥＦ）×Ｃｂｌなる関係を満たす静電容量Ｃｃａｐを有するポンピング用キャパシタ５００が用いられる。
【００９１】
第１のＰチャネルトランジスタ５０１のゲートには、トランスファゲート接続信号ＡＰが印加され、そのソースには電源電圧ＶＤＤが供給される。第２のＰチャネルトランジスタ５０２のゲートには、トランスファゲート接続信号ＮＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。Ｎチャネルトランジスタ５０３のゲートには、トランスファゲート接続信号ＡＰが印加され、そのソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。インバータ５０４は、トランスファゲート接続信号ＡＰを受けて、トランスファゲート接続信号ＮＡＰを出力する。バッファインバータ５０５は、偶数段のインバータの直列接続で構成され、トランスファゲート接続信号ＡＣＰを受けて、トランスファゲート接続信号ＡＰを出力する。
【００９２】
なお、本実施形態におけるＭＯＳトランジスタ構成は、第１の実施形態で参照した図７と同一である。
【００９３】
以上のように構成された半導体記憶装置におけるビット線プリチャージ時の動作について、図６を参照して説明する。
【００９４】
図６は、図４、図５、図１４、図１７における各部信号の電圧および電流を示すタイミングチャートである。
【００９５】
ビット線プリチャージ開始信号ＮＥＱがローレベルにされ、プリチャージ回路１４０２が活性化されると、センスアンプ１４０１により電位をそれぞれＶＤＤ、ＶＳＳにされていたビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がイコライズされ、１／２ＶＤＤの電位にチャージされようとする。プリチャージ回路１４０２は同時に、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］をビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続し、ビット線プリチャージ電圧ＶＢＰにチャージしようとする。その際に電流が消費され、電圧降下が発生する。
【００９６】
ビット線プリチャージ電源配線ＶＢＰ［ｎ］に電圧降下が発生すると、メッシュ状に接続される配線を通して、ビット線プリチャージ電源配線ＶＢＰ［０］にも電圧降下が伝達される。
【００９７】
ＶＢＰ［ｎ］の電圧降下を検知して、ビット線プリチャージ電圧発生回路１５０４のオペアンプ１６０７が活性化するが、Ｐチャネルトランジスタ１６０８の流す電流ｉａが大きくなるまでには時間を要する。
【００９８】
ビット線プリチャージ開始信号ＮＥＱがハイレベルの場合には、トランスファゲート接続信号ＡＰはローレベル、ＮＡＰはハイレベルで、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３はオフしており、また第１のＰチャネルトランジスタ５０１はオンしており、第２の制御信号ＥＸＣＰはＶＳＳに設定されており、第１の電荷蓄積ノードＣＰＮＤ２は電源電圧ＶＤＤにチャージされており、第２の電荷蓄積ノードＣＰ２は接地電位ＶＳＳに接続されている。
【００９９】
次に、ビット線プリチャージ開始信号ＮＥＱがローレベルにされると、充放電制御回路１５０３の第１の遅延素子１７０１で決まる遅延時間τ１の後に、トランスファゲート接続信号ＡＰはハイレベル、ＮＡＰはローレベルとなり、第１のＰチャネルトランジスタ５０１はオフし、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３がオンする。
【０１００】
このとき、第２の制御信号ＥＸＣＰを、トランスファゲート接続信号ＡＰの立ち上がり時間と比べて緩やかに上昇するように制御することにより、第２の電荷蓄積ノードＣＰ２は緩やかに昇圧され、第１の電荷蓄積ノードＣＰＮＤ２は過電圧が印加されることなく電源電圧ＶＤＤから昇圧される。
【０１０１】
また、第１の電荷蓄積ノードＣＰＮＤ２とビット線プリチャージ電源配線ＶＢＰ［０］が電気的に接続されて、電流ｉｂが流れる。この電流ｉｂにより、ビット線プリチャージ電源配線ＶＢＰ［０］は急速にレベルが上げられ、また、この時に、第２の制御信号ＥＸＣＰは、トランスファゲート制御信号ＡＰの立ち上がり時間と比べて緩やかに上昇しているので、ポンピング用キャパシタ５００の第１の電極に過電圧が印加されることなく、ポンピング用キャパシタ５００の電荷をビット線に転送することができる。
【０１０２】
ビット線プリチャージ電源配線ＶＢＰ［０］のレベルの上昇を受けて、オペアンプ１６０７は、Ｐチャネルトランジスタ１６０８をオフする方向に動作を変えるが、流す電流ｉａが小さくなるまでには時間を要する。
【０１０３】
その後、充放電制御回路１５０３の第２の遅延素子１７０２で決まる遅延時間τ２の後に、トランスファゲート接続信号ＡＰがローレベル、ＮＡＰがハイレベルとなり、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３がオフし、また第１のＰチャネルトランジスタ５０１がオンし、第２の制御信号ＥＸＣＰを、トランスファゲート制御信号ＡＰの立下り時間に比べて緩やかに下降させて接地電位ＶＳＳにすることにより、第１の電荷蓄積ノードＣＰＮＤ２は再び電源電圧ＶＤＤにチャージされ、次のプリチャージ動作に備えられる。
【０１０４】
以上のように、本実施形態によれば、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］をプリチャージする際に、オペアンプ１６０７の動作の遅れを補償するために、ポンピング用キャパシタ５００に蓄積された電荷を放電する機能に加えて、さらにプリチャージ動作の高速化およびポンピング用キャパシタ５００のサイズ縮小を図るために、ポンピング用キャパシタ５００の第２の電極に第２の制御信号ＥＸＣＰを印加し、第２の制御信号ＥＸＣＰを電源電圧ＶＤＤから接地電位ＶＳＳまで制御することで、所定時間内にプリチャージ動作を実行でき、かつポンピング用キャパシタ５００の容量面積を低減できることから、チップ上においてのレイアウト面積を縮小することが可能となる。
【０１０５】
また、プリチャージ動作を制御する第１のＰチャネルトランジスタ５０１、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３、およびポンピング用キャパシタ５００をＭＯＳトランジスタで構成することにより、本実施形態のビット線プリチャージ電圧発生回路をＭＯＳ集積回路に容易に搭載することが可能となる。
【０１０６】
また、プリチャージ動作を制御する第１のＰチャネルトランジスタ５０１、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３、およびポンピング用キャパシタ５００を厚膜のＭＯＳトランジスタで構成することにより、本実施形態のビット線プリチャージ回路を高電圧にて駆動することが可能となる。
【０１０７】
また、本実施形態において、第１のＰチャネルトランジスタ５０１、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３、およびポンピング用キャパシタ５００は、薄膜のＭＯＳトランジスタで構成することも可能であり、それにより本実施形態のビット線プリチャージ回路を、低電圧で駆動能力の高いトランジスタや小面積のキャパシタで構成でき、回路における消費電力の低減を図ることもできる。
【０１０８】
また、本実施形態において、ポンピング用キャパシタ５００を、図７に示すＮチャネルＭＯＳトランジスタの第１のウェル領域７０６およびＰチャネルＭＯＳトランジスタの第２のウェル領域７０７のうち、ＰチャネルＭＯＳトランジスタの第２のウェル領域７０７内のトランジスタで形成し、ポンピング用キャパシタ５００のゲート電極に、第２の制御信号ＥＸＣＰを印加し、そのソース・ドレイン電極を、第１のＰチャネルトランジスタ５０１、第２のＰチャネルトランジスタ５０２、Ｎチャネルトランジスタ５０３のドレインに接続することにより、ポンピング用キャパシタ５００をＰチャネルトランジスタで構成して、同等の効果を得ることもできる。
【０１０９】
また、本実施形態において、ポンピング用キャパシタ５００を、図７に示すＮチャネルＭＯＳトランジスタの第１のウェル領域７０６、ＰチャネルＭＯＳトランジスタの第２のウェル領域７０７、およびＮチャネルＭＯＳトランジスタの第３のウェル領域７０８のトリプルウェル領域７０９のうち、ＮチャネルＭＯＳトランジスタの第３のウェル領域７０８内のトランジスタで形成することにより、ポンピング用キャパシタ５００をトリプルウェル内のＮチャネルトランジスタで構成して、同等の効果を得ることもできる。
【０１１０】
また、本実施形態において、ポンピング用キャパシタ５００を、複数の配線層を電極として、その配線間に形成される静電容量で構成したキャパシタで構成することも可能であり、これにより電界の空乏化などに左右されない安定した容量を得ることができる。
【０１１１】
また、本実施形態において、第２の制御信号ＥＸＣＰとしてトランスファゲート接続信号ＡＣＰを用いることも可能であり、これにより、第２の制御信号ＥＸＣＰの制御のための回路や配線等の占める面積を削減することも可能である。
【０１１２】
また、本実施形態による半導体記憶装置と論理回路装置とを混載して半導体装置を構成する場合には、第２の制御信号ＥＸＣＰは、論理回路装置で用いられている信号の電圧振幅とほぼ同程度の電圧振幅にすることも可能である。
【０１１３】
（第３の実施形態）
図８は、本発明の第３の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図である。図８において、８００はＤＲＡＭ機能ブロック、８０１は第１または第２の実施形態におけるビット線プリチャージ電圧発生装置、８０２はセンスアンプ列、８０３はプリチャージ回路列、８０４はメモリセルアレイブロック、８０５はロウデコーダである。
【０１１４】
本実施形態においては、複数のメモリセルアレイブロック８０４を有するＤＲＡＭ機能ブロック８００内において、第１または第２の実施形態におけるビット線プリチャージ電圧発生装置８０１は、それぞれのメモリセルアレイブロック８０４と対をなして配置されている。これにより、それぞれのメモリセルアレイブロック８０４ごとのビット線プリチャージ開始信号ＮＥＱを用いてビット線プリチャージ電圧のポンピング動作を行うことで、それぞれのメモリセルアレイごとに個別にプリチャージ動作を行うことが可能になり、ＤＲＡＭマクロ容量の大小に応じてビット線プリチャージ電圧発生装置８０１の能力を変えることが不要となる。
【０１１５】
（第４の実施形態）
図９は、本発明の第４の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図である。なお、第３の実施形態と同様の機能を有する部分については、同一の符号を付して説明を省略する。
【０１１６】
本実施形態が第３の実施形態と異なるのは、ＤＲＡＭ機能ブロック９００内における、ビット線プリチャージ電圧発生装置８０１、センスアンプ列８０２、プリチャージ回路列８０３、およびメモリセルアレイブロック８０４の配置にある。
【０１１７】
本実施形態においては、複数のメモリセルアレイを有するＤＲＡＭ機能ブロック９００内において、ビット線プリチャージ電圧発生装置８０１を、それぞれのメモリセルアレイブロック８０４のいずれか一辺であり、かつセンスアンプ列８０２と平行となる場所に配置している。これにより、ビット線プリチャージ電圧の発生に必要となる制御信号線をセンスアンプ８０２列と平行に配置することが可能となるため、制御信号線の配置のために必要とされる面積を削減することが可能となる。
【０１１８】
（第５の実施形態）
図１０は、本発明の第５の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図である。なお、第３および第４の実施形態と同様の機能を有する部分については、同一の符号を付して説明を省略する。
【０１１９】
本実施形態が第３および第４の実施形態と異なるのは、ＤＲＡＭ機能ブロック１０００内における、ビット線プリチャージ電圧発生装置８０１、センスアンプ列８０２、プリチャージ回路列８０３、およびメモリセルアレイブロック８０４の配置にある。
【０１２０】
本実施形態においては、複数のメモリセルアレイを有するＤＲＡＭ機能ブロック１０００内において、ビット線プリチャージ電圧発生装置８０１を、それぞれのメモリセルアレイブロック８０４のいずれか一辺であり、かつプリチャージ回路列８０３と隣り合った場所に配置しており、このため、ビット線プリチャージ電圧発生装置８０１からプリチャージ回路列８０３へのプリチャージ電圧の転送を効率良く行うことが可能となる。
【０１２１】
（第６の実施形態）
図１１は、本発明の第６の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図である。なお、第３から第５の実施形態と同様の機能を有する部分については、同一の符号を付して説明を省略する。
【０１２２】
本実施形態が第３から第５の実施形態と異なるのは、ＤＲＡＭ機能ブロック１１００内における、ビット線プリチャージ電圧発生装置８０１、センスアンプ列８０２、プリチャージ回路列８０３、およびメモリセルアレイブロック８０４の配置にある。
【０１２３】
本実施形態においては、複数のメモリセルアレイを有するＤＲＡＭ機能ブロック１１００内において、ビット線プリチャージ電圧発生装置８０１を、それぞれのメモリセルアレイブロック８０４のいずれか一辺であり、かつロウデコーダ８０５と隣り合った場所に配置している。これにより、ビット線プリチャージ電圧の発生に必要な制御信号を効率良くビット線プリチャージ電圧発生装置８０１に転送することが可能であり、さらにビット線プリチャージ電圧をプリチャージ回路列８０３に平行に配置した電源配線によってプリチャージ回路列８０３に供給することで、電源配線等の占める面積を削減することも可能となる。
【０１２４】
（第７の実施形態）
図１２は、本発明の第７の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図である。なお、第３から第６の実施形態と同様の機能を有する部分については、同一の符号を付して説明を省略する。
【０１２５】
本実施形態が第３から第６の実施形態と異なるのは、ＤＲＡＭ機能ブロック１２００内における、ビット線プリチャージ電圧発生装置８０１、センスアンプ列８０２、プリチャージ回路列８０３、およびメモリセルアレイブロック８０４の配置にある。
【０１２６】
本実施形態においては、複数のメモリセルアレイを有するＤＲＡＭ機能ブロック１２００内において、ビット線プリチャージ電圧発生装置８０１を、それぞれのメモリセルアレイブロック８０４のいずれか一辺であり、かつメモリセルアレイブロック８０４を挟んでロウデコーダ８０５と対向する場所に配置している。これにより、ビット線プリチャージ電圧をプリチャージ回路列８０３に平行に配置した電源配線を介してプリチャージ回路列８０３に供給することで、電源配線等の占める面積を削減することが可能となる。
【０１２７】
【発明の効果】
以上説明したように、本発明によれば、従来のオペアンプおよびポンピング用キャパシタを含むビット線プリチャージ電圧発生装置のプリチャージ電圧ポンプ回路に、ポンピング用キャパシタに対して電荷を充放電するためのトランスファーゲートを設ける、あるいはポンピング用キャパシタを直接駆動する制御信号を供給することにより、ビット線のプリチャージ動作を所定の時間内に行い、同時にポンピング用キャパシタの容量面積を低減することも可能となり、半導体記憶装置の回路動作の高速化とレイアウト面積の縮小化を両立させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態による半導体記憶装置における回路ブロックおよびビット線プリチャージ電圧ＶＢＰの電源配線ネットを示す模式図
【図２】 図１に示すビット線プリチャージ電圧発生回路１５０４およびプリチャージ電圧ポンプ回路１０５の内部構成を示す回路図
【図３】 第１の実施形態による半導体記憶装置のビット線プリチャージ動作時における各部信号の電圧および電流を示すタイミングチャート
【図４】 本発明の第２の実施形態による半導体記憶装置における回路ブロックおよびビット線プリチャージ電圧ＶＢＰの電源配線ネットを示す模式図
【図５】 図４に示すビット線プリチャージ電圧発生回路１５０４およびプリチャージ電圧ポンプ回路４０５の内部構成を示す回路図
【図６】 第２の実施形態による半導体記憶装置のビット線プリチャージ動作時における各部信号の電圧および電流を示すタイミングチャート
【図７】 第１および第２の実施形態で用いられるＭＯＳトランジスタの半導体構造を示す断面図
【図８】 本発明の第３の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図
【図９】 本発明の第４の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図
【図１０】 本発明の第５の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図
【図１１】 本発明の第６の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図
【図１２】 本発明の第７の実施形態による半導体記憶装置におけるＤＲＡＭ機能ブロックのレイアウト構成を示す模式図
【図１３】 一般的なＤＲＡＭ１３００の構成を示す機能ブロック図
【図１４】 図１３に示すメモリセルアレイブロック１３０２の回路図
【図１５】 従来の半導体記憶装置における回路ブロックおよびビット線プリチャージ電圧ＶＢＰの電源配線ネットの模式図
【図１６】 図１５に示すビット線プリチャージ電圧発生回路１５０４およびプリチャージ電圧ポンプ回路１５０５の内部構成を示す回路図
【図１７】 図１５に示す充放電制御回路の内部構成を示す回路図
【図１８】 従来の半導体記憶装置のビット線プリチャージ動作時における各部信号の電圧および電流を示すタイミングチャート
【符号の説明】
１０１ 電源ブロック
１０２ ビット線プリチャージ電圧発生装置
１０５ プリチャージ電圧ポンプ回路
ＮＥＱ ビット線プリチャージ開始信号（第１の制御信号）
ＶＢＰ［０］〜ＶＢＰ［ｎ］ ビット線プリチャージ電源配線
２００ ポンピング用キャパシタ
２０１ 第１のＰチャネルトランジスタ（第１のスイッチ）
２０２ 第２のＰチャネルトランジスタ（第２のスイッチ）
２０３ 第１のＮチャネルトランジスタ（第２のスイッチ）
２０４ インバータ（制御回路）
２０５ バッファインバータ（制御回路）
２０６ 第３のＰチャネルトランジスタ（第３のスイッチ）
２０７ 第２のＮチャネルトランジスタ（第４のスイッチ）
ＶＢＰＲＥＦ ビット線プリチャージ基準電圧
ＶＯＵＴ ビット線プリチャージ保持電圧
ＰＥＮ ドライバーイネーブル信号
ＣＰＮＤ１ 第１の電荷蓄積ノード
ＣＰ１ 第２の電荷蓄積ノード
ＡＰ、ＮＡＰ、ＡＣＰ トランスファゲート接続信号
４０１ 電源ブロック
４０２ ビット線プリチャージ電圧発生装置
４０５ プリチャージ電圧ポンプ回路
５００ ポンピング用キャパシタ
５０１ 第１のＰチャネルトランジスタ（第１のスイッチ）
５０２ 第２のＰチャネルトランジスタ（第２のスイッチ）
５０３ Ｎチャネルトランジスタ（第２のスイッチ）
５０４ インバータ（制御回路）
５０５ バッファインバータ（制御回路）
ＥＸＣＰ 第２の制御信号
ＣＰＮＤ２ 第１の電荷蓄積ノード
ＣＰ２ 第２の電荷蓄積ノード
７０１ ゲート電極
７０２ ＮチャネルＭＯＳ領域におけるソースまたはドレイン
７０３ ＰチャネルＭＯＳ領域におけるソースまたはドレイン
７０４ ＮチャネルＭＯＳ領域における基板コンタクト
７０５ ＰチャネルＭＯＳ領域における基板コンタクト
７０６ 第１のウェル領域
７０７ 第２のウェル領域
７０８ 第３のウェル領域
７０９ 半導体基板
７１０ ゲート酸化膜
８００、９００、１０００、１１００、１２００ ＤＲＡＭ機能ブロック
８０１ ビット線プリチャージ電圧発生装置
８０２ センスアンプ列
８０３ プリチャージ回路列
８０４ メモリセルアレイブロック
８０５ ロウデコーダ
１３００ 一般的なＤＲＡＭ
１３０１ メモリセルアレイ
１３０２ メモリセルアレイブロック
１３０３ 電源ブロック
１３０４ ロウデコーダ
１３０５ カラムデコーダ
１３０６ 制御回路
１３０７ Ｉ／Ｏバッファ
ＣＬＫ 外部クロック信号
ＮＲＡＳ ロウアドレスストローブ信号
ＮＣＡＳ カラムアドレスストローブ信号
ＮＷＥ ライト制御信号
ＲＥＦ リフレッシュ制御信号
ＲＡＤ ロウアドレス信号
ＣＡＤ カラムアドレス信号
ＷＥＮ ライトイネーブル信号
ＳＥ アクセスコントロール信号
ＤＩ データー入力信号
ＤＯ データー入力信号
ＶＣＰ メモリセルプレート電圧
ＶＢＰ ビット線プリチャージ電圧
ＢＬ［０］〜ＢＬ［ｎ］ ビット線
／ＢＬ［０］〜／ＢＬ［ｎ］ ビット線
１４００ メモリセル
１４０１ センスアンプ
１４０２ プリチャージ回路
１４０３ アクセストランジスタ
１４０４ キャパシタ
１５００ メモリセルアレイ
１５０１ 電源ブロック
１５０２ ビット線プリチャージ電圧発生装置
１５０３ 充放電制御回路
１５０４ ビット線プリチャージ電圧発生回路
１５０５ プリチャージ電圧ポンプ回路
１６００ ポンピング用キャパシタ
１６０１ 第１のＰチャネルトランジスタ
１６０２ 第２のＰチャネルトランジスタ
１６０３ 第１のＮチャネルトランジスタ
１６０４ インバータ
１６０５ バッファインバータ
ＣＰＮＤ 電荷蓄積ノード
１６０６ 基準電圧発生回路
１６０７ オペアンプ
１６０８ Ｐチャネルトランジスタ
１７０１ 第１の遅延素子
１７０２ 第２の遅延素子
１７０３ インバータ
１７０４ ＮＯＲ素子
Claims (26)
- 複数のメモリセルと、前記複数のメモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を所定のプリチャージ電圧にプリチャージするための複数のプリチャージ回路と、前記複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、前記ビット線対のイコライズ電圧と前記プリチャージ電圧が異なる半導体記憶装置であって、
前記ビット線プリチャージ電圧発生装置は、
前記プリチャージ電圧を発生して前記複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、
ポンピング用キャパシタと、前記ポンピング用キャパシタの第１の電極を第１の電源に接続する第１のスイッチと、前記第１の電極と前記プリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、前記ポンピング用キャパシタの第２の電極を前記第１の電源に接続する第３のスイッチと、前記第２の電極を第２の電源に接続する第４のスイッチと、前記第１、第２、第３および第４のスイッチのオン／オフを制御する制御回路からなるプリチャージ電圧ポンプ回路とを備え、
前記プリチャージ電圧ポンプ回路の前記制御回路は、プリチャージ開始から所定の遅延時間の経過後、一定時間だけ、前記第２のスイッチと前記第３のスイッチをオンするよう制御し、それ以外の時間は、前記第１のスイッチと前記第４のスイッチをオンするように制御することを特徴とする半導体記憶装置。 - 前記第１、第２、第３および第４のスイッチと前記ポンピング用キャパシタはＭＯＳトランジスタで構成されることを特徴とする請求項１記載の半導体記憶装置。
- 前記半導体記憶装置は複数のゲート酸化膜厚を有して成り、前記第１、第２、第３および第４のスイッチと前記ポンピング用キャパシタは厚膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることを特徴とする請求項１記載の半導体記憶装置。
- 前記半導体記憶装置は複数のゲート酸化膜厚を有して成り、前記第１、第２、第３および第４のスイッチと前記ポンピング用キャパシタは薄膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることを特徴とする請求項１記載の半導体記憶装置。
- 複数のメモリセルと、前記複数のメモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を所定のプリチャージ電圧にプリチャージするための複数のプリチャージ回路と、前記複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、前記ビット線対のイコライズ電圧と前記プリチャージ電圧が異なる半導体記憶装置であって、
前記ビット線プリチャージ電圧発生装置は、
前記プリチャージ電圧を発生して前記複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、
ポンピング用キャパシタと、前記ポンピング用キャパシタの第１の電極を第１の電源に接続する第１のスイッチと、前記第１の電極と前記プリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、前記第１および第２のスイッチのオン／オフを制御する制御回路とを有し、前記ポンピング用キャパシタの第２の電極を第２の制御信号で駆動するプリチャージ電圧ポンプ回路とを備え、
前記プリチャージ電圧ポンプ回路の前記制御回路は、プリチャージ開始から所定の遅延時間の経過後、一定時間だけ、前記第１の制御信号により前記第２のスイッチをオンするように制御し、それ以外の時間は、前記第１のスイッチをオンするように制御し、前記第２の制御信号によって前記ポンピング用キャパシタの電荷が前記プリチャージ電圧発生回路の出力ノードに転送されるよう動作することを特徴とする半導体記憶装置。 - 複数のメモリセルと、前記複数のメモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を所定のプリチャージ電圧にプリチャージするための複数のプリチャージ回路と、前記複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、前記ビット線対のイコライズ電圧と前記プリチャージ電圧が異なる半導体記憶装置であって、
前記ビット線プリチャージ電圧発生装置は、
前記プリチャージ電圧を発生して前記複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、
ポンピング用キャパシタと、前記ポンピング用キャパシタの第１の電極を第１の電源に接続する第１のスイッチと、前記第１の電極と前記プリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、前記第１および第２のスイッチのオン／オフを制御する制御回路とを有し、前記ポンピング用キャパシタの第２の電極を第２の制御信号で駆動するプリチャージ電圧ポンプ回路とを備え、
前記プリチャージ電圧ポンプ回路の前記制御回路は、プリチャージ開始から所定の遅延時間の経過後、一定時間だけ前記第１の制御信号により前記第２のスイッチをオンするように制御し、それ以外の時間は、前記第１のスイッチをオンするように制御し、前記第２の制御信号によって前記ポンピング用キャパシタの電荷が前記プリチャージ電圧発生回路の出力ノードに転送されるよう動作し、
前記第２の制御信号は、前記プリチャージ回路へのビット線プリチャージ開始信号である前記第１の制御信号のアクティブ期間内に立ち上がることを特徴とする半導体記憶装置。 - 複数のメモリセルと、前記複数のメモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を所定のプリチャージ電圧にプリチャージするための複数のプリチャージ回路と、前記複数のプリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、前記ビット線対のイコライズ電圧と前記プリチャージ電圧が異なる半導体記憶装置であって、
前記ビット線プリチャージ電圧発生装置は、
前記プリチャージ電圧を発生して前記複数のプリチャージ回路に供給するプリチャージ電圧発生回路と、
ポンピング用キャパシタと、前記ポンピング用キャパシタの第１の電極を第１の電源に接続する第１のスイッチと、前記第１の電極と前記プリチャージ電圧発生回路の出力ノードを接続する第２のスイッチと、前記第１および第２のスイッチのオン／オフを制御する制御回路とを有し、前記ポンピング用キャパシタの第２の電極を第２の制御信号で駆動するプリチャージ電圧ポンプ回路とを備え、
前記プリチャージ電圧ポンプ回路の前記制御回路は、プリチャージ開始から所定の遅延時間の経過後、一定時間だけ前記第１の制御信号により前記第２のスイッチをオンするように制御し、それ以外の時間は、前記第１のスイッチをオンするように制御し、前記第２の制御信号によって前記ポンピング用キャパシタの電荷が前記プリチャージ電圧発生回路の出力ノードに転送されるよう動作し、
前記第２の制御信号は、プリチャージ開始から前記遅延時間の経過後、前記第１の制御信号の遷移時間より長い時間をかけて立ち上がることを特徴とする半導体記憶装置。 - 前記第１の制御信号は、前記プリチャージ回路へのビット線プリチャージ開始信号であることを特徴とする請求項１または５記載の半導体記憶装置。
- 前記第１の制御信号が前記第２制御信号を兼用することを特徴とする請求項５記載の半導体記憶装置。
- 前記第１および第２のスイッチと前記ポンピング用キャパシタはＭＯＳトランジスタで構成されることを特徴とする請求項５から７のいずれか一項記載の半導体記憶装置。
- 前記半導体記憶装置は複数のゲート酸化膜厚を有して成り、前記第１および第２のスイッチと前記ポンピング用キャパシタは厚膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることを特徴とする請求項５から７のいずれか一項記載の半導体記憶装置。
- 前記半導体記憶装置は複数のゲート酸化膜厚を有して成り、前記第１および第２のスイッチと前記ポンピング用キャパシタは薄膜のゲート酸化膜厚のＭＯＳトランジスタで構成されることを特徴とする請求項５から７のいずれか一項記載の半導体記憶装置。
- 前記半導体記憶装置は、ＮチャネルＭＯＳトランジスタの第１のウェル領域とＰチャネルＭＯＳトランジスタの第２のウェル領域を有して成り、前記ポンピング用キャパシタを構成するＭＯＳトランジスタは、前記第２のウェル領域のトランジスタで構成されることを特徴とする請求項１、または５から７のいずれか一項記載の半導体記憶装置。
- 前記半導体記憶装置は、ＮチャネルＭＯＳトランジスタの第１のウェル領域と、ＰチャネルＭＯＳトランジスタの第２のウェル領域と、ＮチャネルＭＯＳトランジスタの第３のウェル領域のトリプルウェル領域を有して成り、前記ポンピング用キャパシタを構成するＭＯＳトランジスタは、前記第３のウェル領域のトランジスタで構成されることを特徴とする請求項１、または５から７のいずれか一項記載の半導体記憶装置。
- 前記ポンピング用キャパシタの前記第１の電極がＭＯＳトランジスタのゲート電極で構成され、前記第２の電極がＭＯＳトランジスタのソースとドレインと基板とを接続して構成されたことを特徴とする請求項１、または５から７のいずれか一項記載の半導体記憶装置。
- 前記ポンピング用キャパシタの前記第１の電極がＭＯＳトランジスタのソースとドレインと基板とを接続して構成され、前記第２の電極がＭＯＳトランジスタのゲート電極で構成されたことを特徴とする請求項１、または５から７のいずれか一項記載の半導体記憶装置。
- 前記ポンピング用キャパシタは、前記半導体記憶装置内の複数の配線層を電極とし、配線間に形成される静電容量でキャパシタを構成することを特徴とする請求項１、または５から７のいずれか一項記載の半導体記憶装置。
- 前記複数のメモリセルは、個別に活性化できる複数のメモリセルアレーブロックに構成され、前記プリチャージ電圧ポンプ回路は、それぞれのメモリーセルアレーブロックに対をなして配置されることを特徴とする請求項１、または５から７のいずれか一項記載の半導体記憶装置。
- 前記複数のメモリセルは、個別に活性化できる複数のメモリセルアレーブロックに構成され、前記プリチャージ電圧ポンプ回路は、それぞれのメモリーセルアレーブロックに対をなして配置され、それぞれのメモリーセルアレーブロックの非プリチャージ状態からプリチャージ状態への移行に応じて動作することを特徴とする請求項１、または５から７のいずれか一項記載の半導体記憶装置。
- 前記複数のメモリセルは、個別に活性化できる複数のメモリセルアレーブロックに構成され、前記プリチャージ電圧ポンプ回路は、それぞれのメモリーセルアレーブロックに対をなして配置され、前記メモリーセルアレーブロック内のプリチャージ回路へのプリチャージ開始信号に基づいて動作することを特徴とする請求項１、または５から７のいずれか一項記載の半導体記憶装置。
- 前記ビット線プリチャージ電圧発生装置は、前記メモリーセルアレーブロックのいずれか一辺で、センスアンプ列と平行に配置されることを特徴とする請求項１８記載の半導体記憶装置。
- 前記ビット線プリチャージ電圧発生装置は、前記メモリーセルアレーブロックのいずれか一辺で、前記プリチャージ回路列の隣に配置されることを特徴とする請求項１８記載の半導体記憶装置。
- 前記ビット線プリチャージ電圧発生装置は、前記メモリーセルアレーブロックのいずれか一辺で、ロウデコーダブロック内、あるいはロウデコーダ列と平行に配置されることを特徴とする請求項１８記載の半導体記憶装置。
- 前記ビット線プリチャージ電圧発生装置は、前記メモリーセルアレーブロックのいずれか一辺で、前記メモリーセルアレーブロックを挟んでロウデコーダブロックと対向する辺に配置されることを特徴とする請求項１８記載の半導体記憶装置。
- 前記第２の制御信号の電圧振幅は、前記複数のメモリセルに接続されたワード線の電圧振幅とほぼ同じであることを特徴とする請求項５から７のいずれか一項記載の半導体記憶装置。
- 請求項５から７のいずれか一項記載の半導体記憶装置と論理回路装置とが混載された半導体装置であって、
前記第２の制御信号の電圧振幅は、前記論理回路装置における信号の電圧振幅とほぼ同じであることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003060530A JP4119773B2 (ja) | 2003-03-06 | 2003-03-06 | 半導体記憶装置および半導体装置 |
| US10/786,708 US6914835B2 (en) | 2003-03-06 | 2004-02-24 | Semiconductor memory device, and semiconductor device with the semiconductor memory device and logic circuit device therein |
| CN200410007488.7A CN1527323B (zh) | 2003-03-06 | 2004-03-05 | 半导体存储器件及载有其和逻辑电路器件的半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003060530A JP4119773B2 (ja) | 2003-03-06 | 2003-03-06 | 半導体記憶装置および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004272984A JP2004272984A (ja) | 2004-09-30 |
| JP4119773B2 true JP4119773B2 (ja) | 2008-07-16 |
Family
ID=32923608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003060530A Expired - Lifetime JP4119773B2 (ja) | 2003-03-06 | 2003-03-06 | 半導体記憶装置および半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6914835B2 (ja) |
| JP (1) | JP4119773B2 (ja) |
| CN (1) | CN1527323B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100582392B1 (ko) * | 2004-12-28 | 2006-05-22 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| US7352626B1 (en) * | 2005-08-29 | 2008-04-01 | Spansion Llc | Voltage regulator with less overshoot and faster settling time |
| US8358543B1 (en) | 2005-09-20 | 2013-01-22 | Spansion Llc | Flash memory programming with data dependent control of source lines |
| TW200721163A (en) * | 2005-09-23 | 2007-06-01 | Zmos Technology Inc | Low power memory control circuits and methods |
| JP2010283992A (ja) * | 2009-06-04 | 2010-12-16 | Elpida Memory Inc | 電源電圧生成回路、及び半導体装置 |
| US8339882B2 (en) * | 2010-07-12 | 2012-12-25 | Promos Technologies Pte. Ltd. | Dual bit line precharge architecture and method for low power dynamic random access memory (DRAM) integrated circuit devices and devices incorporating embedded DRAM |
| JP5695439B2 (ja) * | 2011-02-18 | 2015-04-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9672875B2 (en) | 2014-01-27 | 2017-06-06 | Micron Technology, Inc. | Methods and apparatuses for providing a program voltage responsive to a voltage determination |
| KR102611860B1 (ko) * | 2018-11-05 | 2023-12-11 | 에스케이하이닉스 주식회사 | 디코딩 회로 및 이를 포함하는 반도체 메모리 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69518826T2 (de) * | 1995-04-14 | 2001-02-22 | St Microelectronics Srl | Spannungserhöhungsschaltung zur Erzeugung eines annähernd konstanten Spannungspegels |
| JP2000030450A (ja) | 1998-05-07 | 2000-01-28 | Fujitsu Ltd | 半導体集積回路 |
| JP3324646B2 (ja) * | 1999-07-01 | 2002-09-17 | 日本電気株式会社 | 回路装置、その動作方法 |
| JP2002050181A (ja) * | 2000-02-07 | 2002-02-15 | Toshiba Corp | 半導体記憶装置 |
| JP3753972B2 (ja) * | 2001-11-20 | 2006-03-08 | 松下電器産業株式会社 | 半導体記憶装置 |
-
2003
- 2003-03-06 JP JP2003060530A patent/JP4119773B2/ja not_active Expired - Lifetime
-
2004
- 2004-02-24 US US10/786,708 patent/US6914835B2/en not_active Expired - Lifetime
- 2004-03-05 CN CN200410007488.7A patent/CN1527323B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004272984A (ja) | 2004-09-30 |
| US6914835B2 (en) | 2005-07-05 |
| CN1527323B (zh) | 2010-05-12 |
| US20040174726A1 (en) | 2004-09-09 |
| CN1527323A (zh) | 2004-09-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070516 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070529 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080128 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080403 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080425 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4119773 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130502 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |