JP5695439B2 - 半導体装置 - Google Patents

Description

この発明は、半導体基板上に形成された複数の構成部品からなる半導体装置に関する。

マイクロコンピュータなどの半導体集積回路には、内部回路に駆動電圧を供給するために、外部電源電圧を降圧して内部電源電圧を生成する内部降圧レギュレータ（ＶＤＣ：Voltage Down Converter）が備えられている。内部降圧レギュレータは、通常、基準電圧を生成する基準電圧生成回路と、ネガティブフィードバック（負帰還）ループを備えた内部電源電圧生成回路とによって構成される。基準電圧生成回路としては、シリコンのバンドギャップを利用して約１．１Ｖの基準電圧を生成するバンドギャップリファレンス（ＢＧＲ：Band Gap Reference）回路が代表的である。

内部電源電圧は、製品仕様に応じてたとえば１．５Ｖなどに定められる。この電圧設定値になるように基準電圧生成回路や内部電源電圧生成回路は設計されているが、製造工程のゆらぎにより内部電源電圧が設計時の値からずれることがある。特に半導体集積回路の微細化が進むほど回路部品の特性ばらつきが大きくなるので、実際の値と設計時の値との誤差は避け難い。そこで、基準電圧生成回路や内部電源電圧生成回路には、誤差を補正するためのトリミング機能が設けられている。

典型的なトリミングの手法は、半導体集積回路装置に内蔵されたアナログ・デジタル変換器（ＡＤＣ：Analog-to-Digital Converter）によって内部電源電圧を測定し、内部電源電圧が所望の値（たとえば、１．５Ｖ）になるように、基準電圧生成回路のトリミングを行なうものである。内部電源電圧に代えて基準電圧生成回路から出力される基準電圧を検出してもよいが、この場合には基準電圧生成回路の出力のインピーダンス変換を行なうためにボルテージフォロア回路を設ける必要がある。基準電圧生成回路の電荷供給能力は十分でないので、ボルテージフォロア回路を介さずに基準電圧生成回路とＡＤＣとを直接接続すると、チャージシェアによって基準電圧が変動してしまうからである。

なお、チャージシェアは、ダイナミック論理回路においてしばしば問題となっており、チャージシェアを回避するための方法が提案されている。たとえば、特開２００４−２８９６４１号公報（特許文献１）に記載された方法では、論理回路内の配線をプリチャージする際に、充電された電荷が隣接するノードに移動してしまわないように、プリチャージされた配線から電荷が移動する可能性のあるノードもプリチャージされる。特開２００１−２７４６７７号公報（特許文献２）は、クロスカップル負荷型のダイナミック論理回路について開示する。この回路では、複数の負荷トランジスタが接続されるサブダイナミックノードに、ダイナミックノードに蓄積していた電荷が移動する可能性がある。そこで、ダイナミックノードをプリチャージする際に、サブダイナミックノードもプリチャージする。

特開２００４−２８９６４１号公報 特開２００１−２７４６７７号公報

従来の基準電圧のトリミング手法では基準電圧の測定精度に問題がある。すなわち、内部電源電圧の観測結果に基づいて基準電圧生成回路のトリミングを行なう場合には、基準電圧生成回路の誤差だけでなく内部電源電圧生成回路の誤差も含めて観測していることになる。ボルテージフォロア回路を介して基準電圧を測定する方法の場合には、観測されたデータにはボルテージフォロア回路のオフセットの影響が含まれている。いずれの場合も、基準電圧の測定精度に限界があるので、基準電圧を所望の値に合わせこむことは困難である。

既に説明したように、ボルテージフォロア回路を介さずに基準電圧生成回路とＡＤＣとを直接接続するとボルテージフォロア回路のオフセットの影響を受けないが、チャージシェアによって基準電圧が変動するという問題が生じる。基準電圧が変動すると、基準電圧に基づいて生成される内部電源電圧も大きく変動することになるため、内部電源電圧を受けて動作する内部回路が暴走したり破壊されたりする可能性がある。

この発明の目的は、電圧生成回路を備えた半導体装置において、電圧生成回路の電荷供給能力が十分でない場合であってもチャージシェアを引き起こすことなく、電圧生成回路の出力電圧を従来よりも高精度に検出できるようにすることである。

この発明の実施の一形態による半導体装置は、電圧生成回路と、第１のスイッチと、充電回路とを備える。電圧生成回路は、電圧を生成して出力し、生成する電圧の大きさを調整する機能を有する。第１のスイッチは、オン状態のときに互いに導通する第１および第２の導通端子を有し、第１の導通端子が電圧生成回路の出力ノードと配線を介して接続される。充電回路は、第１のスイッチの第２の導通端子に接続された配線を充電する。

上記の実施の形態によれば、第１のスイッチを介して電圧生成回路に接続される配線を、充電回路によって充電することができる。このため、電圧生成回路の電荷供給能力が十分でない場合であってもチャージシェアを引き起こすことなく、電圧生成回路の出力電圧を従来よりも高精度に検出できる。

この発明の実施の一形態による半導体装置の構成を示すブロック図である。 図１の基準電圧生成回路１１の構成を示す回路図である。 図２のバイアス発生回路３０の構成を示す回路図である。 図１の基準電圧生成回路１１の変形例としての基準電圧生成回路１１Ａの構成を示す回路図である。 図４のバイアス発生回路３０Ａの構成を示す回路図である。 図１の内部電源電圧生成回路１２の構成を示す回路図である。 図１のスイッチＳＷ１，ＳＷ２，ＳＷ３の詳細な構成を示す回路図である。 図１のスイッチＳＷ４，ＳＷ５，ＳＷ６の詳細な構成を示す回路図である。 図１の基準電圧生成回路１１のトリミング手順を示すフローチャートである。 図９のステップＳ５について説明するための図である。 図９のステップＳ７、Ｓ８について説明するための図である。 チャージシェアが発生した場合の内部電源電圧の時間変動を示す図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

［マイクロコンピュータチップの全体構成］
図１は、この発明の実施の一形態による半導体装置の構成を示すブロック図である。図１にはこの発明が適用される代表的な半導体装置の一例としてマイクロコンピュータチップ１が示されている。

図１を参照してマイクロコンピュータチップ１は、外部電源電圧ＶＣＣが与えられる電源端子２と、接地電圧ＶＳＳが与えられる接地端子３と、外部電源電圧ＡＶＣＣが与えられる電源端子４と、接地電圧ＡＶＳＳが与えられる接地端子５とを含む。電源端子２および４はマイクロコンピュータチップ１の外部では共通の電源に接続してもよいが、マイクロコンピュータチップ１内ではこれらの電源端子２，４は直接接続されない。したがって、外部電源電圧ＶＣＣおよびＡＶＣＣは互いに独立した電源電圧として扱われる。同様に、接地端子３および５は外部の共通の接地に接続されるが、マイクロコンピュータチップ１上ではこれらの接地端子３，５は直接接続されない。したがって、接地電圧ＶＳＳおよびＡＶＳＳは互いに独立した接地電圧として扱われる。特に電源端子４および接地端子５には、流入するノイズによって内部回路が破壊されないように保護回路が取り付けられるのが望ましい。この実施の形態では、外部電源電圧ＶＣＣ，ＡＶＣＣは３．３Ｖである。

マイクロコンピュータチップ１は、さらに、基準電圧生成回路１１と、内部電源電圧生成回路１２と、内部回路としてのＶＤＤ系ロジック回路１３と、アナログテストバス（Analog Test Bus）２４と、増幅器ＶＦと、ＡＤＣ２２と、デジタル・アナログ変換器（ＤＡＣ：Digital-to-Analog Converter）２１と、スイッチＳＷ１〜ＳＷ６とを含む。増幅器ＶＦは、基準電圧生成回路１１の出力インピーダンスの変換を行なうボルテージフォロアとして用いられる。

基準電圧生成回路１１、内部電源電圧生成回路１２、および増幅器ＶＦは、電源端子２に接続された電源線２Ａを介して外部電源電圧ＶＣＣを受け、接地端子３に接続された接地線３Ａを介して接地電圧ＶＳＳを受ける。ＤＡＣ２１およびＡＤＣ２２は、電源端子４を介して外部電源電圧ＡＶＣＣを受け、接地端子５を介して接地電圧ＡＶＳＳを受ける。

基準電圧生成回路１１は、外部電源電圧ＶＣＣに基づいて、外部電源電圧ＶＣＣおよび環境温度に対する依存性の極めて小さな基準電圧Ｖｒｅｆを生成して出力する。基準電圧生成回路１１には、生成する電圧を調整する機能（トリミング機能）が設けられる。この実施の形態では、基準電圧生成回路１１としてＢＧＲ回路が用いられる。ＢＧＲ回路によって約１．１Ｖの基準電圧が生成される。基準電圧生成回路１１の詳細な構成については、図２〜図５を参照して後述する。

内部電源電圧生成回路１２は、基準電圧Ｖｒｅｆに基づいて、ＶＤＤ系ロジック回路１３を駆動するための駆動電圧である内部電源電圧ＶＤＤを生成する。内部電源電圧生成回路１２には、生成する電圧を調整する機能（トリミング機能）が設けられる。この実施の形態の場合、内部電源電圧生成回路１２は、基準電圧Ｖｒｅｆを目標値とするフィードバック制御によって、外部電源電圧ＶＣＣの変動に影響されない一定の電圧（１．５Ｖ）を生成する。内部電源電圧生成回路１２の構成の詳細については、図６を参照して後述する。

ＶＤＤ系ロジック回路１３は、内部電源電圧生成回路１２の出力ノードから引き出された内部電源電圧ＶＤＤ供給用の配線２３と接続され、内部電源電圧ＶＤＤを駆動電圧として動作する。ＶＤＤ系ロジック回路１３には、接地線３Ａを介して接地電圧ＶＳＳが与えられる。図１に示すように、ＶＤＤ系ロジック回路１３は、中央処理装置（ＣＰＵ：Central Processing Unit）１６、ＲＡＭ（Random Access Memory）１４、ＲＯＭ（Read Only Memory）１５、タイマ回路（ＴＭＲ）１７、ダイレクトメモリアクセス（ＤＭＡ：Direct Memory Access）制御回路１８、およびシリアル通信インターフェース（ＳＣＩ：Serial Communication Interface）１９などを含む。

アナログテストバス２４は、基準電圧Ｖｒｅｆおよび内部電源電圧ＶＤＤの値を調整するときに、基準電圧生成回路１１とＡＤＣ２２、および内部電源電圧生成回路１２とＡＤＣ２２とを接続するためのバスとして用いられる。アナログテストバス２４は、スイッチＳＷ２を介して基準電圧生成回路１１の出力ノードと接続され、スイッチＳＷ３を介して内部電源電圧ＶＤＤ供給用の配線２３と接続される。アナログテストバス２４は、さらに、スイッチＳＷ１を介してボルテージフォロアとして用いられる増幅器ＶＦの出力ノードと接続される。この実施の形態のマイクロコンピュータチップ１では、ボルテージフォロアを用いなくても基準電圧Ｖｒｅｆの測定が可能であるので、増幅器ＶＦおよびスイッチＳＷ１は必ず必要なわけはない。

ＡＤＣ２２は、入力されたアナログ電圧をデジタル値に変換して出力する。ＡＤＣ２２の入力ノードはスイッチＳＷ５を介してアナログテストバス２４に接続される。これにより、ＡＤＣ２２の入力ノードには、スイッチＳＷ５およびアナログテストバス２４を介して基準電圧Ｖｒｅｆや内部電源電圧ＶＤＤが入力される。

ＤＡＣ２１は、入力されたデジタル値をアナログ電圧に変換して出力する。ＤＡＣ２１の出力ノードは、スイッチＳＷ４を介してアナログテストバス２４と接続される。後述するように、ＤＡＣ２１およびスイッチＳＷ４は、基準電圧ＶｒｅｆをＡＤＣ２２によって測定するときに、アナログテストバス２４を含めてスイッチＳＷ２に接続される配線を予め充電するための充電回路２０として用いられる。

マイクロコンピュータチップ１は、さらに、モニタ端子６と、アナログ入力端子７と、アナログ出力端子８とを含む。図示を省略しているが、マイクロコンピュータチップ１には複数の汎用入出力端子なども設けられる。

モニタ端子６は、スイッチＳＷ６を介してアナログテストバス２４と接続される。モニタ端子６は、外部機器によって基準電圧Ｖｒｅｆおよび内部電源電圧ＶＤＤを測定するときに、外部に基準電圧Ｖｒｅｆおよび内部電源電圧ＶＤＤを出力するための端子として用いられる。

アナログ入力端子７は、ＡＤＣ２２の入力ノードと接続され、外部から入力されたアナログ電圧をＡＤＣ２２に入力するための端子として設けられる。アナログ出力端子８は、ＤＡＣ２１の出力ノードと接続され、ＤＡＣ２１から出力されたアナログ電圧を外部に出力するための端子として設けられる。

上記の各構成要素を接続する配線の長さは、次のような関係を満たすことが望ましい。基準電圧生成回路１１からスイッチＳＷ２までの配線の長さは、スイッチＳＷ２からスイッチＳＷ４までの配線（アナログテストバス２４の一部を含む）の長さよりも短く、したがって、スイッチＳＷ２からＤＡＣ２１までの配線の長さよりも短いことが望ましい。スイッチＳＷ４からスイッチＳＷ３までの配線の長さは、スイッチＳＷ４からスイッチＳＷ２までの配線の長さよりも短いことが望ましい。基準電圧生成回路１１からスイッチＳＷ２までの配線の長さは、内部電源電圧生成回路１２からスイッチＳＷ３までの配線（配線２３を含む）の長さよりも短いことが望ましい。スイッチＳＷ４からスイッチＳＷ５までの配線の長さは、スイッチＳＷ４からスイッチＳＷ２までの配線の長さよりも短いことが望ましい。

［基準電圧生成回路の構成］
図２は、図１の基準電圧生成回路１１の構成を示す回路図である。

図３は、図２のバイアス発生回路３０の構成を示す回路図である。図２、図３に示す基準電圧生成回路１１は、Y.Okuda他の文献（"A Trimming-Free CMOS Bandgap-Reference Circuit with Sub-1-V-Supply Voltage Operation"、2007 Symposium on VLSI Circuits Digest of Technical Papers、p.96-97）に開示されたＢＧＲ回路である。

図２、図３を参照して、基準電圧生成回路１１は、バイアス発生回路３０と、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタ３１と、ＮＰＮ型のバイポーラトランジスタ３２と、ｎ＋１個の抵抗素子ＲＡ１〜ＲＡｎ＋１（抵抗素子ＲＡと総称する）と、ｎ個のスイッチＳＷＡ１〜ＳＷＡｎとを含む。バイアス発生回路３０は、ＰＭＯＳトランジスタＭ１〜Ｍ３と、ＮＰＮ型のバイポーラトランジスタＴｒ１〜Ｔ３と、オペアンプＡ１，Ａ２と、抵抗素子ＲＤとを含む。バイポーラトランジスタＴｒ３はｋ個のバイポーラトランジスタが並列接続されたものである。スイッチＳＷＡ１〜ＳＷＡｎの各々は、ＮＭＯＳ（Negative-channel MOS）トランジスタまたはトランスミッションゲートなどによって構成される。以下では、まず、基準電圧生成回路１１を構成する要素間の接続について説明する。

トランジスタＭ１，Ｔｒ１はこの順で電源線２Ａと接地線３Ａとの間に直列に接続される。同様に、トランジスタＭ２，Ｔｒ２はこの順で電源線２Ａと接地線３Ａとの間に直列に接続され、トランジスタＭ３，Ｔｒ３および抵抗素子ＲＤはこの順で電源線２Ａと接地線３Ａとの間に直列に接続される。トランジスタ３１，３２およびｎ＋１個の抵抗素子ＲＡｎ＋１，ＲＡｎ，…，ＲＡ１は、この順で電源線２Ａと接地線３Ａとの間に直列に接続される。トランジスタＴｒ１および３２は、ベースとコレクタとが接続されたダイオード接続のトランジスタである。トランジスタ３２のコレクタ（ノード３３）の電圧が、基準電圧Ｖｒｅｆとして出力される。

スイッチＳＷＡ１〜ＳＷＡｎは、抵抗素子ＲＡ１〜ＲＡｎとそれぞれ並列に接続され、トリミング制御信号ＴＲＣ１によって各々がオンまたはオフに制御される。トリミング制御信号ＴＲＣ１は、図１のＶＤＤ系ロジック回路１３内に設けられたレジスタ（図示省略）の設定値に応じた多ビット（ｎビット）の信号である。トリミング制御信号ＴＲＣ１に応じてスイッチＳＷＡ１〜ＳＷＡｎが選択的にオンまたはオフに切替えられることによって、トランジスタ３２のエミッタと接地線３Ａとの間の抵抗値が調整される。

オペアンプＡ１は、その反転入力端子がＰＭＯＳトランジスタＭ１のドレイン（ノード３４）に接続され、その非反転入力端子がＰＭＯＳトランジスタＭ２のドレイン（ノード３５）に接続され、その出力端子がバイポーラトランジスタＴｒ１〜Ｔｒ３のベースに接続される。オペアンプＡ２は、その非反転入力端子がＰＭＯＳトランジスタＭ３のドレイン（ノード３６）に接続され、その反転入力端子がＰＭＯＳトランジスタＭ１のドレイン（ノード３４）に接続され、その出力端子がＰＭＯＳトランジスタＭ１〜Ｍ３，３１のゲートに接続される。オペアンプＡ２の出力電圧をＶｂとする。

次に、基準電圧生成回路１１の動作について説明する。基準電圧生成回路１１において、ＰＭＯＳトランジスタＭ１〜Ｍ３，３１のサイズ（チャネル幅Ｗとチャネル長との比Ｗ／Ｌ）が等しいとすると、各ＰＭＯＳトランジスタに流れる電流Ｉｒｅｆ（以下、基準電流Ｉｒｅｆと称する）は等しい。バイポーラトランジスタＴｒ１，Ｔｒ３のベース・エミッタ間電圧をそれぞれＶｂｅ１，Ｖｂｅ３とし、抵抗素子ＲＤの抵抗値をｒｄとする。オペアンプＡ２によって、ＰＭＯＳトランジスタＭ１のドレイン（ノード３４）の電位と、ＰＭＯＳトランジスタＭ３のドレイン（ノード３６）の電位とが等しくなるように基準電流Ｉｒｅｆが決定されるので、基準電流Ｉｒｅｆは、
Ｖｂｅ１＝Ｖｂｅ３＋Ｉｒｅｆ×ｒｄ …(1)
の関係を満たす。上式（１）から、基準電流Ｉｒｅｆは、
Ｉｒｅｆ＝（Ｖｂｅ１−Ｖｂｅ３）／ｒｄ …(2)
と求まる。オペアンプＡ１は、オペアンプＡ２のオフセットによって基準電流Ｉｒｅｆが変動するのを抑制するために設けられている。

バイポーラトランジスタ３２のベース・エミッタ間電圧をＶｂｅ４とし、トランジスタ３２のエミッタから接地線３Ａまでの抵抗値をｒａとすると、基準電圧Ｖｒｅｆは、
Ｖｒｅｆ＝Ｖｂｅ４＋Ｉｒｅｆ×ｒａ
＝Ｖｂｅ４＋（Ｖｂｅ１−Ｖｂｅ３）×ｒａ／ｒｄ …(3)
で与えられる。

上式（３）において、Ｖｂｅ４の温度係数は負であり、Ｖｂｅ１−Ｖｂｅ３の温度係数は、（Ｂ／ｑ）×ｌｎ（ｋ）（ただし、Ｂはボルツマン定数、ｑは電気素量、ｌｎは自然対数、ｋはバイポーラトランジスタＴｒ３の並列接続数を表わす）となって正になる。したがって、抵抗値の比ｒａ／ｒｄを調整することによって出力電圧Ｖｒｅｆの温度係数を０にすることができる。抵抗値ｒａはトリミング制御信号ＴＲＣ１により調整可能であるので、半導体装置の作製プロセスの影響で温度係数および抵抗値の比ｒａ／ｒｄが設計値からずれても抵抗値ｒａを調整することによって、基準電圧Ｖｒｅｆの温度係数をほぼ０にすることができる。

図４は、図１の基準電圧生成回路１１の変形例としての基準電圧生成回路１１Ａの構成を示す回路図である。

図５は、図４のバイアス発生回路３０Ａの構成を示す回路図である。図４、図５を参照して、基準電圧生成回路１１Ａは、抵抗素子ＲＡ１〜ＲＡｎ＋１およびスイッチＳＷＡ１〜ＳＷＡｎに代えて抵抗素子ＲＢがトランジスタ３２のエミッタと接地線３Ａとの間に設けられる点で図２、図３の基準電圧生成回路１１と異なる。基準電圧生成回路１１Ａは、さらに、抵抗素子ＲＤに代えてｎ＋１個の抵抗素子ＲＥ１〜ＲＥｎ＋１（抵抗素子ＲＥと総称する）およびｎ個のスイッチＳＷＥ１〜ＳＷＥｎが設けられる点で図２、図３の基準電圧生成回路１１と異なる。抵抗素子ＲＥ１〜ＲＥｎ＋１は、この順で接地線３ＡとトランジスタＴｒ３のエミッタとの間に直列に接続される。スイッチＳＷＥ１〜ＳＷＥｎは、抵抗素子ＲＥ１〜ＲＥｎとそれぞれ並列に接続され、トリミング制御信号ＴＲＣ１によって各々がオンまたはオフに制御される。すなわち、トランジスタＴｒ３のエミッタと接地線３Ａとの間の抵抗値（式（３）の抵抗値ｒｄに相当する）がトリミング制御信号ＴＲＣ１によって調整できる。したがって、図２、図３に示した基準電圧生成回路１１の場合と同様に基準電圧Ｖｒｅｆの温度係数をほぼ０に調整できる。

［内部電源電圧生成回路の構成］
図６は、図１の内部電源電圧生成回路１２の構成を示す回路図である。

図６を参照して、内部電源電圧生成回路１２は、差動アンプ４０と、ＰＭＯＳトランジスタ４１と、ｍ＋１個（ｍは２以上の整数）の抵抗素子ＲＣ＿０〜ＲＣ＿ｍ（抵抗素子ＲＣと総称する）と、選択回路４２とを含む。差動アンプ４０の反転入力端子には基準電圧Ｖｒｅｆが入力され、非反転入力端子は選択回路４２の出力ノードに接続され、出力端子はＰＭＯＳトランジスタ４１のゲートに接続される。ＰＭＯＳトランジスタ４１のソースは電源線２Ａに接続される。抵抗素子ＲＣ＿０〜ＲＣ＿ｍは、この順で接地線３ＡとＰＭＯＳトランジスタ４１のドレインとの間に直列に接続される。ＰＭＯＳトランジスタのドレイン（ノード４３）から内部電源電圧ＶＤＤが出力される。選択回路４２は、抵抗素子ＲＣ＿０〜ＲＣ＿ｍのｍ個の接続ノードのうち、トリミング制御信号ＴＲＣ２によって選択されたノードの電圧を差動アンプ４０の非反転入力端子に出力する。トリミング制御信号ＴＲＣ２は、図１のＶＤＤ系ロジック回路１３内に設けられたレジスタ４４の設定値に応じた多ビットの信号である。

上記の構成によってＰＭＯＳトランジスタ４１は可変抵抗のように機能する。すなわち、ＰＭＯＳトランジスタ４１のドレイン電圧が所望の電圧より低くなればＰＭＯＳトランジスタ４１のソースからドレインへの電荷流入を増やす方向に作用し、ＰＭＯＳトランジスタ４１のドレイン電圧が所望の電圧より高くなればＰＭＯＳトランジスタ４１のソースからドレインへの電荷の流入を絞る方向に作用する。この結果、ＰＭＯＳトランジスタ４１のドレイン電圧が常に所望の電圧（内部電源電圧ＶＤＤ）で安定するようなネガティブフィードバックが働く。内部電源電圧ＶＤＤを何ボルトに合わせるかは、ＰＭＯＳトランジスタ４１のチャネル間抵抗の設計値（すなわち、ＰＭＯＳトランジスタ４１のチャネル長Ｌ、チャネル幅Ｗ、およびドーパント注入量の設計値や拡散レシピの設定など）と、Ｐ型ウェル等で形成される抵抗素子ＲＣの抵抗の設計値（すわなち、Ｐ型ウェル抵抗の長さＬ、幅Ｗ、およびドーパント注入量や拡散レシピ等の設定など）で決まる。ただし、製造工程のゆらぎによってこれらの設計値と実際の値とには誤差が生じるので、誤差が生じても内部電源電圧ＶＤＤが所望の値になるように、差動アンプ４０の反転入力端子に入力される電圧値がトリミング制御信号ＴＲＣ２によって調整される。

［スイッチＳＷ１〜ＳＷ６の構成］
図７は、図１のスイッチＳＷ１，ＳＷ２，ＳＷ３の詳細な構成を示す回路図である。

図７に示すスイッチは、導通端子ＴＭ１，ＴＭ２と、これらの導通端子ＴＭ１，ＴＭ２間に設けられたＰＭＯＳトランジスタ５０およびＮＭＯＳトランジスタ５１によって構成されるトランスミッションゲートと、外部電源電圧ＶＣＣによって駆動されるインバータ５２とを含む。ＰＭＯＳトランジスタ５０のゲートにはスイッチ制御信号ＳＣが入力され、ＮＭＯＳトランジスタ５１のゲートには、インバータ５２によってスイッチ制御信号ＳＣの論理レベルを反転させた信号が入力される。

スイッチ制御信号ＳＣは、スイッチＳＷ１，ＳＷ２，ＳＷ３にそれぞれ対応して設けられ（ＳＣ１，ＳＣ２，ＳＣ３と記載する）、図１のＶＤＤ系ロジック回路１３内に設けられたレジスタ（図示省略）の設定値に応じて論理レベルが切り替わる。スイッチ制御信号ＳＣがハイレベル（Ｈレベル）のとき導通端子ＴＭ１，ＴＭ２間が非導通状態になる。スイッチ制御信号ＳＣがローレベル（Ｌレベル）のとき導通端子ＴＭ１，ＴＭ２間が導通状態になる。

図８は、図１のスイッチＳＷ４，ＳＷ５，ＳＷ６の詳細な構成を示す回路図である。
図８に示すスイッチは、導通端子ＴＭ１，ＴＭ２と、ＰＭＯＳトランジスタ５３〜５５と、ＮＭＯＳトランジスタ５６〜５８と、外部電源電圧ＡＶＣＣによって駆動されるインバータ５９とを含む。ＰＭＯＳトランジスタ５３，５４が導通端子ＴＭ１，ＴＭ２間に直列に接続されるとともに、ＮＭＯＳトランジスタ５６，５７が導通端子ＴＭ１，ＴＭ２間に直列かつＰＭＯＳトランジスタ５３，５４の直列接続接続体と並列に接続されることによって、Ｔ型トランスミッションゲートが構成される。ＰＭＯＳトランジスタ５３，５４の接続ノード６０は、ＰＭＯＳトランジスタ５５を介して電源端子４と接続される。ＮＭＯＳトランジスタ５６，５７の接続ノード６１は、ＮＭＯＳトランジスタ５８を介して接地端子５と接続される。ＰＭＯＳトランジスタ５３，５４のゲートおよびＮＭＯＳトランジスタ５８のゲートにはスイッチ制御信号ＳＣが入力される。ＰＭＯＳトランジスタ５５のゲートおよびＮＭＯＳトランジスタ５６，５７のゲートには、インバータ５９によってスイッチ制御信号ＳＣの論理レベルを反転させた信号／ＳＣが入力される。

スイッチ制御信号ＳＣは、スイッチＳＷ４，ＳＷ５，ＳＷ６にそれぞれ対応して設けられ（ＳＣ４，ＳＣ５，ＳＣ６と記載する）、図１のＶＤＤ系ロジック回路１３内に設けられたレジスタ（図示省略）の設定値に応じて論理レベルが切替わる。スイッチ制御信号ＳＣがＨレベルのとき導通端子ＴＭ１，ＴＭ２間が非導通状態になるとともにノード６０の電圧が外部電源電圧ＡＶＣＣに初期化され、ノード６１の電圧が接地電圧ＡＶＳＳに初期化される。スイッチ制御信号ＳＣがＬレベルのとき、導通端子ＴＭ１，ＴＭ２が導通状態になる。

外部端子に直結する箇所や、ノイズに対して慎重に取り扱うべき信号線に対しては、図８に示すＴ型トランスミッションゲート構成のスイッチを使用し、そうでない箇所についてはより回路面積が小さくなる図７のスイッチを使用するのが一般的な使い分け方である。

［基準電圧生成回路のトリミング方法］
図９は、図１の基準電圧生成回路１１のトリミング手順を示すフローチャートである。

図１、図９を参照して、ステップＳ１でトリミング対象のマイクロコンピュータチップ１に外部電源電圧ＶＣＣ，ＳＶＣＣが投入される。

次のステップＳ２で、マイクロコンピュータチップ１に内蔵されたＲＯＭ１５もしくはＲＡＭ１４または外部メモリに格納されたプログラムに従って、内蔵のＣＰＵ１６が起動する。初期状態では、スイッチＳＷ１〜ＳＷ６はオフ状態である。

次のステップＳ３で、ＣＰＵ１６は、ＤＡＣ２１につながるスイッチＳＷ４とＡＤＣ２２につながるスイッチＳＷ５とがオン状態になるように、スイッチＳＷ１〜ＳＷ６の開閉を制御するレジスタの値を設定する。このとき、スイッチＳＷ１〜ＳＷ３，ＳＷ６はオフ状態のままである。

次のステップＳ４で、ＣＰＵ１６は、所望のアナログ電圧（約１．１Ｖ）が出力されるようにＤＡＣ２１にデジタル値を入力する。この結果、ＤＡＣ２１からの出力電圧によって配線がプリチャージされる（ステップＳ５）。

図１０は、図９のステップＳ５について説明するための図である。図９、図１０を参照して、ＤＡＣ２１からアナログテストバス２４までの配線、アナログテストバス２４、アナログテストバス２４からＡＤＣ２２までの配線、およびアナログテストバス２４からスイッチＳＷ１，ＳＷ２，ＳＷ３の各々までの配線がプリチャージされる。図１０では、プリチャージされた配線を太線で示している。後述するステップＳ８で基準電圧Ｖｒｅｆを測定するときに基準電圧Ｖｒｅｆの変動をできるだけ抑制するためには、スイッチＳＷ２を基準電圧生成回路１１の近傍に配置することによって、基準電圧生成回路１１からスイッチＳＷ２までの配線の長さをスイッチＳＷ２からＤＡＣ２１までの配線の長さよりも短くすることが望ましい。

次のステップＳ６で、ＣＰＵ１６は、ＡＤＣ２２によってＤＡＣの出力をダミー測定する。ＡＤＣ２２の検出値が所望の電圧値になっていることによって配線のプリチャージの完了を確認することができるが、ステップＳ６は必ずしも必要なステップではない。ＣＰＵ１６は、ＡＤＣ２２による測定によってプリチャージの完了が確認できたら、あるいは、プリチャージを開始してから所定の時間が経過したら、スイッチＳＷ４をオフ状態にすることによってプリチャージを完了する。

次のステップＳ７で、ＣＰＵ１６は、基準電圧生成回路１１につながるスイッチＳＷ２と、ＡＤＣ２２につながるスイッチＳＷ５とがオン状態になるように、スイッチＳＷ１〜ＳＷ６の開閉を制御するレジスタの値を設定する。このとき、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６はオフ状態である。その後、ステップＳ８で、ＣＰＵ１６は、ＡＤＣ２２によって基準電圧生成回路１１の出力電圧を測定する。

図１１は、図９のステップＳ７、Ｓ８を説明するための図である。図１１では、基準電圧生成回路１１から出力される基準電圧Ｖｒｅｆが供給される配線を太線で示している。図１０と比較すれば明らかなように、基準電圧Ｖｒｅｆが供給される配線は、既にプリチャージ済みであるのでチャージシェアが生じないことがわかる。

図９の次のステップＳ９で、ＣＰＵ１６は、ステップＳ８でＡＤＣ２２によって検出された電圧が所望の電圧値になっているか否かを判定する。検出電圧が所望の電圧値に等しい場合には（ステップＳ９でＹＥＳ）、処理が終了する。検出電圧が所望の電圧値に等しくない場合には（ステップＳ９でＮＯ）、次のステップＳ１０において、ＣＰＵ１６は、トリミング制御信号ＴＲＣ１に対応するレジスタの値を変更する。その後、ステップＳ３〜Ｓ９の処理を繰返す。

［チャージシェアの問題点］
図１２は、チャージシェアが発生した場合の内部電源電圧の時間変動を示す図である。

図１、図１２を参照して、プリチャージを行なわずに、基準電圧生成回路１１の出力ノードを寄生容量の大きな配線と接続した場合（図１２の時刻ｔ１）、基準電圧生成回路１１は大きな電荷供給能力を有していないため、チャージシェアによって基準電圧Ｖｒｅｆが一時的に低下する。基準電圧Ｖｒｅｆが低下すると内部電源電圧生成回路１２の出力である内部電源電圧ＶＤＤも低下する（図１２の時刻ｔ２）。このとき、内部電源電圧生成回路１２はフィードバック制御によって常に一定の内部電源電圧を出力しようとする回路なので、内部電源電圧ＶＤＤの低下を、フィードバック系を通して検知した時点で、内部電源電圧ＶＤＤを設定値である１．５Ｖまで復帰させようとする。このとき、一時的に昇圧しすぎて内部電源電圧ＶＤＤはオーバーシュートする（図１２の時刻ｔ３）。その後、図１２に示すような電圧変動を経て、最終的には内部電源電圧ＶＤＤは再び設定値である１．５Ｖに戻る（図１２の時刻ｔ４）。

この発明の発明者らは、図１２のアンダーシュート、オーバーシュートがどのくらいの大きさであるかシミュレーションを行なった。シミュレーションでは、１５０ｎｍプロセスを想定し、配線の寄生容量を５ｐＦとし、内部電源電圧ＶＤＤの設定値を１．５Ｖとした。この結果、内部電源電圧ＶＤＤは１．１Ｖ付近までアンダーシュートし、２．２Ｖ付近までオーバーシュートした。内部回路の動作可能範囲を１．５Ｖ±１０％とすると、アンダーシュート時の１．１Ｖの電圧値は動作下限電圧（１．３５Ｖ）を下回る電圧であり、ＣＰＵが動作不良になったり暴走したりする可能性がある。オーバーシュート時の２．２Ｖの電圧値は、内部回路の絶対最大定格（２．１Ｖ）を超える電圧であり、内部回路を破壊しかねない。

この実施の形態によるマイクロコンピュータチップ１の場合には、充電回路２０によって配線をプリチャージしてから基準電圧生成回路１１とＡＤＣ２２とを接続するのでチャージシェアは生じない。したがって、ＣＰＵの動作不良や暴走、内部回路の破壊の可能性はない。充電回路２０として用いるのは、マイクロコンピュータチップに通常設けられているＤＡＣであるので余分な回路を設ける必要がないというメリットもある。さらに、従来のようにボルテージフォロアを介した基準電圧Ｖｒｅｆの測定ではないので、従来よりも正確に基準電圧Ｖｒｅｆを測定することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ マイクロコンピュータチップ、１１，１１Ａ 基準電圧生成回路、１２ 内部電源電圧生成回路、１３ ＶＤＤ系ロジック回路、２０ 充電回路、２４ アナログテストバス、ＡＶＣＣ，ＶＣＣ 外部電源電圧、ＡＶＳＳ，ＶＳＳ 接地電圧、２１ デジタル・アナログ変換器（ＤＡＣ）、２２ アナログ・デジタル変換器（ＡＤＣ）、ＳＣ１〜ＳＣ６ スイッチ制御信号、ＳＷ１〜ＳＷ６ スイッチ、ＴＭ１，ＴＭ２ 導通端子、ＴＲＣ１，ＴＲＣ２ トリミング制御信号、ＶＤＤ 内部電源電圧、Ｖｒｅｆ 基準電圧。

Claims (8)

1. 電圧を生成して出力し、前記生成する電圧の大きさを調整する機能を有する電圧生成回路と、
   オン状態のときに互いに導通する第１および第２の導通端子を有し、前記第１の導通端子が前記電圧生成回路の出力ノードと配線を介して接続される第１のスイッチと、
   前記第１のスイッチの前記第２の導通端子に接続された配線を、前記第１のスイッチがオフ状態のときに充電するための充電回路とを備えた半導体装置。
2. 前記充電回路は、入力されたデジタル値をアナログ電圧に変換して出力するデジタル・アナログ変換器を含み、
   前記第１のスイッチの前記第２の導通端子に接続された配線は、前記デジタル・アナログ変換器から出力されたアナログ電圧によって充電される、請求項１に記載の半導体装置。
3. 前記充電回路から前記第１のスイッチの前記第２の導通端子までの配線の長さは、前記第１のスイッチの前記第１の導通端子から前記電圧生成回路までの配線の長さよりも長い、請求項１に記載の半導体装置。
4. 前記充電回路は、第２のスイッチをさらに含み、
   前記デジタル・アナログ変換器の出力ノードは、前記第２のスイッチを介して、前記第１のスイッチの前記第２の導通端子に接続された配線と接続され、
   前記半導体装置は、
   入力されたアナログ電圧をデジタル値に変換して出力するアナログ・デジタル変換器と、
   第３のスイッチとをさらに備え、
   前記アナログ・デジタル変換器の入力ノードは、前記第３のスイッチを介して、前記第１のスイッチの前記第２の導通端子に接続された配線と接続される、請求項２に記載の半導体装置。
5. 基準電圧を生成して出力し、前記生成する基準電圧の大きさを調整する機能を有する基準電圧生成回路と、
   前記基準電圧に基づいて内部電源電圧を生成する内部電源電圧生成回路と、
   前記内部電源電圧を駆動電圧として動作する内部回路と、
   オン状態のときに互いに導通する第１および第２の導通端子を有し、前記第１の導通端子が前記基準電圧生成回路の出力ノードと接続される第１のスイッチと、
   前記第１のスイッチの前記第２の導通端子に接続された配線を、前記第１のスイッチがオフ状態のときに充電するための充電回路とを備えた半導体装置。
6. 前記充電回路は、入力されたデジタル値をアナログ電圧に変換して出力するデジタル・アナログ変換器を含み、
   前記第１のスイッチの前記第２の導通端子に接続された配線は、前記デジタル・アナログ変換器から出力されたアナログ電圧によって充電される、請求項５に記載の半導体装置。
7. 前記充電回路から前記第１のスイッチの前記第２の導通端子までの配線の長さは、前記第１のスイッチの前記第１の導通端子から前記基準電圧生成回路までの配線の長さよりも長い、請求項５に記載の半導体装置。
8. 前記充電回路は、第２のスイッチをさらに含み、
   前記デジタル・アナログ変換器の出力ノードは、前記第２のスイッチを介して、前記第１のスイッチの前記第２の導通端子に接続された配線と接続され、
   前記半導体装置は、
   入力されたアナログ電圧をデジタル値に変換して出力するアナログ・デジタル変換器と、
   第３のスイッチとをさらに備え、
   前記アナログ・デジタル変換器の入力ノードは、前記第３のスイッチを介して、前記第１のスイッチの前記第２の導通端子に接続された配線と接続される、請求項６に記載の半導体装置。

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