CN102645947A - 具备电压生成电路的半导体装置 - Google Patents

Abstract

本发明的半导体装置具备电压生成电路、第1开关以及充电电路。电压生成电路具有生成并输出电压、且调整生成的电压的大小的功能。第1开关具有在接通状态时互相导通的第1及第2导通端子，第1导通端子经由第1布线与电压生成电路的输出节点连接。充电电路对与第1开关的第2导通端子连接的第2布线进行充电。

Description

具备电压生成电路的半导体装置

技术领域

本发明涉及由包括电压生成电路的多个构成部件构成的半导体装置。

背景技术

在微计算机等的半导体集成电路，为了将驱动电压供给至内部电路，具备将外部电源电压降压而生成内部电源电压的内部降压调节器(VDC：Voltage Down Converter(降压转换器))。内部降压调节器通常由生成基准电压的基准电压生成电路和具备负反馈(negativefeedback、負帰還)环的内部电源电压生成电路构成。作为基准电压生成电路，利用硅的带隙来生成约1.1V的基准电压的带隙参考(BGR：Band Gap Reference)电路是代表性的。

内部电源电压根据制品规格而定为例如1.5V等。虽然以成为该电压设定值的方式来设计基准电压生成电路及内部电源电压生成电路，但有时由于制造工序的波动而导致内部电源电压从设计时的值(设计值)偏离。特别是越是推进半导体集成电路的细微化，电路部件的特性偏差就越大，所以难以避免实际值与设计值的误差。因此，在基准电压生成电路及内部电源电压生成电路，设有用于修正误差的微调功能。

典型的微调的手法是：利用内置于半导体集成电路装置的模拟数字转换器(ADC：Analog-to-Digital Converter)测定内部电源电压，进行基准电压生成电路的微调，使得内部电源电压为期望值(例如，1.5V)。

也可以利用ADC检测从基准电压生成电路输出的基准电压，以代替内部电源电压，但在该情况下，为了进行基准电压生成电路的输出的阻抗变换而需要设置电压跟随器电路。这是因为：由于基准电压生成电路的电荷供给能力不足，所以如果不经由电压跟随器电路就直接连接基准电压生成电路和ADC，则由于电荷共享(charge share)而导致基准电压变化。

除了上述以外，电荷共享在动态逻辑电路中也常常成为问题，提出了用于避免电荷共享的方法。例如，在日本特开2004-289641号公报所记载的方法中，在对逻辑电路内的布线进行预充电时，也对存在着电荷从预充电的布线移动的可能性的节点进行预充电，使得充电的电荷不移动至邻接的节点。日本特开2001-274677号公报对交叉耦合负荷型的动态逻辑电路进行公开。在该电路中，存在着蓄积在动态节点的电荷移动至连接多个负荷晶体管的亚动态节点(sub-dynamicnode)的可能性。因此，在对动态节点进行预充电时，也对亚动态节点进行预充电。

在以往的基准电压生成电路的微调手法中，基准电压的测定精度存在着问题。即，在基于内部电源电压的观测结果进行基准电压生成电路的微调的情况下，在所观测的内部电源电压的数据中，不但包括基准电压生成电路的误差，而且还包括内部电源电压生成电路的误差。在经由电压跟随器而测定基准电压的方法的情况下，在所观测的数据中，包括电压跟随器电路的偏移(offset)的影响。在任一种情况下，由于基准电压的测定精度存在着极限，所以都难以使基准电压与期望值一致。

如已经说明的那样，如果不经由电压跟随器电路就直接连接基准电压生成电路和ADC，则虽然不受电压跟随器电路的偏移的影响，但产生由于电荷共享而导致基准电压变化的问题。如果基准电压变化，则基于基准电压生成的内部电源电压也变化较大，所以接受内部电源电压而进行动作的内部电路存在着失控或被破坏的可能性。

发明内容

本发明的目的在于，在具备电压生成电路的半导体装置中，即使在电压生成电路的电荷供给能力不足的情况下，也能够不引起电荷共享地比以往更高精度地检测电压生成电路的输出电压。

本发明的一个实施方式的半导体装置具备电压生成电路、第1开关以及充电电路。电压生成电路具有生成并输出电压且调整生成的电压的大小的功能。第1开关具有在接通状态时互相导通的第1及第2导通端子，第1导通端子经由第1布线与电压生成电路的输出节点连接。充电电路对与第1开关的第2导通端子连接的第2布线进行充电。

依据上述实施方式，能够利用充电电路对经由第1开关与电压生成电路连接的第2布线进行充电。因此，本发明的主要的优点是，即使在电压生成电路的电荷供给能力不足的情况下，也能够不引起电荷共享地比以往更高精度地检测电压生成电路的输出电压。

本发明的上述及其他目的、特征、局面以及优点将从关于与附图相关联而理解的本发明的下面的详细的说明变得明显。

附图说明

图1是示出本发明的一个实施方式的半导体装置的构成的框图。

图2是示出图1的基准电压生成电路11的构成的电路图。

图3是示出图2的偏压产生电路30的构成的电路图。

图4是示出作为图1的基准电压生成电路11的变形例的基准电压生成电路11A的构成的电路图。

图5是示出图4的偏压产生电路30A的构成的电路图。

图6是示出图1的内部电源电压生成电路12的构成的电路图。

图7是示出图1的开关SW1、SW2、SW3的详细的构成的电路图。

图8是示出图1的开关SW4、SW5、SW6的详细的构成的电路图。

图9是示出图1的基准电压生成电路11的微调顺序的流程图。

图10是用于对图9的步骤S5进行说明的图。

图11是用于对图9的步骤S7、S8进行说明的图。

图12是示出发生电荷共享的情况的内部电源电压的时间变化的图。

具体实施方式

以下，参照附图对本发明的实施方式详细地进行说明。此外，对相同或相当的部分标记相同的参考标号，不重复其说明。

[微计算机芯片的整体构成]

图1是示出本发明的一个实施方式的半导体装置的构成的框图。在图1中示出微计算机芯片1作为适用本发明的代表性的半导体装置的一个例子。

参照图1，微计算机芯片1包括施加外部电源电压VCC的电源端子2、施加接地电压VSS的接地端子3、施加外部电源电压AVCC的电源端子4以及施加接地电压AVSS的接地端子5。电源端子2及4也可以在微计算机芯片1的外部与共同的电源连接，但在微计算机芯片1内，这些电源端子2、4不直接连接。因此，外部电源电压VCC及AVCC作为互相独立的电源电压处理。同样地，接地端子3及5与外部的共同的接地连接，但在微计算机芯片1上，这些接地端子3、5不直接连接。因此，接地电压VSS及AVSS作为互相独立的接地电压处理。特别优选在电源端子4及接地端子5安装保护电路，使得内部电路不被流入的噪声破坏。在该实施方式中，外部电源电压VCC、AVCC是3.3V。

微计算机芯片1还包括基准电压生成电路11、内部电源电压生成电路12、作为内部电路的VDD类逻辑电路13、模拟测试总线(AnalogTest Bus)24、放大器VF、ADC22、数字模拟转换器(DAC：Digital-to-Analog Converter)21以及开关SW1～SW6。放大器VF用作进行基准电压生成电路11的输出阻抗变换的电压跟随器。

基准电压生成电路11、内部电源电压生成电路12以及放大器VF经由与电源端子2连接的电源线2A接受外部电源电压VCC，经由与接地端子3连接的接地线3A接受接地电压VSS。DAC21及ADC22经由电源端子4接受外部电源电压AVCC，经由接地端子5接受接地电压AVSS。

基准电压生成电路11基于外部电源电压VCC而生成对外部电源电压VCC及环境温度的依存性极小的基准电压Vref，并输出生成的基准电压Vref。在基准电压生成电路11中，设有调整生成的电压的功能(微调功能)。在该实施方式中，将BGR电路用作基准电压生成电路11。利用BGR电路生成约1.1V的基准电压。后面参照图2～图5对基准电压生成电路11的详细的构成进行叙述。

内部电源电压生成电路12基于基准电压Vref生成内部电源电压VDD，该内部电源电压VDD是用于驱动VDD类逻辑电路13的驱动电压。在内部电源电压生成电路12中，设有调整生成的电压的功能(微调功能)。在该实施方式的情况下，内部电源电压生成电路12通过以基准电压Vref为目标值的反馈控制而生成不受外部电源电压VCC的变动的影响的一定的电压(1.5V)。后面参照图6对内部电源电压生成电路12的构成的详细情况进行叙述。

VDD类逻辑电路13与从内部电源电压生成电路12的输出节点引出的内部电源电压VDD供给用的布线23连接，以内部电源电压VDD作为驱动电压而进行动作。经由接地线3A将接地电压VSS施加至VDD类逻辑电路13。如图1所示，VDD类逻辑电路13包括中央处理装置(CPU：Central Processing Unit(中央处理单元))16、RAM(RandomAccess Memory(随机存取存储器))14、ROM(Read Only Memory(只读存储器))15、定时器电路(TMR)17、直接存储器存取(DMA：Direct Memory Access)控制电路18以及串行通信接口(SCI：SerialCommunication Interface)19等。

在调整基准电压Vref及内部电源电压VDD的值时，模拟测试总线24用作用于连接基准电压生成电路11和ADC22以及连接内部电源电压生成电路12和ADC22的总线。模拟测试总线24经由开关SW2与基准电压生成电路11的输出节点连接，经由开关SW3与内部电源电压VDD供给用的布线23连接。模拟测试总线24还经由开关SW1与用作电压跟随器的放大器VF的输出节点连接。在该实施方式的微计算机芯片1中，即使不使用电压跟随器，也能进行基准电压Vref的测定，所以没有理由一定需要放大器VF及开关SW1。

ADC22将输入的模拟电压转换为数字值而输出。ADC22的输入节点经由开关SW5与模拟测试总线24连接。基准电压Vref及内部电源电压VDD经由开关SW5及模拟测试总线24输入至ADC22的输入节点。

DAC21将输入的数字值转换为模拟电压而输出。DAC21的输出节点经由开关SW4与模拟测试总线24连接。如后所述，在利用ADC22测定基准电压Vref时，DAC21及开关SW4用作用于对包括模拟测试总线24并与开关SW2连接的布线进行预先充电的充电电路20。

微计算机芯片1还包括监测器端子6、模拟输入端子7以及模拟输出端子8。虽然省略图示，但是在微计算机芯片1还设有多个通用输入输出端子等。

监测器端子6经由开关SW6与模拟测试总线24连接。在利用外部设备测定基准电压Vref及内部电源电压VDD时，监测器端子6用作用于将基准电压Vref及内部电源电压VDD输出至外部的端子。

模拟输入端子7与ADC22的输入节点连接，作为用于将从外部输入的模拟电压输入至ADC22的端子而设置。模拟输出端子8与DAC21的输出节点连接，作为用于将从DAC21输出的模拟电压输出至外部的端子而设置。

优选连接上述各构成单元的布线的长度满足如下关系。从基准电压生成电路11至开关SW2的布线的长度比从开关SW2至开关SW4的布线(包括模拟测试总线24的一部分)的长度短，因此，优选比从开关SW2至DAC21的布线的长度短。优选从开关SW4至开关SW3的布线的长度比从开关SW4至开关SW2的布线的长度短。优选从基准电压生成电路11至开关SW2的布线的长度比从内部电源电压生成电路12至开关SW3的布线(包括布线23)的长度短。优选从开关SW4至开关SW5的布线的长度比从开关SW4至开关SW2的布线的长度短。

[基准电压生成电路的构成]

图2是示出图1的基准电压生成电路11的构成的电路图。

图3是示出图2的偏压产生电路30的构成的电路图。图2、图3所示的基准电压生成电路11是Y.Okuba的另一文献(“A Trimming-FreeCMOS Bandgap-Reference Circuit with Sub-1-V-Supply VoltageOperation”，2007 Symposium on VLSI Circuits Digest of TechnicalPapers，p.96-97)所公开的BGR电路。

参照图2、图3，基准电压生成电路11包括偏压产生电路30、PMOS(Positive-channel Metal Oxide Semiconductor(正沟道金属氧化物半导体))晶体管31、NPN型双极晶体管32、n+1个电阻元件RA1～RAn+1(总称为电阻元件RA)以及n个开关SWA1～SWAn。偏压产生电路30包括PMOS晶体管M1～M3、NPN型双极晶体管Tr1～T3、运算放大器A1、A2以及电阻元件RD。双极晶体管Tr3并联连接有k个双极晶体管。各个开关SWA1～SWAn由NMOS(Negative-channel MOS(负沟道MOS))晶体管或传输门等构成。以下，首先，对构成基准电压生成电路11的单元间的连接进行说明。

晶体管M1、Tr1以该顺序串联连接于电源线2A与接地线3A之间。同样地，晶体管M2、Tr2以该顺序串联连接于电源线2A与接地线3A之间，晶体管M3、Tr3及电阻元件RD以该顺序串联连接于电源线2A与接地线3A之间。晶体管31、32及n+1个电阻元件RAn+1、RAn、......RA1以该顺序串联连接于电源线2A与接地线3A之间。各个晶体管Tr1及32是将基极及集电极相互连接的二极管连接的晶体管。晶体管32的集电极(节点33)的电压作为基准电压Vref而输出。

开关SWA1～SWAn分别与电阻元件RA1～RAn并联连接，利用微调控制信号TRC1分别控制为接通或断开。微调控制信号TRC1是与设在图1的VDD类逻辑电路13内的寄存器(省略图示)的设定值对应的多位(n位)信号。通过根据微调控制信号TRC1将开关SWA1～SWAn选择性地切换为接通或断开，从而调整晶体管32的发射极与接地线3A之间的电阻值。

运算放大器A1，其反相输入端子与PMOS晶体管M1的漏极(节点34)连接，其同相输入端子与PMOS晶体管M2的漏极(节点35)连接，其输出端子与双极晶体管Tr1～Tr3的基极连接。运算放大器A2，其同相输入端子与PMOS晶体管M3的漏极(节点36)连接，其反相输入端子与PMOS晶体管M1的漏极(节点34)连接，其输出端子与PMOS晶体管M1～M3、31的栅极连接。以运算放大器A2的输出电压作为Vb。

接着，对基准电压生成电路11的动作进行说明。在基准电压生成电路11中，如果PMOS晶体管M1～M3、31的尺寸(沟道宽度W及沟道长度L的比W/L)相等，则流动于各PMOS晶体管的电流Iref(以下，称为基准电流Iref)相等。分别以双极晶体管Tr1、Tr3的基极/发射极间电压作为Vbe1、Vbe3，以电阻元件RD的电阻值作为rd。利用运算放大器A2决定基准电流Iref，使得PMOS晶体管M1的漏极(节点34)的电位及PMOS晶体管M3的漏极(节点36)的电位相等，所以基准电流Iref满足

Vbe1＝Vbe3+Iref×rd                    ......(1)

的关系。由上式(1)，以

Iref＝(Vbe1-Vbe3)/rd                   ......(2)

求出基准电流Iref。为了抑制由于运算放大器A2的偏移而导致基准电流Iref变动，设有运算放大器A1。

如果以双极晶体管32的基极/发射极间电压作为Vbe4，以从晶体管32的发射极至接地线3A的电阻值作为ra，则基准电压Vref由

Vref＝Vbe4+Iref×ra

    ＝Vbe4+(Vbe1-Vbe3)×ra/rd            ......(3)

给出。

在上式(3)中，Vbe4的温度系数为负，Vbe1-Vbe3的温度系数为(B/q)×ln(k)(但是，B表示玻尔兹曼常数，q表示电基本量，ln表示自然对数，k表示双极晶体管Tr3的并联连接数)而变为正。因此，通过调整电阻值的比ra/rd，能够使输出电压Vref的温度系数为0。由于能利用微调控制信号TRC1调整电阻值ra，所以即使由于半导体装置的制作过程的影响而导致温度系数及电阻值的比ra/rd从设计值偏离，也能够通过调整电阻值ra使基准电压Vref的温度系数大致为0。

图4是示出作为图1的基准电压生成电路11的变形例的基准电压生成电路11A的构成的电路图。

图5是示出图4的偏压产生电路30A的构成的电路图。参照图4、图5，基准电压生成电路11A在以下这点与图2、图3的基准电压生成电路11不同：在晶体管32的发射极与接地线3A之间设有电阻元件RB，以代替电阻元件RA1～RAn+1及开关SWA1～SWAn。基准电压生成电路11A还在以下这点与图2、图3的基准电压生成电路11不同：设有n+1个电阻元件RE1～REn+1(总称为电阻元件RE)及n个开关SWE1～SWEn，以代替电阻元件RD。电阻元件RE1～REn+1以该顺序串联连接于接地线3A与晶体管Tr3的发射极之间。开关SWE1～SWEn与电阻元件RE1～REn分别并联连接，利用微调控制信号TRC1分别控制为接通或断开。即，能够利用微调控制信号TRC1调整晶体管Tr3的发射极与接地线3A之间的电阻值(相当于式(3)的电阻值rd)。因此，与图2、图3所示的基准电压生成电路11同样，能够将基准电压Vref的温度系数大致调整为0。

[内部电源电压生成电路的构成]

图6是示出图1的内部电源电压生成电路12的构成的电路图。

参照图6，内部电源电压生成电路12包括差分放大器40、PMOS晶体管41、m+1个(m为2以上的整数)电阻元件RC_0～RC_m(总称为电阻元件RC)以及选择电路42。在差分放大器40的反相输入端子输入基准电压Vref，同相输入端子与选择电路42的输出节点连接，输出端子与PMOS晶体管41的栅极连接。PMOS晶体管41的源极与电源线2A连接。电阻元件RC_0～RC_m以该顺序串联连接于接地线3A与PMOS晶体管41的漏极之间。从PMOS晶体管的漏极(节点43)输出内部电源电压VDD。选择电路42将电阻元件RC_0～RC_m的m个连接节点中的利用微调控制信号TRC2选择的节点的电压输出至差分放大器40的同相输入端子。微调控制信号TRC2是与设在图1的VDD类逻辑电路13内的寄存器44的设定值对应的多位信号。

通过上述的构成，PMOS晶体管41起到可变电阻那样的功能。即，如果PMOS晶体管41的漏极电压比期望的电压低，则以增加PMOS晶体管41的从源极向漏极的电荷流入的方式起作用；如果PMOS晶体管41的漏极电压比期望的电压高，则以减少PMOS晶体管41的从源极向漏极的电荷的流入的方式起作用。其结果是，PMOS晶体管41的漏极电压总是稳定在期望的电压(内部电源电压VDD)那样的负反馈起作用。内部电源电压VDD与几伏一致，由PMOS晶体管41的沟道间电阻的设计值(即，PMOS晶体管41的沟道长度L、沟道宽度W及掺杂剂注入量的设计值以及用于扩散工序的配方的设定等)及由P型阱等形成的电阻元件RC的电阻的设计值(即，P型阱电阻的长度L、宽度W及掺杂剂注入量的设计值以及用于扩散工序的配方等的设定等)决定。但是，制造工序的波动导致这些设计值与实际值产生误差，所以利用微调控制信号TRC2调整输入至差分放大器40的同相输入端子的电压值，使得即使产生误差内部电源电压VDD也为期望值。

[开关SW1～SW6的构成]

图7是示出图1的开关SW1、SW2、SW3的详细的构成的电路图。

图7所示的开关包括导通端子TM1、TM2、由设在这些导通端子TM1、TM2之间的PMOS晶体管50及NMOS晶体管51构成的传输门以及由外部电源电压VCC驱动的反相器52。将开关控制信号SC输入至PMOS晶体管50的栅极，将通过利用反相器52将开关控制信号SC的逻辑电平翻转而得到的信号输入至NMOS晶体管51的栅极。

开关控制信号SC分别与开关SW1、SW2、SW3对应地设置(记载为SC1、SC2、SC3)并根据设在图1的VDD类逻辑电路13内的寄存器(省略图示)的设定值而切换逻辑电平。在开关控制信号SC为高电平(H电平)时，导通端子TM1、TM2之间为非导通状态。在开关控制信号SC为低电平(L电平)时，导通端子TM1、TM2之间为导通状态。

图8是示出图1的开关SW4、SW5、SW6的详细的构成的电路图。

图8所示的开关包括导通端子TM1、TM2、PMOS晶体管53～55、NMOS晶体管56～58以及由外部电源电压AVCC驱动的反相器59。PMOS晶体管53、54串联连接于导通端子TM1、TM2之间，并且，NMOS晶体管56、57串联连接于导通端子TM1、TM2之间，而且，通过与PMOS晶体管53、54的串联连接体并联连接，构成T型传输门。PMOS晶体管53、54的连接节点60经由PMOS晶体管55与电源端子4连接。NMOS晶体管56、57的连接节点61经由NMOS晶体管58与接地端子5连接。将开关控制信号SC输入至PMOS晶体管53、54的栅极及NMOS晶体管58的栅极。将通过利用反相器59将开关控制信号SC的逻辑电平翻转而得到的信号/SC输入至PMOS晶体管55的栅极及NMOS晶体管56、57的栅极。

开关控制信号SC分别与开关SW4、SW5、SW6对应地设置(记载为SC4、SC5、SC6)并根据设在图1的VDD类逻辑电路13内的寄存器(省略图示)的设定值切换逻辑电平。在开关控制信号SC为H电平时，导通端子TM1、TM2之间为非导通状态，并且，将节点60的电压初始化为外部电源电压AVCC，将节点61的电压初始化为接地电压AVSS。在开关控制信号SC为L电平时，导通端子TM1、TM2为导通状态。

针对与外部端子直接连结的部位及应该对噪声慎重地进行处理的信号线，使用图8所示的T型传输门构成的开关；针对不这样的部位使用电路面积更小的图7的开关，这是一般的区别使用方法。

[基准电压生成电路的微调方法]

图9是示出图1的基准电压生成电路11的微调顺序的流程图。

参照图1、图9，在步骤S1中，将外部电源电压VCC、AVCC接入微调对象的微计算机芯片1。

在接下来的步骤S2中，按照内置于微计算机芯片1的ROM15或RAM14或者存放在外部存储器的程序，启动内置的CPU16。在初始状态下，开关SW1～SW6是断开状态。

在接下来的步骤S3中，CPU16设定控制开关SW1～SW6的开闭的寄存器的值，使得与DAC21相连的开关SW4和与ADC22相连的开关SW5为接通状态。此时，开关SW1～SW3、SW6保持断开状态。

在接下来的步骤S4中，CPU16将数字值输入DAC21，以输出期望的模拟电压(约1.1V)。其结果是，利用来自DAC21的输出电压对布线进行预充电(步骤S5)。

图10是用于对图9的步骤S5进行说明的图。参照图9、图10，对从DAC21至模拟测试总线24的布线、模拟测试总线24、从模拟测试总线24至ADC22的布线以及从模拟测试总线24至各个开关SW1、SW2、SW3的布线进行预充电。在图10中，用粗线示出已预充电的布线。在后述的步骤S8中，在测定基准电压Vref时，为了尽可能地抑制基准电压Vref的变化，优选通过将开关SW2配置于基准电压生成电路11的附近，从而使从基准电压生成电路11至开关SW2的布线的长度比从开关SW2至DAC21的布线的长度短。

在接下来的步骤S6中，CPU16利用ADC22测定DAC的输出。通过ADC22的检测值为期望的电压值，能够确认布线的预充电的完成，但步骤S6不一定是需要的步骤。如果CPU16能够通过ADC22的测定确认预充电的完成，或者如果从开始预充电起经过既定的时间，则通过使开关SW4为断开状态，从而完成预充电。

在接下来的步骤S7中，CPU16设定控制开关SW1～SW6的开闭的寄存器的值，使得与基准电压生成电路11相连的开关SW2和与ADC22相连的开关SW5为接通状态。此时，开关SW1、SW3、SW4、SW6是断开状态。随后，在步骤S8中，CPU16利用ADC22测定基准电压生成电路11的输出电压。

图11是用于说明图9的步骤S7、S8的图。在图11中，用粗线示出供给从基准电压生成电路11输出的基准电压Vref的布线。如果与图10比较则很明显，由于供给基准电压Vref的布线已经预充电完毕，所以知晓未产生电荷共享。

在图9的接下来的步骤S9中，CPU16判定在步骤S8中利用ADC22检测的电压是否与期望的电压值相等。在检测电压与期望的电压值相等的情况下(在步骤S9为YES)，处理结束。在检测电压与期望的电压值不相等的情况下(在步骤S9为NO)，在接下来的步骤S10中，CPU16变更与微调控制信号TRC1对应的寄存器的值。随后，重复步骤S3～S9的处理。

[电荷共享的问题点]

图12是示出发生电荷共享的情况的内部电源电压的时间变动的图。

参照图1、图12，在不进行预充电就将基准电压生成电路11的输出节点与寄生电容大的布线连接的情况下(图12的时刻t1)，由于基准电压生成电路11不具有大的电荷供给能力，所以由于电荷共享而导致基准电压Vref暂时地下降。如果基准电压Vref下降，则作为内部电源电压生成电路12的输出的内部电源电压VDD也下降(图12的时刻t2)。此时，由于内部电源电压生成电路12是用于通过反馈控制总是输出一定的内部电源电压的电路，所以以这样的方式起作用：在通过反馈类探测内部电源电压的下降时，将内部电源电压VDD返回至作为设定值的1.5V。此时，内部电源电压VDD暂时地过度升压而过冲(overshoot)(图12的时刻t3)。随后，经过如图12所示的电压变动，最终内部电源电压VDD再次返回至作为设定值的1.5V(图12的时刻t4)。

本发明的发明人进行图12的下冲(undershoot)、过冲多大的仿真。在仿真中，假设150nm的工艺，布线的寄生电容为5pF，内部电源电压VDD的设定值为1.5V。其结果是，内部电源电压VDD下冲至1.1V附近，过冲至2.2V附近。如果内部电路的能够进行动作的范围为1.5V±10％，则下冲时的1.1V的电压值是低于动作下限电压(1.35V)的电压，存在着CPU动作不良或失控的可能性。过冲时的2.2V的电压值是超过内部电路的绝对最大额定值(2.1V)的电压，很可能破坏内部电路。

在该实施方式的微计算机芯片1的情况下，由于利用充电电路20对布线进行预充电、再连接基准电压生成电路11和ADC22，所以不产生电荷共享。因此，没有CPU的动作不良、失控、内部电路的破坏的可能性。由于用作充电电路20的是通常设在微计算机芯片的DAC，所以还具有不需要设置多余的电路的优点。而且，由于不是以往那样地经由电压跟随器的基准电压Vref的测定，所以能够比以往更正确地测定基准电压Vref。

详细地说明并示出了本发明，但这只是用于举例说明，不认为是限定，能明显理解发明的范围通过所附的权利要求书进行解释。

Claims (8)

1.一种半导体装置，具备：

电压生成电路，具有生成并输出电压、且调整所述生成的电压的大小的功能；

第1开关，具有在接通状态时互相导通的第1及第2导通端子，所述第1导通端子经由第1布线与所述电压生成电路的输出节点连接；以及

充电电路，用于对与所述第1开关的所述第2导通端子连接的第2布线进行充电。

2.如权利要求1所述的半导体装置，其中：

所述充电电路包括将输入的数字值转换为模拟电压并输出的数字模拟转换器，

所述第2布线利用从所述数字模拟转换器输出的模拟电压进行充电。

3.如权利要求2所述的半导体装置，其中：

所述充电电路还包括第2开关，

所述数字模拟转换器的输出节点经由所述第2开关与所述第2布线连接，

所述半导体装置还具备：

将输入的模拟电压转换为数字值并输出的模拟数字转换器；以及

第3开关，

所述模拟数字转换器的输入节点经由所述第3开关与所述第2布线连接。

4.如权利要求1所述的半导体装置，其中：

从所述充电电路至所述第1开关的所述第2导通端子经由的所述第2布线的长度比从所述第1开关的所述第1导通端子至所述电压生成电路经由的所述第1布线的长度长。

5.一种半导体装置，具备：

基准电压生成电路，具有生成并输出基准电压、且调整所述生成的基准电压的大小的功能；

内部电源电压生成电路，基于所述基准电压生成内部电源电压；

内部电路，以所述内部电源电压作为驱动电压而进行动作；

第1开关，具有在接通状态时互相导通的第1及第2导通端子，所述第1导通端子经由第1布线与所述基准电压生成电路的输出节点连接；以及

充电电路，用于对与所述第1开关的所述第2导通端子连接的第2布线进行充电。

6.如权利要求5所述的半导体装置，其中：

所述充电电路包括将输入的数字值转换为模拟电压并输出的数字模拟转换器，

所述第2布线利用从所述数字模拟转换器输出的模拟电压进行充电。

7.如权利要求6所述的半导体装置，其中：

所述充电电路还包括第2开关，

所述数字模拟转换器的输出节点经由所述第2开关与所述第2布线连接，

所述半导体装置还具备：

将输入的模拟电压转换为数字值并输出的模拟数字转换器；以及

第3开关，

所述模拟数字转换器的输入节点经由所述第3开关与所述第2布线连接。

8.如权利要求5所述的半导体装置，其中：

从所述充电电路至所述第1开关的所述第2导通端子经由的所述第2布线的长度比从所述第1开关的所述第1导通端子至所述基准电压生成电路经由的所述第1布线的长度长。

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