KR20170135063A - 피이드백 제어 회로를 포함하는 전압 발생기 및 메모리 장치 - Google Patents

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박민상
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Abstract

피이드백 제어 회로를 포함하는 전압 발생기 및 메모리 장치에 대하여 개시된다. 메모리 장치는 내부 전압을 생성하는 전압 발생기와, 내부 전압을 소모하는 동작에 따라 내부 전압이 변동되어 제1 및 제2 내부 전압들로 출력되는 제1 및 제2 회로를 포함한다. 피이드백 제어 회로는 제1 및 제2 제어 신호들 각각에 응답하여 제1 및 제2 내부 전압들 각각에 가변적인 전달 레이트를 적용하여 피이드백 내부 전압으로 출력한다. 전압 발생 회로는 피이드백 내부 전압과 기준 전압을 비교하고, 피이드백 내부 전압이 기준 전압과 같아지도록 내부 전압을 생성한다.

Description

피이드백 제어 회로를 포함하는 전압 발생기 및 메모리 장치{Memory device and voltage generator including feedback control circuit}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 피이드백 제어 회로를 통해 피이드백되는 전압들에 가변적인 전달 레이트를 적용하여 최적의 내부 전압을 생성하는 전압 발생기 및 이를 포함하는 메모리 장치에 관한 것이다.
반도체 장치는 다양한 전원 전압들(multiple supply voltages)과 신호 전압들(signal voltages)로 동작하도록 설계된다. 다양한 전원 전압들을 제공(accommodate)하기 위하여, 반도체 장치는 전압 발생기를 포함한다. 전압 발생기에서 생성된 다양한 전원 전압들은 전원 라인들을 통하여 회로 영역들로 제공된다. 회로 영역의 동작 활성화에 따라 전원 전압 레벨이 변동될 수 있다. 변동된 전원 전압 레벨을 안정화시키기 위하여, 전압 발생기는 회로 영역으로부터 변동된 전원 전압을 피이드백 받을 필요가 있다. 이에 따라, 변동된 전압 레벨을 피이드백 받아서 최적의 전원 전압을 생성할 수 있는 전압 발생기가 요구된다.
본 발명의 목적은 피이드백 제어 회로를 이용하여 최적의 내부 전압을 생성하는 전압 발생기를 제공하는 것이다.
본 발명의 다른 목적은 상기 전압 발생기를 포함하는 메모리 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 전압 발생기는 변동된 내부 전압을 반영하여 내부 전압을 생성하며, 제어 신호에 응답하여 변동된 내부 전압에 가변적인 전달 레이트를 적용하여 피이드백 내부 전압으로 출력하는 피이드백 제어 회로와, 피이드백 내부 전압에 기초하여 내부 전압을 생성하는 전압 발생 회로를 포함한다.
본 발명의 실시예들에 따라, 제어 신호는 내부 전압이 소모되는 회로 영역의 동작 모드에 의해 제공될 수 있다. 피이드백 제어 회로는 제어 신호의 전압 레벨에 따라 변동된 내부 전압을 피이드백 내부 전압으로 전달하는 스위치로 구성될 수 있다. 스위치는 변동된 내부 전압이 전달되는 경로 상의 라인 망을 모델링한 파라미터들을 포함할 수 있다. 피이드백 제어 회로는 제어 신호를 구성하는 비트들의 로직 `1` 비트의 갯수에 따라 변동된 내부 전압을 피이드백 내부 전압로 전달하는 스위치로 구성될 수 있다. 전압 발생 회로는 피이드백 내부 전압과 기준 전압을 비교하고, 피이드백 내부 전압이 기준 전압과 같아지도록 내부 전압을 생성할 수 있다.
본 발명의 실시예들에 따른 메모리 장치는, 내부 전압을 생성하는 전압 발생기, 내부 전압으로 구동되고 내부 전압을 소모하는 동작에 따라 내부 전압이 변동되어 제1 내부 전압으로 출력되는 제1 회로, 내부 전압으로 구동되고 내부 전압을 소모하는 동작에 따라 내부 전압이 변동되어 제2 내부 전압으로 출력되는 제2 회로를 포함한다. 전압 발생기는 제1 및 제2 제어 신호들 각각에 응답하여 제1 및 제2 내부 전압들 각각에 가변적인 전달 레이트를 적용하여 피이드백 내부 전압으로 출력하는 피이드백 제어 회로와, 피이드백 내부 전압에 기초하여 내부 전압을 생성하는 전압 발생 회로를 포함한다.
본 발명의 실시예들에 따라, 제1 및 제2 제어 신호들은 제1 및 제2 회로들의 동작 모드에 의해 제공되고, 메모리 장치의 모드 레지스터에 저장된 동작 옵션들에 기초하여 제공될 수 있다. 피이드백 제어 회로는 제1 제어 신호에 응답하여 제1 내부 전압을 피이드백 내부 전압으로 전달하는 제1 스위치와, 제2 제어 신호에 응답하여 제2 내부 전압을 피이드백 내부 전압으로 전달하는 제2 스위치를 포함할 수 있다. 제1 및 제2 스위치 각각은 제1 및 제2 내부 전압 각각이 전달되는 경로 상의 라인 망을 모델링한 파라미터들을 포함할 수 있다. 피이드백 제어 회로는 제1 제어 신호에 응답하여 제1 내부 전압을 제1 피이드백 내부 전압으로 전달하는 제1 스위치와, 제2 제어 신호에 응답하여 제2 내부 전압을 제2 피이드백 내부 전압으로 전달하는 제2 스위치를 포함하고, 전압 발생 회로는 제1 및 제2 피이드백 내부 전압 각각과 기준 전압을 비교하여 내부 전압을 생성할 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는 복수의 메모리 셀들이 배열되는 제1 및 제2 메모리 셀 블락들을 포함하고, 제1 회로는 제1 메모리 셀 블락과 연결되고, 제2 회로는 제2 메모리 셀 블락과 연결될 수 있다. 메모리 장치는 스택된 제1 및 제2 메모리 레이어들을 포함하고, 제1 및 제2 메모리 레이어들은 해당 메모리 레이어의 관통 실리콘 비아들과 마이크로 범프를 통해 연결되고, 제1 회로는 제1 메모리 레이어에 대응되고, 제2 회로는 제2 메모리 레이어에 대응될 수 있다.
본 발명의 실시예들에 따르면, 전압 발생기는 피이드백 제어 회로를 통하여 변동된 내부 전압에 가변적인 전달 레이트를 적용함에 따라, 변동된 내부 전압을 충분히 반영하여 내부 전압을 안정적으로 생성할 수 있다.
도 1은 본 발명의 실시예에 따른 피이드백 제어 회로를 포함하는 전압 발생기를 보여주는 블록도이다.
도 2는 도 1의 피이드백 제어 회로를 설명하는 도면이다.
도 3은 도 2의 전압 발생 회로를 설명하는 회로 다이어그램이다.
도 4 내지 도 10은 도 2의 제1 및 제2 스위치들을 설명하는 회로 다이어그램들이다.
도 11 및 도 12는 본 발명의 비교예로서, 피이드백 제어 회로를 포함하지 않는 전압 발생기를 설명하는 도면들이다.
도 13은 본 발명의 피이드백 제어 회로를 포함하는 전압 발생기의 동작을 설명하는 도면이다.
도 14는 본 발명의 피이드백 제어 회로를 포함하는 전압 발생기를 적용한 메모리 장치를 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 다른 실시예에 따른 피이드백 제어 회로를 포함하는 전압 발생기를 보여주는 블록도이다.
도 16은 도 15의 전압 발생 회로를 설명하는 회로 다이어그렘이다.
도 17은 본 발명의 실시예들에 따른 전압 발생기를 관통 전극들을 통하여 적층되는 메모리 장치에 적용한 응용예를 나타내는 도면이다.
도 18은 본 발명의 실시예들에 따른 전압 발생기를 포함하는 멀티칩 패키지를 설명하는 도면이다.
도 19는 본 발명의 실시예들에 따른 전압 발생기를 포함하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 전압 발생기를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예에 따른 피이드백 제어 회로를 포함하는 전압 발생기를 보여주는 블록도이다.
도 1을 참조하면, 전압 발생기(110)는 전압 발생 회로(140)와 피이드백 제어 회로(150)를 포함한다. 전압 발생 회로(140)는 내부 전압(VIP)을 발생하고, 내부 전압(VIP)을 제1 회로(120)와 제2 회로(130)로 제공한다.
제1 회로(120)와 제2 회로(130)는 내부 전압(VIP)으로 구동되는 회로 블락들이다. 예를 들어, 제1 회로(120)와 제2 회로(130) 각각은 메모리 장치에 포함되는 메모리 셀 블락들과 연계되는 코어 블락들 중 하나 일 수 있다. 제1 회로(120)는 제1 메모리 셀 블락과 연결되는 제1 코어 블락에 대응하고, 제2 회로(130)는 제2 메모리 셀 블락과 연결되는 제2 코어 블락에 대응할 수 있다. 본 실시예에서는 제1 및 제2 회로들(120, 130)을 기본적으로 포함하는 것으로 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 적어도 2개 이상의 회로들을 포함할 수 있다.
예시적으로, 제1 회로(120)와 제2 회로(130)는 동시간에 동일한 기능을 수행할 수 있다. 예컨대, 제1 회로(120)와 제2 회로(130)는 동일하게 라이트 동작을 수행하거나 리드 동작을 수행하거나 리프레쉬 동작을 수행할 수 있다. 또한, 제1 회로(120)와 제2 회로(130)는 동시간에 서로 다른 기능을 수행할 수 있다. 예컨대, 제1 회로(120)는 리프레쉬 동작을 수행하고, 제2 회로(130)는 라이트 동작을 수행할 수 있다.
전압 발생기(110)는 DRAM (Dynamic Random Access Memory)과 같은 메모리 장치에 내장될 수 있다. 이에 따라, 전압 발생 회로(140)에서 발생되는 내부 전압(VIP)은 워드라인을 구동하는 고전압(VPP), 내부 전원 전압(VINT), 비트라인 이퀄라이징 전압(VEQ), 내부 전원 전압(VINT)의 하프 레벨 전압인 비트라인 프리차아지 전압(VBL)과 메모리 셀 커패시터의 셀 플레이트 전압(VP), 기판 전원 전압(VBB) 중 적어도 하나 일 수 있다.
제1 회로(120)는 전압 발생 회로(140)에서 제공되는 내부 전압(VIP)을 이용하여 구동된다. 제1 회로(120)의 동작 활성화에 의한 내부 전압(VIP)의 소모에 따라 내부 전압(VIP)의 레벨이 변동될 수 있다. 예를 들어, 제1 코어 블락인 제1 회로(120)가 리프레쉬 동작을 수행하는 경우, 제1 코어 블락의 액티브 동작과 프리차아지 동작을 거친 다음에 리프레쉬 동작이 수행될 수 있다. 이 경우, 워드라인 구동 전압인 고전압(VPP)의 레벨이 떨어질 수 있다. 그리고, 셀 데이터를 리스토어하는 동작에서 셀 어레이 전압인 내부 전원 전압(VINT)의 레벨이 떨어질 수 있다. 제1 회로(120)에서 변동된 내부 전압을 제1 내부 전압(VIP1)이라 칭하자.
제2 회로(130)는 전압 발생 회로(140)에서 제공되는 내부 전압(VIP)을 이용하여 구동된다. 제2 회로(130)의 동작 활성화에 의한 내부 전압(VIP)의 소모에 따라 내부 전압(VIP)의 레벨이 변동될 수 있다. 예를 들어, 제2 코어 블락인 제2 회로(130)는 리드 동작 또는 라이트 동작을 수행하거나 스탠바이 모드 상태에 있을 수 있다. 제2 회로(130)가 스탠바이 모드인 경우, 내부 전압(VIP)의 소모가 작기 때문에 내부 전압(VIP)의 레벨 변동은 작을 것이다. 제2 회로(130)에서 변동된 내부 전압을 제2 내부 전압(VIP2)이라 칭하자.
예시적으로, 제1 회로(120)와 제2 회로(130)로 제공되는 내부 전압(VIP)이 내부 전원 전압(VINT)이고, 제1 회로(120)는 리프레쉬 동작을 수행하고 제2 회로(130)는 스탠바이 모드 상태라고 가정하자. 제1 회로(120)의 리프레쉬 동작에 따라 제1 내부 전압(VIP1)의 변동폭이 크게 나타날 수 있다. 스탠바이 모드인 제2 회로의 제2 내부 전원 전압(VIP2)의 변동폭은 제1 내부 전압(VIP1)의 변동폭에 비해 상대적으로 작을 것이다. 이 경우, 변동폭이 작은 제2 내부 전압(VIP2) 보다는 변동폭이 큰 제1 내부 전압(VIP1)이 전압 발생 회로(140)로 크게 피이드백되도록 하여, 전압 발생 회로(140)는 변동폭이 큰 제1 내부 전압(VIP1)을 반영하여 내부 전압(VIP)을 생성하도록 설계될 것이다.
제1 내부 전압(VIP)과 제2 내부 전압(VIP2)은 피이드백 제어 회로(150)로 제공된다. 피이드백 제어 회로(150)는 제1 및 제2 제어 신호들(CNTL1, CNTL2)에 응답하여 제1 내부 전압(VIP1)과 제2 내부 전압(VIP2)에 가변적인 전달 레이트(transmission rate)를 적용하여 피이드백 내부 전압(VIP_FD)을 출력한다. 전달 레이트는 제1 내부 전압(VIP)과 제2 내부 전압(VIP2)에 가중치(weight value)를 부여하는 것으로, 제1 내부 전압(VIP1)과 제2 내부 전압(VIP2)의 실제적인 전압 레벨이 피이드백 내부 전압(VIP_FD)에 반영되도록 한다.
제1 및 제2 제어 신호들(CNTL1, CNTL2)은 DRAM 내부의 모드 레지스터에 저장된 동작 옵션들에 기초하여 제공될 수 있다. 예를 들어, 제1 및 제2 제어 신호들(CNTL1, CNTL2)는 액티브 동작 모드에 따라 제1 전압 레벨로 제공되고, 스탠바이 동작 모드에 따라 제1 전압 레벨 보다 낮은 제2 전압 레벨로 제공될 수 있다. 액티브 동작 모드는 리드 동작, 라이트 동작, 리프레쉬 동작 등을 포함할 수 있다.
예시적으로, 제1 및 제2 신호들(CNTL1, CNTL2)은 다수개의 비트들로 구성될 수 있다. 제1 및 제2 신호들(CNTL1, CNTL2)은 동작 모드에 따라 예컨대, 로직 `1` 비트의 개수가 다르게 제공될 수 있다. 제1 및 제2 제어 신호들(CNTL1, CNTL2)은 액티브 동작 모드일 때 로직 `1`인 비트의 수가 스탠바이 모드일 때의 비트 수보다 많게 설정될 수 있다.
제1 및 제2 제어 신호들(CNTL1, CNTL2)은 해당 신호의 전압 레벨 또는 로직 `1` 비트 수에 따라 제1 내부 전압(VIP1)과 제2 내부 전압(VIP2)의 전달 레이트를 변화시킬 수 있다. 예를 들어, 제1 전압 레벨의 제1 제어 신호(CNTL1)는 제1 내부 전압(VIP)의 전달 레이트가 상대적으로 크도록 기능할 것이고, 제2 전압 레벨의 제2 제어 신호(CNTL2)는 제2 내부 전압(VIP2)의 전달 레이트가 상대적으로 작도록 기능할 것이다.
따라서, 전압 발생기(110)는 피이드백 제어 회로(150)를 통하여 변동된 제1 및 제2 내부 전압들(VIP1, VIP2)에 가변적인 전달 레이트를 적용함에 따라, 변동된 제1 및 제2 내부 전압들(VIP1, VIP2)을 충분히 반영하여 내부 전압을 안정적으로 생성할 수 있다.
도 2는 도 1의 피이드백 제어 회로를 설명하는 도면이다.
도 2를 참조하면, 피이드백 제어 회로(150)는 제1 회로(120)의 제1 내부 전압(VIP1)을 피이드백 내부 전압(VIP_FD)으로 전달하는 제1 스위치(151)와, 제2 회로(130)의 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 전달하는 제2 스위치(152)를 포함한다.
제1 스위치(151)는 제1 제어 신호(CNTL1)에 응답하여 제1 내부 전압(VIP1)을 피이드백 내부 전압(VIP_FD)으로 전달한다. 예를 들어, 제1 회로(120)가 액티브 모드인 경우, 제1 제어 신호(CNTL1)는 제1 전압 레벨로 제공되고, 제1 내부 전압(VIP1)의 전달 레이트가 커지고, 제1 내부 전압(VIP1)은 높은 전달 레이트로 피이드백 내부 전압(VIP_FD)으로 전달될 수 있다. 또는, 제1 회로(120)가 스탠바이 모드인 경우, 제1 제어 신호(CNTL1)는 제2 전압 레벨로 제공되고, 제1 내부 전압(VIP1)의 전달 레이트가 낮아지고, 제1 내부 전압(VIP1)은 낮은 전달 레이트로 피이드백 내부 전압(VIP_FD)으로 전달될 수 있다.
제2 스위치(152)는 제2 제어 신호(CNTL2)에 응답하여 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 전달한다. 예를 들어, 제2 회로(130)가 액티브 모드인 경우, 제2 제어 신호(CNTL2)는 제1 전압 레벨로 제공되고, 제2 내부 전압(VIP2)의 전달 레이트가 커지고, 제2 내부 전압(VIP2)은 높은 전달 레이트로 피이드백 내부 전압(VIP_FD)으로 전달될 수 있다. 또는, 제2 회로(130)가 스탠바이 모드인 경우, 제2 제어 신호(CNTL2)는 제2 전압 레벨로 제공되고, 제2 내부 전압(VIP2)의 전달 레이트가 낮아지고, 제2 내부 전압(VIP2)은 낮은 전달 레이트로 피이드백 내부 전압(VIP_FD)으로 전달될 수 있다.
피이드백 제어 회로(150)의 피이드백 내부 전압(VIP_FD)은, 전압 발생 회로(140)로 제공된다. 전압 발생 회로(140)는 외부 전원 전압(VEXT)에 의해 구동되고, 수신된 피이드백 내부 전압(VIP_FD)과 기준 전압(VREF)을 비교하고, 피이드백 내부 전압(VIP_FD)이 기준 전압(VREF)과 같아지도록 내부 전압(VIP)을 생성할 수 있다.
도 3은 도 2의 전압 발생 회로를 설명하는 회로 다이어그램이다.
도 3을 참조하면, 전압 발생 회로(140)는 기준 전압(VREF)과 피이드백 내부 전압(VIP_FD)을 비교하여 내부 전압(VIP)을 생성한다. 기준 전압(VREF)은 생성되는 내부 전압(VIP)의 목표 전압으로 작용할 수 있다. 기준 전압(VREF)은 고전압(VPP), 내부 전원 전압(VINT), 비트라인 이퀄라이징 전압(VEQ), 비트라인 프리차아지 전압(VBL), 셀 플레이트 전압(VP), 기판 전원 전압(VBB) 중 적어도 하나의 전압 레벨로 제공될 수 있다.
전압 발생 회로(140)는 외부 전원 전압(VEXT)과 제1 노드(N1) 사이에 연결되는 제1 PMOS 트랜지스터(301), 외부 전원 전압(VEXT)과 제2 노드(N2) 사이에 연결되는 제2 PMOS 트랜지스터(302), 제1 노드(N1)와 제3 노드(N3) 사이에 연결되는 제1 NMOS 트랜지스터(303), 제2 노드(N2)와 제3 노드(N3) 사이에 연결되는 제2 NMOS 트랜지스터(304), 그리고 제3 노드(N3)와 접지 전압(VSS) 사이에 연결되는 제3 NMOS 트랜지스터(305)를 포함할 수 있다. 제2 노드(N2)의 전압은 내부 전압(VIP)으로 출력될 수 있다.
제1 및 제2 PMOS 트랜지스터들(301, 302)의 게이트들은 제1 노드(N1)에 연결되고, 제1 및 제2 PMOS 트랜지스터들(301, 302)은 전류 미러를 구성한다. 제1 NMOS 트랜지스터(303)의 게이트는 기준 전압(VREF)에 연결되고, 제2 NMOS 트랜지스터(304)의 게이트는 피이드백 내부 전압(VIP_FD)에 연결된다. 제3 NMOS 트랜지스터(305)의 게이트는 바이어스 전압(Vbias)에 연결된다. 바이어스 전압(Vbias)는 전압 발생 회로(140)를 인에이블시키는 기능을 한다.
전압 발생 회로(140)는 기준 전압(VREF)을 목표로하는 내부 전압(VIP)을 생성한다. 전압 발생 회로(140)는 피이드백 내부 전압(VIP_FD)의 레벨이 기준 전압(VREF)의 레벨보다 낮은 경우, 내부 전압(VIP)의 레벨이 기준 전압(VREF)의 레벨과 같아지도록 출력할 수 있다. 전압 발생 회로(140)는 피이드백 내부 전압(VIP_FD)의 레벨이 기준 전압(VREF)의 레벨보다 높은 경우, 내부 전압(VIP)의 레벨이 기준 전압(VREF)의 레벨과 같아지도록 출력할 수 있다. 이에 따라, 전압 발생 회로(140)는 피이드백 내부 전압(VIP_FD)을 제공받아 내부 전압(VIP)을 목표 전압 레벨로 안정적으로 생성할 수 있다.
도 4 내지 도 10은 도 2의 제1 및 제2 스위치들을 설명하는 회로 다이어그램들이다. 도 4a, 도 5 내지 도 10의 제1 및 제2 스위치들은 제1 및 제2 제어 신호들(CNTL1, CNTL2)의 전압 레벨에 따라 제1 내부 전압(VIP1)과 제2 내부 전압(VIP2)에 가변 전달 레이트를 적용하여 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 도 4b의 제1 및 제2 스위치들은 제1 및 제2 제어 신호들(CNTL1, CNTL2)을 구성하는 비트들의 로직 값에 따라 제1 내부 전압(VIP1)과 제2 내부 전압(VIP2)에 가변 전달 레이트를 적용하여 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다.
도 4a를 참조하면, 제1 스위치(151a)는 제1 내부 전압(VIP1)과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제1 PMOS 트랜지스터(411), 제1 NMOS 트랜지스터(412), 제2 NMOS 트랜지스터(413), 그리고 제2 PMOS 트랜지스터(414)를 포함할 수 있다. 제1 및 제2 PMOS 트랜지스터들(411, 414)의 게이트에는 제1 상보 제어 신호(/CNTL1)가 연결되고, 제1 및 제2 NMOS 트랜지스터들(412, 413)의 게이트에는 제1 제어 신호(CNTL1)가 연결될 수 있다. 제1 PMOS 트랜지스터(411)와 제1 NMOS 트랜지스터(412)는 제1 전송 게이트(401)를 구성하고, 제2 NMOS 트랜지스터(413)와 제2 PMOS 트랜지스터(414)는 제2 전송 게이트(402)를 구성할 수 있다. 제1 상보 제어 신호(/CNTL1)는 제1 제어 신호(CNTL1)의 로직 레벨과 반대의 로직 레벨을 가질 수 있다.
제2 스위치(152a)는 제2 내부 전압(VIP2)과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제3 PMOS 트랜지스터(421), 제3 NMOS 트랜지스터(422), 제4 NMOS 트랜지스터(423), 그리고 제4 PMOS 트랜지스터(424)를 포함할 수 있다. 제3 및 제4 PMOS 트랜지스터들(421, 424)의 게이트에는 제2 상보 제어 신호(/CNTL2)가 연결되고, 제3 및 제4 NMOS 트랜지스터들(422, 423)의 게이트에는 제2 제어 신호(CNTL2)가 연결될 수 있다. 제3 PMOS 트랜지스터(421)와 제3 NMOS 트랜지스터(422)는 제3 전송 게이트(403)를 구성하고, 제4 NMOS 트랜지스터(423)와 제4 PMOS 트랜지스터(424)는 제4 전송 게이트(404)를 구성할 수 있다. 제2 상보 제어 신호(/CNTL2)는 제2 제어 신호(CNTL2)의 로직 레벨과 반대의 로직 레벨을 가질 수 있다.
도 4a에서, 제1 스위치(151a)는 제1 제어 신호(CNTL1)의 전압 레벨에 따라 제1 및 제2 전송 게이트들(401, 402)이 턴온되는 정도를 변화시켜 전달 레이트를 가변시킬 수 있다. 제1 스위치(151a)는 가변되는 전달 레이트를 적용하여 제1 내부 전압(VIP1)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 제2 스위치(152a)는 제2 제어 신호(CNTL2)의 전압 레벨에 따라 제3 및 제4 전송 게이트들(403, 404)이 턴온되는 정도를 변화시켜 전달 레이트를 가변시킬 수 있다. 제2 스위치(152a)는 가변되는 전달 레이트를 적용하여 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 피이드백 내부 전압(VIP_FD)은 전압 발생기(110, 도 2)의 전압 발생 회로(140)로 제공될 것이다.
도 4b를 참조하면, 제1 스위치(151b)는 제1 내부 전압(VIP1)과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제1 PMOS 트랜지스터(411a), 제1 NMOS 트랜지스터(412a), 제2 NMOS 트랜지스터(413a), 그리고 제2 PMOS 트랜지스터(414a)를 포함할 수 있다. 제1 PMOS 트랜지스터(411a)의 게이트에는 제1 비트의 제1 상보 제어 신호(/CNTL1[0])가 연결되고, 제2 PMOS 트랜지스터(414a)의 게이트에는 제2 비트의 제1 상보 제어 신호(/CNTL1[1])가 연결될 수 있다. 제1 NMOS 트랜지스터(412a)의 게이트에는 제1 비트의 제1 제어 신호(CNTL1[0])가 연결되고, 제2 NMOS 트랜지스터(413a)의 게이트에는 제2 비트의 제1 제어 신호(CNTL1[1])가 연결될 수 있다. 제1 PMOS 트랜지스터(411a)와 제1 NMOS 트랜지스터(412a)는 제1 전송 게이트(401a)를 구성하고, 제2 NMOS 트랜지스터(413a)와 제2 PMOS 트랜지스터(414a)는 제2 전송 게이트(402a)를 구성할 수 있다.
제2 스위치(152b)는 제2 내부 전압(VIP2)과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제3 PMOS 트랜지스터(421a), 제3 NMOS 트랜지스터(422a), 제4 NMOS 트랜지스터(423a), 그리고 제4 PMOS 트랜지스터(424a)를 포함할 수 있다. 제3 PMOS 트랜지스터(421a)의 게이트에는 제1 비트의 제2 상보 제어 신호(/CNTL2[0])가 연결되고, 제4 PMOS 트랜지스터(424a)의 게이트에는 제2 비트의 제2 상보 제어 신호(/CNTL2[1])가 연결될 수 있다. 제3 NMOS 트랜지스터(422a)의 게이트에는 제1 비트의 제2 제어 신호(CNTL2[0])가 연결되고, 제2 NMOS 트랜지스터(423a)의 게이트에는 제2 비트의 제2 제어 신호(CNTL2[1])가 연결될 수 있다. 제3 PMOS 트랜지스터(421a)와 제3 NMOS 트랜지스터(422a)는 제3 전송 게이트(403a)를 구성하고, 제4 NMOS 트랜지스터(423a)와 제4 PMOS 트랜지스터(424a)는 제4 전송 게이트(404a)를 구성할 수 있다.
도 4b에서, 제1 스위치(151b)는 제1 제어 신호(CNTL1[1:0])의 비트들의 로직 값에 따라 턴온되는 트랜지스터들의 수를 변화시켜 전달 레이트를 가변시킬 수 있다. 제1 스위치(151b)는 가변되는 전달 레이트를 적용하여 제1 내부 전압(VIP1)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 제2 스위치(152b)는 제2 제어 신호(CNTL2[1:0])의 비트들의 로직 값에 따라 턴온되는 트랜지스터들의 수를 변화시켜 전달 레이트를 가변시킬 수 있다. 가변되는 전달 레이트를 적용하여 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 피이드백 내부 전압(VIP_FD)은 전압 발생기(110, 도 2)의 전압 발생 회로(140)로 제공될 것이다.
예시적으로, 제1 및 제2 스위치들(151b, 152b)은, 도 5 내지 도 10에서 설명될 제1 및 제2 내부 전압들(VIP1, VIP2)이 전달되는 경로 상의 라인 망(line network)을 모델링한 파라미터들, 예컨대, 저항, 인덕턴스, 커패시터 등을 포함할 수 있다.
도 4a 및 도 4b의 실시예들에서는 제1 및 제2 스위치들(151a, 152a, 151b, 152b)에 4개의 전송 게이트들이 포함되는 것으로 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다양한 수의 전송 게이트들이 포함될 수 있다.
도 5를 참조하면, 제1 스위치(151c)는, 도 4a의 제1 스위치(151a)와 비교하여, 제1 내부 전압(VIP1)과 제1 전송 게이트(501) 사이에 연결되는 제1 저항(515)과, 제1 내부 전압(VIP1)과 제2 전송 게이트(502) 사이에 연결되는 제2 저항(516)을 더 포함한다. 제2 스위치(152c)는 도 4a의 제2 스위치(152a)와 비교하여, 제2 내부 전압(VIP2)과 제3 전송 게이트(503) 사이에 연결되는 제3 저항(525)과, 제2 내부 전압(VIP2)과 제4 전송 게이트(504) 사이에 연결되는 제4 저항(526)을 더 포함한다.
제1 및 제2 저항들(515, 516)은 제1 회로(120, 도 2)에서 제1 내부 전압(VIP1)이 전달되는 경로 상의 라인 망(line network)을 모델링하여 제공될 수 있다. 제3 및 제4 저항들(525, 526)은 제2 회로(130, 도 2)에서 제2 내부 전압(VIP2)이 전달되는 경로 상의 라인 망(line network)을 모델링하여 제공될 수 있다.
도 5에서, 제1 스위치(151c)는 제1 제어 신호(CNTL1)의 전압 레벨과 제1 및 제2 저항들(515, 516)의 저항값에 따라 가변되는 전달 레이트를 적용하여 제1 내부 전압(VIP1)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 제2 스위치(152c)는 제2 제어 신호(CNTL2)의 전압 레벨과 제3 및 제4 저항들(525, 526)의 저항값에 따라 가변되는 전달 레이트를 적용하여 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 피이드백 내부 전압(VIP_FD)은 전압 발생기(110, 도 2)의 전압 발생 회로(140)로 제공될 것이다.
도 6을 참조하면, 제1 스위치(151d)는 도 5의 제1 스위치(151c)와 비교하여, 제1 저항(515) 대신에 제1 인덕터(615)가 연결되고 제2 저항(516) 대신에 제2 인덕터(616)가 연결된다는 점에서 차이가 있다. 제2 스위치(152d)는 도 5의 제2 스위치(152c)와 비교하여, 제3 저항(525) 대신에 제3 인덕터(625)가 연결되고 제4 저항(526) 대신에 제4 인덕터(626)가 연결된다는 점에서 차이가 있다.
제1 및 제2 인덕터들(615, 616)은 제1 회로(120, 도 2)에서 제1 내부 전압(VIP1)이 전달되는 경로 상의 라인 망을 모델링하여 제공될 수 있다. 제3 및 제4 인덕터들(625, 626)은 제2 회로(130, 도 2)에서 제2 내부 전압(VIP2)이 전달되는 경로 상의 라인 망을 모델링하여 제공될 수 있다.
도 6에서, 제1 스위치(151d)는 제1 제어 신호(CNTL1)의 전압 레벨과 제1 및 제2 인덕터들(615, 616)의 인덕턴스값에 따라 가변되는 전달 레이트를 적용하여 제1 내부 전압(VIP1)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 제2 스위치(152d)는 제2 제어 신호(CNTL2)의 전압 레벨과 제3 및 제4 인덕터들(625, 626)의 인덕턴스값에 따라 가변되는 전달 레이트를 적용하여 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 피이드백 내부 전압(VIP_FD)은 전압 발생기(110, 도 2)의 전압 발생 회로(140)로 제공될 것이다.
도 7을 참조하면, 제1 스위치(151e)는 도 4a의 제1 스위치(151a)와 비교하여, 제1 내부 전압(VIP1)과 제1 전송 게이트(701) 사이의 연결 노드와 접지 전압(VSS) 사이에 연결되는 제1 커패시터(715)과, 제1 내부 전압(VIP1)과 제2 전송 게이트(702) 사이에 연결 노드와 접지 전압(VSS) 사이에 연결되는 제2 커패시터(716)을 더 포함한다. 제2 스위치(152e)는 도 4a의 제2 스위치(152a)와 비교하여, 제2 내부 전압(VIP2)과 제3 전송 게이트(703) 사이의 연결 노드와 접지 전압(VSS) 사이에 연결되는 제3 커패시터(725)과, 제2 내부 전압(VIP2)과 제4 전송 게이트(704) 사이의 연결 노드와 접지 전압(VSS) 사이에 연결되는 제4 커패시터(726)을 더 포함한다.
제1 및 제2 커패시터들(715, 716)은 제1 회로(120, 도 2)에서 제1 내부 전압(VIP1)이 전달되는 경로 상의 라인 망을 모델링하여 제공될 수 있다. 제3 및 제4 커패시터들(725, 726)은 제2 회로(130, 도 2)에서 제2 내부 전압(VIP2)이 전달되는 경로 상의 라인 망을 모델링하여 제공될 수 있다.
도 7에서, 제1 스위치(151e)는 제1 제어 신호(CNTL1)의 전압 레벨과 제1 및 제2 커패시터들(715, 716)의 커패시턴스값에 따라 가변되는 전달 레이트를 적용하여 제1 내부 전압(VIP1)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 제2 스위치(152c)는 제2 제어 신호(CNTL2)의 전압 레벨과 제3 및 제4 커패시터들(725, 726)의 커패시턴스값에 따라 가변되는 전달 레이트를 적용하여 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 피이드백 내부 전압(VIP_FD)은 전압 발생기(110, 도 2)의 전압 발생 회로(140)로 제공될 것이다.
도 8을 참조하면, 제1 스위치(151f)는, 제1 내부 전압(VIP1)에 제1 단이 각각 연결되는 제1 및 제2 저항들(815, 816), 제1 저항(815)의 제1 단과 접지 전압(VSS) 사이에 연결되는 제1 커패시터(817), 제2 저항(816)의 제1 단과 접지 전압(VSS) 사이에 연결되는 제2 커패시터(818), 제1 저항(815)의 제2 단과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제1 전송 게이트(801), 제2 저항(816)의 제2 단과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제2 전송 게이트(802)를 포함한다. 제2 스위치(152f)는, 제2 내부 전압(VIP2)에 제1 단이 각각 연결되는 제3 및 제4 저항들(825, 826), 제3 저항(825)의 제1 단과 접지 전압(VSS) 사이에 연결되는 제3 커패시터(827), 제4 저항(826)의 제1 단과 접지 전압(VSS) 사이에 연결되는 제4 커패시터(828), 제3 저항(825)의 제2 단과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제3 전송 게이트(803), 제4 저항(826)의 제2 단과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제4 전송 게이트(804)를 포함한다.
제1 및 제2 저항들(815, 816)과 제1 및 제2 커패시터들(817, 818)은 제1 회로(120, 도 2)에서 제1 내부 전압(VIP1)이 전달되는 경로 상의 라인 망을 모델링하여 제공될 수 있다. 제3 및 제4 저항들(825, 826)과 제3 및 제4 커패시터들(827, 828)은 제2 회로(130, 도 2)에서 제2 내부 전압(VIP2)이 전달되는 경로 상의 라인 망을 모델링하여 제공될 수 있다.
도 8에서, 제1 스위치(151f)는 제1 제어 신호(CNTL1)의 전압 레벨과 제1 및 제2 저항들(815, 816)의 저항값, 그리고 제1 및 제2 커패시터들(817, 818)의 커패시턴스값에 따라 가변되는 전달 레이트를 적용하여 제1 내부 전압(VIP1)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 제2 스위치(152f)는 제2 제어 신호(CNTL2)의 전압 레벨과 제3 및 제4 저항들(825, 826)의 저항값, 그리고 제3 및 제4 커패시터들(827, 828)의 커패시턴스값에 따라 가변되는 전달 레이트를 적용하여 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 피이드백 내부 전압(VIP_FD)은 전압 발생기(110, 도 2)의 전압 발생 회로(140)로 제공될 것이다.
도 9를 참조하면, 제1 스위치(151g)는 도 8의 제1 스위치(151f)와 비교하여, 제1 저항(815) 대신에 제1 인덕터(915)가 연결되고 제2 저항(816) 대신에 제2 인덕터(916)가 연결된다는 점에서 차이가 있다. 제2 스위치(152g)는 도 8의 제2 스위치(152f)와 비교하여, 제3 저항(825) 대신에 제3 인덕터(925)가 연결되고 제4 저항(826) 대신에 제4 인덕터(926)가 연결된다는 점에서 차이가 있다.
제1 및 제2 인덕터들(915, 916)과 제1 및 제2 커패시터들(917, 918)은 제1 회로(120, 도 2)에서 제1 내부 전압(VIP1)이 전달되는 경로 상의 라인 망을 모델링하여 제공될 수 있다. 제3 및 제4 인덕터들(925, 926)과 제3 및 제4 커패시터들(927, 928)은 제2 회로(130, 도 2)에서 제2 내부 전압(VIP2)이 전달되는 경로 상의 라인 망을 모델링하여 제공될 수 있다.
도 9에서, 제1 스위치(151g)는 제1 제어 신호(CNTL1)의 전압 레벨과 제1 및 제2 인덕터들(915, 916)의 인덕턴스값, 그리고 제1 및 제2 커패시터들(917, 918)의 커패시턴스값에 따라 가변되는 전달 레이트를 적용하여 제1 내부 전압(VIP1)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 제2 스위치(152g)는 제2 제어 신호(CNTL2)의 전압 레벨과 제3 및 제4 인덕터들(925, 926)의 인덕턴스값, 그리고 제3 및 제4 커패시터들(917, 918)의 커패시턴스값에 따라 가변되는 전달 레이트를 적용하여 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 피이드백 내부 전압(VIP_FD)은 전압 발생기(110, 도 2)의 전압 발생 회로(140)로 제공될 것이다.
도 10을 참조하면, 제1 스위치(151h)는, 제1 내부 전압(VIP1)에 직렬 연결되는 제1 및 제2 저항들(1015, 1016), 제2 저항(1016)의 제1 단과 접지 전압(VSS) 사이에 연결되는 제1 커패시터(1019), 제2 저항(1016)의 제2 단과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제1 전송 게이트(1001), 제1 내부 전압(VIP1)에 직렬 연결되는 제3 및 제4 저항들(1017, 1018), 제4 저항(1018)의 제1 단과 접지 전압(VSS) 사이에 연결되는 제2 커패시터(1020), 그리고 제4 저항(1018)의 제2 단과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제2 전송 게이트(1002)를 포함한다.
제2 스위치(152h)는, 제2 내부 전압(VIP2)에 직렬 연결되는 제5 및 제6 저항들(1025, 1026), 제6 저항(1026)의 제1 단과 접지 전압(VSS) 사이에 연결되는 제3 커패시터(1029), 제6 저항(1026)의 제2 단과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제3 전송 게이트(1003), 제2 내부 전압(VIP2)에 직렬 연결되는 제7 및 제8 저항들(1027, 1028), 제8 저항(1028)의 제1 단과 접지 전압(VSS) 사이에 연결되는 제4 커패시터(1030), 그리고 제8 저항(1028)의 제2 단과 피이드백 내부 전압(VIP_FD) 사이에 연결되는 제4 전송 게이트(1004)를 포함한다.
제1 내지 제4 저항들(1015-1018)과 제1 및 제2 커패시터들(1019, 1020)은 제1 회로(120, 도 2)에서 제1 내부 전압(VIP1)이 전달되는 경로 상의 라인 망을 모델링하여 제공될 수 있다. 제5 내지 제8 저항들(1025-1028)과 제3 및 제4 커패시터들(1029, 1030)은 제2 회로(130, 도 2)에서 제2 내부 전압(VIP2)이 전달되는 경로 상의 라인 망을 모델링하여 제공될 수 있다.
도 10에서, 제1 스위치(151h)는 제1 제어 신호(CNTL1)의 전압 레벨과 제1 내지 제4 저항들(1015-1018)의 저항값, 그리고 제1 및 제2 커패시터들(1019, 1020)의 커패시턴스값에 따라 가변되는 전달 레이트를 적용하여 제1 내부 전압(VIP1)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 제2 스위치(152h)는 제2 제어 신호(CNTL2)의 전압 레벨과 제5 내지 제8 저항들(1025-1028)의 저항값, 그리고 제3 및 제4 커패시터들(1029, 1030)의 커패시턴스값에 따라 가변되는 전달 레이트를 적용하여 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 피이드백 내부 전압(VIP_FD)은 전압 발생기(110, 도 2)의 전압 발생 회로(140)로 제공될 것이다.
도 11 및 도 12는 본 발명의 비교예로서, 피이드백 제어 회로를 포함하지 않는 전압 발생기를 설명하는 도면들이다.
도 11을 참조하면, 전압 발생기(1110)는 피이드백 내부 전압(V_FD)을 기준 전압(VREF)과 비교하여 내부 전압(VIP)을 생성하고, 생성된 내부 전압(VIP)을 제1 회로(1120)와 제2 회로(1130)로 제공한다. 제1 회로(1120)와 제2 회로(1130)는 내부 전압(VIP)을 이용하여 구동되고, 동작 모드에 따라 내부 전압(VIP)이 소모될 것이다. 예를 들어, 제1 회로(1120)가 리프레쉬 동작 모드를 수행하고, 제2 회로(1130)가 스탠바이 모드 상태라고 가정하자. 제1 회로(1120)의 리프레쉬 동작에 따라 내부 전압(VIP)이 소모됨에 따라, 제1 회로(1120)의 내부 전압(VIP1)은 도 12에 도시된 바와 같이, 변동폭이 크게 나타날 것이다. 스탠바이 모드인 제2 회로(1130)의 내부 전압(VIP2)은 도 12에 도시된 바와 같이, 변동폭이 작게 나타날 것이다.
제1 회로(1120)의 내부 전압(VIP1)과 제2 회로(1130)의 내부 전압(VIP2)이 공통으로 연결되어 피이드백 내부 전압(V_FD)으로서 전압 발생기(1110)로 제공된다. 공통 연결된 피이드백 내부 전압(V_FD)은 도 12에 도시된 바와 같이, 제1 회로(1120)의 내부 전압(VIP1)의 레벨과 제2 회로(1130)의 내부 전압(VIP2)의 레벨이 합해진 결과인, 이들의 중간값 정도의 전압 레벨로 전압 발생기(1110)로 제공될 것이다.
예시적으로, 도 12의 T1 시간에서, 전압 발생기(1110)는 피이드백 내부 전압(V_FD)을 기준 전압(VREF)과 비교하여 내부 전압(VIP)을 발생할 것이다. 이 때, 피이드백 내부 전압(V_FD)는 변동폭이 큰 제1 회로(1120)의 내부 전압(VIP1) 보다 높은 전압 레벨을 가지고 있다. 전압 발생기(1110)는 변동폭이 큰 제1 회로(1120)의 내부 전압(VIP1)을 반영하여 내부 전압(VIP)을 생성하는 것이 바람직할 것이다. 그런데, 전압 발생기(1110)는 제1 회로(1120)의 내부 전압(VIP1)과 피이드백 내부 전압(V_FD) 사이의 큰 전압차(V1)를 고려하지 않고 내부 전압(VIP)을 생성하기 때문에, 생성된 내부 전압(VIP)은 충분하지 못한 문제점이 있다.
도 13은 본 발명의 피이드백 제어 회로를 포함하는 전압 발생기의 동작을 설명하는 도면이다.
도 13을 참조하면, 도 2에서 설명된 바와 같이, 리프레쉬 동작 모드인 제1 회로(120)의 제1 내부 전압(VIP1)의 변동폭은 크게 나타날 것이고, 스탠바이 모드인 제2 회로(130)의 제2 내부 전압(VP2)의 변동폭은 작게 나타날 것이다. 전압 발생기(110)는 피이드백 제어 회로(150)의 제1 스위치(151)를 통하여 높은 전달 레이트가 적용된 제1 회로(120)의 제1 내부 전압(VIP1)과 제2 스위치(152)를 통하여 낮은 전달 레이트가 적용된 제2 회로(130)의 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 수신하고, 내부 전압(VIP)을 생성할 것이다.
피이드백 내부 전압(VIP_FD)은, 전달 레이트가 높게 설정된 변동폭이 큰 제1 내부 전압(VIP1)이 크게 반영되어 제1 내부 전압(VIP1) 파형과 유사한 파형을 가질 것이다. T1 시간에서, 제1 회로(1120)의 내부 전압(VIP1)과 피이드백 내부 전압(V_FD) 사이의 전압차(V2)는 무시할 수 있을 정도로 작다. 전압 발생 회로(140)는 변동폭이 큰 제1 내부 전압(VIP1)과 유사한 피이드백 내부 전압(VIP_FD)을 기준 전압(VREF)과 비교하여 내부 전압(VIP)을 생성할 수 있다. 이에 따라, 전압 발생기(110)는 변동폭이 큰 제1 내부 전압(VIP1)에 연동된 피이드백 내부 전압(VIP_FD)에 기초하여 내부 전압(VIP)을 안정적으로 생성할 수 있다.
도 14는 본 발명의 피이드백 제어 회로를 포함하는 전압 발생기를 적용한 메모리 장치를 예시적으로 보여주는 블록도이다.
도 14를 참조하면, 메모리 장치(1400)는 전압 발생기(1410), 메모리 셀 어레이(1411), 센스 앰프 회로(1412), 칼럼 게이트(1413), 입출력 버퍼(1414), 어드레스 버퍼(1415), 로우 디코더(1416), 칼럼 디코더(1417), 그리고 제어 회로(1418)를 포함할 수 있다.
전압 발생기(1410)는 메모리 장치(1400)의 내부 전압들(VIP)을 생성할 수 있다. 내부 전압(VIP)은 워드라인을 구동하는 고전압(VPP), 내부 전원 전압(VINT), 비트라인 이퀄라이징 전압(VEQ), 비트라인 프리차아지 전압(VBL), 메모리 셀 플레이트 전압(VP), 기판 전원 전압(VBB) 중 적어도 하나 일 수 있다.
메모리 셀 어레이(1411)는 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 메모리 셀들로 구성될 수 있다. 메모리 셀들은 행과 열의 매트릭스 구조를 이루도록 배열될 수 있다. 메모리 셀 어레이(1411)는 제1 메모리 셀 블락(1411a)과 제2 메모리 셀 블락(1411b)을 포함할 수 있다. 제1 메모리 셀 블락(1411a)과 제2 메모리 셀 블락(1411b)은 서로 독립적으로 동작될 수 있다.
제1 메모리 셀 블락(1411a)과 제2 메모리 셀 블락(1411b)은 전압 발생기(1410)에서 생성된 내부 전압(VIP)을 제공받아 구동될 수 있다. 제1 메모리 셀 블락(1411a)에서, 제1 메모리 셀 블락(1411a)의 동작 모드에 따라 소모되는 내부 전압(VIP)이 변동되어 제1 전원 라인 망을 통해 제1 내부 전압(VIP1)으로 출력될 수 있다. 제2 메모리 셀 블락(1411b)에서, 제2 메모리 셀 블락(1411b)의 동작 모드에 따라 소모되는 내부 전압(VIP)이 변동되어 제2 전원 라인 망을 통해 제2 내부 전압(VIP2)으로 출력될 수 있다.
제1 메모리 셀 블락(1411a)의 제1 내부 전압(VIP1)과 제2 메모리 셀 블락(1411b)의 제2 내부 전압(VIP2)은 전압 발생기(1410)의 피이드백 제어 회로(1450)로 제공된다. 피이드백 제어 회로(1450)는 제어 회로(1418)에서 제공되는 제어 신호들(CNTL)에 응답하여 가변되는 전달 레이트들이 적용된 제1 내부 전압(VIP1)와 제2 내부 전압(VIP2)을 피이드백 내부 전압(VIP_FD)으로 전달할 수 있다. 피이드백 내부 전압(VIP_FD)은 변동폭이 큰 내부 전압(VIP1, VIP2)에 연동되어 발생될 것이다. 전압 발생기(1410)의 전압 발생 회로(1440)는 피이드백 내부 전압(VIP_FD)에 기초하여 내부 전압(VIP)을 안정적으로 생성할 수 있다.
제어 회로(1418)는 메모리 장치(1400)로 인가되는 커맨드(CMD)와 어드레스(ADDR)를 수신하여 설정된 동작 모드들을 제어하는 제어 신호들(CNTL)을 발생한다. 제어 신호들(CNTL)은 모드 레지스터(1419)에서 제공될 수 있다.
어드레스 버퍼(1415)는 메모리 장치(1400)로 인가되는 어드레스(ADDR)를 수신하여 버퍼링을 수행할 수 있다. 어드레스 버퍼(1415)는 제어 신호들(CNTL)에 응답하여 메모리 셀 어레이(1411)의 행을 선택하는 로우 어드레스를 로우 디코더(1416)로 제공하고, 메모리 셀 어레이(1411)의 열을 선택하는 칼럼 어드레스를 칼럼 디코더(1417)로 제공한다.
로우 디코더(1416)는 제어 신호들(CNTL)에 응답하여 로우 어드레스를 디코딩한다. 디코딩된 로우 어드레스는 메모리 셀 어레이(1411)로 제공되고, 메모리 셀들과 연결된 복수의 워드라인들 중 선택된 워드라인을 구동할 수 있다. 선택된 워드라인에 연결된 메모리 셀들에 저장된 데이터는 센스 앰프 회로(1412)에 의해 감지 증폭될 수 있다.
칼럼 디코더(1417)는 제어 신호들(CNTL)에 응답하여 칼럼 어드레스를 디코딩한다. 칼럼 게이트(1413)는 디코딩된 칼럼 어드레스에 따라 칼럼 게이팅을 수행하여 메모리 셀들과 연결된 비트라인들을 선택할 수 있다.
입출력 버퍼(1414)는 제어 신호들(CNTL)에 응답하여 메모리 장치(1400)로 입출력되는 데이터의 버퍼링을 수행한다. 리드 동작에서, 입출력 버퍼(1414)는 메모리 셀 어레이(1411)에서 독출된 데이터를 버퍼링하여 데이터 입출력 터미널(DQ)로 출력한다. 라이트 동작에서, 입출력 버퍼(1414)는 데이터 입출력 터미널(DQ)을 통해 수신되는 데이터를 버퍼링하여 메모리 셀 어레이(1411)로 제공할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 피이드백 제어 회로를 포함하는 전압 발생기를 보여주는 블록도이다.
도 15를 참조하면, 전압 발생기(1510)는 전압 발생 회로(1540)와 피이드백 제어 회로(1550)를 포함한다. 전압 발생기(1510)는 도 2의 전압 발생기(110)와 비교하여, 제1 회로(1520)의 제1 내부 전압(VIP1)이 제1 스위치(1551)를 통해 제1 피이드백 내부 전압(VIP_FD1)으로서 전압 발생 회로(1540)로 제공되고, 제2 회로(1530)의 제2 내부 전압(VIP2)이 제2 스위치(1552)를 통해 제2 피이드백 내부 전압(VIP_FD2)으로서 전압 발생 회로(1540)로 제공된다는 점에서 차이가 있다. 즉, 제1 회로(1520)의 제1 내부 전압(VIP1)와 제2 회로(1530)의 제2 내부 전압(VIP2)는 공통 연결되지 않고 별개로 전압 발생 회로(1540)로 제공된다.
제1 및 제2 스위치들(1551, 1552) 각각은, 도 4 내지 도 10을 참조하여 설명된 스위치들과 동일하게 구성될 수 있다. 다만, 제1 회로(1520)의 제1 내부 전압(VIP1)은 제1 스위치(1551)를 통해 제1 피이드백 내부 전압(VIP_FD1)으로 전달되고, 제2 회로(1530)의 제2 내부 전압(VIP2)은 제2 스위치(1552)를 통해 제2 피이드백 내부 전압(VIP_FD2)으로 전달될 수 있다.
전압 발생 회로(1540)는 제1 및 제2 피이드백 내부 전압들(VIP_FD1, VIP_FD2)을 수신하고, 제1 및 제2 피이드백 내부 전압들(VIP_FD1, VIP_FD2) 각각과 기준 전압(VREF)을 비교하여 내부 전압(VIP)을 생성할 수 있다. 이에 따라, 전압 발생기(1510)는 제1 및 제2 피이드백 내부 전압들(VIP_FD1, VIP_FD2) 각각에 기초하여 내부 전압(VIP)을 안정적으로 생성할 수 있다.
도 16은 도 15의 전압 발생 회로를 설명하는 회로 다이어그렘이다.
도 16을 참조하면, 전압 발생 회로(1540)는 제1 전압 발생 회로(1610)와 제2 전압 발생 회로(1620)를 포함한다. 제1 전압 발생 회로(1610)는 제1 피이드백 내부 전압(VIP_FD1)과 기준 전압(VREF)을 비교하여 내부 전압(VIP)을 생성하고, 제2 전압 발생 회로(1620)는 제2 피이드백 내부 전압(VIP_FD2)과 기준 전압(VREF)을 비교하여 내부 전압(VIP)을 생성할 수 있다.
제1 및 제2 전압 발생 회로(1610, 1620) 각각은, 도 3을 참조하여 설명된 전압 발생 회로(140)과 동일하게 구성될 수 있다. 즉, 제1 전압 발생 회로(1610)는 외부 전원 전압(VEXT)과 제1 노드(N1) 사이에 연결되는 제1 PMOS 트랜지스터(1611), 외부 전원 전압(VEXT)과 제2 노드(N2) 사이에 연결되는 제2 PMOS 트랜지스터(1612), 제1 노드(N1)와 제3 노드(N3) 사이에 연결되는 제1 NMOS 트랜지스터(1613), 제2 노드(N2)와 제3 노드(N3) 사이에 연결되는 제2 NMOS 트랜지스터(1614), 그리고 제3 노드(N3)와 접지 전압(VSS) 사이에 연결되는 제3 NMOS 트랜지스터(1615)를 포함할 수 있다. 제2 전압 발생 회로(1620)는 외부 전원 전압(VEXT)과 제4 노드(N4) 사이에 연결되는 제3 PMOS 트랜지스터(1621), 외부 전원 전압(VEXT)과 제5 노드(N5) 사이에 연결되는 제4 PMOS 트랜지스터(1622), 제4 노드(N4)와 제6 노드(N6) 사이에 연결되는 제4 NMOS 트랜지스터(1623), 제5 노드(N5)와 제6 노드(N6) 사이에 연결되는 제5 NMOS 트랜지스터(1624), 그리고 제6 노드(N6)와 접지 전압(VSS) 사이에 연결되는 제6 NMOS 트랜지스터(1625)를 포함할 수 있다.
제1 및 제2 PMOS 트랜지스터들(1611, 1612)의 게이트들은 제1 노드(N1)에 연결되고, 제1 NMOS 트랜지스터(1613)의 게이트는 기준 전압(VREF)에 연결되고, 제2 NMOS 트랜지스터(1614)의 게이트는 제1 피이드백 내부 전압(VIP_FD1)에 연결된다. 제3 및 제4 PMOS 트랜지스터들(1621, 1622)의 게이트들은 제4 노드(N4)에 연결되고, 제4 NMOS 트랜지스터(1623)의 게이트는 기준 전압(VREF)에 연결되고, 제5 NMOS 트랜지스터(1624)의 게이트는 제2 피이드백 내부 전압(VIP_FD2)에 연결된다. 제3 및 제6 NMOS 트랜지스터들(1615, 1625)의 게이트는 바이어스 전압(Vbias)이 인가된다. 제2 노드(N2)와 제5 노드(N5)는 서로 연결되어 내부 전압(VIP)을 출력될 수 있다.
전압 발생 회로(1540)는 제1 피이드백 내부 전압(VIP_FD1)과 기준 전압(VREF1)을 비교하여 내부 전압(VIP)을 생성하고, 제2 피이드백 내부 전압(VIP_FD2)과 기준 전압(VREF1)을 비교하여 내부 전압(VIP)을 생성할 수 있다. 전압 발생 회로(1540)는 제1 및 제 2 피이드백 내부 전압들(VIP_FD1) 각각과 기준 전압(VREF)를 비교한 결과의 합으로 내부 전압(VIP)을 안정적으로 생성할 수 있다.
도 17은 본 발명의 실시예들에 따른 전압 발생기를 관통 전극들을 통하여 적층되는 메모리 장치에 적용한 응용예를 나타내는 도면이다.
도 17을 참조하면, 메모리 장치(1700)는 스택된 메모리 코어 레이어들(1711, 1712, 1713, 1714)의 하단부에 인터페이스 레이어(1710)를 포함할 수 있다. 메모리 장치(1700)는 인터페이스 레이어(1710)에 배치되는 전압 발생 회로(1740)와 메모리 코어 레이어(1711, 1712, 1713, 1714) 각각에 분산된 피이드백 제어 회로(1750)로 구현되는 전압 발생기를 포함할 수 있다.
메모리 코어 레이어(1711, 1712, 1713, 1714) 각각에는 메모리 셀 어레이 블락(1711M, 1712M, 1713M, 1714M)과 해당 메모리 코어 레이어의 내부 전압과 연결되는 스위치(1751, 1752, 1753, 1754)를 포함할 수 있다. 메모리 코어 레이어(1711, 1712, 1713, 1714) 각각의 스위치(1751, 1752, 1753, 1754)은 해당 메모리 코어 레이어의 변동된 내부 전압에 가변적인 전달 레이트를 적용하는 피이드백 제어 회로(1750)를 구성할 수 있다.
메모리 코어 레이어들(1711, 1712, 1713, 1714)과 인터페이스 레이어(1710)는 해당 메모리 코어 레이어의 관통 실리콘 비아들(1760)과 메모리 코어 레이어들(1711, 1712, 1713, 1714) 사이의 마이크로 범프들(1770)을 통하여 연결될 수 있다. 피이드백 제어 회로(1750)는 관통 실리콘 비아들(1760)과 마이크로 범프들(1770)을 통해 인터페이스 레이어(1710)의 전압 발생 회로(1740)와 연결될 수 있다.
전압 발생 회로(1740)는 피이드백 제어 회로(1750)를 통해 전달되는 해당 메모리 코어 레이어의 변동된 내부 전압을 반영하여 내부 전압(VIP)을 안정적으로 생성할 수 있다.
도 18은 본 발명의 실시예들에 따른 전압 발생기를 포함하는 멀티칩 패키지를 설명하는 도면이다. 멀티 칩 패키지는 복수개의 반도체 칩들이나 다양한 종류의 반도체 칩들을 스택하여 하나의 패키지로 구현하는 반도체 패키지이다.
도 18을 참조하면, 멀티칩 패키지(1800)는 스택된 메모리 레이어들(1810, 1820, 1830, 1840)의 하단부에 메모리 버퍼(1802)를 포함할 수 있다. 메모리 레이어들(1810, 1820, 1830, 1840)은 채널들이라 불리는 다수개의 독립된 인터페이스들을 구성할 수 있다. 메모리 레이어(1810, 1820, 1830, 1840) 각각은 2 채널들(1811-1812, 1821-1822, 1831-1832, 1841-1842)로 구성될 수 있다. 각각의 채널(1811, 1812, 1821, 1822, 1831, 1832, 1841, 1842)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹된다(independently clocked).
본 실시예에서, 반도체 장치(1800)는 4개의 메모리 레이어들(1810, 1820, 1830, 1840)이 스택되어 8개 채널들로 구성되는 예를 제공한다. 실시예에 따라, 반도체 장치(1800)에는 2개 내지 8개 메모리 레이어들이 스택될 수 있다. 실시예에 따라, 메모리 레이어(1810, 1820, 1830, 1840) 각각은 1 또는 4 채널들로 구성될 수 있다. 실시예에 따라, 하나의 채널(single channel)은 다수개의 메모리 레이어들(1810, 1820, 1830, 1840)에 분산될 수 있다.
메모리 버퍼(1802)는 외부의 콘트롤러로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 메모리 레이어들(1810, 1820, 1830, 1840)에 제공하는 신호 분배 기능을 제공할 수 있다. 메모리 버퍼(1802)는 커맨드, 어드레스, 클럭 및 데이터를 모두 버퍼링하므로, 메모리 콘트롤러는 메모리 버퍼(1802)의 로드(load)만을 구동함으로써 메모리 레이어들(1810, 1820, 1830, 1840)과 인터페이스할 수 있다.
메모리 버퍼(1802)와 메모리 레이어들(1810, 1820, 1830, 1840)은 관통 실리콘 비아들(TSVs)과 마이크로 범프들(1850)을 통해 신호를 서로 송수신할 수 있다. 메모리 버퍼(1802)는 반도체 장치(1800)의 외면에 형성된 도전 수단, 예컨대, 솔더볼들을 통해 외부의 메모리 컨트롤러와 통신할 수 있다.
메모리 레이어들(1810, 1820, 1830, 1840)의 채널들(1811, 1812, 1821, 1822, 1831, 1832, 1841, 1842)은 전압 발생기(110)를 포함할 수 있다. 채널들(1811, 1812, 1821, 1822, 1831, 1832, 1841, 1842) 각각은 전압 발생기(110)를 이용하여 내부 전압을 생성할 수 있다. 전압 발생기(110)는 해당 채널의 동작 활성화에 따라 변동되는 내부 전압에 피이드백 제어 회로(150)를 통하여 가변 전달 레이트를 적용하여 전압 발생 회로(140)로 전달하고, 전압 발생 회로(140)는 피이드백 제어 회로(150)를 통해 전달되는 변동된 내부 전압을 반영하여 내부 전압을 안정적으로 생성할 수 있다.
도 19는 본 발명의 실시예들에 따른 전압 발생기를 포함하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 모바일 시스템(1900)은 버스(1 02)를 통하여 서로 연결되는 어플리케이션 프로세서(1910), 통신부(1920), 제1 메모리 장치(1930), 제2 메모리 장치(1940), 사용자 인터페이스(1950) 및 파워 서플라이(1960)를 포함할 수 있다. 제1 메모리 장치(1930)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(1940)는 비휘발성 메모리 장치로 설정될 수 있다.
실시예에 따라, 모바일 시스템(1900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1910)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(1930)는 어플리케이션 프로세서(1910)에 의해 처리되는 데이터를 기입 데이터로서 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(1930)는 제1 전압 발생기(1932)를 이용하여 내부 전압을 생성할 수 있다. 제1 전압 발생기(1932)는 제1 메모리 장치(1930)의 동작 활성화에 따라 변동되는 내부 전압에 피이드백 제어 회로(1934)를 통하여 가변 전달 레이트를 적용하여 전압 발생 회로(1936)로 전달하고, 전압 발생 회로(1936)는 피이드백 제어 회로(1934)를 통해 전달되는 변동된 내부 전압을 반영하여 내부 전압을 안정적으로 생성할 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(1940)는 모바일 시스템(1900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
제2 메모리 장치(1940)는 제2 전압 발생기(1942)를 이용하여 내부 전압을 생성할 수 있다. 제2 전압 발생기(1942)는 제2 메모리 장치(1940)의 동작 활성화에 따라 변동되는 내부 전압에 피이드백 제어 회로(1944)를 통하여 가변 전달 레이트를 적용하여 전압 발생 회로(1946)로 전달하고, 전압 발생 회로(1946)는 피이드백 제어 회로(1944)를 통해 전달되는 변동된 내부 전압을 반영하여 내부 전압을 안정적으로 생성할 수 있다.
사용자 인터페이스(1950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1960)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1900)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 20은 본 발명의 실시예들에 따른 전압 발생기를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 컴퓨터 시스템(2000)은 프로세서(2010), 입출력 허브(2020), 입출력 컨트롤러 허브(2030), 메모리 장치(2040) 및 그래픽 카드(2050)를 포함한다. 실시예에 따라, 컴퓨터 시스템(2000)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(2010)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2010)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Unit: CPU) 일 수 있다. 실시예에 따라, 프로세서(2010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(2010)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 20에는 하나의 프로세서(2010)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(2010)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(2010)는 메모리 장치(2040)의 동작을 제어하는 메모리 콘트롤러(2011)를 포함할 수 있다. 프로세서(2010)에 포함된 메모리 콘트롤러(2011)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 콘트롤러(2011)는 입출력 허브(2020) 내에 위치할 수 있다. 메모리 콘트롤러(2011)를 포함하는 입출력 허브(2020)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 장치(2040)는 전압 발생기(2042)를 이용하여 내부 전압을 생성할 수 있다. 전압 발생기(2042)는 메모리 장치(2040)의 동작 활성화에 따라 변동되는 내부 전압에 피이드백 제어 회로(2044)를 통하여 가변 전달 레이트를 적용하여 전압 발생 회로(2046)로 전달하고, 전압 발생 회로(2046)는 피이드백 제어 회로(2044)를 통해 전달되는 변동된 내부 전압을 반영하여 내부 전압을 안정적으로 생성할 수 있다.
입출력 허브(2020)는 그래픽 카드(2050)와 같은 장치들과 프로세서(2010) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2020)는 다양한 방식의 인터페이스를 통하여 프로세서(2010)에 연결될 수 있다. 예를 들어, 입출력 허브(2020)와 프로세서(2010)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 20에는 하나의 입출력 허브(2020)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(2020)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2020)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(2050)는 AGP 또는 PCIe를 통하여 입출력 허브(2020)와 연결될 수 있다. 그래픽 카드(2050)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(2050)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(2020)는, 입출력 허브(2020)의 외부에 위치한 그래픽 카드(2050)와 함께, 또는 그래픽 카드(2050) 대신에 입출력 허브(2020)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(2020)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(2020)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(2030)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(2030)는 내부 버스를 통하여 입출력 허브(2020)와 연결될 수 있다. 예를 들어, 입출력 허브(2020)와 입출력 컨트롤러 허브(2030)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(2030)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(2030)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(2010), 입출력 허브(2020) 또는 입출력 컨트롤러 허브(2030) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 변동된 내부 전압을 반영하여 내부 전압을 생성하는 전압 발생기에 있어서,
    제어 신호에 응답하여 상기 변동된 내부 전압에 가변적인 전달 레이트를 적용하여 피이드백 내부 전압으로 출력하는 피이드백 제어 회로; 및
    상기 피이드백 내부 전압과 기준 전압을 비교하고, 상기 피이드백 내부 전압이 상기 기준 전압과 같아지도록 상기 내부 전압을 생성하는 전압 발생 회로를 포함하는 전압 발생기.
  2. 제1항에 있어서,
    상기 제어 신호는 상기 내부 전압이 소모되는 회로 영역의 동작 모드에 의해 제공되는 것을 특징으로 하는 전압 발생기.
  3. 제1항에 있어서,
    상기 피이드백 제어 회로는 상기 제어 신호의 전압 레벨에 따라 상기 변동된 내부 전압을 상기 피이드백 내부 전압으로 전달하는 스위치로 구성되는 것을 특징으로 하는 전압 발생기.
  4. 제3항에 있어서,
    상기 스위치는 상기 변동된 내부 전압이 전달되는 경로 상의 라인 망을 모델링한 파라미터들을 포함하는 것을 특징으로 하는 전압 발생기.
  5. 제1항에 있어서,
    상기 피이드백 제어 회로는 상기 제어 신호를 구성하는 비트들의 로직 `1` 비트의 갯수에 따라 상기 변동된 내부 전압을 상기 피이드백 내부 전압으로 전달하는 스위치로 구성되는 것을 특징으로 하는 전압 발생기.
  6. 내부 전압을 생성하는 전압 발생기;
    상기 내부 전압으로 구동되고, 상기 내부 전압을 소모하는 동작에 따라 상기 내부 전압이 변동되어 제1 내부 전압으로 출력되는 제1 회로;
    상기 내부 전압으로 구동되고, 상기 내부 전압을 소모하는 동작에 따라 상기 내부 전압이 변동되어 제2 내부 전압으로 출력되는 제2 회로를 포함하고,
    상기 전압 발생기는
    제1 및 제2 제어 신호들 각각에 응답하여 상기 제1 및 제2 내부 전압들 각각에 가변적인 전달 레이트를 적용하여 피이드백 내부 전압으로 출력하는 피이드백 제어 회로; 및
    상기 피이드백 내부 전압에 기초하여 상기 내부 전압을 생성하는 전압 발생 회로를 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2 제어 신호들은 상기 메모리 장치의 모드 레지스터에 저장된 동작 옵션들에 기초하여 제공되는 것을 특징으로 하는 메모리 장치.
  8. 제6항에 있어서,
    상기 피이드백 제어 회로는
    상기 제1 제어 신호에 응답하여 상기 제1 내부 전압을 상기 피이드백 내부 전압으로 전달하는 제1 스위치; 및
    상기 제2 제어 신호에 응답하여 상기 제2 내부 전압을 상기 피이드백 내부 전압으로 전달하는 제2 스위치를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 및 제2 스위치 각각은 상기 제1 및 제2 내부 전압 각각이 전달되는 경로 상의 라인 망을 모델링한 파라미터들을 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제6항에 있어서,
    상기 피이드백 제어 회로는
    상기 제1 제어 신호에 응답하여 상기 제1 내부 전압을 제1 피이드백 내부 전압으로 전달하는 제1 스위치; 및
    상기 제2 제어 신호에 응답하여 상기 제2 내부 전압을 제2 피이드백 내부 전압으로 전달하는 제2 스위치를 포함하고,
    상기 전압 발생 회로는 상기 제1 및 제2 피이드백 내부 전압 각각과 기준 전압을 비교하여 상기 내부 전압을 생성하는 것을 특징으로 하는 메모리 장치.
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