KR20170056242A - 전자 장치 - Google Patents

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KR20170056242A
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윤정혁
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Abstract

전자 장치가 제공된다. 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 상기 저항성 메모리 셀들 중 선택된 메모리 셀의 일단에 제1전압 또는 제2전압을 인가하고, 상기 선택된 메모리 셀의 타단에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 액세스 회로를 포함할 수 있다.

Description

전자 장치{ELRCTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 디램(DRAM)과 플래시(Flash) 메모리를 대체하기 위한 차세대 메모리 장치에 대한 연구가 활발하게 수행되고 있다. 이러한 차세대 메모리 장치 중 하나는, 인가되는 바이어스에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태를 스위칭할 수 있는 물질 즉, 가변 저항 물질을 이용하는 저항성 메모리 장치이며, 그 대표적인 예로, RRAM(Resistive Random Access Memory), PRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 들 수 있다.
본 발명의 일 실시예들은 선택된 저항성 메모리 셀의 양단에 특정 전압을 인가하기 위한 회로의 면적을 줄인 전자 장치를 제공할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 상기 저항성 메모리 셀들 중 선택된 메모리 셀의 일단에 제1전압 또는 제2전압을 인가하고, 상기 선택된 메모리 셀의 타단에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 액세스 회로를 포함할 수 있다.
상기 다수의 저항성 메모리 셀은 저장된 데이터의 논리값에 따라 고저항 상태 또는 저저항 상태를 가질 수 있다.
상기 저항성 메모리 셀은 라이트 동작시 양단에 라이트 전압이 인가되면 저항값이 스위칭되어 데이터를 저장하고, 리드 동작시 양단에 리드 전압이 인가되면 자신의 저항값에 대응하는 리드 전류를 흘릴 수 있다.
상기 제1전압의 크기는 상기 라이트 전압의 절반이고, 극성은 상기 라이트 전압과 같고, 상기 제2전압의 크기는 상기 리드 전압에서 상기 라이트 전압의 절반 크기의 전압을 뺀 값과 같고, 극성은 상기 리드 전압과 같을 수 있다.
상기 제1전압의 크기는 상기 리드 전압의 절반이고, 극성은 상기 리드 전압과 같고, 상기 제2전압의 크기는 상기 라이트 전압에서 상기 리드 전압의 절반 크기의 전압을 뺀 값과 같고, 극성은 상기 라이트 전압과 같을 수 있다.
상기 액세스 회로는 상기 제1 내지 제3전압을 각각 생성하기 위한 제1 내지 제3전압 펌프; 상기 제1 내지 제3전압 펌프의 출력전압을 상기 선택된 저항성 메모리 셀의 양단에 인가하는 제1 내지 제3구동부; 및 상기 제1 내지 제3전압 펌프 및 상기 제1 내지 제3구동부 사이에 각각 연결된 제1 내지 제3캐패시터를 포함할 수 있다.
상기 라이트 전압의 크기는 상기 선택된 저항성 메모리 셀에 라이트할 데이터의 값에 따라 달라질 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 다수의 컬럼 라인; 다수의 로우 라인; 다수의 컬럼과 다수의 로우로 배열되고, 상기 컬럼 라인들 중 하나의 컬럼 라인과 상기 로우 라인들 중 하나의 로우 라인에 연결된 다수의 저항성 메모리 셀; 상기 컬럼 라인들 중 선택된 컬럼 라인에 제1전압 또는 제2전압을 인가하는 컬럼 회로; 및 상기 로우 라인들 중 선택된 로우 라인에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 로우 회로를 포함할 수 있다.
상기 다수의 저항성 메모리 셀은 저장된 데이터의 논리값에 따라 고저항 상태 또는 저저항 상태를 가질 수 있다.
상기 저항성 메모리 셀은 라이트 동작시 양단에 라이트 전압이 인가되면 저항값이 스위칭되어 데이터를 저장하고, 리드 동작시 양단에 리드 전압이 인가되면 자신의 저항값에 대응하는 리드 전류를 흘릴 수 있다.
상기 제1전압의 크기는 상기 라이트 전압의 절반이고, 극성은 상기 라이트 전압과 같고, 상기 제2전압의 크기는 상기 리드 전압에서 상기 라이트 전압의 절반 크기의 전압을 뺀 값과 같고, 극성은 상기 리드 전압과 같을 수 있다.
상기 제1전압의 크기는 상기 리드 전압의 절반이고, 극성은 상기 리드 전압과 같고, 상기 제2전압의 크기는 상기 라이트 전압에서 상기 리드 전압의 절반 크기의 전압을 뺀 값과 같고, 극성은 상기 라이트 전압과 같을 수 있다.
상기 컬럼 회로는 상기 제1 및 제2전압을 각각 생성하기 위한 제1 및 제2전압 펌프; 상기 제1 및 제2전압 펌프의 출력전압을 상기 선택된 컬럼 라인에 인가하는 제1 및 제2구동부; 및 상기 제1 및 제2전압 펌프 및 상기 제1 및 제2구동부 사이에 각각 연결된 제1 및 제2캐패시터를 포함할 수 있다.
상기 로우 회로는 상기 제3전압을 각각 생성하기 위한 제3전압 펌프; 상기 제3전압 펌프의 출력전압을 상기 선택된 컬럼 라인에 인가하는 제3구동부; 및 상기 제3전압 펌프 및 상기 제3구동부 사이에 각각 연결된 제3캐패시터를 포함할 수 있다.
상기 라이트 전압의 크기는 상기 선택된 저항성 메모리 셀에 라이트할 데이터의 값에 따라 달라질 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 본 발명의 실시예들에 의하면, 면적을 줄인 회로를 이용해 선택된 저항성 메모리 셀의 양단에 기존과 동일한 라이트 전압 또는 리드 전압을 인가할 수 있다.
도 1은 저항성 메모리의 셀 어레이 구조를 도시한 도면,
도 2a, b는 도 1의 메모리 셀(M22)에 대해 라이트 또는 리드 동작을 수행하는 경우 셀 어레이에 인가되는 전압 레벨,
도 3은 본 발명의 일실시예에 따른 반도체 장치의 구성도,
도 4a, b는 제1실시예에 따른 메모리 장치가 라이트 및 리드 동작을 수행할 때 선택된 저항성 메모리 셀(M22)의 양단에 인가되는 전압을 설명하기 위한 도면,
도 5a, b는 제2실시예에 따른 메모리 장치가 라이트 및 리드 동작을 수행할 때 선택된 저항성 메모리 셀(M22)의 양단에 인가되는 전압을 설명하기 위한 도면,
도 6a, b는 제1실시예에 따른 메모리 장치에서 선택된 저항성 메모리 셀(M22)에 전압을 인가하는 회로 및 그 동작을 설명하기 위한 도면,
도 7a, b는 제2실시예에 따른 메모리 장치에서 선택된 저항성 메모리 셀(M22)에 전압을 인가하는 회로 및 그 동작을 설명하기 위한 도면,
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예,
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예,
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예,
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예,
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
특히, 저항성 메모리 장치는 크로스 포인트 어레이(cross point array) 구조로 메모리 셀 어레이를 구성하고 있다. 크로스 포인트 어레이 구조란 복수의 하부 전극(예, 복수의 로우 라인들)과 복수의 상부 전극(예, 복수의 컬럼 라인들)이 서로 교차하도록 형성되고, 그 교차점들 각각에 가변 저항 소자와 선택 소자가 직렬로 연결된 메모리 셀이 배치된 구조를 의미한다.
도 1은 저항성 메모리의 셀 어레이 구조를 도시한 도면이다.
도 1을 참조하면, 저항성 메모리의 셀 어레이는, 다수의 로우 라인들(ROW1 - ROW3), 다수의 컬럼 라인들(COL1 - COL3, 비트 라인이라고도 함) 및 다수의 로우 라인들(ROW1 - ROW3, 워드 라인이라고도 함)과 컬럼 라인들(COL1 - COL3)의 교차점마다 형성되는 메모리 셀들(M11 - M33)을 포함한다. 메모리 셀들(M11 - M33) 각각은 저장된 데이터의 논리값이 따라 고저항 상태 또는 저저항 상태를 가지는 가변 저항 소자(R11 - R33)와 선택 소자(D11 - D33)가 직렬로 연결된 형태를 가진다. 선택 소자(D11 - D33)는 다이오드(diode)가 주로 이용된다.
도 2a, b는 도 1의 메모리 셀(M22)에 대해 라이트 또는 리드 동작을 수행하는 경우 셀 어레이에 인가되는 전압 레벨을 나타낸다.
도 2a를 참조하면, 메모리 셀(M22)에 라이트 동작을 수행하는 경우 스위치(S1, S3)가 턴온되어 선택된 메모리 셀(M22)에 대응하는 선택된(selected) 컬럼 라인(COL2)에는 크기가 라이트 전압(Vw)의 절반이고, 극성이 같은 전압(Vw/2)이 인가되고, 선택된 메모리 셀(M22)에 대응하는 선택된(selected) 로우 라인(ROW2)에는 크기가 라이트 전압(Vw)의 절반이고, 극성이 반대인 전압(-Vw/2)이 인가된다.
참고로 라이트 전압(Vw)은 저항성 메모리 셀(MC)에 포함된 가변 저항성 소자(R11 - R33)의 상태를 스위칭 시키기 위한 레벨을 갖는 전압이고, 리드 전압(Vr)은 가변 저항성 소자(R11 - R33)의 상태를 리드하기 위한 레벨을 갖는 전압이다.
비선택된(unselected) 컬럼 라인들(COL1, COL3) 및 비선택된 로우 라인들(ROW1, ROW3)에는 접지 전압(VSS)이 인가되거나 플로팅(floating)되거나 또 다른 전압이 인가될 수 있다. 이하의 도면에서는 비선택된(unselected) 컬럼 및 로우 라인에 인가된 전압에 대해서는 도시하지 않는다.
도 2b를 참조하면, 메모리 셀(M22)에 리드 동작을 수행하는 경우 스위치(S2, S4)가 턴온되어 선택된 메모리 셀(M22)에 대응하는 선택된(selected) 컬럼 라인(COL2)에는 크기가 리드 전압(Vr)의 절반이고, 극성이 같은 전압(Vr/2)이 인가되고, 선택된 메모리 셀(M22)에 대응하는 선택된(selected) 로우 라인(ROW2)에는 크기가 리드 전압(Vr)의 절반이고, 극성이 반대인 전압(-Vr/2)이 인가된다.
이와 같이 선택된 메모리 셀(M22)의 양단에 라이트 전압(Vw) 또는 리드 전압(Vr)을 인가하기 위해 선택된 컬럼 또는 로우 라인에 각각 Vw/2, -Vw/2, Vr/2 또는 -Vr/2을 인가함으로써 컬럼 또는 로우 라인 한쪽에 인가되는 전압의 크기를 줄일 수 있다.
그런데 위와 같은 경우, 4개의 전압(Vw/2, -Vw/2, Vr/2 또는 -Vr/2)을 생성하기 위한 서로 다른 전압 펌프, 4개의 전압을 컬럼 또는 로우 라인에 인가하기 위한 서로 다른 스위치 및 서로 다른 저장소 캐패시터(reservoir capacitor)를 필요로 하기 때문에 메모리 셀을 액세스하는 회로의 면적이 커진다.
도 3은 본 발명의 일실시예에 따른 반도체 장치의 구성도이다.
도 3을 참조하면, 반도체 장치는 셀 어레이(310), 컬럼 회로(320), 로우 회로(330)를 포함할 수 있다. 셀 어레이(310)는 다수의 컬럼 라인들(COL1 - COL3, 비트 라인이라고 하기도 함), 다수의 로우 라인들(ROW1 - ROW3, 워드 라인이라고 하기도 함) 및 컬럼 라인들(COL1 - COL3)과 로우 라인들(ROW1 - ROW3)의 교차점마다 형성되는 메모리 셀들(M11 - M33)을 포함할 수 있다. 설명의 편의상 셀 어레이(310)가 3컬럼 X 3로우로 구성된 것을 예시하였으나, 셀 어레이(310)가 수십 수백개의 컬럼 X 수십 수백개의 로우으로 구성될 수도 있다.
참고로 선택된 저항성 메모리 셀의 양단에 라이트 전압(Vw) 또는 리드 전압(Vr)을 인가하고, 리드 전류를 센싱하기 위해 필요한 회로인 컬럼 회로(320) 및 로우 회로(330)를 합하여 액세스 회로라고 할 수 있다.
메모리 셀들(M11 - M33) 각각은 제1데이터(예, 0데이터)가 저장된 경우에 저저항 상태(셋(set) 상태라고도 함)를 가지고 제2데이터(예, 1데이터)가 저장된 경우에 고저항 상태(리셋(reset) 상태라고도 함)를 가지는 가변 저항 소자(R11 - R33)와 가변 저항 소자(R11 - R33)에 직렬로 연결된 선택 소자(S11 - S33)를 포함할 수 있다. 선택 소자(S11 - S33)로는 중 대표적인 것으로 OTS (Ovonic Threshold Switch) 소자가 있을 수 있다. 도 3에서는 메모리 셀들(M11 - M33)에서 컬럼 라인들(COL1 - COL3) 측에 가변 저항 소자들(R11 - R33)이 위치하고 로우 라인들(ROW1 - ROW3) 측에 선택 소자들(S11 - S33)이 위치하는 것을 예시하였으나, 이들의 위치는 서로 바뀔 수도 있다.
각 저항성 메모리 셀(M11 - M33)은 양단에 라이트 전압(Vw)이 인가되면 가변 저항 소자(R11 - R33)의 상태가 스위칭될 수 있다. 이때 가변 저항 소자(R11 - R33)의 저항값을 저저항 상태 또는 고저항 상태 중 어떤 상태로 스위칭시킬 것인지에 따라 라이트 전압(Vw)의 크기가 달라질 수 있다. 각 저항성 메모리 셀(M11 - M33)은 양단에 리드 전압(Vr)이 인가되면 가변 저항 소자(R11 - R33)의 저항값에 대응하는 리드 전류가 흐를 수 있다. 이러한 리드 전류를 이용하여 가변 저항 소자(R11 - R33)가 저저항 상태 및 고저항 상태 중 어떤 상태인지 즉, 저항성 메모리 셀(M11 - M33)에 저장된 데이터가 제1 및 제2데이터 중 어떤 데이터인지 리드할 수 있다.
컬럼 회로(320)는 컬럼 라인들(COL1 - COL3) 중 컬럼 어드레스(C_ADD)에 의해 선택된 컬럼 라인에 제1전압(V1) 또는 제2전압(V2)을 인가하고, 선택되지 않은 컬럼 라인들에 적절한 전압을 인가할 수 있다. 로우 회로(330)는 로우 라인들(ROW1 - ROW3) 중 로우 어드레스(R_ADD)에 의해 선택된 로우 라인에 제3전압(V3)을 인가하고, 선택되지 않은 로우 라인들을 적절한 전압을 인가할 수 있다. 제3전압(V3)은 제1전압(V1)과 크기는 같고 극성은 반대인 전압일 수 있다.
제1 내지 제3전압(V1 - V3)의 구체적인 크기와 극성은 실시예에 따라 달라 질 수 있다. 이하에서는 제1 및 제2실시예로 나누어 제1 내지 제3전압(V1 - V3)의 크기와 극성에 대해 설명한다.
도 4a, b는 제1실시예에 따른 메모리 장치가 라이트 및 리드 동작을 수행할 때 선택된 저항성 메모리 셀(M22)의 양단에 인가되는 전압을 설명하기 위한 도면이다.
제1실시예에서 제1전압(V1)의 크기는 라이트 전압(Vw)의 절반이고, 극성은 라이트 전압(Vw)과 같고, 제2전압(V2)의 크기는 리드 전압(Vr)에서 라이트 전압(Vw)의 절반 크기의 전압을 뺀 값과 같고, 극성은 리드 전압(Vr)과 같을 수 있다. 따라서 제3전압(V3)의 크기는 라이트 전압(Vw)의 절반이고, 극성은 라이트 전압(Vw)과 반대일 수 있다. 즉, 제1 내지 제3전압(V1 - V3)을 라이트 전압(Vw) 및 리드 전압(Vr)로 표시하면 V1 = Vw/2, V2 = Vr - Vw/2, V3 = -Vw/2일 수 있다.
제1실시예에서 컬럼 회로(320)는 라이트 동작시 선택된 컬럼 라인에 제1전압(V1)을 인가하고, 리드 동작시 선택되 컬럼 라인에 제2전압(V2)를 인가할 수 있다. 로우 회로(330)는 라이트 및 리드 동작시 선택된 로우 라인에 제3전압(V3)을 인가할 수 있다. 라이트 동작시 선택된 저항성 메모리 셀(M22)의 일단에는 제1전압(V1, 즉 Vw/2)이 인가되고, 타단에는 제3전압(V3, 즉 -Vw/2)이 인가되므로 선택된 저항성 메모리 셀(M22)의 양단에 인가된 전압은 라이트 전압(Vw)와 같을 수 있다. 리드 동작시 선택된 저항성 메모리 셀(M22)의 일단에는 제2전압(V2, 즉 Vr - Vw/2)이 인가되고, 타단에는 제3전압(V3, 즉 -Vw/2)이 인가되므로 선택된 저항성 메모리 셀(M22)의 양단에 인가된 전압은 리드 전압(Vr)과 같을 수 있다.
도 5a, b는 제2실시예에 따른 메모리 장치가 라이트 및 리드 동작을 수행할 때 선택된 저항성 메모리 셀(M22)의 양단에 인가되는 전압을 설명하기 위한 도면이다.
제2실시예에서 제1전압(V1)의 크기는 리드 전압(Vr)의 절반이고, 극성은 리드 전압(Vr)과 같고, 제2전압(V2)의 크기는 라이트 전압(Vw)에서 리드 전압(Vr)의 절반 크기의 전압을 뺀 값과 같고, 극성은 라이트 전압(Vw)과 같을 수 있다. 따라서 제3전압(V3)의 크기는 리드 전압(Vr)의 절반이고, 극성은 리드 전압(Vr)과 반대일 수 있다. 즉, 제1 내지 제3전압(V1 - V3)을 라이트 전압(Vw) 및 리드 전압(Vr)로 표시하면 V1 = Vr/2, V2 = Vw - Vr/2, V3 = -Vr/2일 수 있다.
제2실시예에서 컬럼 회로(320)는 라이트 동작시 선택된 컬럼 라인에 제2전압(V2)을 인가하고, 리드 동작시 선택되 컬럼 라인에 제1전압(V1)를 인가할 수 있다. 로우 회로(330)는 라이트 및 리드 동작시 선택된 로우 라인에 제3전압(V3)을 인가할 수 있다. 따라서 제1실시예와 마찬가지로 라이트 동작시 선택된 저항성 메모리 셀(M22)의 양단에 라이트 전압(Vw)이 인가되고, 리드 동작시 선택된 저항성 메모리 셀(M22)의 양단에 리드 전압(Vr)이 인가될 수 있다.
도 6a, b는 제1실시예에 따른 메모리 장치에서 선택된 저항성 메모리 셀(M22)에 전압을 인가하는 회로 및 그 동작을 설명하기 위한 도면이다.
도 6a, b를 참조하면, 컬럼 회로(320)는 제1 및 제2전압 펌프(321, 322), 제1 및 제2구동부(323, 324), 제1 및 제2캐패시터(C1, C2), 제1 및 제2스위치(S1, S2)를 포함혹, 로우 회로(330)는 제3전압 펌프(331), 제3구동부(332), 제3캐패시터(333) 및 제3스위치(S3)를 포함할 수 있다.
제1전압 펌프(321)는 Vw/2의 전압을 생성하는 전압 펌프 회로(Voltage Pump circuit)일 수 있다. 제1구동부(323)는 제1전압 펌프(321)에서 생성된 전압(Vw/2)를 이용하여 라이트 동작시 선택된 컬럼 라인을 구동하는 회로로서 라이트 드라이버(write driver)일 수 있다. 제1캐패시터(C1)는 제1전압 펌프(321)와 제1구동부(323) 사이에 연결되어 제1전압(V1)의 안정성을 유지시키기 위한 저장소 캐패시터(reservoir capacitor)일 수 있다. 제1스위치(S1)는 제1구동부(323)와 컬럼 라인 사이에 연결되며, 라이트 동작시 컬럼 어드레스(C_ADD)에 의해 연결된 컬럼 라인이 선택된 경우에 턴온되는 스위치일 수 있다.
제2전압 펌프(322)는 Vr-Vw/2의 전압을 생성하는 전압 펌프 회로(Voltage Pump circuit)일 수 있다. 제2구동부(324)는 제2전압 펌프(322)에서 생성된 전압(Vr-Vw/2)를 이용하여 라이트 동작시 선택된 컬럼 라인을 구동하는 회로로서 감즈 증폭기(sense amplifier)일 수 있다. 제2캐패시터(C2)는 제2전압 펌프(322)와 제2구동부(324) 사이에 연결되어 제2전압(V2)의 안정성을 유지시키기 위한 저장소 캐패시터(reservoir capacitor)일 수 있다. 제2스위치(S2)는 제2구동부(324)와 컬럼 라인 사이에 연결되며, 리드 동작시 컬럼 어드레스(C_ADD)에 의해 연결된 컬럼 라인이 선택된 경우에 턴온되는 스위치일 수 있다.
제3전압 펌프(331)는 -Vw/2의 전압을 생성하는 전압 펌프 회로(Voltage Pump circuit)일 수 있다. 제3구동부(332)는 제3전압 펌프(331)에서 생성된 전압(-Vw/2)를 이용하여 라이트 및 리드 동작시 선택된 컬럼 라인을 구동하는 회로로서 드라이버(driver)일 수 있다. 제3캐패시터(C3)는 제3전압 펌프(331)와 제3구동부(332) 사이에 연결되어 제3전압(V3)의 안정성을 유지시키기 위한 저장소 캐패시터(reservoir capacitor)일 수 있다. 제3스위치(S3)는 제3구동부(332)와 로우 라인 사이에 연결되며, 라이트 및 리드 동작시 로우 어드레스(R_ADD)에 의해 연결된 로우 라인이 선택된 경우에 턴온되는 스위치일 수 있다.
도 6a는 라이트 동작을 나타내며, 제1 및 제3스위치(S1, S3)가 턴온되고, 제2스위치(S2)가 턴오프될 수 있다. 도 6b는 리드 동작을 나타내며, 제2 및 제3스위치(S2, S3)가 턴온되고, 제1스위치(S1)가 턴오프될 수 있다.
도 7a, b는 제2실시예에 따른 메모리 장치에서 선택된 저항성 메모리 셀(M22)에 전압을 인가하는 회로 및 그 동작을 설명하기 위한 도면이다.
도 7a, b에 도시된 회로는 전압 펌프에서 생성된 전압이 다르고, 이에 따라 라이트 및 리드 동작시 온/오프되는 스위치가 다르다는 점을 제외하면 도 6a, b와 동일한 구성을 가진다.
도 7a는 라이트 동작을 나타내며, 제2 및 제3스위치(S2, S3)가 턴온되고, 제1스위치(S1)가 턴오프될 수 있다. 도 7b는 리드 동작을 나타내며, 제1 및 제3스위치(S1, S3)가 턴온되고, 제2스위치(S2)가 턴오프될 수 있다.
본 발명의 일실시예에 따른 메모리 장치는 선택된 저항성 메모리 셀의 양단에 라이트 및 리드 전압을 인가하기 위해 사용하던 4종류의 전압을 3종류로 줄일 수 있다. 따라서 전압을 사용하는데 필요한 펌프 회로, 캐패시터, 구동 회로 및 스위치 등의 개수를 줄여 회로의 면적을 줄일 수 있다. 또한 선택되지 않은 컬럼 또는 로우 라인에 기저전압을 인가하는 경우 누설 전류를 줄일 수 있다. 도 6a, b 및 도 7a, b의 예에서 펌프 회로 및 캐패시터가 모두 컬럼 또는 로우 회로에 포함된 것으로 도시하였으나 펌프 회로 및 캐패시터는 컬럼 또는 로우 회로의 외부에 독립적으로 존재할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 8 내지 도 12은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 상기 저항성 메모리 셀들 중 선택된 메모리 셀의 일단에 제1전압 또는 제2전압을 인가하고, 상기 선택된 메모리 셀의 타단에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 액세스 회로를 포함할 수 있다. 이를 통해 기억부(1010)의 회로 면적을 줄일 수 있다. 결과적으로, 마이크로 프로세서(1000)의 면적이 줄어들 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 상기 저항성 메모리 셀들 중 선택된 메모리 셀의 일단에 제1전압 또는 제2전압을 인가하고, 상기 선택된 메모리 셀의 타단에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 액세스 회로를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 면적이 줄어들 수 있다. 결과적으로, 프로세서(1100)의 면적이 줄어들 수 있다.
도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 상기 저항성 메모리 셀들 중 선택된 메모리 셀의 일단에 제1전압 또는 제2전압을 인가하고, 상기 선택된 메모리 셀의 타단에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 액세스 회로를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 면적이 줄어들 수 있다. 결과적으로, 시스템(1200)의 면적이 줄어들 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 상기 저항성 메모리 셀들 중 선택된 메모리 셀의 일단에 제1전압 또는 제2전압을 인가하고, 상기 선택된 메모리 셀의 타단에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 액세스 회로를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 면적이 줄어들 수 있다. 결과적으로, 시스템(1200)의 면적이 줄어들 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 11의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 11의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 상기 저항성 메모리 셀들 중 선택된 메모리 셀의 일단에 제1전압 또는 제2전압을 인가하고, 상기 선택된 메모리 셀의 타단에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 액세스 회로를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 면적이 줄어들 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 면적이 줄어들 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 12를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 상기 저항성 메모리 셀들 중 선택된 메모리 셀의 일단에 제1전압 또는 제2전압을 인가하고, 상기 선택된 메모리 셀의 타단에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 액세스 회로를 포함할 수 있다. 이를 통해, 메모리(1410)의 면적이 줄어들 수 있다. 결과적으로, 메모리 시스템(1400)의 면적이 줄어들 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 상기 저항성 메모리 셀들 중 선택된 메모리 셀의 일단에 제1전압 또는 제2전압을 인가하고, 상기 선택된 메모리 셀의 타단에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 액세스 회로를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 면적이 줄어들 수 있다. 결과적으로, 메모리 시스템(1400)의 면적이 줄어들 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

Claims (25)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및
    상기 저항성 메모리 셀들 중 선택된 메모리 셀의 일단에 제1전압 또는 제2전압을 인가하고, 상기 선택된 메모리 셀의 타단에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 액세스 회로
    를 포함하는 전자 장치.
  2. 제 1항에 있어서,
    상기 다수의 저항성 메모리 셀은
    저장된 데이터의 논리값에 따라 고저항 상태 또는 저저항 상태를 가지는
    전자 장치.
  3. 제 1항에 있어서,
    상기 저항성 메모리 셀은
    라이트 동작시 양단에 라이트 전압이 인가되면 저항값이 스위칭되어 데이터를 저장하고,
    리드 동작시 양단에 리드 전압이 인가되면 자신의 저항값에 대응하는 리드 전류를 흘리는
    전자 장치.
  4. 제 3항에 있어서,
    상기 제1전압의 크기는 상기 라이트 전압의 절반이고, 극성은 상기 라이트 전압과 같고,
    상기 제2전압의 크기는 상기 리드 전압에서 상기 라이트 전압의 절반 크기의 전압을 뺀 값과 같고, 극성은 상기 리드 전압과 같은
    전자 장치.
  5. 제 3항에 있어서,
    상기 제1전압의 크기는 상기 리드 전압의 절반이고, 극성은 상기 리드 전압과 같고,
    상기 제2전압의 크기는 상기 라이트 전압에서 상기 리드 전압의 절반 크기의 전압을 뺀 값과 같고, 극성은 상기 라이트 전압과 같은
    전자 장치.
  6. 제 1항에 있어서,
    상기 액세스 회로는
    상기 제1 내지 제3전압을 각각 생성하기 위한 제1 내지 제3전압 펌프;
    상기 제1 내지 제3전압 펌프의 출력전압을 상기 선택된 저항성 메모리 셀의 양단에 인가하는 제1 내지 제3구동부; 및
    상기 제1 내지 제3전압 펌프 및 상기 제1 내지 제3구동부 사이에 각각 연결된 제1 내지 제3캐패시터
    를 포함하는 전자 장치.
  7. 제 3항에 있어서,
    상기 라이트 전압의 크기는 상기 선택된 저항성 메모리 셀에 라이트할 데이터의 값에 따라 달라지는 전자 장치.
  8. 제 1항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  9. 제 1항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  10. 제 1항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  11. 제 1항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  12. 제 1항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  13. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    다수의 컬럼 라인;
    다수의 로우 라인;
    다수의 컬럼과 다수의 로우로 배열되고, 상기 컬럼 라인들 중 하나의 컬럼 라인과 상기 로우 라인들 중 하나의 로우 라인에 연결된 다수의 저항성 메모리 셀;
    상기 컬럼 라인들 중 선택된 컬럼 라인에 제1전압 또는 제2전압을 인가하는 컬럼 회로; 및
    상기 로우 라인들 중 선택된 로우 라인에 상기 제1전압과 크기가 같고 극성이 반대인 제3전압을 인가하는 로우 회로
    를 포함하는 전자 장치.
  14. 제 13항에 있어서,
    상기 다수의 저항성 메모리 셀은
    저장된 데이터의 논리값에 따라 고저항 상태 또는 저저항 상태를 가지는
    전자 장치.
  15. 제 13항에 있어서,
    상기 저항성 메모리 셀은
    라이트 동작시 양단에 라이트 전압이 인가되면 저항값이 스위칭되어 데이터를 저장하고,
    리드 동작시 양단에 리드 전압이 인가되면 자신의 저항값에 대응하는 리드 전류를 흘리는
    전자 장치.
  16. 제 15항에 있어서,
    상기 제1전압의 크기는 상기 라이트 전압의 절반이고, 극성은 상기 라이트 전압과 같고,
    상기 제2전압의 크기는 상기 리드 전압에서 상기 라이트 전압의 절반 크기의 전압을 뺀 값과 같고, 극성은 상기 리드 전압과 같은
    전자 장치.
  17. 제 15항에 있어서,
    상기 제1전압의 크기는 상기 리드 전압의 절반이고, 극성은 상기 리드 전압과 같고,
    상기 제2전압의 크기는 상기 라이트 전압에서 상기 리드 전압의 절반 크기의 전압을 뺀 값과 같고, 극성은 상기 라이트 전압과 같은
    전자 장치.
  18. 제 13항에 있어서,
    상기 컬럼 회로는
    상기 제1 및 제2전압을 각각 생성하기 위한 제1 및 제2전압 펌프;
    상기 제1 및 제2전압 펌프의 출력전압을 상기 선택된 컬럼 라인에 인가하는 제1 및 제2구동부; 및
    상기 제1 및 제2전압 펌프 및 상기 제1 및 제2구동부 사이에 각각 연결된 제1 및 제2캐패시터
    를 포함하는 전자 장치.
  19. 제 13항에 있어서,
    상기 로우 회로는
    상기 제3전압을 각각 생성하기 위한 제3전압 펌프;
    상기 제3전압 펌프의 출력전압을 상기 선택된 컬럼 라인에 인가하는 제3구동부; 및
    상기 제3전압 펌프 및 상기 제3구동부 사이에 각각 연결된 제3캐패시터
    를 포함하는 전자 장치.
  20. 제 15항에 있어서,
    상기 라이트 전압의 크기는 상기 선택된 저항성 메모리 셀에 라이트할 데이터의 값에 따라 달라지는 전자 장치.
  21. 제 13항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  22. 제 13항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  23. 제 13항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  24. 제 13항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  25. 제 13항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
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