JP5347806B2 - 抵抗変化型メモリデバイスおよびその動作方法 - Google Patents
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Description
書き込み動作によりBL電圧はコモン電位Vcommonから書き込み電圧Vwriteに変化する。それにより書き込みが成功しているときには、可変抵抗素子が低抵抗になっているため、書き込み電圧のビット線への供給が解除されると、BL電圧は可変抵抗素子の抵抗に応じた十分に低い一定電位に変化する。
既存技術の方法では、ヴェリファイ動作を行うためにビット線BLに電圧を印加する所謂プリチャージ過程を、消去のためにビット線BLに消去電圧Veraseを印加する消去過程で行っている。
すなわち、消去過程でBL電圧をコモン電位Vcommonから消去電圧Veraseに下げた後、消去が成功している場合には、可変抵抗素子が高抵抗に変化しているため、消去信号をオフにしてもBL電圧はあまり変化しない。
消去が失敗している場合には、可変抵抗素子が十分に高抵抗になっておらず抵抗値が低い状態であるためBL電圧は一定電位に上昇する。
そのためにセンスアンプ、ビット線ドライバの回路面積が大きくなり、従来メモリ装置と同じ密度でセンスアンプ、ビット線ドライバを配置すると面積が増大してしまう。
ところが、その状態でヴェリファイ検出を行うと、ビット線は消去のための参照電位Vref-eraseよりも高いコモン電位Vcommonであるため、センスアンプで消去失敗と判断されることとなる。
前記第1駆動制御部は、前記記憶素子に対しデータの書き込みまたは消去を行った後に、前記第1配線への電圧の供給を解除することによって前記記憶素子に素子電流を流す動作を制御する。
ここで、第1配線がビット線、第2配線がプレート線であるとする。また、例えば消去の場合、第2配線の電位を基準電位として第1配線の電位(BL電位)を制御すると仮定する。
このときの配線間電圧の極性反転では、極性反転後のBL電位でヴェリファイ読み出しを行う必要がある。そのため、極性反転後のBL電圧は、第2配線としてのプレート線の電圧との間で読み出しのための電圧差を確保する必要があるが、その電圧の向きは問わない。よって、例えば書き込みや消去のビット線電圧の基準電位がプレート線電位であるとすると、読み出し電圧が確保できる程度に基準電位よりも低い電位までビット線電圧を下げて極性反転するとよい。通常、基準電位はセンスアンプの参照電位よりも低いので、ビット線電圧を基準電位よりも下げるとセンスアンプによる誤判定が生じない。
1.第1の実施の形態:BL電位解除前のBL−PL間電圧の極性反転操作に関する実施の形態(変形例1を含む)。
2.第2の実施の形態:BL放電終了時点以後のBL−PL間電圧の極性反転操作に関する実施の形態。
3.その他の変形例
本実施の形態は、記憶素子に可変抵抗素子を用いた抵抗変化型メモリデバイスに関するものである。
図3(A)は、可変抵抗素子の一形態を示す概略断面図である。
図3(A)に図解する可変抵抗素子(VRE)500は、2つの電極100,200の間に導体膜300と絶縁体膜400を持つ膜構成になっている。
図3(B)に示す回路シンボルにおいて、矢印の向きが上向きであることが、図3の電流Iの向きが上向きであることに対応している。この回路シンボル中の矢印の向きは、通常、セット(書き込み)時の電流の向きを表す。
電極100,200間に、絶縁体膜400側の電極200が低電位になるように電圧を加えると、導体膜300中の金属元素イオン(プラスの金属イオン)が電極200に引き寄せられて、絶縁体膜400内に入っていく。そして、プラスの金属イオンが電極200まで到達すると、上下の電極100,200間が導通して抵抗値が下がることになる。このようにして、可変抵抗素子(VRE)500へのデータ(情報)の書き込みが行われる。
図4に、メモリセルアレイおよびその周辺回路の構成例を示す。
可変抵抗素子(以下、VREと表記)とアクセストランジスタATの対でメモリセルMCを構成している。
可変抵抗素子VREの一端はアクセストランジスタATのソース側に、もう一端はプレート線PLに接続されている。また、プレート線PLはメモリセルアレイで共通のコモン線となっている。
アクセストランジスタATのドレイン側にはSA・BLドライバ6を有する。SA・BLドライバ6は、ビット線BLを書き込み、消去または読み出しに応じた電源に接続する。また、SA・BLドライバ6の電源やセンスアンプは、理想的には各ビット線に配置されており、全ビット線で並列に書き込み、消去または読み出しを行うものとする。
そのため面積の増大なしには各ビット線にSA・BLドライバ6の電源やセンスアンプを配置することができない。
したがって、書き込み、消去、読出しの並列動作数も減ることとなり、その結果、メモリ装置の動作速度が落ちることになる。
図5に、本実施の形態に係るメモリ装置において、書き込み、消去および読み出し動作に関わる駆動回路の構成例を示す。
図5に示すように、選択セルの可変抵抗素子VREに対してプレート線PLと、アクセストランジスタATが接続され、アクセストランジスタATのゲートに選択されたワード線WLが接続されている。
これらのスイッチS1,S2,Svによって、ビット線BLに印加される電圧が、書き込み電圧Vwrite、消去電圧Verase、読み出し電圧Vreadのいずれかに切り替えられる。
参照電位を供給する電源として3つの電源が設けられており、それぞれ、書き込みヴェリファイ動作時に用いる書き込み参照電位Vref-write、消去動作時に用いる消去参照電位Vref-erase、読み出し動作時に用いる読み出し参照電位Vref-readを供給する。
つぎに、回路動作の説明を行う。
ただし、書き込み、読出し動作については既存技術と同じなので、書き込みヴェリファイのみ簡単に述べ、消去動作(消去過程及び消去のヴェリファイ動作)の説明を詳しく行う。
ビット線BLは、書き込み過程ではスイッチS1が書き込み信号によりオンされるため所定の電圧の印加状態にある。書き込み過程の終了と同時に、スイッチS1がオフされるため、ビット線BLの電圧印加状態が解除され、それがハイインピーダンス状態(フローティング状態)に移行する。
まず、消去(プリチャージを兼用)動作により、BL電位はコモン電位Vcommonから、よりハイレベルの消去電圧Veraseに変化する。
その後、図5のスイッチS1で印加される消去電圧Veraseのビット線BLへの印加をオフし、スイッチS3をオンにしてビット線BLをディスチャージ電位Vdischargeまで放電する。その後、直ぐに、BL電位を解除してBL電位(ディスチャージ電位Vdischarge)とPL電位(コモン電位Vcommon)との電位差でヴェリファイ読み出し動作を行う。
つまり、図5のようにプレート線PLはコモン電位Vcommon固定なので、それまではBL側が正極、PL側が負極の配線間電圧であったが、このディスチャージ後はBL側が負極、PL側が正極となって極性反転が生じる。
また、ヴェリファイ方法の別形態として、図7のような動作も考えられる。
その後、スイッチS1をオフにした後、放電パスを通してビット線BLを一旦、コモン電位Vcommonまで放電する。ここで放電パスについては、例えば、図5のBLドライバBLdrvの起動を停止すると、その出力がコモン電圧Vcommonに接続する構成とすることで放電パスの形成を行う場合が挙げられる。
逆に、消去に成功し可変抵抗素子VREの抵抗値が高い場合は、電荷供給路が殆ど閉ざされた状態であるため、BL電位は参照電圧Vref-eraseよりも低い一定電位に変化する。
本実施の形態は、書き込みと消去の一方(ここでは消去)でプレート線PL側からの電位操作によって、第1の実施の形態と同様な配線間電圧の極性反転を実行する例を示す。
図8は、このヴェリファイ方式を実施するためのメモリセルアレイ1の構成例を示す回路ブロック図である。
可変抵抗素子VREの一端はアクセストランジスタATのソース側に、もう一端はプレート線PLに接続されている構成となっている。
プレート線PLは図4ではメモリセルアレイ1で共通のコモン線となっていたのに対し、図8では各ビット線と対となって独立に電位制御が可能になっている。図中では各プレート線を(PL0,PL1,…,PLm)と表記している。その他の構成は図4と同じである。
図9に、本実施の形態に係るメモリ装置において、書き込み、消去および読み出し動作に関わる駆動回路の構成例を示す。
図9に示すように、選択セルの可変抵抗素子VREに対してプレート線PLとアクセストランジスタATが接続され、アクセストランジスタATのゲートに選択ワード線WLが接続されている。
これらのスイッチS1,S2,Svによって、ビット線BLに印加される電圧が、書き込み電圧Vwrite、消去電圧Verase、読み出し電圧Vreadのいずれかに切り替えられる。
スイッチS3の切り替え接点は、書き込み時のプレート電圧Vpl-writeと、読み出し時のプレート電圧Vpl-readと、PLドライバPLdrvとの接続制御が可能になっている。
参照電位を供給する電源として3つの電源が設けられており、それぞれ、書き込みヴェリファイ動作時に用いる書き込み参照電位Vref-write、消去動作時に用いる消去参照電位Vref-erase、読み出し動作時に用いる読み出し参照電位Vref-readを供給する。
つぎに、回路動作の説明を行う。
ただし、書き込み、読出し動作については既存技術と同じなので、書き込みヴェリファイのみ簡単に述べ、消去動作(消去過程及び消去のヴェリファイ動作)の説明を詳しく行う。
ビット線BLは、書き込み過程ではスイッチS1が書き込み信号によりオンされるため所定の電圧の印加状態にある。書き込み過程の終了と同時に、スイッチS1がオフされるため、ビット線BLの電圧印加状態が解除され、それがハイインピーダンス状態(フローティング状態)に移行する。
この一連の動作は、可変抵抗素子VREが十分高抵抗になるまで繰り返される。
またこのメモリセルアレイの駆動制御部の構成においては、消去動作時のインヒビット制御をビット線側の電位制御で行うのではなく、PL線側の電位をコモン電位VcommonからVeraseに制御することで行うことを特徴としている(図10(B))。このようなインヒビット制御を行うことで、インヒビット状態にあるメモリセルMCもBL電位が消去電圧Veraseでのヴェリファイ読出しを行うことになる。したがって、インヒビット状態にあるメモリセルMCであっても、消去が成功したメモリセルMCと同じヴェリファイ読み出し結果となるので、インヒビット制御のための論理整合回路を必要としなくなる。
以上のように、第1の実施の形態では、BL側からの電位操作により、ビット線BLとプレート線PLの配線間電圧の極性を反転することでインヒビット制御を行う例を示した。
第1の実施の形態は、その極性反転のタイミングを、「第1配線(ここではBL)への電圧供給を解除する前とする場合」の例であり、図6の例で、ディスチャージ後に電圧供給解除を行ってセル電流放電を行うことから、その前の当該ディスチャージの行為が極性反転動作となる。その反転をどのタイミングの配線間電圧に対する反転とするかの基準は、本発明では、「最近に行った第1配線への電圧供給時と異なる極性に反転する」というものである。したがって、ディスチャージ直前が基準となる。
第1駆動制御部は、ダイレクトヴェリファイ動作の制御部であるから、図5におけるスイッチS1,S2,Svと、それにより制御される3つの電源と、BLドライバBLdrvと、センスアンプSAと、その参照電位のスイッチS4および参照電位の3つの電源を含む。これに対し、第2駆動制御部は、スイッチS3と、ディスチャージ電位Vdischargeの電源を含む。
このような機能をもつスイッチS3とPLドライバPLdrvは、「第1駆動制御部」「第2駆動制御部」のどちらにも含まれる構成である。また、PLドライバPLdrvの出力は配線間電圧の極性反転をセンスアンプSAの保持データで行うため、センスアンプSAも「第1駆動制御部」「第2駆動制御部」の両方に含まれる構成である。図9におけるその他の構成と「第1駆動制御部」「第2駆動制御部」との対応関係は、図5の場合と同様である。
Claims (7)
- 印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子と、
前記記憶素子に前記印加電圧を供給する第1配線および第2配線と、
前記記憶素子に対しデータの書き込みまたは消去を行った後に、前記第1配線への電圧の供給を解除することによって前記記憶素子に素子電流を流すダイレクトヴェリファイ動作の第1駆動制御部と、
前記書き込みと前記消去の一方のダイレクトヴェリファイ動作において、前記第1駆動制御部による前記第1配線への電圧供給を解除する前、または、前記素子電流による前記第1配線の放電期間の終了以後に、前記第1配線と前記第2配線の一方の電位操作によって、前記第1配線と前記第2配線との配線間電圧を、最近に行った前記第1配線への電圧供給時と異なる極性に反転させ、前記書き込みと消去の他方のダイレクトヴェリファイ動作においては、前記配線間電圧の極性反転を行わない第2駆動制御部と、
を有する抵抗変化型メモリデバイス。 - 前記第2駆動制御部は、前記書き込みと前記消去の一方のダイレクトヴェリファイ動作において、前記第1配線への電圧供給を解除する前に、前記第1配線の電位を前記第2配線の電位と電位関係が逆転する電位にまで変化させることにより、前記配線間電圧の極性反転を実行する
請求項1に記載の抵抗変化型メモリデバイス。 - 前記第2駆動制御部は、前記書き込みおよび前記消去の際にハイレベルの電圧を前記第1配線に印加するときに用いる電位基準より更に低い電位に、前記第1配線の電位を変化させるディスチャージ部を有し、当該ディスチャージ部の制御によって、前記第1配線への電圧供給を解除する前の前記配線間電圧の極性反転を実行する
請求項2に記載の抵抗変化型メモリデバイス。 - 前記素子電流に応じて前記第1配線で生じる電位変化を検出するセンスアンプを有し、
前記第2駆動制御部は、前記書き込みと前記消去の一方のダイレクトヴェリファイ動作において、前記センスアンプの起動時に前記第2配線の電位を操作することによって、前記配線間電圧の極性反転を実行する
請求項1に記載の抵抗変化型メモリデバイス。 - 前記素子電流に応じて前記第1配線で生じる電位変化を検出するセンスアンプを有し、
前記第2駆動制御部は、前記書き込みと前記消去の一方のダイレクトヴェリファイ動作において、前記センスアンプによる電位変化検出の後に前記第1配線への電圧印加を再開するときに、前記第2配線の電位を操作することによって、前記配線間電圧の極性反転を実行する
請求項1に記載の抵抗変化型メモリデバイス。 - 前記記憶素子がマトリクス配置されているメモリセルアレイを有し、
複数の前記第1配線と複数の前記第2配線が、メモリセルアレイのセル行またはセル列ごとに分離して配置され、
前記第2駆動制御部は、前記書き込みと前記消去の動作のうち、一方の動作で前記配線間電圧の極性反転を行い、他方の動作で前記配線間電圧の極性反転を行わない駆動制御によって、抵抗変化が十分なメモリセルにインヒビット設定を行う
請求項1に記載の抵抗変化型メモリデバイス。 - 印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子に、第1配線と第2配線との配線間電圧の極性に応じてデータの書き込みまたは消去を行うメモリ動作のステップと、
前記メモリ動作の終了時に前記配線間電圧の供給を前記第1配線の側で解除し、解除時の配線間電圧によって前記第1配線を放電し、このとき前記記憶素子に流れる素子電流の大きさを前記第1配線の電位変化で読み出す検証読み出しのステップと、
前記検証読み出しのステップにおいて、前記第1配線への電圧供給を解除する前、または、前記素子電流による前記第1配線の放電期間の終了以後に、前記第1配線と前記第2配線の一方の電位操作によって、前記第1配線と前記第2配線との配線間電圧を、最近に行った前記第1配線への電圧供給時と異なる極性に反転させる電圧操作のステップと、
を含み、
前記電圧操作のステップを、前記書き込みと前記消去の一方の後の前記検証のステップでは行うが、前記書き込みと前記消去の他方の後の前記検証のステップでは行わない
抵抗変化型メモリデバイスの動作方法。
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