JP4867297B2 - 記憶装置のベリファイ方法 - Google Patents
記憶装置のベリファイ方法 Download PDFInfo
- Publication number
- JP4867297B2 JP4867297B2 JP2005323875A JP2005323875A JP4867297B2 JP 4867297 B2 JP4867297 B2 JP 4867297B2 JP 2005323875 A JP2005323875 A JP 2005323875A JP 2005323875 A JP2005323875 A JP 2005323875A JP 4867297 B2 JP4867297 B2 JP 4867297B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- potential
- memory
- information
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 133
- 238000001514 detection method Methods 0.000 claims description 23
- 239000012212 insulator Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 229910052725 zinc Inorganic materials 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 18
- 239000004020 conductor Substances 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910002531 CuTe Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0064—Verifying circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0061—Timing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Description
本発明は、記憶素子を備えた記憶装置（メモリ）に対して、情報を記録する際に、情報の記録が正しく行われたかどうかを確認するベリファイ動作を行うための、記憶装置のベリファイ方法に係わる。
従来の記憶装置、特にフラッシュメモリを用いた記憶装置は、記憶データを保持するための電力が不要であることから、近年、盛んに用いられるようになっている。
特に、携帯電話装置を含む、携帯用の端末装置には、メモリとしてフラッシュメモリが多く用いられている。
特に、携帯電話装置を含む、携帯用の端末装置には、メモリとしてフラッシュメモリが多く用いられている。
このようなフラッシュメモリを用いた記憶装置においては、データの書き込み速度が遅いという問題がある（例えば、非特許文献１参照。）。
日経エレクトロニクス，２００２．１１．１８号，ｐ．１３０
フラッシュメモリでは、データの書き込み速度そのものが遅いだけでなく、データの書き込みを行う際に、データを書き込む書き込み動作が正しく実行されたかどうかを検証するためにベリファイ読み出し（以後ベリファイ動作）を行う必要がある。このため、トータルの書き込み時間が長くなるという問題がある。
ここで、ＮＡＮＤ型フラッシュメモリについて、書き込み動作及びベリファイ動作にそれぞれ関わる回路部品の等価回路の構成図を、図１０Ａ及び図１０Ｂに示し、書き込み動作及びベリファイ動作におけるビット線の電位変化を、図１１に示す。
書き込み動作に関わる回路部品の等価回路は、図１０Ａに示すように、各行のメモリセルにそれぞれ共通に、多数（図１０Ａでは８本）並行して形成されたコントロールゲート線と、コントロールゲート線の外側に配置された２本の選択ゲート線と、ビット線と、ビット線と接地電位（０Ｖ）との間を接続するスイッチとから成る。
書き込み動作においては、選択して書き込みを行うセル（選択セル）に対応するコントロールゲート線、図１０Ａの場合はコントロールゲート線７にのみ、他のゲート線の電位（７Ｖ）とは異なる書き込み電位（選択ゲート線１と同じ２０Ｖ）が印加され、書き込み信号によってスイッチがオンになることにより、このコントロールゲート線７に接続された選択セルに書き込みが行われる。
なお、選択ゲート線２には０Ｖが印加されて、ゲートがオフ状態となっている。
書き込み動作においては、選択して書き込みを行うセル（選択セル）に対応するコントロールゲート線、図１０Ａの場合はコントロールゲート線７にのみ、他のゲート線の電位（７Ｖ）とは異なる書き込み電位（選択ゲート線１と同じ２０Ｖ）が印加され、書き込み信号によってスイッチがオンになることにより、このコントロールゲート線７に接続された選択セルに書き込みが行われる。
なお、選択ゲート線２には０Ｖが印加されて、ゲートがオフ状態となっている。
ベリファイ動作に関わる回路部品の等価回路は、図１０Ｂに示すように、図１０Ａに示した等価回路とは、ビット線に接続されている回路部品の構成が異なる。即ち、プリチャージ用の電源（電圧Ｖｐ）と、電源とビット線との間を接続する第１のスイッチと、読み出し負荷抵抗Ｒと、センスアンプと、センスアンプとビット線との間を接続する第２のスイッチとから成る。
ベリファイ動作においては、選択してベリファイを行う選択セルに対応するコントロールゲート線、図１０Ｂの場合はコントロールゲート線７にのみ、他のゲート線の電位（５Ｖ）とは異なるベリファイ用の電位Ｖｖｅｒｉｆｙ（〜０Ｖ）が印加され、プリチャージ信号により第１のスイッチがオンになることにより、電源からビット線にプリチャージが行われる（以下、プリチャージ過程とする。）。その後、第１のスイッチがオフになり、センス信号により第２のスイッチがオンになることにより、選択セルの状態に対応した信号がセンスアンプにおいて検出される（以下、検出過程とする。）。
ベリファイ動作においては、選択してベリファイを行う選択セルに対応するコントロールゲート線、図１０Ｂの場合はコントロールゲート線７にのみ、他のゲート線の電位（５Ｖ）とは異なるベリファイ用の電位Ｖｖｅｒｉｆｙ（〜０Ｖ）が印加され、プリチャージ信号により第１のスイッチがオンになることにより、電源からビット線にプリチャージが行われる（以下、プリチャージ過程とする。）。その後、第１のスイッチがオフになり、センス信号により第２のスイッチがオンになることにより、選択セルの状態に対応した信号がセンスアンプにおいて検出される（以下、検出過程とする。）。
図１１に示すように、ビット線の電位は、書き込み動作の間は０Ｖのままであるが、ベリファイ動作に入って、プリチャージ過程が行われることにより、電源の電位Ｖｐに変化する。
その後、センス信号がオンになり検出過程が行われるが、書き込みが成功している場合には、徐々にビット線電位が下がっていくのに対して、書き込みが失敗している場合には、ビット線電位が急降下する。これにより、書き込みが成功しているか、失敗しているかを確認することができる。
その後、センス信号がオンになり検出過程が行われるが、書き込みが成功している場合には、徐々にビット線電位が下がっていくのに対して、書き込みが失敗している場合には、ビット線電位が急降下する。これにより、書き込みが成功しているか、失敗しているかを確認することができる。
そして、図１１に示すように、書き込み信号がオンになる書き込み動作の後に、プリチャージ信号がオンになるプリチャージ過程とセンス信号がオンになる検出過程とから成るベリファイ動作が行われるため、書き込み動作とベリファイ動作（プリチャージ過程及び検出過程）とを合わせたトータルの書き込み時間が長くなってしまう。
ところで、本出願人は、先に、上述したフラッシュメモリよりも優れた特性を持ちうる、不揮発性の可変抵抗素子を提案している。
この可変抵抗素子の膜構成は、例えば、図１２Ａの断面図に示すように、２つの電極１０１，１０２の間に導体膜１０３と絶縁体膜１０４を持つ膜構成になっている。導体膜１０３から絶縁体膜１０４に向かって電流Ｉが流れるように電圧をかけると、可変抵抗素子１０５が低抵抗に変化してデータが書き込まれ、絶縁体膜１０４から導体膜１０３に向かって電流が流れるように電圧をかけると、可変抵抗素子１０５が高抵抗に変化してデータが消去される。
この可変抵抗素子１０５の回路シンボルを図１２Ｂに示す。図１２Ｂに示す回路シンボルにおいて、矢印の向きが上向きであることが、図１２Ａの電流Ｉの向きが上向きであることに対応している。
この可変抵抗素子の膜構成は、例えば、図１２Ａの断面図に示すように、２つの電極１０１，１０２の間に導体膜１０３と絶縁体膜１０４を持つ膜構成になっている。導体膜１０３から絶縁体膜１０４に向かって電流Ｉが流れるように電圧をかけると、可変抵抗素子１０５が低抵抗に変化してデータが書き込まれ、絶縁体膜１０４から導体膜１０３に向かって電流が流れるように電圧をかけると、可変抵抗素子１０５が高抵抗に変化してデータが消去される。
この可変抵抗素子１０５の回路シンボルを図１２Ｂに示す。図１２Ｂに示す回路シンボルにおいて、矢印の向きが上向きであることが、図１２Ａの電流Ｉの向きが上向きであることに対応している。
この構成の可変抵抗素子１０５は、フラッシュメモリ等と比較して、単純な構造でメモリセルを構成することができるため、素子のサイズ依存性がなく、大きい信号を得ることができるため、スケーリングに強いという特長を有する。
また、抵抗変化によるデータ書き込み速度を例えば５ナノ秒程度と速くすることができ、また低電圧（例えば１Ｖ程度）かつ低電流（例えば２０μＡ程度）で動作させることができるという利点を有する。
また、抵抗変化によるデータ書き込み速度を例えば５ナノ秒程度と速くすることができ、また低電圧（例えば１Ｖ程度）かつ低電流（例えば２０μＡ程度）で動作させることができるという利点を有する。
この可変抵抗素子１０５を使用した場合の、書き込み動作及びベリファイ動作にそれぞれ関わる回路部品の等価回路を図１３Ａ及び図１３Ｂに示し、ビット線の電位変化を図１４に示す。
図１３Ａ及び図１３Ｂに示すように、メモリセルはそれぞれ可変抵抗素子１０５に置き換えられているため、図１０Ａ及び図１０Ｂにあったコントロールゲート線は不要となる。
図１３Ａに示す書き込み動作に関わる等価回路では、ビット線ＢＬに対してスイッチＳ１１１を介して選択セルの可変抵抗素子１０５に書き込み電圧Ｖｗｒｉｔｅを印加するための電源が接続されている。また、選択トランジスタＴｒとそのゲートに接続される選択ワード線ＷＬが設けられている。
図１３Ｂに示すベリファイ動作に関わる等価回路（読み出し動作の場合も同様の回路が使用される）では、プリチャージ過程においてスイッチＳ１１２を介してビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加される構成となっている。
その他の回路部品は、図１０Ａ及び図１０Ｂの等価回路とほぼ同様となっている。
図１３Ａ及び図１３Ｂに示すように、メモリセルはそれぞれ可変抵抗素子１０５に置き換えられているため、図１０Ａ及び図１０Ｂにあったコントロールゲート線は不要となる。
図１３Ａに示す書き込み動作に関わる等価回路では、ビット線ＢＬに対してスイッチＳ１１１を介して選択セルの可変抵抗素子１０５に書き込み電圧Ｖｗｒｉｔｅを印加するための電源が接続されている。また、選択トランジスタＴｒとそのゲートに接続される選択ワード線ＷＬが設けられている。
図１３Ｂに示すベリファイ動作に関わる等価回路（読み出し動作の場合も同様の回路が使用される）では、プリチャージ過程においてスイッチＳ１１２を介してビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加される構成となっている。
その他の回路部品は、図１０Ａ及び図１０Ｂの等価回路とほぼ同様となっている。
図１４に示すビット線の電位変化は、図１１に示した電位変化と比較すると、書き込み動作においてＶｃｏｍｍｏｎから書き込み電圧Ｖｗｒｉｔｅに変化することと、プリチャージ過程の電圧が読み出し電圧Ｖｒｅａｄに変わっていることとが、異なっている。
そして、書き込みが成功しているときには、可変抵抗素子１０５が低抵抗になっているため、スイッチＳ１１２に印加されるプリチャージ信号がオフになると、可変抵抗素子１０５の抵抗値と読み出し負荷Ｒの抵抗値との比に対応した、読み出し電圧Ｖｒｅａｄよりも低い一定電位に変化する。
一方、書き込みが失敗しているときには、可変抵抗素子１０５が充分低抵抗になっていないため、抵抗値が高く読み出し負荷Ｒよりも充分高い抵抗値となっており、スイッチＳ１１２に印加されるプリチャージ信号がオフになっても、電位があまり下がらない。
即ち、この可変抵抗素子１０５を使用した場合には、書き込みの成功／失敗とビット線電位の変化との関係が図１１とは逆になっている。
そして、書き込みが成功しているときには、可変抵抗素子１０５が低抵抗になっているため、スイッチＳ１１２に印加されるプリチャージ信号がオフになると、可変抵抗素子１０５の抵抗値と読み出し負荷Ｒの抵抗値との比に対応した、読み出し電圧Ｖｒｅａｄよりも低い一定電位に変化する。
一方、書き込みが失敗しているときには、可変抵抗素子１０５が充分低抵抗になっていないため、抵抗値が高く読み出し負荷Ｒよりも充分高い抵抗値となっており、スイッチＳ１１２に印加されるプリチャージ信号がオフになっても、電位があまり下がらない。
即ち、この可変抵抗素子１０５を使用した場合には、書き込みの成功／失敗とビット線電位の変化との関係が図１１とは逆になっている。
しかしながら、ベリファイ動作が、プリチャージ過程及び検出過程を順次行っているという点では、図１１と同様になっている。
従って、この可変抵抗素子１０５を使用したメモリにおいても、フラッシュメモリで行われている従来手法と同様のベリファイ動作を行うと、トータルの書き込み時間が長くなるという欠点がある。
従って、この可変抵抗素子１０５を使用したメモリにおいても、フラッシュメモリで行われている従来手法と同様のベリファイ動作を行うと、トータルの書き込み時間が長くなるという欠点がある。
上述した問題の解決のために、本発明においては、情報の記録とベリファイに要する時間を短縮することができる記憶装置のベリファイ方法を提供するものである。
本発明の記憶装置のベリファイ方法は、メモリセルを複数有する記憶装置に対して、情報を記録するべき所定のメモリセルにおいて情報の記録が正しく実行されたことを確認するベリファイ動作を行うものであり、ワード線及びビット線を選択することにより選択された、情報を記録するべき所定のメモリセルにおいて、ビット線に対して所定の電圧を印加するプリチャージ過程と、ビット線の電位を検出する検出過程とから、ベリファイ動作が構成され、メモリセルに情報を記録する記録過程において、ビット線に対して（プリチャージ過程の）所定の電圧を印加することにより、記録過程でプリチャージ過程を兼用し、記録過程終了後に検出過程を行うものである。
他の本発明の記憶装置のベリファイ方法は、メモリセルを複数有する記憶装置に対して、情報を記録するべき所定のメモリセルにおいて情報の記録が正しく実行されたことを確認するベリファイ動作を行うものであり、ワード線及びビット線を選択することにより選択された、情報を記録するべき所定のメモリセルにおいて、ビット線に対して所定の電圧を印加するプリチャージ過程と、ビット線の電位を検出する検出過程とから、ベリファイ動作が構成され、メモリセルに情報を記録する記録過程においてプリチャージ過程を兼用して、ビット線に対して所定の電圧を印加し、記録過程に続いて、所定の電圧の印加を止めて、ビット線の電位の変化の有無を検出することにより、検出過程を行うものである。
他の本発明の記憶装置のベリファイ方法は、メモリセルを複数有する記憶装置に対して、情報を記録するべき所定のメモリセルにおいて情報の記録が正しく実行されたことを確認するベリファイ動作を行うものであり、ワード線及びビット線を選択することにより選択された、情報を記録するべき所定のメモリセルにおいて、ビット線に対して所定の電圧を印加するプリチャージ過程と、ビット線の電位を検出する検出過程とから、ベリファイ動作が構成され、メモリセルに情報を記録する記録過程においてプリチャージ過程を兼用して、ビット線に対して所定の電圧を印加し、記録過程に続いて、所定の電圧の印加を止めて、ビット線の電位の変化の有無を検出することにより、検出過程を行うものである。
上述のそれぞれの本発明の記憶装置のベリファイ方法によれば、メモリセルに情報を記録する記録過程において、ビット線に対して所定の電圧を印加することにより、記録過程でプリチャージ過程を兼用し、記録過程終了後に検出過程を行うので、記録過程が終了した後にプリチャージ過程を行っていた、従来のベリファイ方法と比較して、トータルの時間を短縮することができる。これにより、ベリファイ動作を含む情報の記録を行う動作に要する時間を短縮して、メモリセルに情報の記録を高速に行うことが可能になる。
また、記録過程において、プリチャージ過程の所定の電圧をビット線に対して印加するので、この所定の電圧を印加するための電源と、情報の記録のための電圧を印加するための電源とを共通にすることになり、これにより電源数を低減して回路構成を簡略化することが可能になる。
上述の本発明によれば、メモリセルに情報の記録を高速に行うことが可能になるため、高速に動作する記憶装置を実現することができる。
また、回路構成を簡略化することが可能になるため、記憶装置の小型化やさらなる集積化を図ることが可能になる。
また、回路構成を簡略化することが可能になるため、記憶装置の小型化やさらなる集積化を図ることが可能になる。
本発明に係る記憶素子となる可変抵抗素子の一形態の概略断面図を、図１Ａに示す。
この可変抵抗素子５は、２つの電極１，２の間に導体膜３と絶縁体膜４を持つ膜構成になっている。即ち、図１１Ａに示した可変抵抗素子１０５と同様の膜構成である。
また、この可変抵抗素子５の回路シンボルを図１Ｂに示す。図１Ｂに示す回路シンボルにおいて、矢印の向きが上向きであることが、図１Ａの電流Ｉの向きが上向きであることに対応している。
この可変抵抗素子５は、２つの電極１，２の間に導体膜３と絶縁体膜４を持つ膜構成になっている。即ち、図１１Ａに示した可変抵抗素子１０５と同様の膜構成である。
また、この可変抵抗素子５の回路シンボルを図１Ｂに示す。図１Ｂに示す回路シンボルにおいて、矢印の向きが上向きであることが、図１Ａの電流Ｉの向きが上向きであることに対応している。
導体膜３の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｎから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。
また、絶縁体膜４の材料としては、例えば、アモルファスＧｄ２Ｏ３や、ＳｉＯ２等の絶縁体が挙げられる。
また、絶縁体膜４の材料としては、例えば、アモルファスＧｄ２Ｏ３や、ＳｉＯ２等の絶縁体が挙げられる。
このような材料を用いた場合、導体膜３に含まれるＣｕ，Ａｇ，Ｚｎが、イオン化して陰極側に引き寄せられる性質を有する。なお、同様にイオン化しやすい性質を有する、Ｃｕ，Ａｇ，Ｚｎ以外の金属元素を用いてもよい。
従って、電極１，２間に、絶縁体膜４側の電極２が低電位になるように電圧を加えると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、イオンが電極２まで到達すると、上下の電極１，２間が導通して抵抗値が下がることになる。このようにして、可変抵抗素子５へのデータ（情報）の書き込みが行われる。
一方、電極１，２間に、導体膜３側の電極１が低電位になるように電圧を加えると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１，２間の絶縁性が増して、抵抗値が上がることになる。このようにして、可変抵抗素子５に対してデータ（情報）の消去が行われる。
従って、電極１，２間に、絶縁体膜４側の電極２が低電位になるように電圧を加えると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、イオンが電極２まで到達すると、上下の電極１，２間が導通して抵抗値が下がることになる。このようにして、可変抵抗素子５へのデータ（情報）の書き込みが行われる。
一方、電極１，２間に、導体膜３側の電極１が低電位になるように電圧を加えると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１，２間の絶縁性が増して、抵抗値が上がることになる。このようにして、可変抵抗素子５に対してデータ（情報）の消去が行われる。
上述した変化を繰り返すことにより、可変抵抗素子５の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
実際には、絶縁体膜４中の金属元素のイオンの量によって、絶縁体膜４の抵抗値が変化しているので、絶縁体膜４を情報が記憶・保持される記憶層とみなすことができる。
実際には、絶縁体膜４中の金属元素のイオンの量によって、絶縁体膜４の抵抗値が変化しているので、絶縁体膜４を情報が記憶・保持される記憶層とみなすことができる。
可変抵抗素子５の具体的な膜構成としては、例えば、導体膜３としてＣｕＴｅ膜を膜厚２０ｎｍで形成し、その上に絶縁体膜４としてアモルファスＧｄ２Ｏ３膜を膜厚５ｎｍで形成する。
この可変抵抗素子５を用いてメモリセルを構成し、メモリセルを多数設けることにより、メモリ（記憶装置）を構成することができる。
続いて、本発明の一実施の形態として、図１Ａ及び図１Ｂに示した可変抵抗素子５を用いてメモリセルを構成した記憶装置に対して、ベリファイ動作を行う方法を説明する。
まず、本実施の形態に係る記憶装置の、書き込み動作（可変抵抗素子５が高抵抗→低抵抗と変化する情報の記録動作）、消去動作（可変抵抗素子５が低抵抗→高抵抗となる情報の記録動作）、記録された情報を読み出す読み出し動作、の各動作を行うために必要となる部分の回路構成の等価回路を、図２に示す。
図２に示すように、選択セルの可変抵抗素子５に対してビット線１２（ＢＬ）と選択トランジスタＴｒが接続され、選択トランジスタＴｒのゲートに選択ワード線１１（ＷＬ）が接続されている。
ビット線１２（ＢＬ）の可変抵抗素子５とは反対側には、２つのスイッチＳ１，Ｓ２と読み出し負荷Ｒとが接続されている。スイッチＳ１及び読み出し負荷Ｒには、電圧を印加するための電源を切り替えるためのスイッチＳｖが接続されている。このスイッチＳｖによって、ビット線１２（ＢＬ）に印加される電圧が、書き込み電圧Ｖｗｒｉｔｅ、消去電圧Ｖｅｒａｓｅ、読み出し電圧Ｖｒｅａｄのいずれかに切り替えられる。
スイッチＳ２には、センスアンプ１３が接続されている。
図２に示すように、選択セルの可変抵抗素子５に対してビット線１２（ＢＬ）と選択トランジスタＴｒが接続され、選択トランジスタＴｒのゲートに選択ワード線１１（ＷＬ）が接続されている。
ビット線１２（ＢＬ）の可変抵抗素子５とは反対側には、２つのスイッチＳ１，Ｓ２と読み出し負荷Ｒとが接続されている。スイッチＳ１及び読み出し負荷Ｒには、電圧を印加するための電源を切り替えるためのスイッチＳｖが接続されている。このスイッチＳｖによって、ビット線１２（ＢＬ）に印加される電圧が、書き込み電圧Ｖｗｒｉｔｅ、消去電圧Ｖｅｒａｓｅ、読み出し電圧Ｖｒｅａｄのいずれかに切り替えられる。
スイッチＳ２には、センスアンプ１３が接続されている。
図２の回路では、センスアンプ１３を基準電位に対する差動入力が行われる構成としている特徴を有しており、センスアンプ１３にスイッチＳ３を介して基準電位を供給する電源が接続されるように構成している。
そして、基準電位を供給する電源として、３つの電源が設けられており、それぞれ、書き込み用基準電位Ｖｒｅｆ−ｗｒｉｔｅ、消去用基準電位Ｖｒｅｆ−ｅｒａｓｅ、読み出し用基準電位Ｖｒｅｆ−ｒｅａｄを供給する。
そして、基準電位を供給する電源として、３つの電源が設けられており、それぞれ、書き込み用基準電位Ｖｒｅｆ−ｗｒｉｔｅ、消去用基準電位Ｖｒｅｆ−ｅｒａｓｅ、読み出し用基準電位Ｖｒｅｆ−ｒｅａｄを供給する。
次に、本実施の形態に係る記憶装置において、書き込み動作（書き込み過程及び書き込みのベリファイ動作）に関わる部分の等価回路を図３Ａに示す。なお、図３Ａでは、図２に示したスイッチＳｖの先の３つの電源のうち、書き込み電圧Ｖｗｒｉｔｅの電源のみを図示している。
図３Ａに示すように、書き込み信号によりスイッチＳ１がオン・オフされ、センス信号によりスイッチＳ２がオン・オフされる。また、スイッチＳ３は、書き込み用の基準電圧Ｖｒｅｆ−ｗｒｉｔｅを供給する電源に接続されている。
図３Ａに示すように、書き込み信号によりスイッチＳ１がオン・オフされ、センス信号によりスイッチＳ２がオン・オフされる。また、スイッチＳ３は、書き込み用の基準電圧Ｖｒｅｆ−ｗｒｉｔｅを供給する電源に接続されている。
この図３Ａに示す等価回路に対して、本実施の形態のベリファイ方法を行った場合の、書き込み動作（書き込み過程及びベリファイ動作）におけるビット線１２（ＢＬ）の電位変化を図３Ｂに示す。
本実施の形態では、ベリファイ動作を行うためにビット線１２（ＢＬ）に電圧を印加する所謂プリチャージ過程を、書き込み過程で行っている。即ち、プリチャージ過程を書き込み過程と兼用して同時に行っている。これにより、書き込み過程の後にセンス信号をオンにして検出過程を行うことで、ベリファイ動作を実行することができる。
従って、書き込み動作が書き込み過程と検出過程とから構成されることになり、書き込み過程と、書き込み過程の後にプリチャージ過程及び検出過程を行うベリファイ動作とからなる従来の書き込み動作と比較して、書き込み動作のトータルの時間を短縮することができる。
なお、書き込みの成功／失敗の状態によるビット線１２（ＢＬ）の電位の変化は、図１４と同様になっている。
そして、書き込み用の基準電位Ｖｒｅｆ−ｗｒｉｔｅを、予めこれらの電位の間に設定しておけば、センスアンプ１３において、書き込みの成功／失敗に応じた出力が得られるので、書き込みが正しく行われているかを確認することができる。
本実施の形態では、ベリファイ動作を行うためにビット線１２（ＢＬ）に電圧を印加する所謂プリチャージ過程を、書き込み過程で行っている。即ち、プリチャージ過程を書き込み過程と兼用して同時に行っている。これにより、書き込み過程の後にセンス信号をオンにして検出過程を行うことで、ベリファイ動作を実行することができる。
従って、書き込み動作が書き込み過程と検出過程とから構成されることになり、書き込み過程と、書き込み過程の後にプリチャージ過程及び検出過程を行うベリファイ動作とからなる従来の書き込み動作と比較して、書き込み動作のトータルの時間を短縮することができる。
なお、書き込みの成功／失敗の状態によるビット線１２（ＢＬ）の電位の変化は、図１４と同様になっている。
そして、書き込み用の基準電位Ｖｒｅｆ−ｗｒｉｔｅを、予めこれらの電位の間に設定しておけば、センスアンプ１３において、書き込みの成功／失敗に応じた出力が得られるので、書き込みが正しく行われているかを確認することができる。
次に、本実施の形態に係る記憶装置において、消去動作（消去過程及び消去のベリファイ動作）に関わる部分の等価回路を図４Ａに示す。なお、図４Ａでは、図２に示したスイッチＳｖの先の３つの電源のうち、消去電圧Ｖｅｒａｓｅの電源のみを図示している。
図４Ａに示すように、消去信号によりスイッチＳ１がオン・オフされ、センス信号によりスイッチＳ２がオン・オフされる。また、スイッチＳ３は、消去用の基準電圧Ｖｒｅｆ−ｅｒａｓｅを供給する電源に接続されている。
図４Ａに示すように、消去信号によりスイッチＳ１がオン・オフされ、センス信号によりスイッチＳ２がオン・オフされる。また、スイッチＳ３は、消去用の基準電圧Ｖｒｅｆ−ｅｒａｓｅを供給する電源に接続されている。
この図４Ａに示す等価回路に対して、本実施の形態のベリファイ方法を行った場合の、消去動作（消去過程及びベリファイ動作）におけるビット線１２（ＢＬ）の電位変化を図４Ｂに示す。
本実施の形態では、ベリファイ動作を行うためにビット線１２（ＢＬ）に電圧を印加する所謂プリチャージ過程を、消去のためにビット線１２（ＢＬ）に消去電圧Ｖｅｒａｓｅを印加する消去過程で行っている。即ち、プリチャージ過程を消去過程と兼用して同時に行っている。これにより、消去過程の後にセンス信号をオンにして検出過程を行うことで、ベリファイ動作を実行することができる。
従って、消去動作が消去過程と検出過程とから構成されることになり、消去過程と、消去過程の後にプリチャージ過程及び検出過程を行うベリファイ動作とからなる消去動作を行った場合と比較して、消去動作のトータルの時間を短縮することができる。
本実施の形態では、ベリファイ動作を行うためにビット線１２（ＢＬ）に電圧を印加する所謂プリチャージ過程を、消去のためにビット線１２（ＢＬ）に消去電圧Ｖｅｒａｓｅを印加する消去過程で行っている。即ち、プリチャージ過程を消去過程と兼用して同時に行っている。これにより、消去過程の後にセンス信号をオンにして検出過程を行うことで、ベリファイ動作を実行することができる。
従って、消去動作が消去過程と検出過程とから構成されることになり、消去過程と、消去過程の後にプリチャージ過程及び検出過程を行うベリファイ動作とからなる消去動作を行った場合と比較して、消去動作のトータルの時間を短縮することができる。
消去の成功／失敗の状態によるビット線１２（ＢＬ）の電位変化は、書き込み動作の電位変化とは異なっている。
即ち、Ｖｃｏｍｍｏｎから消去過程で消去電圧Ｖｅｒａｓｅに下げた後、消去が成功している場合には、可変抵抗素子５が高抵抗に変化しているため、消去信号をオフにしても電位があまり変化しない。消去が失敗している場合には、可変抵抗素子５が充分に高抵抗になっておらず、抵抗値が低い状態であるため、読み出し負荷Ｒの抵抗値との比に対応した一定電位に上昇する。
そして、消去用の基準電位Ｖｒｅｆ−ｅｒａｓｅを、予めこれらの電位の間に設定しておけば、センスアンプ１３において、消去の成功／失敗に応じた出力が得られるので、消去が正しく行われているかを確認することができる。
即ち、Ｖｃｏｍｍｏｎから消去過程で消去電圧Ｖｅｒａｓｅに下げた後、消去が成功している場合には、可変抵抗素子５が高抵抗に変化しているため、消去信号をオフにしても電位があまり変化しない。消去が失敗している場合には、可変抵抗素子５が充分に高抵抗になっておらず、抵抗値が低い状態であるため、読み出し負荷Ｒの抵抗値との比に対応した一定電位に上昇する。
そして、消去用の基準電位Ｖｒｅｆ−ｅｒａｓｅを、予めこれらの電位の間に設定しておけば、センスアンプ１３において、消去の成功／失敗に応じた出力が得られるので、消去が正しく行われているかを確認することができる。
このように、ビット線１２（ＢＬ）に電圧を印加して選択セルの可変抵抗素子１０５に書き込み或いは消去を行う過程と、ベリファイ動作のプリチャージ過程とを、兼用することにより、書き込み動作や消去動作にかかる時間が短縮される。
次に、本実施の形態に係る記憶装置において、読み出し動作に関わる部分の等価回路を図５Ａに示す。なお、図５Ａでは、図２に示したスイッチＳｖの先の３つの電源のうち、読み出し電圧Ｖｒｅａｄの電源のみを図示している。
図５Ａに示すように、読み出し動作では、プリチャージ信号によりスイッチＳ１がオン・オフされ、センス信号によりスイッチＳ２がオン・オフされる。また、スイッチＳ３は、読み出し用の基準電圧Ｖｒｅｆ−ｒｅａｄを供給する電源に接続されている。
図５Ａに示すように、読み出し動作では、プリチャージ信号によりスイッチＳ１がオン・オフされ、センス信号によりスイッチＳ２がオン・オフされる。また、スイッチＳ３は、読み出し用の基準電圧Ｖｒｅｆ−ｒｅａｄを供給する電源に接続されている。
この図５Ａに示す等価回路に対して、読み出し動作を行ったときのビット線１２（ＢＬ）の電位変化を図５Ｂに示す。
本実施の形態では、読み出し動作を、ビット線１２（ＢＬ）をプリチャージする過程と、ビット線１２（ＢＬ）の電位をセンスする過程とから、構成する。
ビット線１２（ＢＬ）をプリチャージする過程では、図５Ｂに示すように、プリチャージ信号がオンになることにより、ビット線１２（ＢＬ）に読み出し電圧Ｖｒｅａｄがプリチャージ用の電圧として供給される。
ビット線１２（ＢＬ）の電位をセンスする過程では、図５Ｂに示すように、センス信号がオンになることにより、可変抵抗素子５の抵抗値の状態（低抵抗／高抵抗）によって決まる、メモリセルに記録された情報の内容が、読み出される。
本実施の形態では、読み出し動作を、ビット線１２（ＢＬ）をプリチャージする過程と、ビット線１２（ＢＬ）の電位をセンスする過程とから、構成する。
ビット線１２（ＢＬ）をプリチャージする過程では、図５Ｂに示すように、プリチャージ信号がオンになることにより、ビット線１２（ＢＬ）に読み出し電圧Ｖｒｅａｄがプリチャージ用の電圧として供給される。
ビット線１２（ＢＬ）の電位をセンスする過程では、図５Ｂに示すように、センス信号がオンになることにより、可変抵抗素子５の抵抗値の状態（低抵抗／高抵抗）によって決まる、メモリセルに記録された情報の内容が、読み出される。
ここで、可変抵抗素子５の抵抗値が低抵抗のときが“１”の情報、可変抵抗素子５の抵抗値が高抵抗のときが“０”の情報であると定義する。
情報の内容が“１”のときには、可変抵抗素子５の抵抗値が低抵抗であるため、可変抵抗素子５の抵抗値と読み出し負荷Ｒの抵抗値との比に対応する一定の電位に変化する。
情報の内容が“０”のときには、可変抵抗素子５の抵抗値が高抵抗であるため、プリチャージ信号がオフになっても、電位の変化が小さい。
そして、読み出し用の基準電位Ｖｒｅｆ−ｒｅａｄを、予めこれらの電位の間に設定しておけば、センスアンプ１３において、メモリセルに記録された情報の内容（“１”／“０”）に応じた出力が得られる。これにより、メモリセルに記録された情報を読み出すことができる。
情報の内容が“１”のときには、可変抵抗素子５の抵抗値が低抵抗であるため、可変抵抗素子５の抵抗値と読み出し負荷Ｒの抵抗値との比に対応する一定の電位に変化する。
情報の内容が“０”のときには、可変抵抗素子５の抵抗値が高抵抗であるため、プリチャージ信号がオフになっても、電位の変化が小さい。
そして、読み出し用の基準電位Ｖｒｅｆ−ｒｅａｄを、予めこれらの電位の間に設定しておけば、センスアンプ１３において、メモリセルに記録された情報の内容（“１”／“０”）に応じた出力が得られる。これにより、メモリセルに記録された情報を読み出すことができる。
なお、読み出し電圧Ｖｒｅａｄは、誤書き込みや誤消去を起こさないために、
｜Ｖｒｅａｄ−Ｖｃｏｍｍｏｎ｜＜｜Ｖｗｒｉｔｅ−Ｖｃｏｍｍｏｎ｜ （１）
かつ、
｜Ｖｒｅａｄ−Ｖｃｏｍｍｏｎ｜＜｜Ｖｅｒａｓｅ−Ｖｃｏｍｍｏｎ｜ （２）
を満たすように設定する必要がある。
｜Ｖｒｅａｄ−Ｖｃｏｍｍｏｎ｜＜｜Ｖｗｒｉｔｅ−Ｖｃｏｍｍｏｎ｜ （１）
かつ、
｜Ｖｒｅａｄ−Ｖｃｏｍｍｏｎ｜＜｜Ｖｅｒａｓｅ−Ｖｃｏｍｍｏｎ｜ （２）
を満たすように設定する必要がある。
上述の本実施の形態によれば、書き込み動作及び消去動作において、ベリファイ動作を行うためのプリチャージ過程を、書き込み電圧Ｖｗｒｉｔｅが供給される書き込み過程、及び消去電圧Ｖｅｒａｓｅが供給される消去過程で、兼用することにより、動作のトータルの時間を短縮することができる。
これにより、ベリファイ動作を含む情報の記録を行う動作（書き込み動作及び消去動作）に要する時間を短縮して、選択されたメモリセルの可変抵抗素子５に情報の記録を高速に行うことが可能になる。
従って、高速に動作する記憶装置を実現することができる。
従って、高速に動作する記憶装置を実現することができる。
また、書き込み過程及び消去過程において、書き込み電圧Ｖｗｒｉｔｅ及び消去電圧Ｖｅｒａｓｅを、それぞれプリチャージ過程の電圧としてビット線１２（ＢＬ）に印加するので、プリチャージ過程用の電源を、書き込み用の電源及び消去用の電源で兼用しており、これにより、図１３Ａ及び図１３Ｂに示したようにプリチャージ過程用の電源を別に設けた場合と比較して、電源数を低減して回路構成を簡略化することが可能になる。
これにより、記憶装置の小型化やさらなる集積化を図ることが可能になる。
これにより、記憶装置の小型化やさらなる集積化を図ることが可能になる。
さらに、本実施の形態に係る記憶装置では、図２〜図５からわかるように、センスアンプ１３を、読み出し動作とベリファイ動作とで兼用して、かつ読み出し動作とベリファイ動作とで基準電位を切り替える構成としている。
これにより、センスアンプやその前段のスイッチを、読み出し動作用とベリファイ動作用とで別々に設けてそれぞれに基準電位用の電源を接続した構成と比較して、回路構成を簡略化することが可能になる。
これにより、センスアンプやその前段のスイッチを、読み出し動作用とベリファイ動作用とで別々に設けてそれぞれに基準電位用の電源を接続した構成と比較して、回路構成を簡略化することが可能になる。
図２〜図５に示したメモリ（記憶装置）の構成では、１つの選択トランジスタＴｒに１つの不揮発性可変抵抗素子５を接続した、所謂１Ｔ−１Ｒ型メモリセルであったが、本発明はこの１Ｔ−１Ｒ型メモリセルに限定されるものではない。例えば、１つの選択トランジスタに複数の不揮発性可変抵抗素子を接続した構成や、選択トランジスタを設けない構成等も可能である。
本発明を適用するメモリ（記憶装置）の他の形態として、選択トランジスタをなくしたクロスポイント型のメモリに適用した形態の書き込み動作に係わる部分の等価回路を図６に示し、１つの選択トランジスタに複数の不揮発性可変抵抗素子が接続された１Ｔ−ｎＲ型メモリセルに適用した形態の書き込み動作に係わる部分の等価回路を図７に示す。なお、図６及び図７においては、消去動作及び読み出し動作に係わる電源や基準電位供給用の電源の図示を省略しているが、これらは図２及び図４〜図５に示したと同様に構成することができる。
図６に示す形態では、選択ワード線１１（ＷＬ）にメモリセルの可変抵抗素子５が直接属されており、可変抵抗素子５がビット線ＢＬとワード線ＷＬとの交点付近に配置された、クロスポイント型のメモリとなっている。その他の部分は、図３Ａに示した等価回路とほぼ同じ構成であるので、先に示した実施の形態と同様のベリファイ動作を行うことができる。
図７に示す形態では、３本のビット線１２Ａ，１２Ｂ，１２Ｃが、それぞれ可変抵抗素子５を介して、選択トランジスタＴｒに並列に接続されている。これにより、１Ｔ−３Ｒ型メモリセルを構成している。その他の部分は、図３Ａに示した等価回路とほぼ同じ構成であるので、先に示した実施の形態と同様のベリファイ動作を行うことができる。
また、図２〜図５に示したメモリ（記憶装置）では、ビット線ＢＬの電位を直接検出していたが、ビット線の電位をクランプして、クランプした電位を検出する、即ちビット線の電位を間接に検出する回路構成とすることも可能である。その場合の実施の形態を以下に示す。
本発明の他の実施の形態に係るメモリ（記憶装置）の書き込み動作に係わる部分の等価回路を図８Ａに示す。なお、図８Ａにおいて、消去動作及び読み出し動作に係わる電源や基準電位供給用の電源の図示を省略しているが、これらは図２及び図４〜図５に示したと同様に構成することができる。
図８Ａに示す等価回路では、スイッチＳ１，Ｓ２及び読み出し負荷Ｒとビット線１２（ＢＬ）との間に、トランジスタから成るクランプ回路１４が設けられている。クランプ回路１４のトランジスタのゲートには、スイッチＳ１１を介して共通電位Ｖｃｏｍｍｏｎが接続され、スイッチＳ１２を介してクランプ用の電圧Ｖｃｌａｍｐとクランプ回路（トランジスタ）１４のソース・ゲート電圧Ｖｇｓとの和の電圧を供給する電源が接続されている。
そして、スイッチＳ１１には、スイッチＳ１をオン・オフする書き込み信号が同時に供給される構成となっており、書き込み信号によってスイッチＳ１１がオン・オフされる。
また、スイッチＳ１２には、スイッチＳ２をオン・オフするセンス信号が同時に供給される構成となっており、センス信号によってスイッチＳ１２がオン・オフされる。
その他の部分は、図３Ａに示した等価回路とほぼ同じ構成である。
図８Ａに示す等価回路では、スイッチＳ１，Ｓ２及び読み出し負荷Ｒとビット線１２（ＢＬ）との間に、トランジスタから成るクランプ回路１４が設けられている。クランプ回路１４のトランジスタのゲートには、スイッチＳ１１を介して共通電位Ｖｃｏｍｍｏｎが接続され、スイッチＳ１２を介してクランプ用の電圧Ｖｃｌａｍｐとクランプ回路（トランジスタ）１４のソース・ゲート電圧Ｖｇｓとの和の電圧を供給する電源が接続されている。
そして、スイッチＳ１１には、スイッチＳ１をオン・オフする書き込み信号が同時に供給される構成となっており、書き込み信号によってスイッチＳ１１がオン・オフされる。
また、スイッチＳ１２には、スイッチＳ２をオン・オフするセンス信号が同時に供給される構成となっており、センス信号によってスイッチＳ１２がオン・オフされる。
その他の部分は、図３Ａに示した等価回路とほぼ同じ構成である。
ここで、図８Ａの等価回路において、読み出し負荷ＲのスイッチＳ２側の電位を、負荷電位Ｖｌｏａｄと定義する。負荷電位Ｖｌｏａｄとビット線１２（ＢＬ）の電位とは、クランプ回路１４の状態でそれぞれ所定の関係にあることから、この負荷電位Ｖｌｏａｄから、ビット線１２（ＢＬ）の電位を間接に検出することが可能である。
図８Ａの等価回路における負荷電位Ｖｌｏａｄの、書き込み動作における電位変化を、図８Ｂに示す。
書き込み過程兼プリチャージ過程では、書き込み信号がオンになることにより、スイッチＳ１及びスイッチＳ１１がオンになる。これにより、クランプ回路（トランジスタ）１４のゲートにはＶｄｄが供給されるためクランプ回路１４はスイッチＳ１とビット線とを短絡するスイッチとして動作する。このとき、ビット線１２（ＢＬ）の電位及び負荷電位Ｖｌｏａｄは、書き込み電圧Ｖｗｒｉｔｅとなる。
検出過程では、センス信号がオンになることにより、スイッチＳ２及びスイッチＳ１２がオンになる。これにより、クランプ回路（トランジスタ）１４のゲートには、クランプ用の電圧Ｖｃｌａｍｐとクランプ回路（トランジスタ）１４のソース・ゲート電圧Ｖｇｓとの和の電圧Ｖｃｌａｍｐ＋Ｖｇｓが供給されるため、クランプ回路１４が動作して、ビット線１２（ＢＬ）の電位がクランプ用の電圧Ｖｃｌａｍｐに変化する。また、負荷電位Ｖｌｏａｄは、図３Ｂのビット線電位と同様に変化する。
図８Ａの等価回路における負荷電位Ｖｌｏａｄの、書き込み動作における電位変化を、図８Ｂに示す。
書き込み過程兼プリチャージ過程では、書き込み信号がオンになることにより、スイッチＳ１及びスイッチＳ１１がオンになる。これにより、クランプ回路（トランジスタ）１４のゲートにはＶｄｄが供給されるためクランプ回路１４はスイッチＳ１とビット線とを短絡するスイッチとして動作する。このとき、ビット線１２（ＢＬ）の電位及び負荷電位Ｖｌｏａｄは、書き込み電圧Ｖｗｒｉｔｅとなる。
検出過程では、センス信号がオンになることにより、スイッチＳ２及びスイッチＳ１２がオンになる。これにより、クランプ回路（トランジスタ）１４のゲートには、クランプ用の電圧Ｖｃｌａｍｐとクランプ回路（トランジスタ）１４のソース・ゲート電圧Ｖｇｓとの和の電圧Ｖｃｌａｍｐ＋Ｖｇｓが供給されるため、クランプ回路１４が動作して、ビット線１２（ＢＬ）の電位がクランプ用の電圧Ｖｃｌａｍｐに変化する。また、負荷電位Ｖｌｏａｄは、図３Ｂのビット線電位と同様に変化する。
上述の本実施の形態によれば、書き込み動作において、ベリファイ動作を行うためのプリチャージ過程を、書き込み電圧Ｖｗｒｉｔｅが供給される書き込み過程で兼用して同時に行うことにより、動作のトータルの時間を短縮することができる。また、プリチャージ過程用の電源を別に設けた場合と比較して、電源数を低減して回路構成を簡略化することが可能になる。
従って、高速に動作する記憶装置を実現することができる。また、記憶装置の小型化やさらなる集積化を図ることが可能になる。
従って、高速に動作する記憶装置を実現することができる。また、記憶装置の小型化やさらなる集積化を図ることが可能になる。
本発明のさらに他の実施の形態に係るメモリ（記憶装置）の書き込み動作に係わる部分の等価回路を図９Ａに示す。なお、図９Ａにおいて、消去動作及び読み出し動作に係わる電源や基準電位供給用の電源の図示を省略しているが、これらは図２及び図４〜図５に示したと同様に構成することができる。
図９Ａに示す等価回路では、スイッチＳ１，Ｓ２及び読み出し負荷Ｒとビット線１２（ＢＬ）との間に、トランジスタから成るクランプ回路１４が設けられている。クランプ回路１４のトランジスタのゲートには、スイッチＳ２１を介して書き込み電圧Ｖｗｒｉｔｅとクランプ回路（トランジスタ）１４のソース・ゲート電圧Ｖｇｓとの和の電圧を供給する電源が接続されている。スイッチＳ１にはプリチャージの電圧Ｖｐを供給する電源が接続されている。
そして、スイッチＳ１には、書き込み信号の代わりにプリチャージ信号が供給される構成となっている。
スイッチＳ２１には、書き込み信号が供給される構成となっており、書き込み信号によってスイッチＳ２１がオン・オフされる。
その他の部分は、図３Ａに示した等価回路とほぼ同じ構成である。
図９Ａに示す等価回路では、スイッチＳ１，Ｓ２及び読み出し負荷Ｒとビット線１２（ＢＬ）との間に、トランジスタから成るクランプ回路１４が設けられている。クランプ回路１４のトランジスタのゲートには、スイッチＳ２１を介して書き込み電圧Ｖｗｒｉｔｅとクランプ回路（トランジスタ）１４のソース・ゲート電圧Ｖｇｓとの和の電圧を供給する電源が接続されている。スイッチＳ１にはプリチャージの電圧Ｖｐを供給する電源が接続されている。
そして、スイッチＳ１には、書き込み信号の代わりにプリチャージ信号が供給される構成となっている。
スイッチＳ２１には、書き込み信号が供給される構成となっており、書き込み信号によってスイッチＳ２１がオン・オフされる。
その他の部分は、図３Ａに示した等価回路とほぼ同じ構成である。
ここで、図９Ａの等価回路において、読み出し負荷ＲのスイッチＳ２側の電位を、負荷電位Ｖｌｏａｄと定義する。この場合も、負荷電位Ｖｌｏａｄとビット線１２（ＢＬ）の電位とは、クランプ回路１４の状態でそれぞれ所定の関係にあることから、この負荷電位Ｖｌｏａｄから、ビット線１２（ＢＬ）の電位を間接に検出することが可能である。
図９Ａの等価回路における負荷電位Ｖｌｏａｄの、書き込み動作における電位変化を、図９Ｂに示す。
書き込み過程兼プリチャージ過程では、書き込み信号及びプリチャージ信号がオンになることにより、スイッチＳ１及びスイッチＳ２１がオンになる。これにより、クランプ回路（トランジスタ）１４のゲートには書き込み電圧Ｖｗｒｉｔｅとクランプ回路（トランジスタ）１４のソース・ゲート電圧Ｖｇｓとの和が供給されるため、クランプ回路１４が動作して、ビット線１２（ＢＬ）の電位は書き込み電圧Ｖｗｒｉｔｅとなる。また、負荷電位Ｖｌｏａｄは、プリチャージ電圧Ｖｐとなる。
検出過程では、プリチャージ信号がオフになり、センス信号がオンになる。書き込み信号はオンのままである。これにより、スイッチＳ２及びスイッチＳ２１がオンになるため、クランプ回路（トランジスタ）１４は動作したままで、ビット線１２（ＢＬ）の電位は書き込み電圧Ｖｗｒｉｔｅとなる。一方、負荷電位Ｖｌｏａｄは、書き込みの成功／失敗の状態に対応して、図８Ｂの負荷電位Ｖｌｏａｄと同様に変化する。
図９Ａの等価回路における負荷電位Ｖｌｏａｄの、書き込み動作における電位変化を、図９Ｂに示す。
書き込み過程兼プリチャージ過程では、書き込み信号及びプリチャージ信号がオンになることにより、スイッチＳ１及びスイッチＳ２１がオンになる。これにより、クランプ回路（トランジスタ）１４のゲートには書き込み電圧Ｖｗｒｉｔｅとクランプ回路（トランジスタ）１４のソース・ゲート電圧Ｖｇｓとの和が供給されるため、クランプ回路１４が動作して、ビット線１２（ＢＬ）の電位は書き込み電圧Ｖｗｒｉｔｅとなる。また、負荷電位Ｖｌｏａｄは、プリチャージ電圧Ｖｐとなる。
検出過程では、プリチャージ信号がオフになり、センス信号がオンになる。書き込み信号はオンのままである。これにより、スイッチＳ２及びスイッチＳ２１がオンになるため、クランプ回路（トランジスタ）１４は動作したままで、ビット線１２（ＢＬ）の電位は書き込み電圧Ｖｗｒｉｔｅとなる。一方、負荷電位Ｖｌｏａｄは、書き込みの成功／失敗の状態に対応して、図８Ｂの負荷電位Ｖｌｏａｄと同様に変化する。
図８に示した実施の形態では、クランプ回路１４が検出過程においてのみ動作していたのに対して、図９に示した本実施の形態では、クランプ回路１４で書き込み電圧Ｖｗｒｉｔｅの印加も行うため、クランプ回路１４は書き込み過程開始から検出過程終了まで動作する。
図９に示した実施の形態では、クランプ回路１４のアクティブ信号を便宜上書き込み信号と称しているため、一見、書き込み過程と同時に検出過程が行われているように見えるが、メモリセルへの書き込み（書き込み過程）はプリチャージ過程終了までに完了している必要がある。
即ち、プリチャージ過程は書き込み過程と同時に行われており、検出過程は書き込み過程と同時ではなく、書き込み過程終了後に行われている。
即ち、プリチャージ過程は書き込み過程と同時に行われており、検出過程は書き込み過程と同時ではなく、書き込み過程終了後に行われている。
上述の本実施の形態によれば、書き込み動作において、ベリファイ動作を行うためのプリチャージ過程を書き込み過程で兼用し、書き込み過程においてプリチャージ用の電圧Ｖｐを供給している。これにより、動作のトータルの時間を短縮することができる。また、プリチャージ過程用の電源を別に設けた場合と比較して、電源数を低減して回路構成を簡略化することが可能になる。
従って、高速に動作する記憶装置を実現することができる。また、記憶装置の小型化やさらなる集積化を図ることが可能になる。
従って、高速に動作する記憶装置を実現することができる。また、記憶装置の小型化やさらなる集積化を図ることが可能になる。
上述の各実施の形態では、不揮発性の可変抵抗素子をメモリセルの記憶素子に用いた記憶装置に本発明を適用したが、その他の構成の記憶素子を用いた記憶装置にも本発明を適用することができる。
本発明は、メモリセルに対応するアドレス配線（ビット線等）に電圧を印加して情報の記録を行う記憶装置全般に適用することが可能である。
本発明は、メモリセルに対応するアドレス配線（ビット線等）に電圧を印加して情報の記録を行う記憶装置全般に適用することが可能である。
また、可変抵抗素子は、図１Ａ及び図１Ｂに示した可変抵抗素子５の構成に限定されるものではなく、その他の構成も可能である。
例えば、（１）図１Ａとは積層順序を逆にして、絶縁体膜の上に導体膜を積層した構成、（２）導体膜が電極を兼ねる構成、（３）導体膜を設ける代わりに、導体膜に用いられる金属元素を絶縁体膜に含有させた構成、等が考えられる。
また、イオン化しやすい金属元素と絶縁体膜とを有する可変抵抗素子以外にも、様々な構成の可変抵抗素子がある。
その他の構成の可変抵抗素子であっても、本発明を適用することが可能である。
その他の構成の可変抵抗素子であっても、本発明を適用することが可能である。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１，２ 電極、３ 導体膜、４ 絶縁体膜、５ 可変抵抗素子、１１（ＷＬ） 選択ワード線、１２（ＢＬ），１２Ａ，１２Ｂ，１２Ｃ ビット線、１３ センスアンプ、Ｒ 読み出し負荷、Ｓ１，Ｓ２，Ｓｖ，Ｓ３，Ｓ１１，Ｓ１２，Ｓ２１ スイッチ、Ｔｒ 選択トランジスタ
Claims (8)
- メモリセルを複数有する記憶装置に対して、情報を記録するべき所定の前記メモリセルにおいて情報の記録が正しく実行されたことを確認するベリファイ動作を行う方法であって、
ワード線及びビット線を選択することにより選択された、情報を記録するべき所定のメモリセルにおいて、前記ビット線に対して所定の電圧を印加するプリチャージ過程と、前記ビット線の電位を検出する検出過程とから、前記ベリファイ動作が構成され、
前記メモリセルに情報を記録する記録過程において、前記ビット線に対して前記所定の電圧を印加することにより、前記記録過程で前記プリチャージ過程を兼用し、前記記録過程終了後に前記検出過程を行う
記憶装置のベリファイ方法。 - 前記ビット線の電位を検出するために、基準電位との比較結果を出力する構成のセンスアンプが設けられ、前記センスアンプを、記録された情報を読み出す読み出し動作と前記ベリファイ動作とにおいて兼用し、かつ前記読み出し動作と前記ベリファイ動作とで前記基準電位を切り替える請求項１に記載の記憶装置のベリファイ方法。
- 抵抗値が高抵抗状態と低抵抗状態との間を可逆的に変化する不揮発性の可変抵抗素子により前記メモリセルが構成されている請求項１又は請求項２に記載の記憶装置のベリファイ方法。
- 前記メモリセルが、前記可変抵抗素子と選択トランジスタとの直列回路で構成され、前記選択トランジスタのゲートに前記ワード線が接続されている請求項３に記載の記憶装置のベリファイ方法。
- 前記可変抵抗素子が、２つの電極の間に、絶縁体から成る記憶層を有し、前記記憶層に接する層内に、或いは、前記記憶層内に、イオン化が容易な金属元素が含有されている構成である請求項３又は請求項４に記載の記憶装置のベリファイ方法。
- 前記金属元素が、Ｃｕ，Ａｇ，Ｚｎから選ばれる１つ以上の元素である請求項５に記載の記憶装置のベリファイ方法。
- 前記ビット線の一端が前記メモリセルに接続され、前記ビット線の他端には書き込み制御スイッチを介して書き込み電源が接続され、前記ビット線の他端には、前記制御スイッチと並列に読み出し負荷抵抗が接続され、
前記記録過程では、前記制御スイッチをオンにして、前記ビット線と前記書き込み電源とを接続し、
前記ベリファイ動作の前記検出過程では、前記制御スイッチをオフにする、請求項１〜請求項６のいずれか１項に記載の記憶装置のベリファイ方法。 - メモリセルを複数有する記憶装置に対して、情報を記録するべき所定の前記メモリセルにおいて情報の記録が正しく実行されたことを確認するベリファイ動作を行う方法であって、
ワード線及びビット線を選択することにより選択された、情報を記録するべき所定のメモリセルにおいて、前記ビット線に対して所定の電圧を印加するプリチャージ過程と、前記ビット線の電位を検出する検出過程とから、前記ベリファイ動作が構成され、
前記メモリセルに情報を記録する記録過程において、前記プリチャージ過程を兼用して、前記ビット線に対して前記所定の電圧を印加し、
前記記録過程に続いて、前記所定の電圧の印加を止めて、前記ビット線の電位の変化の有無を検出することにより、前記検出過程を行う
記憶装置のベリファイ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005323875A JP4867297B2 (ja) | 2005-11-08 | 2005-11-08 | 記憶装置のベリファイ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005323875A JP4867297B2 (ja) | 2005-11-08 | 2005-11-08 | 記憶装置のベリファイ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007133930A JP2007133930A (ja) | 2007-05-31 |
| JP4867297B2 true JP4867297B2 (ja) | 2012-02-01 |
Family
ID=38155470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005323875A Expired - Fee Related JP4867297B2 (ja) | 2005-11-08 | 2005-11-08 | 記憶装置のベリファイ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4867297B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5236343B2 (ja) * | 2008-04-16 | 2013-07-17 | スパンション エルエルシー | 半導体装置及びその制御方法 |
| JP5282607B2 (ja) | 2009-02-26 | 2013-09-04 | ソニー株式会社 | 抵抗変化型メモリデバイスおよびその動作方法 |
| KR101038992B1 (ko) * | 2009-04-14 | 2011-06-03 | 주식회사 하이닉스반도체 | 비휘발성 반도체 메모리 회로 |
| JP5233815B2 (ja) * | 2009-04-22 | 2013-07-10 | ソニー株式会社 | 抵抗変化型メモリデバイスおよびその動作方法 |
| KR101047050B1 (ko) * | 2009-05-15 | 2011-07-06 | 주식회사 하이닉스반도체 | 상변화 메모리 장치 |
| JP5347806B2 (ja) * | 2009-07-29 | 2013-11-20 | ソニー株式会社 | 抵抗変化型メモリデバイスおよびその動作方法 |
| JP5359663B2 (ja) * | 2009-08-03 | 2013-12-04 | ソニー株式会社 | 半導体メモリデバイスおよびその動作方法 |
| JP5407949B2 (ja) * | 2010-03-11 | 2014-02-05 | ソニー株式会社 | 不揮発性記憶装置及びデータ書き込み方法 |
| JP5091970B2 (ja) * | 2010-03-23 | 2012-12-05 | 株式会社東芝 | 半導体記憶装置およびその制御方法 |
| JP5598363B2 (ja) * | 2011-02-15 | 2014-10-01 | ソニー株式会社 | 記憶装置およびその動作方法 |
| CN102270505A (zh) * | 2011-06-24 | 2011-12-07 | 北京时代全芯科技有限公司 | 相变存储单元及相变存储器 |
| JP5642649B2 (ja) * | 2011-10-07 | 2014-12-17 | シャープ株式会社 | 半導体記憶装置及び半導体装置 |
| JP5810056B2 (ja) * | 2012-09-10 | 2015-11-11 | 株式会社東芝 | 記憶装置 |
| JP5542222B2 (ja) * | 2013-02-08 | 2014-07-09 | スパンション エルエルシー | 半導体装置及びその制御方法 |
| JP2015046211A (ja) | 2013-08-29 | 2015-03-12 | マイクロン テクノロジー， インク． | 半導体装置 |
| US11024373B2 (en) * | 2019-09-12 | 2021-06-01 | Hefei Reliance Memory Limited | Voltage-mode bit line precharge for random-access memory cells |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4646636B2 (ja) * | 2004-02-20 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2005
- 2005-11-08 JP JP2005323875A patent/JP4867297B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007133930A (ja) | 2007-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4867297B2 (ja) | 記憶装置のベリファイ方法 | |
| JP4195715B2 (ja) | 半導体記憶装置 | |
| US7561460B2 (en) | Resistive memory arrangement | |
| JP4344372B2 (ja) | 半導体記憶装置及びその駆動方法 | |
| JP4460552B2 (ja) | 半導体記憶装置 | |
| JP5250726B1 (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 | |
| JP5521612B2 (ja) | 不揮発性半導体メモリデバイス | |
| US7257013B2 (en) | Method for writing data into a memory cell of a conductive bridging random access memory, memory circuit and CBRAM memory circuit | |
| JP5209151B1 (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法 | |
| JP5347806B2 (ja) | 抵抗変化型メモリデバイスおよびその動作方法 | |
| US8498164B1 (en) | Variable impedance memory device biasing circuits and methods | |
| JP2008146740A (ja) | 半導体記憶装置 | |
| JP2014225316A (ja) | 抵抗変化型不揮発性記憶装置およびその書き込み方法 | |
| US7327603B2 (en) | Memory device including electrical circuit configured to provide reversible bias across the PMC memory cell to perform erase and write functions | |
| JP2001057088A (ja) | Ｎａｎｄ型不揮発性メモリ | |
| JPWO2010047068A1 (ja) | 不揮発性記憶装置 | |
| JP2014211937A (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 | |
| CN102956265A (zh) | 可变电阻存储器设备及其驱动方法 | |
| WO2013140754A1 (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 | |
| JPWO2013132781A1 (ja) | 不揮発性半導体記憶装置 | |
| JP2006032867A (ja) | 記憶素子及びその駆動方法 | |
| CN107836023A (zh) | 具有电阻器、二极管以及切换存储器单元的电阻式切换存储器 | |
| US9472272B2 (en) | Resistive switching memory with cell access by analog signal controlled transmission gate | |
| US20140085964A1 (en) | Semiconductor storage device | |
| JP2015230736A (ja) | 抵抗変化型不揮発性記憶装置およびその書き込み方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081106 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110607 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110805 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111018 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111031 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4867297 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141125 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |