(比較例)
最初に、本発明における実施例の比較例について、図面を用いて説明する。
図1は比較例に係る半導体装置100の構成を示したブロック図である。メモリセルアレイ10は、データ記憶素子(不図示)を含む複数のメモリセルMCを有する。メモリセルアレイ10には、複数のビットラインBL及びワードラインWLがそれぞれ平行に設けられている。ビットラインBLは、第1ビットラインBLz及び第2ビットラインBLxからなるビットライン対を構成する。メモリセルMCはビットラインBL及びワードラインWLの交差領域に設けられ、ワードラインWL及びビットラインBLにそれぞれ接続されている。図示されるように、メモリセルMCは第1ビットラインBLzに接続された第1メモリセルMCzと、第2ビットラインBLxに接続された第2メモリセルMCxとを含む。第1メモリセルMCz及び第2メモリセルMCxは、ワードラインWL1本おきに交互に設けられている。
ワードラインWLには行選択を行うためのロウデコーダ12が、ビットラインBLには列選択を行うためのカラムデコーダ14がそれぞれ接続され、列と行との組合せによりアクセス対象となるメモリセルMCが選択される。メモリセルMCを選択するためのアドレス信号は、外部からアドレスバッファ16を介してロウデコーダ12及びカラムデコーダ14にそれぞれ送られる。
書き込み回路18は、データ書き込み時にメモリセルMCに印加されるデータ書き込み用の高電圧を供給する。リセット回路20は、データ読み出し時にビットラインBLに印加されるリファレンス電圧Vrefを供給する。クランプ回路21は、データ読み出し時にビットラインBLに印加されるクランプ電圧Vclmpを供給する。センスアンプ22は、メモリセルMCからの信号の読み出し及び増幅を行う。センスアンプドライバ24は、データ読み出し時にセンスアンプ22を駆動させる。
入出力回路26は、メモリセルアレイ10と外部との間でデータのやり取りを行う。選択レジスタ28は、半導体装置100の記憶モードに関する情報を格納する。制御部30は、選択レジスタ28に記憶された記憶モードに関する情報に基づき、半導体装置100の記憶モードを選択する。また、制御部30は外部からのコマンド信号に応じて、書き込み回路18、リセット回路20、クランプ回路21、及び入出力回路26に対する制御を行う。さらに、制御部30はカラムデコーダ14を制御することにより、第1ビットラインBLz及び第2ビットラインBLxからなるビットライン対の中から、データの書き込みまたは読み出し時に電圧を印加すべき1本のビットラインを選択する。
図2は図1におけるメモリセルMCの構成を示した回路図である。メモリセルMCは、データ記憶素子40、及びデータ記憶素子40に対するアクセスを制御する選択トランジスタ41を有する。選択トランジスタ41のゲートはワードラインWLに、ドレインはビットラインBLに、ソースはデータ記憶素子40にそれぞれ接続されている。データ記憶素子40は、半導体装置100の記憶モードにより、容量及び可変抵抗のいずれかとして機能する。この点については後段において詳述する。データ記憶素子40の一端は、不図示のソースライン(接地電位)または任意の電圧レベル(電位)に接続されている。
図3は図2におけるデータ記憶素子の構成を示した断面図である。データ記憶素子40は、可変抵抗42及び電極44を含む。可変抵抗42は、抵抗値の大小によりデータを記憶するもので、電流が流れることにより抵抗値が大きく(例えば、104倍以上)変化する物質からなる。このような物質には、例えばCu2Oをはじめとする遷移金属酸化物がある。電極44は、容量として電荷を蓄えることによりデータを記憶するもので、例えば銅などの伝導性の高い物質からなる。電極44は可変抵抗42の両端に設けられている。可変抵抗42の周囲は、絶縁部46にて覆われている。
表1を参照に、半導体装置100の記憶モードについて説明する。比較例に係る半導体装置100は、3つの記憶モード(NVMモード、RAMモード、MIDモード)を持つ。第1モードである不揮発性のNVMモードは、可変抵抗42を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶するもので、可変抵抗42が高抵抗状態(例えば、10
8Ω)の時に論理“0”、低抵抗状態(例えば、10
2Ω)の時に論理“1”を記憶する。第2モードである揮発性のRAMモードは、容量である電極44に蓄えられた電荷量によりデータを記憶するもので、容量に電荷が蓄えられていない場合(放電時)に論理“0”、電荷が蓄えられている場合(充電時)に論理“1”を記憶する。第3モードであるMIDモードは、NVMモード及びRAMモードの中間に位置する。MIDモードはNVMモードと同じく可変抵抗42を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶するが、MIDモードにおいて可変抵抗42が高抵抗状態である場合の抵抗値はNVMモードにおいて可変抵抗42が高抵抗状態である場合の抵抗値より小さく(例えば、10
7Ω)、MIDモードにおいて可変抵抗42が低抵抗状態である場合の抵抗値はNVMモードにおいて可変抵抗42が低抵抗状態である場合の抵抗値より大きい(例えば、10
3Ω)。すなわち、可変抵抗42の高抵抗状態と低抵抗状態の抵抗値の差は、MIDモードの方がNVMモードよりも小さい。図2を参照に、データ記憶素子40はNVMモード及びMIDモード時には可変抵抗として機能し(図2(a))、RAMモード時には容量として機能する(図2(b))。
データ記憶素子40は、流れる電流の大きさ及び電圧が印加される時間により、異なる3つのデータ記憶方法を備えた記憶素子として働くことができる。換言すれば、3つの記憶モードの切り替えは、データ記憶素子40に流れる電流及びデータ記憶素子40に電圧を印加する時間を制御することにより行われる。比較例では、制御部30が書き込み回路18、リセット回路20、クランプ回路21、及び入出力回路26の動作を制御することにより、メモリセルMCにおける選択トランジスタ41のゲート及びドレインに印加される電圧を制御する。以下、これについて説明する。
表2は各記憶モードにおける、データの書き込み及び読み出し動作に対応した、選択トランジスタ41のゲート電圧Vg、ドレイン電圧Vd、及び電圧印加時間の一例を示した表である。電圧印加時間は、例えばデータ記憶素子40に加える電圧パルスのパルス幅を変化させることにより制御することができる。
最初に、NVMモードにおけるデータ書き込み及び読み出しの電圧条件について説明する。図4はデータ記憶素子40の電圧−電流特性を示したグラフである。実線の矢印で示された(a)はデータ記憶素子40内の可変抵抗42が、低抵抗状態から高抵抗状態に移行する場合の電圧−電流特性の変化を、破線の矢印で示された(b)は可変抵抗42が高抵抗状態から低抵抗状態に移行する場合の電圧−電流特性の変化をそれぞれ示す。データ記憶素子40には、可変抵抗42を高抵抗状態から低抵抗状態へと変化させるための閾値電圧Vthが存在する。論理“0”を書き込む場合には、閾値電圧Vthより低い電圧を一定時間印加する。これにより、データ記憶素子40には所定時間経過後からほとんど電流が流れなくなり、可変抵抗42は低抵抗状態から高抵抗状態へと移行する(a)。このとき、ゲート電圧Vg=2.5v、ドレイン電圧Vd=1.2V、電圧印加時間S=250nsである(表2)。論理“1”を書き込む場合には、閾値電圧Vthより高い電圧を印加する。これによりデータ記憶素子40に電流が流れ、可変抵抗42は高抵抗状態から低抵抗状態へと移行する(b)。このとき、ゲート電圧Vg=1.2v、ドレイン電圧Vd=4V、電圧印加時間S=100nsである(表2)。可変抵抗42を高抵抗状態にする場合の電圧の印加時間は、可変抵抗42を低抵抗状態にする場合の電圧の印加時間に比べて長い。また、可変抵抗42を高抵抗状態にする場合のゲート電圧Vgは、可変抵抗42を低抵抗状態にする場合のゲート電圧Vgより大きい。
NVMモードにおけるデータの読み出し時には、データ記憶素子40に対し閾値電圧Vthより小さく、かつ可変抵抗42を高抵抗状態にする場合の電圧より小さい電圧を加える。これにより、可変抵抗42が低抵抗状態の場合は電流が流れ、高抵抗状態の場合は電流が流れないので、論理“0”及び“1”を判別することができる。これについては後段で詳述する。このとき、ゲート電圧Vg=1.0v、ドレイン電圧Vd=Vclmpである。
次に、RAMモードにおけるデータ書き込み及び読み出しの電圧条件について説明する。表2を参照に、RAMモード時は選択トランジスタ41のゲート電圧は常にVg=2.5Vである。これは、NVMモードにおいて可変抵抗42を高抵抗状態にする場合の電圧条件と同一である。すなわち、RAMモード時には可変抵抗42は高抵抗状態に維持される。論理“0”を書き込む場合には、データ記憶素子40に低電圧(例えば、接地電位Vss)を印加することにより、電極44に蓄えられた電荷を放電させる。このとき、ドレイン電圧Vd=0V、電圧印加時間S=10nsである。論理“1”を書き込む場合には、データ記憶素子40に高電圧を印加することにより、電極44に電荷を充電する。このとき、ドレイン電圧Vd=1.2V、電圧印加時間S=10nsである。RAMモードでは、電極44への電荷の出し入れが行われるのみで、可変抵抗42の状態変化は起こらない。このため、NVMモードにおける電圧印加時間は、RAMモードにおける電圧印加時間より長くなっている。また、電極44に印加される電圧の大きさは、データ記憶素子40の閾値電圧より小さい。
RAMモードにおけるデータの読み出し時には、データ記憶素子40に対しデータ読み出し用のリファレンス電圧Vrefを加える。読み出し動作については後段で詳述する。
次に、MIDモードにおけるデータ書き込み及び読み出しの電圧条件について説明する。表2を参照に、MIDモード時の選択トランジスタ41のゲート電圧Vg及びドレイン電圧Vdの大きさは、NVMモード時と同一であり、電圧の印加時間のみが異なる。MIDモードにおけるデータ書き込み時の電圧印加時間はs=50nsである。これは、RAMモードにおけるデータ書き込み時の電圧印加時間より長く、NVMモードにおけるデータ書き込み時の電圧印加時間より短い。MIDモードにおけるデータ読み出し時の電圧条件は、NVMモード時と同じである。
NVMモードにおけるデータ書き込み時に、データ記憶素子40に印加する電圧を第1電圧、RAMモードにおけるデータ書き込み時に、データ記憶素子40に印加する電圧を第2電圧、MIDモードにおけるデータ書き込み時に、データ記憶素子40に印加する電圧を第3電圧とする。このとき、第1電圧を印加する時間が最も長く、続いて第3電圧、第2電圧の順に印加時間が短くなっていく。
表3は各記憶モードにおけるデータ記憶素子40の特性を示したものである。括弧内の数値は一例であり、本発明に係るデータ記憶素子の特性はこれに限定されるものではない。NVMモードはデータの保持時間が長い(例えば、10年)反面アクセス速度が遅く(例えば、300ナノ秒)、従来の不揮発性の半導体メモリ(PRAM等)に近い性質を示す。RAMモードはアクセス速度が速い(例えば、50ナノ秒)反面データ保持時間が短く(例えば、1秒)、従来の揮発性の半導体メモリ(DRAM等)に近い性質を示す。データを長時間保持するためには、一定時間ごとにリフレッシュを行う必要がある。MIDモードはデータの保持時間(例えば、1日)、アクセス速度(例えば、70ナノ秒)共にNVMモードとRAMモードの中間の値を持つ。RAMモードと同様にリフレッシュを行うことで、データの保持時間を長くすることができる。また、NVMモード及びMIDモードへのデータの書き込みは可変抵抗42の状態変化を伴い、データ記憶素子40にダメージを与えるためデータの書き換え回数に制限がある(例えば、NVMモードは10000回、MIDモードは100000回)。RAMモードは電極44への電荷の出し入れのみが行われ、データ記憶素子40へのダメージが少ないため、実質的に無限に書き換えを行うことができる。
次に、半導体装置100のデータ書き込みに関する具体的な回路構成及び動作について説明する。図5は図1におけるロウデコーダ12の構成を示した回路図である。斜線のあるトランジスタ53〜55はpMOSトランジスタであり、それぞれのゲート端子への入力Axx〜Cxxに応じて、それぞれのソース端子に印加された電圧Vx1〜Vx3を選択する。pMOSトランジスタ53〜55のドレイン端子は、ワードラインWLを介して選択トランジスタ41のゲート端子に接続されており、電圧Vx1〜Vx3の中から選択された電圧が、選択トランジスタ41のゲート電圧Vgとして印加される。表2を参照に、Vx1=2.5Vであり、NVMモード及びMIDモードの論理“0”書き込み時、及びRAMモード時に選択される。Vx2=1.2Vであり、NVMモード及びMIDモードの論理“1”書き込み時に選択される。Vx3=1.0Vであり、NVMモード及びMIDモードのデータ読み出し時に選択される。NANDゲート50には、ワードライン選択のためのアドレス信号A#x/zと、選択トランジスタ41のゲート電圧Vgの立ち上げ及び立ち下げをコントロールするタイミング信号Timxpzが入力される。アドレス信号A#x/zがH(ハイ)レベルの時、タイミング信号Timxpzに応じて電圧Vx1〜Vx3のいずれかが、インバータ52を介してワードラインWLに印加される。
図6は図1におけるカラムデコーダ14の構成を示した回路図である。NANDゲート56には、ビットライン選択のためのアドレス信号A#x/zと、選択トランジスタ41のドレイン電圧Vdの立ち上げ及び立ち下げをコントロールするタイミング信号Timypzが入力される。インバータ58はNANDゲート56の出力を反転させる。アドレス信号A#x/zがH(ハイ)レベルの時、タイミング信号Timypzに応じて、制御信号Timypzbが書き込み回路18へと出力される。ここで、カラムデコーダ14はアクセス対象となるメモリセルMCが接続された1本のビットラインと、それに対応した1本のビットラインとからなるビットライン対を選択する。ビットライン対を構成する2本のビットラインのうち、ドレイン電圧Vdを印加する1本のビットラインは、後述するビットライン選択部62(図8)において選択される。
図7は図1における書き込み回路18の構成を示した回路図である。書き込み回路18は、電圧選択部60及びビットライン選択部62を備えている。電圧選択部60内のpMOSトランジスタ66〜68は、それぞれのソース端子に電圧Vy1、Vy2,及びVclmpが印加されている。pMOSトランジスタ66〜68のドレイン端子は、ビットライン選択部62及びビットラインBLを介して選択トランジスタ41のドレイン端子に接続されており、電圧Vy1、Vy2、及びVclmpの中から選択された電圧が、選択トランジスタ41のドレイン電圧Vdとして印加される。表2を参照に、Vy1=4Vであり、NVMモード及びMIDモードの論理“1”書き込み時に選択される。Vy2=1.2Vであり、NVMモード及びMIDモードの論理“0”書き込み時、及びRAMモードの充電時に選択される。Vclmp=0.8Vであり、NVMモード及びMIDモードのデータ読み出し時に選択される。
NANDゲート64には、信号RAMzがインバータ63により反転されて入力されると共に、データ記憶素子40に記憶される論理値に対応した信号DATAzが入力される。RAMモード時には、信号RAMzがHレベルとなり、NANDゲート64の出力は常にHレベルとなる。NANDゲート64の出力はインバータ65により反転されてトランジスタ67のゲート端子に入力される。これにより、トランジスタ67がONとなり電圧Vy2が選択される。NVMモード及びMIDモード時はRAMzがLレベルとなり、信号DATAzに応じて電圧が選択される。すなわち、信号DATAzがLレベルの場合(論理“0”書き込み時)はNANDゲート64の出力はHレベルとなり、RAMモードの場合と同じくトランジスタ67がONとなり、電圧Vy2が選択される。信号DATAzがHレベルの場合(論理“1”書き込み時)はNANDゲート64の出力がLレベルとなり、トランジスタ66がONとなり、電圧Vy1が選択される。
比較例に係る半導体装置100は、第1ビットラインBLz及び第1ビットラインBLxからなるビットライン対を備え、それぞれのビットラインにはメモリセルMCが交互に配置されている。そのため、NVMモード時とRAMモード時とで、ドレイン電圧Vdを印加すべきビットラインの選択方法が異なる。以下、これについて説明する。
図8は図7におけるビットライン選択部62、及び図1におけるメモリセルアレイ10の一部の構成を示した回路図である。図8(a)はNVMモード及びMIDモードに、図8(b)はRAMモードにそれぞれ対応している。ビットライン選択部62は、インバータ70〜72、NANDゲート73、パスゲート74及び75から構成される。インバータ70及び71には、電圧選択部60において選択されたドレイン電圧Vdが印加されている。パスゲート74には第1ビットラインBLzが、パスゲート75には第2ビットラインBLxがそれぞれ接続されている。第1ビットラインBLzには第1データ記憶素子を有する第1メモリセルMCzが、第2ビットラインBLxには第2データ記憶素子を有する第2メモリセルMCxがそれぞれ接続されている。
図8(a)を参照に、NVMモードまたはMIDモードの場合、NANDゲート73に入力される信号NVMzがHレベルとなり、カラムデコーダ14(図6)から入力されるタイミング信号Timypzbに応じて、パスゲート74及び75がONまたはOFFに切り替わる。また、インバータ70に入力される信号Ya0zは、第1ビットラインBLz及び第2ビットラインBLxからなるビットライン対のうち、データ書き込みの対象となるメモリセルが接続されたビットラインを選択するアドレス信号である。
図8(b)を参照に、RAMモードの場合、NANDゲート73に入力される信号RAMzがHレベルとなり、カラムデコーダ14(図6)から入力されるタイミング信号Timypzbに応じて、パスゲート74及び75がONまたはOFFに切り替わる。また、インバータ70に入力される信号DATAzは、メモリセルに対し書き込まれるデータの論理値である。ここで、論理ハイは表1における論理“1”に対応し、論理ローは表1における論理“0”に対応するものとする。
図9は半導体装置100のデータ書き込み時における制御の流れを示したフローチャートである。まずステップS10において制御部30が、半導体装置100の記憶モードを判定する。NVMモード及びMIDモードの場合はステップS11へ、RAMモードの場合はステップS15へとそれぞれ進む。
NVMモードまたはMIDモードの場合、書き込み対象となるデータ記憶素子40を有するメモリセルMCの位置に応じて、書込電圧を印加すべきビットラインを選択する。まず制御部30が、書き込み対象となるメモリセルMCの判定を行う(ステップS11)。第1メモリセルMCz内の第1データ記憶素子に書き込みを行う場合には、制御部30が第1ビットラインBLzを選択する。このとき、信号Ya0zがHレベルとなり第1ビットラインBLzがH(ハイ)レベルに、第2ビットラインBLxがHレベルより低い電圧レベル(例えば、電源電圧Vccの半分)にそれぞれ設定される(ステップS12)。第2メモリセルMCx内の第2データ記憶素子に書き込みを行う場合には、制御部30が第2ビットラインBLxを選択する。このとき、信号Ya0zはLレベルとなり第2ビットラインBLxがHレベルに、第1ビットラインBLzがHレベルより低い電圧レベルにそれぞれ設定される(ステップS13)。
次に制御部30が、書き込み回路18を制御することにより、ステップS12またはS13においてHレベルに設定されたビットラインに対し書き込み電圧を印加し、データの書き込みを行う(ステップS14)。ビットラインに対し印加される書き込み電圧は、電圧選択部60(図7)において選択されたドレイン電圧Vdであり、データ記憶素子40内の可変抵抗42を高抵抗状態または低抵抗状態のいずれかに変化させるためのものである。
図9を参照に、ステップS10においてRAMモードと判定された場合は、メモリセルMC内のデータ記憶素子40に記憶される論理値に応じて、書込電圧を印加すべきビットラインを選択する。まず制御部30が、メモリセルMCに書き込まれるデータの論理値を判定する(ステップS15)。論理“1”(論理ハイ)を書き込む場合には、制御部30が第1ビットラインを選択する。このとき、信号DATAzがHレベルとなり第1ビットラインBLzがHレベルに、第2ビットラインBLxがLレベルにそれぞれ設定される(ステップS16)。論理“0” (論理ロー)を書き込む場合には、制御部30が第2ビットラインを選択する(ステップS17)。このとき、信号DATAzがLレベルとなり第1ビットラインBLzがLレベルに、第2ビットラインBLxがHレベルにそれぞれ設定される(ステップS17)。
次に制御部30が、書き込み回路18を制御することにより、ステップS16またはS17においてHレベルに設定されたビットラインに対し、データ記憶素子40内の電極44に電荷を充電するための電圧を印加し、データの書き込みを行う(ステップS18)。Hレベルに設定されたビットラインに対し印加される書き込み電圧は、電圧選択部60(図7)において選択されたドレイン電圧Vdである。また、制御部30は同時に、Lレベルに設定されたビットラインに対し、データ記憶素子内の電極44から電荷を放電させるための電圧(例えばVss)を印加する。以上により、データ記憶素子40へのデータの書き込みが完了する。
RAMモードにおいては書き込み対象となるメモリセルMCがどちらのビットラインに接続されているかに関係なく、メモリセルMCに記憶される論理値に応じてドレイン電圧Vdを印加すべきビットラインを選択する。このため、メモリセルMCに記憶される論理値(以下、外部の論理)と、メモリセルMC内のデータ記憶素子40の状態を示す論理値(表1参照、以下、内部の論理)は必ずしも一致しない。以下、これについて説明する。
例えば、第1メモリセルMCzに論理“1”を記憶する場合(外部の論理=1)、信号DATAzはHレベルとなり、第1ビットラインBLzがHレベルに設定されるため、第1メモリセルMCzは充電される(内部の論理=1)。第1メモリセルMCzに論理“0”を記憶する場合(外部の論理=0)、信号DATAzはLレベルとなり、第1ビットラインBLzがLレベルに設定されるため、第1メモリセルMCzは放電する(内部の論理=0)。このように、第1メモリセルMCzにおいては、外部の論理と内部の論理とが等しくなる。
一方、第2メモリセルMCxに論理“1”を記憶する場合(外部の論理=1)、DATAzはHレベルとなり、第1ビットラインBLzがHレベルに設定される。このとき、第2ビットラインBLxはLレベルに設定されるため、第2ビットラインBLxに接続された第2メモリセルMCxは放電する(内部の論理=0)。第2メモリセルMCxに論理“0”を記憶する場合(外部の論理=0)、DATAzはLレベルとなり、第1ビットラインBLzがLレベルに設定される。このとき、第2ビットラインBLxはHレベルに設定されるため、第2ビットラインBLxに接続された第2メモリセルMCxは充電される(内部の論理=1)。このように、第2メモリセルMCxにおいては、外部の論理と内部の論理とが逆になる。しかし、後述するように第2メモリセルMCxからのデータ読み出しの際には、論理値を逆転させて読み出しを行うため、それぞれのメモリセルからデータを正しく読み出すことが可能である。
NVMモードとMIDモードは共に可変抵抗42の抵抗値によりデータを記憶するため、データの書き込みに際しては共通の回路(図6〜図8)を用いることができる。制御部30は、選択トランジスタ41のゲート電圧Vg、及びドレイン電圧Vdをコントロールするタイミング信号Timxpz及びTimypzを制御することにより、メモリセルに対する電圧印加時間を制御し、NVMモード、RAMモード、及びMIDモードの切り替えを行うことができる。
次に、半導体装置100のデータ読み出しに関する具体的な回路構成及び動作について説明する。図10は図1におけるメモリセルアレイ10、リセット回路20、及び検出回路であるセンスアンプ22の構成を示した回路図である。第1ビットラインBLzには第1メモリセルMCzが接続されており、第1メモリセルMCzに記憶されたデータが読み出される。第2ビットラインBLxには第2メモリセルMCxが接続されており、第2メモリセルMCxに記憶されたデータが読み出される。
リセット回路20は第1ビットラインBLz及び第2ビットラインBLxの間に設けられている。リセット回路20内のトランジスタ84は、リセット信号BRSzに応じて第1ビットラインBLz及び第2ビットラインBLxをショートさせる。トランジスタ86及び88は、リセット信号BRSzに応じて第1ビットラインBLz及び第2ビットラインBLxに対しリファレンス電圧Vrefを供給する。
センスアンプ22は第1ビットラインBLz及び第2ビットラインBLxの間に設けられており、インバータ80及び82からなるインバータ・ペアを含む。インバータ80及び82には、センスアンプドライバ24より電源電圧Vcc及び接地電圧Vssが供給されている。センスアンプ22は、ラッチ信号LEz(不図示)に応じて両ビットライン間の電位差を増幅する。リファレンス電圧Vrefは、電源電圧Vccの半分の大きさであることが好ましい。比較例では、Vcc=1.2V、Vref=0.6Vである。
図11は図1におけるクランプ回路21の構成を示した回路図である。クランプ回路21は、NANDゲート90及び91、インバータ92及び93、pMOSトランジスタ94及び95からなる。pMOSトランジスタ94及び95のソース端子は、図7における電圧選択部60の出力Vdと接続されている。データ読み出し時には、電圧選択部60内のpMOSトランジスタ68がONとなり、データ読み出しのためのクランプ電圧Vclmpが出力Vdとして選択される。クランプ電圧Vclmpは、リファレンス電圧Vrefより高く、比較例においてはVclmp=0.8Vである。
NANDゲート90及び91に入力されるクランプ信号clmpzは、クランプ回路21を作動させるための信号であり、NVMモードまたはMIDモードのデータ読み出し時にHレベルに設定される。インバータ92に入力されるアドレス信号Ya0zは、図10における第1ビットラインBLz及び第2ビットラインBLxからなるビットライン対の中から、クランプ電圧Vclmpを印加すべきビットラインを選択する信号である。クランプ信号clmpzがHレベルの場合、アドレス信号Ya0zに応じて、クランプ電圧Vclmpが印加されるビットラインが選択される。すなわち、第1メモリセルMCzからデータの読み出しを行う場合は、信号Ya0zがHレベルとなりpMOSトランジスタ94がONとなるため、第1ビットラインBLzに対しクランプ電圧Vclmpが印加される。第2メモリセルMCxからデータの読み出しを行う場合には、信号Ya0zはLレベルとなりpMOSトランジスタ95がONとなるため、第2ビットラインBLxに対しクランプ電圧Vclmpが印加される。
図12は図1におけるセンスアンプドライバ24の構成を示した回路図である。pMOSトランジスタ97のソース端子には、電源電圧Vccが印加されており、nMOSトランジスタ98のソース端子には、接地電圧Vssが印加されている。pMOSトランジスタ97のドレイン端子PSAはセンスアンプ22のPチャネル側に、nMOSトランジスタ98のドレイン端子NSAはセンスアンプ22のNチャネル側にそれぞれ接続されている。インバータ96は、ラッチ信号LEzをpMOSトランジスタ97のゲート端子に反転して入力する。ラッチ信号LEzがHレベルに設定されると、pMOSトランジスタ97及びnMOSトランジスタ98はそれぞれONになり、端子PSAには電源電圧Vccが、端子NSAには接地電圧Vssがそれぞれ供給される。
図13は半導体装置100のデータ読み出し時における制御の流れを示したフローチャートである。まず、データ読み出しを行う前に制御部30が、第1ビットラインBLz及び第2ビットラインBLxにリファレンス電圧Vrefを印加する(ステップS30)。図10を参照に、このときリセット回路20にリセット信号BRSzが供給され、トランジスタ84がONとなることで第1ビットラインBLz及び第2ビットラインBLxがショートされる。後述するように、データの読み出し後はビットライン対のうち1つが電源電圧Vccに、残りの1つが接地電圧Vssとなるため、両者をショートさせることでビットラインの電圧をリファレンス電圧Vref(=Vcc/2)付近に制御することができる。これにより、回路の消費電力を抑制することができる。また、同時にリセット信号BRSzによりトランジスタ86及び88がONとなることで、ビットラインにリファレンス電圧Vrefが供給される。これにより、第1ビットラインBLz及び第2ビットラインBLxがリファレンス電圧Vrefに正確に設定される。
次にステップS32において、制御部30が記憶モードの判定を行う。NVMモード及びMIDモードの場合はステップS34へ、RAMモードの場合はステップS50へと進む。
NVMモードまたはMIDモードの場合、制御部30がデータの読み出し対象となるメモリセルの判定を行う(ステップS34)。ここで制御部30は、第1メモリセルMCzから読み出しを行う場合には第1ビットラインBLzを選択し(ステップS36)、第2メモリセルMCxから読み出しを行う場合には第2ビットラインBLxを選択し(ステップS38)、選択されたビットラインに対しクランプ電圧Vclmpを印加する(ステップS40)。クランプ電圧Vclmpは、図11に示したクランプ回路21により供給される。これにより、データ読み出し対象のメモリセルが接続されたビットラインの電圧は、リファレンス電圧Vrefより高いVclmpまで上昇し、データ読み出し対象のメモリセルが接続されていないビットラインの電圧はVrefに維持される。
次に制御部30が、データの読み出し対象となるメモリセルの選択トランジスタ41をONにすることで、メモリセル内のデータ記憶素子40とビットラインとを導通させる(ステップS42)。データ記憶素子40内の可変抵抗42が高抵抗状態の場合は、メモリセルに電流が流れないためビットラインの電圧はVclmpのまま変化せず、データ読み出し対象のメモリセルが接続されたビットラインの電圧は、残りのビットラインの電圧Vrefより高くなる。逆に、データ記憶素子40内の可変抵抗42が低抵抗状態の場合は、メモリセルに電流が流れるためビットラインの電圧はVclmpから降下し、データ読み出し対象のメモリセルが接続されたビットラインの電圧は、残りのビットラインの電圧Vrefより低くなる。このように、制御部30は第1ビットラインBLz及び第2ビットラインBLxの電圧を比較することでデータの読み出しを行う(ステップS44)。
図14はNVMモード及びMIDモードにおける、データ読み出し時の動作を示したタイミングチャートである。制御部30から供給されるリセット信号BRSzにより、ビットライン電圧はVrefに維持されている。データ読み出し時には、制御部30がリセット信号BRSzをLレベルに設定し、リセット電圧Vrefの供給を停止する(a)。次に制御部30がクランプ信号VclmpをHレベルに設定し(b)、ビットライン電圧をVclmpへと上昇させ(c)、再びクランプ信号VclmpをLレベルに設定し、クランプ電圧Vclmpの供給を停止する(d)。次に制御部30がワードラインWL(選択トランジスタ41のゲート電圧Vg)の電圧を上昇させ(e)、データ記憶素子40とビットラインとを導通させる。データ記憶素子に論理“0”が記憶されている場合は、可変抵抗42は高抵抗状態のためビットライン電圧は変化しない(f)。データ記憶素子に論理“1”が記憶されている場合は、可変抵抗42は低抵抗状態のためビットライン電圧は下降していき、リファレンス電圧Vrefを下回る(g)。次に制御部30がラッチ信号LEzをHレベルに設定すると(h)、ビットライン電圧がVrefより高い場合は電源電圧Vccまで上昇し(i)、ビットライン電圧がVrefより低い場合は接地電圧Vssまで下降する(j)。これにより、データ記憶素子40から読み出された信号が増幅され、外部へと取り出される。
図13を参照に、RAMモードの場合は制御部30がデータの読み出し対象となるメモリセルの選択トランジスタ41をONにすることで、メモリセル内のデータ記憶素子40とビットラインとを導通させる(ステップS50)。RAMモードにおいては、ビットラインに対するクランプ電圧Vclmpの供給は行われない。データ記憶素子40内が充電状態の場合は、電極44に蓄えられた電荷がビットラインに放出されるため、データ読み出し対象のメモリセルが接続されたビットラインの電圧は上昇し、残りのビットラインの電圧Vrefより高くなる。逆に、データ記憶素子40が放電状態の場合は、電極44にビットラインから電荷が充電されるため、データ読み出し対象のメモリセルが接続されたビットラインの電圧は下降し、残りのビットラインの電圧Vrefより低くなる。制御部30は、第1ビットラインBLz及び第2ビットラインBLxの電圧の比較を行い(ステップS52)、第1ビットラインBLzの電圧が高い場合は論理“1”を読み出し(ステップS54)、第2ビットラインBLxの電圧が高い場合は論理“0”を読み出す(ステップS56)。以上の動作により、RAMモードにおけるデータ読み出し動作が完了する。
制御部30は、RAMモードのデータ読み出し時には、第1ビットラインBLzの電圧レベルに基づきデータの読み出しを行う。すなわち、第1ビットラインBLzがHレベルの場合は論理“1”が、Lレベルの場合は論理“0”が読み出される。その結果、データ読み出しの対象となるメモリセルが第1メモリセルMCzの場合、第1メモリセルMCz内の第1データ記憶素子の状態(内部の論理)と、読み出されるデータの論理値(外部の論理)とは同じになる。一方、データ読み出しの対象となるメモリセルが第2メモリセルMCxの場合、第2メモリセルMCx内の第2データ記憶素子の状態(内部の論理)と、読み出されるデータの論理値(外部の論理)とは逆になる。例えば、第2データ記憶素子が放電状態の場合(内部の論理=0)、データ読み出し時に第1ビットラインBLzはHレベルに、第2ビットラインBLxはLレベルになるため、論理“1”が読み出される(外部の論理=1)。第2データ記憶素子が充電状態の場合(内部の論理=1)、データ読み出し時に第1ビットラインBLzはLレベルに、第2ビットラインBLxはHレベルになるため、論理“0”が読み出される(外部の論理=0)。前述のように、RAMモードにおいては第2データ記憶素子の状態を示す内部の論理と、第2メモリセルMCxに記憶されるデータを示す外部の論理とが逆であった。そのため、第2メモリセルMCxからのデータ読み出し時には、内部の論理と外部の論理を逆転させることで、正しくデータを読み出すことができる。
図15はRAMモードにおける、データ読み出し時の動作を示したタイミングチャートである。最初に、制御部30から供給されるリセット信号BRSzにより、ビットライン電圧はVrefに維持されている。データ読み出し時には、制御部30がリセット信号BRSzをLレベルに設定し、リセット電圧Vrefの供給を停止する(a)。次に制御部30がワードラインWL(選択トランジスタ41のゲート電圧Vg)の電圧を上昇させ(b)、データ記憶素子40とビットラインとを導通させる。データ記憶素子に論理“0”が記憶されている場合は、電極44は放電状態のためビットライン電圧は下降していく(c)。データ記憶素子に論理“1”が記憶されている場合は、電極44は充電状態のためビットライン電圧は上昇していく(d)。次に制御部30がラッチ信号LEzをHレベルに設定すると(e)、ビットライン電圧がVrefより高い場合は電源電圧Vccまで上昇し(f)、ビットライン電圧がVrefより低い場合は接地電圧Vssまで下降する(g)。これにより、データ記憶素子40から読み出された信号が増幅され、外部へと取り出される。
RAMモード及びMIDモードにおいては、一定時間ごとにデータ記憶素子40のリフレッシュを行うことで、データの保持時間を伸ばすことができる。以下、これについて説明する。
図16は比較例に係る半導体装置100の、リフレッシュ動作を示したフローチャートである。まず、ステップS60において制御部30が、前回データの書き込みまたはリフレッシュが行われてから所定時間経過したか否かを判定する。ここで、所定時間は任意に設定することが可能であるが、データ記憶素子40のデータ保持時間より短い時間でなくてはならない。例えば表3を参照に、RAMモードの場合は1秒、MIDモードの場合は1日より短い時間に設定する。所定時間が経過している場合は、制御部30がデータ記憶素子40に記憶されたデータを読み出し(ステップS62)、読み出されたデータと同一のデータを同一のデータ記憶素子40に対して再び書き込む(ステップS64)。これにより、データ記憶素子40のリフレッシュが完了する。
リフレッシュを行う間隔は、モードごとに変更することが可能である。図17は比較例に係る半導体装置100のリフレッシュ動作の制御の一例を示したフローチャートである。まずステップS70において制御部30が、記憶モードの判定を行う。RAMモードの場合は例えば1秒ごとにリフレッシュを行い(ステップS72)、MIDモードの場合は例えば1日ごとにリフレッシュを行う(ステップS74)。MIDモードのデータ保持時間はRAMモードのデータ保持時間より長いため、制御部30はMIDモードの場合はRAMモードの場合より長い間隔でデータのリフレッシュを行う。また、NVMモードはデータの保持時間が長いため、例えば図17のようにリフレッシュを行わずに使用することが可能である。
比較例の半導体装置100は、3種類の記憶モードから一つの記憶モードを選択する制御部30を備えている。表3を参照に、不揮発性であるNVMモードはデータ保持時間が長く、半導体装置100の電源OFF時にデータを長期間保存する用途に適している。揮発性のRAMモードはアクセス時間が短く、半導体装置100の電源ON時に高速にデータ処理を行う用途に適している。NVMモードとRAMモードの中間に位置するMIDモードは、NVMモードに比べアクセス時間が短い。また、通常のデータ保持時間は一日程度であるが、リフレッシュを行うことによりデータ保持時間を延長することが可能である。このため、例えば一日に一回程度データのリフレッシュを行うシステムであれば、実質的に不揮発性メモリとして使用することが可能であり、NVMモードよりアクセス時間が短い分メモリとして優れている。MIDモードの他の用途としては、一定時間経過後にデータが自動的に消失することを利用して、様々な応用が考えられる。
3種類の記憶モードは全て、データの格納先としてデータ記憶素子40を用いている。データ記憶素子40は、可変抵抗42の抵抗値及び電極44の電荷量によりデータを記憶することができ、制御部30により印加される電圧条件を変更することで複数の記憶モードに対応することが可能である。これにより、半導体装置を小型化・高密度化することができる。また、製造コストの低減を図ることができる。
また図9に示すように、制御部30はNVMモードのデータ書き込み時には書き込み対象となるメモリセルに応じて高電圧を印加するビットラインを選択し、RAMモードのデータ書き込み時には記憶されるデータの論理値に応じて高電圧を印加するビットラインを選択する。ビットラインの選択は図8に示すように、インバータに入力される信号を、アドレス信号Ya0zまたは論理値Datazに切り替えることにより行う。これにより、データの記憶方法が異なるNVMモード及びRAMモードにおいて、共通の回路構成を用いることができる。これにより、半導体装置を小型化し、製造コストを削減することができる。
また、図10及び図12に示すように、データの読み出し時においても、NVMモードとRAMモードにおいて共通の回路構成(リセット回路20、センスアンプ22、センスアンプドライバ24)を用いている。これにより、半導体装置を小型化し、製造コストを削減することができる。
比較例では、3種類の記憶モードを備えた半導体装置100を例に説明したが、3種類の記憶モードのうち2つ以上の記憶モードを備えたものであれば他の構成であってもよい。例えば、NVMモードとRAMモードのみを備えた半導体装置とすることも可能である。
また比較例では、記憶モードに関する情報を格納する選択レジスタ28を備えた例について説明したが(図1)、記憶モードの選択は他の方法で行ってもよい。図18は比較例に係る他の半導体装置の構成の一部を示した図である。制御端子79が、制御部30と接続されている。制御端子79は、電源電圧Vccまたは接地電圧Vssのいずれかに接続されることにより、制御部30にデータ記憶素子40の記憶モードを入力する。制御部30は、制御端子79からの入力に応じて、データ記憶素子40のモードを選択する。例えば、制御端子79が電源電圧Vccと接続されている場合はNVMモード、制御端子79がVssと接続されている場合はRAMモード、制御端子がフローティングとなっている場合はMIDモードを選択するよう設定する。制御端子79と電源端子とは、例えばワイヤボンディングや金属配線により接続する。この方法によれば、データ記憶素子40のモードを機械的に固定することができる。
また比較例では、全てのデータ記憶素子40をNVMモード、RAMモード、そしてMIDモードに切り替える例について説明したが、データ記憶素子40の例えば半分のメモリ容量範囲をNVMモードとし、残り半分のメモリ容量範囲をRAMモードとしてもよい。さらに、NVMモード、RAMモード、そしてMIDモードの3種類の記憶モードを備えた半導体装置とすることも可能である。
また比較例では、データ記憶素子40に印加される電圧を制御するために選択トランジスタ41を用いたが、データ記憶素子40に印加される電圧を制御できるものであれば他の回路素子を用いてもよい。例えば、選択トランジスタ41の代わりに、ダイオードを用いてもよい。これにより、半導体装置100をさらに小型化することができる。
また比較例では、データ記憶素子に含まれる可変抵抗42の例として、CuO等の遷移金属酸化物を例に説明したが、他にも結晶状態と非結晶状態の間の層変化により抵抗値が変化する、例えばカルコゲナイド等の層変化物質を用いて構成することができる。
また比較例では、NVMモード及びMIDモードにおいては可変抵抗42の状態を低抵抗状態または高抵抗状態とし、RAMモードにおいては電極44の状態を充電状態または放電状態とした例について説明したが、可変抵抗42及び電極44はそれ以外の状態をとってもよい。例えば、NVMモードまたはMIDモードにおいて、可変抵抗42が低抵抗状態と高抵抗状態の中間の抵抗値となる状態をさらに備えてもよい。これにより、1つのデータ記憶素子に2値より多いデータを記憶することができる。
以上が、比較例に係る半導体装置の構成及び作用効果についての説明である。
(比較例における課題)
比較例の半導体装置では、NVM及びMIDモードにおいてデータの読み出しを行う際に、高抵抗状態にあるメモリセルMCの“0”データがうまく読み出せない場合がある。
すなわち、図14を参照に、NVMモードまたはMIDモードのデータ読み出しの際は、一度ビットライン電圧をVclmpまで昇圧してビットラインBLを充電した後(c)、メモリセルMCとビットラインBLとを導通させる(d)。そして、メモリセルMCが高抵抗状態の場合はメモリセルMCに電流が流れないため、ビットライン電圧は降下せずにVclmpに維持される(f)。
ここで、例えば書き込み時間短縮のためにメモリセルMCの高抵抗状態における抵抗値を低く設定した場合、メモリセルMCが高抵抗状態であっても電流が流れ、ビットラインBLの電位が降下してしまう場合がある。ビットライン電位の降下により、ビットラインBLの電位がリファレンス電位Vrefを下回ると、“0”データと“1”データとの判別ができずに、データの読み出しを正しく行えないおそれがある。NVMモードとMIDモードの両方のモードを備えた半導体装置においては、特に高抵抗状態の抵抗値が低いMIDモードにおいて、このような現象が生じるおそれがある。また、ビットラインを金属配線で形成する場合には、ビットラインの容量が低下するため、上述した電位の降下がさらに生じやすくなる。
以下に記載の実施例は上記の課題を解決するためのものであり、メモリ素子に可変抵抗を用いた半導体装置におけるデータ読み出しを改善するものである。特に、可変抵抗が高抵抗状態の場合の抵抗値が低い場合であっても、データの読み出しを安定して行うことのできる構成及び方法を提供することを目的とする。
以下、図面を用いて本発明に係る実施例について説明する。
図19は実施例1に係る半導体装置のデータ読み出しに関する回路構成を示した図である。横方向にビットラインBLが、縦方向にワードラインWLが設けられ、その交差領域にメモリセルMCが設けられている。ビットラインBLは、金属配線または半導体の拡散層で形成することができる。メモリセルMCの構成は比較例の図2(a)と同じであり、データ記憶素子である可変抵抗42と、選択素子である選択トランジスタ41とを含む。選択トランジスタ41のドレイン端子はビットラインBLに、ゲート端子はワードラインWLに、ソース端子は可変抵抗42の一端にそれぞれ接続されている。可変抵抗42の他端は接地されている。また、図中の矢印はデータ読み出し時における電流の流れを示す。後述するように、データの読み出しの際には、選択トランジスタ41は第1の期間においてメモリセルMCとビットラインBLとを非導通状態にし、第1の期間に続く第2の期間においてメモリセルMCとビットラインBLとを導通状態にする。
ビットラインBLには、データ読み出し時に用いるクランプ電圧を供給する電圧供給回路110が接続されている。電圧供給回路110は、N型トランジスタ112、P型トランジスタ114及び116を含む。N型トランジスタ112のソース端子はビットラインBLに、ドレイン端子はP型トランジスタ114及び116のドレイン端子にそれぞれ接続されている。N型トランジスタ112のゲート端子には、クランプ信号Clmpzが入力されている。データ読み出し時には、クランプ信号Clmpzがハイレベルとなることにより、ビットラインBLにクランプ電圧が供給される。
P型トランジスタ114のソース端子には第1電圧であるVclmpが、P型トランジスタ116のソース端子には第2電圧であるVclmpmがそれぞれ印加されている。データの読み出し時に使用される基準電圧をVrefとすると、三者の大小関係は「Vref<Vclmp<Vclmpm」となる。データの読み出し時には、P型トランジスタ114及び116のうちいずれか一方のゲートに供給される信号(AxまたはBx)がローレベルとなり、ON状態に設定されたP型トランジスタのソース電圧(VclmpまたはVclmpm)がN型トランジスタ112を介してビットラインBLへと供給される。
また、ビットラインBLには読み出し回路であるセンスアンプ118が接続されている。センスアンプ118は、ビットラインBLの電位を基準電位Vrefと比較することにより、データの読み出しを行う。
実施例1は、第1モード(比較例におけるNVMモードに相当)及び第2モード(比較例におけるMIDモードに相当)の2つの記憶モードをもつ半導体装置に関するものである。すなわち、NVMモードの場合は、可変抵抗42が第1の高抵抗状態となることにより“0”データを記憶し、第1の低抵抗状態となることにより“1”データを記憶する。MIDモードの場合は、可変抵抗42が第1の高抵抗状態より抵抗値の低い第2の高抵抗状態となることにより“0”データを記憶し、第2の高抵抗状態に対応する第2の低抵抗状態となることにより“1”データを記憶する。それぞれの記憶モードにおける可変抵抗42の抵抗値を表4に示す。ここでは、第1の高抵抗状態を10
8Ω、第1の低抵抗状態を10
2Ω、第2の高抵抗状態を10
5Ω、第2の低抵抗状態を10
3Ωとしたが、これらの抵抗値は装置の仕様等に応じて適宜変更することが可能である。
図20及び図21を用いて、実施例1に係る半導体装置のデータ読み出し動作について説明する。なお、読み出し動作の開始時においてメモリセルMCとビットラインBLとは非導通状態にあり、読み出し動作の途中で導通状態となる。ここで、データ読み出し開始時からメモリセルMCとビットラインBLとが導通するまでの期間を第1の期間、両者が導通してからデータ読み出しを終了するまでの期間を第2の期間とする。
図20は実施例1におけるデータ読み出し動作のフローチャートである。まず不図示のリセット回路がビットラインBLの電位を基準電位Vrefにリセットする(ステップS100)。次に、不図示の制御部が半導体装置の記憶モードを判定する(ステップS102)。ステップS102においてNVMモード(第1モード)である場合には、電圧供給回路110がビットラインBLに対し第1電圧Vclmpを供給し、ビットラインBLの電位をVclmp(第1電位)へと昇圧する(ステップS104)。一定時間が経過してビットラインBLの充電が完了したら、電圧供給回路110は第1電圧Vclmpの供給を停止する(ステップS108)。
次に、選択トランジスタ41が、ビットラインBLとメモリセルMCを導通させる(ステップS110)。一定時間経過後に、センスアンプ118がビットラインBLの電位を基準電位Vrefと比較することにより、メモリセルMCに記憶されたデータを読み出し(ステップS112)、結果を外部へと出力する(ステップS114)。ここで、ビットラインBLの電位が基準電位Vrefより高い場合にはデータ“0”が、低い場合にはデータ“1”がそれぞれ読み出される。
ステップS102においてMIDモード(第2モード)である場合には、電圧供給回路110がビットラインBLに対し第2電圧Vclmpmを供給し、ビットラインBLの電位をVclmpm(第2電位)へと昇圧する(ステップS106)。その後の動作はNVMモードの場合と共通である(ステップS108〜S114)。
図21は実施例1におけるデータ読み出し動作のタイミングチャートである。まず、開始時においてリセット信号BRSzがハイレベルにあり、ビットラインBLの電位は基準電位Vrefに設定されている。リセット信号BRSzが立ち下がると(a)、クランプ信号clmpzが立ち上がり(b)、ビットラインBLの電位が上昇する。ここで、半導体装置の記憶モードがNVMモードの場合には、ビットラインBLの電位はVclmpまで上昇し(c)、MIDモードの場合にはVclmpより高電位のVclmpmまで上昇する(d)。
以下、記憶モードがMIDモードである場合について説明する。一定時間経過後にワードラインWLが立ち上がると(e)、選択トランジスタがON状態となりメモリセルMCとビットラインBLとが導通する。ここで、メモリセルMCの第2の高抵抗状態(105Ω)は、第1の高抵抗状態(108Ω)に比べて抵抗値が低いため、ビットラインBL及びメモリセルMCに電流が流れ、ビットラインBLの電位が徐々に低下する(f)。しかし、ビットラインBLはあらかじめVclmpより高電位のVclmpmまで昇圧されているため、Vclmpまで昇圧した場合に比べて基準電位Vrefを下回るまでの時間が長い。ビットラインBLの電位が基準電位Vrefを下回る前に、ラッチ信号LEzが立ち上がる(g)。これを受けて、センスアンプ118がビットラインBLの電位と基準電位Vrefとを比較し(h)、結果を増幅して出力する(i)。センスアンプが電位の比較を行う時点(h)において、ビットラインBLの電位は基準電位Vrefを上回っているため、正しく“0”データを読み出すことができる。
一方、メモリセルMCが第2の低抵抗状態にある場合は、ビットラインBLの電位は大きく低下することにより基準電位Vrefを下回り、“1”データが読み出される(j)。また、記憶モードがNVMモードである場合のビットラインBLの電位の変化を図中に一点鎖線で示す。上側の線(k)はメモリセルMCが第1の高抵抗状態にある場合を、下側の線(l)はメモリセルMCが第1の低抵抗状態にある場合をそれぞれ示す。NVMモードの場合のビットラインBLの電位は、比較例(図14)と同じように変化する。
以上のように実施例1の半導体装置は、データ読み出し時の第1の期間において、半導体装置の記憶モードに応じて2種類のクランプ電圧を供給する電圧供給回路110を備える。電圧供給回路110は、メモリセルMCが第2の高抵抗状態となるMIDモードの場合には、メモリセルMCが第1の高抵抗状態となるNVMモードの場合よりも、ビットラインBLの電位を高い電位に昇圧させる。これにより、データ読み出し時のリーク電流によりビットラインBLの電位が低下しても、データを正しく読み出すことができる。すなわち、高抵抗状態の可変抵抗の抵抗値が低めに設定されている場合であっても、データの読み出しを安定して行うことができる。また、ビットラインBLが金属配線で形成されており、その容量が小さい場合であっても、データの読み出しを安定して行うことができる。
また、実施例1の半導体装置では、電圧供給回路110がビットラインの電位をVclmpまたはVclmpmに昇圧させた一定時間後に、昇圧電圧の供給を停止する(図20ステップS108)。これにより、後述する実施例2に比べて消費電力を抑制することができるため、携帯電話等の小型電子機器への実装に適している。
実施例1の説明では、図19において読み出し回路周辺の構成のみを示した。半導体装置の全体構成は、比較例において説明したもの(図1〜図18)と同じにしてもよいが、図19の読み出し回路を動作させるために必要な構成を備えたものであれば、比較例と異なる構成としてもよい。例えば、比較例に係る半導体装置は、メモリセルMCの電極44(図3参照)に蓄えられた電荷量によりデータを記憶するRAMモードを有するが、実施例1ではRAMモードを有しない構成としてもよい。
図22は実施例2に係る半導体装置のデータ読み出しに関する回路構成を示した図である。実施例1(図19)と共通する部分については、同一の符号を付して詳細な説明を省略する。また、図中の矢印は図19と同じくデータ読み出し時における電流の流れを示す。
実施例2におけるメモリセルMCの可変抵抗42は、高抵抗状態及び低抵抗状態のいずれかの状態となることによりデータを記憶する。実施例1と異なり、必ずしも2つの記憶モードを有する必要はない。ここでは、高抵抗状態の抵抗値を105Ω、低抵抗状態の抵抗値を102Ω(実施例1のMIDモードに相当)として説明を行う。
図22(a)を参照に、実施例2の半導体装置はクランプ素子であるクランプ抵抗120Aを備える。クランプ抵抗120Aの一端(第1の端子)はビットラインBLに接続され、他端(第2の端子)は電圧供給回路110の出力端子に接続されている。電圧供給回路110はN型トランジスタ112からなり、N型トランジスタ112のドレイン端子にはクランプ電圧Vclmpが、ゲート端子にはクランプ信号Clmpzがそれぞれ入力される。N型トランジスタ112のソース端子はクランプ抵抗120Aの第2の端子に接続されている。
クランプ抵抗120Aは、第1の端子と第2の端子との間の抵抗値の大きさが、可変抵抗42の高抵抗状態と低抵抗状態の間の抵抗値との間になるように形成される。ここでは、クランプ抵抗120Aの抵抗値を、可変抵抗42の高抵抗状態(105Ω)と低抵抗状態(102Ω)の中間の抵抗値である103.5Ωとする。
図23及び図24を用いて、実施例2に係る半導体装置のデータ読み出し動作について説明する。なお、読み出し動作の開始時においてメモリセルMCとビットラインBLとは非導通状態にあり、読み出し動作の途中で導通状態となる。ここで、実施例1と同様に、データ読み出し開始時からメモリセルMCとビットラインBLとが導通するまでの期間を第1の期間、両者が導通してからデータ読み出しを終了するまでの期間を第2の期間とする。メモリセルMCとビットラインBLとの導通は、実施例1と同じく選択トランジスタ41により制御される。
図23は実施例1におけるデータ読み出し動作のフローチャートである。まず不図示のリセット回路がビットラインBLの電位を基準電位Vrefにリセットする(ステップS120)。次に、電圧供給回路110がクランプ抵抗120Aの第2の端子に対し第1電圧Vclmpを供給する(ステップS122)。これにより、第2の端子及びビットラインBLの電位はVclmpへと昇圧する。実施例1と異なり、電圧供給回路110はデータ読み出し動作の間中ずっと、第1電圧Vclmpを供給し続ける。これにより、クランプ抵抗120Aの第2の端子(ビットラインBLに接続された端子の反対側)の電位はVclmpに維持される。
次に、選択トランジスタ41が、ビットラインBLとメモリセルMCを導通させる(ステップS124)。一定時間経過後に、センスアンプ118がビットラインBLの電位を基準電位Vrefと比較することにより、メモリセルMCに記憶されたデータを読み出し(ステップS126)、結果を外部へと出力する(ステップS128)。ここで、ビットラインBLの電位が基準電位Vrefより高い場合にはデータ“0”が、低い場合にはデータ“1”がそれぞれ読み出される。
図24は実施例2におけるデータ読み出し動作のタイミングチャートである。まず、開始時においてリセット信号BRSzがハイレベルにあり、ビットラインBLの電位はVrefに設定されている。リセット信号BRSzが立ち下がると(a)、クランプ信号clmpzが立ち上がり(b)、ビットラインBLの電位がVclmpへと上昇する。実施例1(図21)と異なり、第1の期間及び第2の期間に渡ってクランプ信号Clmpzはハイレベルに維持される。
一定時間経過後、ワードラインWLが立ち上がると(c)、選択トランジスタがON状態となりメモリセルMCとビットラインBLとが導通する(d)。ここで、メモリセルMCの可変抵抗42が高抵抗状態の場合は、可変抵抗42の抵抗値がクランプ抵抗120Aの抵抗値より大きいため(105Ω>103.5Ω)、メモリセルMCには電流がほとんど流れずにビットラインBLの電位は降下しない(e)。この間、電圧供給回路110により、クランプ抵抗120Aの第2端子にクランプ電圧Vclmpが供給されているため、リーク電流による電圧降下はほとんど発生しない。一方、メモリセルMCの可変抵抗42が低抵抗状態の場合は、可変抵抗42の抵抗値がクランプ抵抗120Aの抵抗値より小さいため(102Ω<103.5Ω)、メモリセルMCには電流が流れ、ビットラインBLの電位は降下する(f)。
一定時間経過後、ラッチ信号LEzが立ち上がる(g)。これを受けて、センスアンプ118がビットラインBLの電位と基準電位Vrefとを比較し、結果を増幅して出力する。メモリセルMCが高抵抗状態の場合は、ビットラインBLの電位は電源電圧Vccまで増幅され、“0”データが読み出される(h)。メモリセルMCが低抵抗状態の場合は、ビットラインBLの電位は接地電圧Vssまで増幅され、“1”データが読み出される(i)。
以上のように実施例2の半導体装置は、第1の端子と第2の端子との間の抵抗値の大きさが、可変抵抗42の前記高抵抗状態における抵抗値と低抵抗状態における抵抗値との間であるクランプ素子(クランプ抵抗120A)を備える。また、データ読み出し時の第1の期間及び第2の期間において、電圧供給回路110が、クランプ抵抗120Aの第2の端子の電位を基準電位Vrefより高い電位Vclmpに昇圧する電圧を供給する。これにより、可変抵抗42の高抵抗状態の抵抗値が低めに設定されている場合であっても、データの読み出しを安定して行うことができる。
図22(a)を参照に、実施例2に係る半導体装置は1つのクランプ素子(クランプ抵抗120A)を備えているが、抵抗値の異なるクランプ素子(クランプ抵抗)を並列に複数具備する構成としてもよい。さらに、該複数のクランプ素子の中から、メモリセルMCに含まれる可変抵抗42の高抵抗状態における抵抗値に応じて、1つのクランプ素子を選択するクランプ選択部を備えた構成としてもよい。このとき電圧供給回路は、クランプ選択部により選択された1つのクランプ素子を介して、ビットラインBLに対しクランプ電圧Vclmpを供給する。この構成によれば、メモリセルMCにおける可変抵抗42の抵抗値変化に応じて、データの読み出しに最も適したクランプ素子を使用することができるため、データの読み出しをさらに安定して行うことができる。
図22(b)を参照に、クランプ素子は可変抵抗120Bであってもよい。可変抵抗120Bは可変抵抗42と同じように、所定条件の電圧パルスを印加することにより抵抗値を変化させることのできるMIM素子(図3、表2参照)で形成してもよい。さらに、可変抵抗120Bに書き込みパルスを印加する書き込み回路(クランプ調整部)を別途設けることで、メモリセルMCにおける可変抵抗42の高抵抗状態及び低抵抗状態の抵抗値に応じて、クランプ素子(可変抵抗120B)の抵抗値を変化させてもよい。この構成によれば、クランプ抵抗の抵抗値をメモリセルMCの抵抗値変化に合わせて設定することができるため、データの読み出しをさらに安定して行うことができる。
図22(c)を参照に、クランプ素子はトランジスタ120Cであってもよい。このとき、トランジスタ120CのON抵抗を、メモリセルMCにおける可変抵抗42の高抵抗状態及び低抵抗状態の間の抵抗値(102Ω〜105Ω)になるように形成し、ドレイン端子にはクランプ電圧Vclmpが、ゲート端子にはクランプ信号Clmpzがそれぞれ入力されるように構成する。この構成によれば、クランプ素子であるトランジスタ120Cが図22(a)及び(b)におけるN型トランジスタ112の役割を果たすため、半導体装置を小型化することができる。
実施例2に係る半導体装置は、1つの記憶モード(比較例におけるMIDモードに相当)によりデータを記憶する構成としたが、2つ以上の記憶モード(比較例におけるNVMモード及びRAMモード)を備えた構成としてもよい。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。