KR20090126587A

KR20090126587A - 상 변화 메모리 장치 및 그것의 읽기 방법

Info

Publication number: KR20090126587A
Application number: KR1020080052739A
Authority: KR
Inventors: 황영남; 강대환; 엄창용
Original assignee: 삼성전자주식회사
Priority date: 2008-06-04
Filing date: 2008-06-04
Publication date: 2009-12-09
Also published as: JP5520522B2; US20090303785A1; JP2009295264A; US7969798B2

Abstract

본 발명의 가변 저항 메모리 장치는, 비트 라인에 연결되는 메모리 셀; 및 상기 메모리 셀에 대한 쓰기 동작 후로부터의 경과 시간에 따라 상기 비트 라인으로 제 1 읽기 전압 및 제 2 읽기 전압들 중 어느 하나를 선택적으로 제공하는 클램핑 회로를 포함한다.

상술한 클램핑 회로의 바이어스 방법에 의해서 쓰기 동작과 검증 읽기 동작 간의 시간 간격을 줄이고도 센싱 마진을 확보할 수 있어 메모리 속도를 높일 수 있다.

Description

상 변화 메모리 장치 및 그것의 읽기 방법{PHASE CHANGE MEMORY DEVICE AND READ METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 상 변화 메모리 장치 및 그것의 읽기 방법에 관한 것이다.

랜덤 액세스(Random access)가 가능하고 고집적 및 대용량을 실현할 수 있는 반도체 메모리 장치의 수요는 날로 증가하고 있다. 그러한 반도체 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 그 외에 디램(DRAM)의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치들이 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(TMR: Tunneling magneto-resistive) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 그리고 칼코겐 혼합물(Chalcogenide alloys)을 이용한 상 변화 메모리 장치(Phase change memory device) 등이 있다. 특히, 상 변화 메모리 장치는 불휘발성 메모리 장치이며, 그 제조 과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.

상 변화 메모리 셀은 상이한 전기적인 독출 특성들을 나타내는 다른 구조적 인 상태들(Structured states) 사이에서 전기적으로 바뀔 수 있는 물질을 이용한다. 예를 들면, 게르마늄ㆍ안티몬ㆍ텔루르 혼합물(GST)인 칼코겐 물질(Chalcogenide material) (이하, "GST 물질"이라 칭함)로 만들어진 메모리 장치들이 알려져 있다. GST 물질은 비교적 높은 저항율(Resistivity)을 나타내는 비결정 상태(Amorphous state)와 비교적 낮은 저항율을 나타내는 결정 상태(Crystalline state)를 갖는다. 즉, 상 변화 메모리 셀은 GST 물질을 가열함으로써 결정 상태 또는 비결정 상태 각각 대응하는 데이터가 기입된다. 가열의 크기 및 기간은 GST 물질이 비결정 또는 결정 상태로 남아있는 지의 여부를 결정한다. 높은 그리고 낮은 저항율들은 기입된 논리 값들 '1' 및 '0'을 나타내며, 이는 GST 물질의 저항율을 측정함으로써 감지될 수 있다. 따라서, 상 변화 메모리 장치는 가변 저항 메모리 장치(Variable-Resistance Memory Device)로도 불린다.

일반적인 상 변화 메모리 장치에 있어서, 메모리 셀은 저항 소자와 스위칭 소자로 구성된다. 도 1은 상 변화 메모리 셀의 저항 소자(10)를 간략히 보여주는 도면이다. 저항 소자(10)는 인가되는 전류(I)에 따라 가변적인 저항값을 갖는다. 저항 소자(10)의 단면을 간략히 살펴보면, 저항 소자(10)는 상부 전극(11), 상 변화 물질(12), 콘택 플러그(13), 그리고 하부 전극(14)으로 구성된다. 상부 전극(11)은 비트 라인(BL)에 연결된다. 하부 전극(14)은 콘택 플러그(Contact plug: CP)(13)와 액세스 트랜지스터 또는 액세스 다이오드(미도시됨) 사이에 연결된다. 콘택 플러그(13)는 도전성 물질(예컨대, TiN 등)로 형성되며, 히터 플러그(Heater Plug)라고도 부른다. 상 변화 물질(12)은 상부 전극(11)과 콘택 플러그(13) 사이에 형성된다. 상 변화 물질(12)의 상태(Phase)는 공급되는 전류 펄스의 크기(Amplitude), 폭(Duration), 하강 시간(Fall time) 등에 따라 바뀌게 된다. 셋(Set) 또는 리셋(Reset)에 대응하는 상 변화 물질의 상태(Phase)는 도시된 바와 같이 비정질 양(Amorphous volume, 15)에 의해서 결정된다. 일반적으로 비정질 상태(Amorphous Phase)는 리셋 상태에, 결정 상태(Crystal Phase)는 셋 상태에 대응한다. 비정질 상태(Amorphous state)에서 결정 상태(Crystal state)로 진행될수록 비정질 양은 적어진다. 상 변화 물질(12)은 형성되는 비정질 양(Amorphous volume, 15)에 따라 가변되는 저항(Resistance)을 갖는다. 즉, 서로 다른 전류 펄스에 따라 형성되는 상 변화 물질(12)의 비정질 양(15)에 따라 기입되는 데이터가 결정된다.

그러나, 상 변화 물질(12)은 프로그램 이후 시간 경과(Time elapse)에 따라 문턱 전압 리커버리(Vth Recovery) 및 저항 드리프트(Resistance drift)를 겪게 된다. 이러한 이유들로 인해, 상 변화 메모리의 센싱 마진(Sensing Margine)이 감소하는 문제가 발생한다.

도 2는 도 1의 저항 소자(10)에서 발생하는 문턱 전압 리커버리(Vth Recovery) 및 저항 드리프트(Resistance drift)를 간략히 보여주는 그래프이다. 도 2를 참조하면, 그래프의 가로 축은 메모리 셀이 프로그램된 이후 경과된 시간을 나타낸다. 그래프의 세로 축은 메모리 셀의 저항값을 나타낸다. 저항 소자(10)의 저항은 다양한 원인들로 인해 시간의 경과에 따라 가변될 수 있다. 대표적인 원인으로 문턱 전압 리커버리(Vth Recovery) 및 저항 드리프트(Resistance drift)이다.

문턱 전압 리커버리(Vth Recovery)는 저항 소자(10)에 쓰기 펄스가 제공된 이후, 즉시 문턱 전압이 안정되지 못하여 발생하는 문제이다. 즉, 저항 소자(10)에 쓰기 펄스가 인가됨에 따라 리셋 상태(Reset state)로 프로그램되는 메모리 셀의 에너지 밴드에서 도너 라이크 트랩층(Donor-like Trap: C₃ ⁺)에는 높은 농도의 전자들이 포획된다. 따라서, 도너 라이크 트랩층(C₃ ⁺)에 포획된 높은 농도의 전자들이 재결합(Recombination)되기 이전에는, 트랩된 전자들에 의해서 전도대(Conduction band)의 전자 농도가 높다. 도너 라이크 트랩층(C₃ ⁺)에 포획된 높은 농도의 전자들이 재결합(Recombination)되기 이전에 센싱이 수행되는 경우, 저항 소자(10)의 리셋 저항(R_rst)이 낮아, 센싱 마진의 확보가 용이하지 않다. 도 2에서는 쓰기 펄스가 인가된 이후, 시간 (t0)의 경과 이전(ΔT1 구간)에 리셋 저항(R_rst)의 변화 곡선(26)의 급격한 변동은 이러한 문턱 전압 리커버리(Vth recovery)가 지배적인 요인으로 작용하기 때문이다. 경과 시간 (t1)에서 살펴보면, 리셋 저항(R_rst)의 산포는 분포도(23)로 나타난다. 이 경우, 셋 저항(R_set)의 산포는 분포도(21)로 나타날 수 있다. 따라서, 충분한 센싱 마진(SM1)을 제공하기 위해서는 쓰기 동작 후 충분한 경과 시간(예를 들면, 30ns) 이후에 센싱 동작이 이루어져야 한다.

문턱 전압 리커버리(Vth Recovery)와 더불어, 저항 드리프트(Resister Drift)도 센싱 마진의 감소를 야기시킨다. 쓰기 펄스가 인가된 이후, 시간 (t0)의 경과 이후의 리셋 저항(R_rst)은 도시된 바와 같이, 저항 소자(10)의 저항값은 프로그램된 이후 고정된 값을 유지하지 못하고 시간의 경과에 따라 증가한다. 쓰기 펄스가 인가된 이후, 시간 (t2)의 경과 이후의 리셋 저항(R_rst)의 평균값은 (R3)로 변화한다. 멀티 레벨 셀에 있어서, 이러한 저항 소자의 특성은 센싱 마진을 감소시킨다. 시간 경과에 따른 저항의 변화는 멀티 레벨 상 변화 메모리 장치를 구현하는 데 제한 요인으로 작용한다.

상 변화 물질의 문턱 전압 리커버리(Vth Recovery)와 저항 드리프트(Resister Drift) 특성은 논문들 ① A. Pirovano et al, “Electronic Switching in Phase - Change Memories”, IEEE Trans. Electron Devices, 51, 452(2004), ② A. Pirovano et al, “Low - Field Amorphous State Resistance and Threshold Voltage Drift in Chalcogenide Materials ”, IEEE Trans. Electron Devices, 51, 1(2004), ③ M. Gill et al, “Ovonic Unified Memory - A High - Performance Nonvolatile Memory Technology for Stand - Alone Memory and Embedded Applications", ISSCC, (2002), ④ D. Ielmini "Recovery and Drift Dynamics of Resistance and Threshold Voltages in Phase - Change Memories " IEEE Trans. Electron Devices, 54, 308(2007)에 게재되어 있으며, 본 발명의 레퍼런스에 포함된다.

메모리 디바이스의 부가가치를 높이는 필수적인 특성 중에 하나가 고속의 쓰기 및 읽기 기능이다. 특히, 상 변화 메모리 장치에 있어서, 디램(DRAM)과 같이 랜덤 액세스 메모리, 반도체 디스크 장치(SSD), 모바일 기기의 저장 장치와 같은 다양한 용도를 지원하기 위해서는 고속의 액세스 속도가 지원되어야 한다. 그러나, 상술한 상 변화 물질의 문턱 전압 리커버리(Vth Recovery)와 저항 드리프 트(Resister Drift) 특성은 고속의 쓰기와 읽기 동작에 장애로 작용한다. 즉, 쓰기-검증 읽기(Write-Verify read) 동작을 수행하는 스킴을 적용하기 위해서, 충분한 센싱 마진이 확보되지 않고는 고속의 쓰기 동작을 수행할 수 없다. 이러한 기술적 장애는 저항 소자를 멀티 레벨 셀(MLC)로 사용하기 위해서는 반드시 극복되어야 할 문제이다. 따라서, 상 변화 메모리 장치의 고속화를 위해서 문턱 전압 리커버리(Vth Recovery)와 저항 드리프트(Resister Drift) 특성에 의한 센싱 마진의 감소 문제를 해결할 수 있는 기술이 절실한 실정이다.

본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 고속의 읽기 및 쓰기 동작을 수행하는 상 변화 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치는, 비트 라인에 연결되는 메모리 셀; 및 상기 메모리 셀에 대한 쓰기 동작 후로부터의 경과 시간에 따라 상기 비트 라인으로 제 1 읽기 전압 및 제 2 읽기 전압들 중 어느 하나를 선택적으로 제공하는 클램핑 회로를 포함한다.

상기 목적을 달성하기 위한 또 다른 특징의 가변 저항 메모리 장치는, 비트 라인에 연결된 메모리 셀; 상기 비트 라인을 제 1 읽기 전압 및 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압 중 어느 하나로 클램핑하는 클램핑 회로; 상기 클램핑 회로에 의해서 상기 비트 라인과 전기적으로 연결되며, 상기 비트 라인의 전압 레벨을 센싱하는 감지 증폭기 회로; 및 읽기 모드에 따라 상기 제 1 읽기 전압과 제 2 읽기 전압 중 어느 하나로 상기 비트 라인을 클램핑하도록 상기 클램핑 회로를 제어하는 제어 로직을 포함한다.

상기 목적을 달성하기 위한 가변 저항 메모리 장치의 읽기 방법은, 메모리 셀의 프로그램 시간으로부터 읽기 동작이 수행되는 시점까지의 경과 시간을 판단하는 단계; 및 상기 경과 시간에 따라 상기 메모리 셀의 비트 라인을 클램핑하기 위한 클램프 전압을 가변적으로 제공하여 상기 메모리 셀의 데이터를 감지하는 단계를 포함한다.

상기 목적을 달성하기 위한 메모리 시스템은, 가변 저항 메모리 장치; 및 상기 가변 저항 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 가변 저항 메모리 장치는, 비트 라인에 연결된 메모리 셀; 상기 비트 라인을 제 1 읽기 전압 및 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압 중 어느 하나로 클램핑하는 클램핑 회로; 상기 클램핑 회로에 의해서 상기 비트 라인과 전기적으로 연결되며, 상기 비트 라인의 전압 레벨을 센싱하는 감지 증폭기 회로; 및 읽기 모드에 따라 상기 제 1 읽기 전압과 제 2 읽기 전압 중 어느 하나로 상기 비트 라인을 클램핑하도록 상기 클램핑 회로를 제어하는 제어 로직을 포함한다.

이상과 같은 본 발명에 따른 상 변화 메모리 장치 및 그것의 읽기 방법에 따르면, 고속의 쓰기나 읽기 동작을 수행하더라도 충분한 센싱 마진을 제공할 수 있 다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 가변 저항 메모리 장치로 상 변화 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 3은 본 발명의 개념을 간략히 보여주기 위한 그래프이다. 도 3을 참조하면, 상 변화 물질의 문턱 전압 리커버리(Vth Recovery)와 저항 드리프트(Resister Drift) 특성에 따른 센싱 마진의 감소를 해결하기 위한 방법이 제공된다. 본 발명은 센싱 동작시에 저항 소자(10, 도 1 참조)에 인가되는 읽기 전압(또는 센싱 전압)을 쓰기 펄스의 제공 이후로부터의 경과 시간(Time elapse)에 따라 다르게 제공하는 기술적 특징을 보여준다. 즉, 문턱 전압 리커버리(Vth Recovery)가 완료된 이 후의 시간에 이루어지는 데이터 읽기 동작 시에는 높은 읽기 전압(Vread2)을 제공한다. 그리고, 경과 시간(Time elapse)이 짧은 경우의 읽기 동작시에는 상대적으로 낮은 읽기 전압(Vread1)을 제공한다. 이러한 읽기 방법을 좀더 자세히 설명하면 다음과 같다.

저항 소자(10)의 전류-전압 특성 곡선(I-V Characteristic Curve)이 셋 상태(30, 40)에 대해, 그리고 리셋 상태(50, 60, 70, 80) 각각에 대해 도시되어 있다. 리셋 상태들 각각에 대응하는 곡선들은 쓰기 펄스를 제공한 이후로부터의 경과 시간(Time elapse)에 따른 전류-전압 특성을 나타낸다. 쓰기 펄스를 제공한 이후로부터의 경과 시간(Time elapse)이 짧은 경우를 나타내는 리셋 곡선(80)은 문턱 전압이 충분히 상승하지 못한 상태를 나타낸다. 리셋 곡선(80)은 큰 셋 저항값을 갖는 셋 곡선(40)과 교차점(90)에서 교차한다. 따라서, 리셋 데이터의 쓰기 이후, 경과 시간(500㎱) 시점에서 읽기 전압(Vread2)으로 센싱을 수행하는 경우, 에러가 생길 수밖에 없다. 그러나, 쓰기 펄스의 제공 후 경과 시간 (500㎱)가 경과된 시점에서 읽기 전압(Vread1)을 통해서 센싱을 시도하는 경우, 큰 셋 저항값을 갖는 셋 곡선(40)과 리셋 곡선(80)은 서로 다른 전류값(92, 93에 대응하는 전류)을 갖는다. 즉, 센싱 마진을 확보할 수 있다.

쓰기 펄스(Write pulse)의 제공 이후로부터의 경과 시간(Time elapse)에 따라 읽기 전압의 레벨을 선택할 수 있게 됨으로써, 읽기 동작을 실행할 수 있는 시간의 단축이 가능하다. 즉, 낮은 레벨의 제 1 읽기 전압(Vread1)이 제공되는 경우, 쓰기 시점과 읽기 시점 간의 시간 간격을 줄이고도 충분한 센싱 마진을 확보할 수 있다. 이러한 특징은, 쓰기 펄스에 뒤따라 읽기 펄스가 제공되는 검증 읽기 동작(Verify read operation)의 실행 시점을 단축할 수 있음을 의미한다. 이상의 특징은 쓰기 검증 동작을 실시하는 상 변화 메모리 장치에서 신뢰성 높은 고속의 쓰기 동작을 보장한다.

도 4는 본 발명에 따른 읽기 전압(또는, 센싱 전압)을 제공하기 위한 간략한 개념을 보여주는 회로도(100)이다. 도 4를 참조하면, 서로 다른 레벨의 읽기 전압들(Vread1, Vread2)을 쓰기 펄스가 제공된 이후로부터의 경과 시간(Time elapse)에 따라 선택적으로 제공하기 위한 개념이 설명되고 있다. 여기서, 쓰기 펄스(Write pulse)로부터 읽기 펄스(Read pulse) 사이의 시간 차이를 경과 시간(Toff)이라 칭하기로 한다.

저항 소자(110)는 앞서 설명된 상 변화 물질(12, 도 1 참조)을 포함한다. 따라서, 저항 소자(110)는 문턱 전압 리커버리(Vth Recovery)와 저항 드리프트(Resister Drift) 특성을 가진다. 저항 소자(110)는 셋 상태 또는 리셋 상태에 대응하는 저항치를 갖도록 프로그램된다. 이러한 프로그램 동작은 쓰기 펄스(140)의 제공에 의해서 수행된다. 일반적으로 셋 상태로 프로그램된 저항 소자(110)의 저항치는 시간의 경과에 크게 영향을 받지 않는다. 그러나, 높은 저항치를 갖는 리셋 상태로 프로그램된 저항 소자(110)에서 문턱 전압 리커버리(Vth Recovery)와 저항 드리프트(Resister Drift) 특성에 따라 센싱 마진의 감소가 발생한다.

스위치(120)는 읽기 전압을 선택적으로 저항 소자(110)에 제공하기 위한 구성이다. 읽기 모드에서, 스위치(120)는 낮은 레벨의 제 1 읽기 전압(Vread1)과 높 은 레벨의 제 2 읽기 전압(Vread2) 중에서 어느 하나를 선택하여 저항 소자(110)에 공급한다. 스위치(120)의 선택 동작은 스위치 제어 수단(130)의 제어에 따른다.

스위치 제어 수단(130)은 쓰기 펄스(140)가 제공된 이후로부터 읽기 펄스(150)가 제공되는 시점까지의 경과 시간(Toff)에 따라 선택 신호(SEL)를 스위치(120)로 공급한다. 경과 시간(Toff)이 짧은 경우, 스위치 제어 수단(130)은 낮은 레벨의 제 1 읽기 전압(Vread1)을 선택하도록 선택 신호(SEL)를 스위치(120)로 공급한다. 반면에, 경과 시간(Toff)이 충분히 긴 경우, 스위치 제어 수단(130)은 높은 레벨의 제 2 읽기 전압(Vread2)을 선택하도록 선택 신호(SEL)를 스위치(120)로 공급한다. 여기서, 쓰기 펄스(140)는 리셋 상태로 저항 소자(110)를 프로그램하기 위한 전류 또는 전압 펄스로 간주할 수 있다. 경과 시간(Toff)에 따라 읽기 전압을 선택적으로 공급하기 위해 스위치 제어 수단(130)은 읽기 동작시 경과 시간(Toff)을 판단해야 한다. 상 변화 메모리 장치에서 스위치 제어 수단(130)은 읽기 모드시 상술한 경과 시간(Toff)을 측정하는 기능을 구비할 수도 있겠으나, 경과 시간(Toff)의 길이에 의해서 센싱 마진의 문제가 생기는 경우는 쓰기-검증 읽기 동작시에 발생한다. 쓰기 펄스와 읽기 펄스 간의 경과 시간(Toff)이 짧기 때문이다. 따라서, 경과 시간(Toff)의 판단은 일반적인 데이터 읽기 모드와 검증 읽기 모드를 식별하는 동작으로 이루어질 수 있다. 즉, 쓰기 명령어(Write command)가 입력되면, 스위치 제어 수단(130)은 제 1 읽기 전압(Vread1)이 선택하여 검증 읽기 동작(Verify read operation) 시에 제공되도록 할 수 있다. 읽기 명령어(Read command)가 입력되면, 스위치 제어 수단(130)은 제 2 읽기 전압(Vread2)이 선택되 도록 할 수 있을 것이다.

일반적으로, 저항 소자(110)는 충분한 경과 시간(Toff)이 제공되지 않는 읽기 동작시에 문턱 전압 리커버리(Vth Recovery)와 저항 드리프트(Resister Drift) 특성에 크게 영향을 받는다. 그러나, 경과 시간(Toff)이 짧은 경우에도, 저항 소자(110)에 인가되는 읽기 전압을 강하하여 제공하는 경우, 앞서 도시된 도 3의 효과에 의해서 센싱 마진을 높일 수 있다. 이러한 특성은 쓰기-검증 읽기(Write-Verify read) 방식에 따라 데이터를 기입하는 상 변화 메모리 장치에서 고속의 쓰기 동작의 구현이 가능함을 의미한다.

도 5는 쓰기 시점으로부터의 경과 시간(Toff)에 따라 다른 읽기 전압을 제공하기 위한 상 변화 메모리 장치의 읽기 방법을 간략히 보여주는 순서도이다. 도 5를 참조하면, 경과 시간(Toff)이 짧은 경우에는 고속 읽기(Fast read) 모드, 경과 시간(Toff)이 상대적으로 긴 경우에는 정상 읽기(Normal read) 모드로 명시하기로 한다.

읽기 동작이 시작되면, 고속 읽기 모드인지 정상 읽기 모드인지를 판단한다. 이러한 판단은, 예를 들면, 상 변화 메모리 장치(Phase change memory device)에서 명령어의 검출을 통해서 구현될 수 있다. 즉, 쓰기 명령어(Write command)에 응답하여 수행되는 쓰기 검증 동작(Write verify operation)을 수행하기 위한 읽기 모드는 고속 읽기 모드에 대응한다. 반면에, 읽기 명령어(Read command)에 응답하여 수행되는 읽기 동작은 정상 읽기 모드에 대응한다(S10). 만일, 고속 읽기 모드로 판단되면, 절차는 메모리 셀의 읽기 전압으로 제 1 읽기 전압(Vread1)을 선택한 다(S20). 반면에, 정상 읽기 모드로 판단되면, 절차는 메모리 셀의 읽기 전압으로 제 2 읽기 전압(Vread2)을 선택한다(S30). 선택된 읽기 전압이 제공되는 조건 하에서 메모리 셀에 대한 읽기 동작이 수행되며, 감지된 저항의 크기에 의해서 셋 상태 또는 리셋 상태 중 어느 하나로 읽혀지게 될 것이다(S40).

상술한 도 5에서 설명된 읽기 방법을 요약하면, 쓰기 시점으로부터의 경과 시간(Toff)에 따라 메모리 셀에 제공되는 읽기 전압을 가변하여, 읽기 시점에 관계 없이 센싱 마진을 확보하는 것이 가능하다.

도 6a는 짧은 경과 시간 이후에 이루어지는 읽기 동작시 낮은 레벨의 제 1 읽기 전압(Vread1)을 제공함으로써 얻게 되는 센싱 마진을 보여주기 위한 그래프이다. 도 6a를 참조하면, 저항 소자(110, 도 4 참조)에서 발생하는 문턱 전압 리커버리(Vth Recovery) 및 저항 드리프트(Resistance drift) 효과에 의해 변화하는 셀 저항(Cell Resistance)이 경과 시간(Toff)에 대해서 도시되어 있다. 셀 저항의 변화 곡선은 셋 상태(207)와 리셋 상태들(208, 209) 각각에 대해 도시되어 있다. 여기서는 문턱 전압 리커버리(Vth Recovery) 및 저항 드리프트(Resistance drift) 효과에 큰 영향을 받는 리셋 상태들(208, 209)에 대해서만 설명하기로 한다. 리셋 상태로 프로그램된 저항 소자는 읽기 전압들(Vread1, Vread2) 각각에 대해서 서로 다른 저항치를 갖는다. 제 1 읽기 전압(Vread1)을 읽기 전압으로 선택한 경우, 저항 소자(110)의 저항 변화는 제 2 읽기 전압(Vread2)을 선택한 경우보다 높게 측정된다. 즉, 제 1 읽기 전압(Vread1)이 저항 소자(110)에 제공되는 경우, 짧은 경과 시간(Tf)에서 리셋 저항(R_rst)은 저항 분포 (203)로 나타난다. 그러나, 제 2 읽기 전압(Vread2)이 저항 소자(110)에 제공되는 경우, 짧은 경과 시간(Tf)에서 리셋 저항(R_rst)이 측정된다면 저항 분포 (202)을 나타낼 것이다. 따라서, 짧은 경과 시간(Tf)에서 리셋 저항(R_rst)의 저항 분포(203)는 셋 저항(R_set)의 분포(201)와 충분한 차이를 갖게 되고 센싱 마진(SM1)의 확보가 용이하게 될 것이다. 여기서, 짧은 경과 시간(Tf)은 문턱 전압 리커버리(Vth Recovery)가 지배적으로 발생하는 시점에 적용될 수도 있다.

쓰기 펄스의 제공 이후 충분한 경과 시간이 지난 후(즉, Tn의 경과)에 저항 소자(110)의 저항치 분포는 저항 분포들(204, 205, 206)로 나타난다. 저항 분포(204)는 셋 저항(R_set)의 분포로 시간의 경과에 따라 큰 변동이 감지되지 않는다. 그러나, 제 2 읽기 전압(Vread2)으로 센싱된 리셋 저항(R_rst)은 저항 분포(205)로 나타난다. 제 1 읽기 전압(Vread1)으로 센싱된 리셋 저항(R_rst)은 저항 분포 (206)으로 나타날 것이다. 그러나, 충분한 경과 시간이 제공되는 경우, 상대적으로 낮은 제 1 읽기 전압(Vread1)으로 공급하지 않아도 충분한 센싱 마진이 확보될 수 있다. 따라서, 일반적인 읽기 모드에서 읽기 전압은 제 2 읽기 전압(Vread2)으로 제공되어도 무관하다.

경과 시간(Toff)이 짧은 시점(Tf)에서 저항 소자(110)의 전류-전압(I-V) 특성이 그래프(210)에 간략히 도시되어 있다. 곡선(211)은 셋 상태로 프로그램된 경우의 전류-전압 특성을, 곡선(212)은 비교적 저항치가 큰 저항 소자(110)가 가질 수 있는 전류-전압 특성을 나타낸다. 그리고 곡선(213)은 경과 시간(Toff)이 짧은 시점(Tf)에서 리셋 상태로 프로그램된 저항 소자(110)의 전류-전압(I-V) 특성을 나 타낸다. 짧은 경과 시간에 대응하는 시점(Tf)에서 제 2 읽기 전압(Vread2)에 의거하여 센싱이 이루어지는 경우, 곡선(212)과 곡선(213)의 교차점에서 센싱이 될 수 있다. 이 지점은 셋 상태와 리셋 상태가 동일한 전류값을 갖기 때문에 센싱 마진의 확보가 어렵다. 반면, 제 2 읽기 전압(Vread2)보다 낮은 제 1 읽기 전압(Vread1)에 의거하여 센싱이 이루어지는 경우, 곡선(212)과 곡선(213)은 교차하지 않으며, 센싱되는 전류도 다른 값을 가지므로, 센싱 마진의 확보가 용이하다.

경과 시간(Toff)이 상대적으로 충분한 시점(Tn)에서 저항 소자(110)의 전류-전압(I-V) 특성이 그래프(220)에 간략히 도시되어 있다. 곡선(221)은 셋 상태로 프로그램된 경우의 전류-전압 특성을, 곡선(222)은 비교적 저항치가 큰 저항 소자(110)가 가질 수 있는 전류-전압 특성을 나타낸다. 그리고 곡선(223)은 경과 시간(Toff)이 상대적으로 충분한 시점(Tn)에서 리셋 상태로 프로그램된 저항 소자(110)의 전류-전압(I-V) 특성을 나타낸다. 충분한 경과 시간이 제공되는 경우, 읽기 전압의 강하 없이도 충분한 센싱 마진이 확보될 수 있다. 즉, 충분한 경과 시간에 대응하는 시점(Tn)에서 제 2 읽기 전압(Vread2)에 의거하여 센싱이 이루어지는 경우, 곡선 (222)와 곡선 (223)은 충분한 전류 차이를 갖는다.

이상을 요약하면, 본 발명의 읽기 방법은 쓰기 펄스의 제공 이후 충분한 경과 시간이 제공되지 않는 읽기 모드에서는 상대적으로 낮은 제 1 읽기 전압(Vread1)을 제공한다. 반면에, 쓰기 펄스의 제공 이후 충분한 경과 시간이 흐른 이후에 실시되는 읽기 모드에서는 상대적으로 높은 제 2 읽기 전압(Vread2)을 제공한다. 따라서, 본 발명의 읽기 방법을 적용하는 경우, 쓰기 검증과 같은 읽기 모드 의 고속화를 구현할 수 있다.

도 6b는 경과 시간(Toff)이 짧은 시점(Tf, 도 6a 참조)에서 제공되는 제 1 읽기 전압(Vread1)의 레벨 결정 방법을 간략히 보여준다. 쓰기 펄스의 제공 이후 경과 시간(Toff)이 상대적으로 긴 시점(Tn)에서 형성되는 저항 소자(110)의 전류-전압 곡선(220)은 제 2 읽기 전압(Vread2)의 레벨을 예시적으로 보여준다. 제 2 읽기 전압(Vread2)은 일반적인 데이터 읽기 동작 모드에서 저항 소자(110)에 제공되는 읽기 전압으로 고려할 수 있다. 제 2 읽기 전압(Vread2)은 일반적으로 문턱 전압(Vth) 보다 낮은 값으로 결정된다. 바람직하게는, 문턱 전압(Vth)의 0.5배(0.5Vth)로 설정될 수 있다.

쓰기 펄스의 제공 이후 경과 시간(Toff)이 상대적으로 짧은 시점(Tf, 도 6a 참조)에서 형성되는 저항 소자(110)의 전류-전압 곡선(210)에서 제 1 읽기 전압(Vread1)의 레벨은 도시된 형태를 갖는다. 리셋 상태로 프로그램된 저항 소자의 짧은 경과 시간(Tf)에 측정된 전류-전압 특성 곡선(213)에 따르면, 제 1 읽기 전압(Vread1)은 홀딩 전압(Vhold)보다는 낮은 레벨로 결정될 수 있다. 특히, 상 변화 메모리 장치의 센싱 메카니즘을 고려하여, 제 2 읽기 전압(Vread2)에 의해서 발생하는 읽기 전류(Icomm)와 동일한 읽기 전류를 갖는 전압 레벨에서 제 1 읽기 전압(Vread1)의 레벨이 결정될 수 있다.

도 7은 본 발명의 실시예에 따른 상 변화 메모리 장치(300)를 보여주는 블록도이다. 도 7을 참조하면, 상 변화 메모리 장치(300)는 셀 어레이(310), 어드레스 디코더(320), 비트 라인 선택회로(330), 센싱 바이어스 회로(340), 감지 증폭 기(350), 클램프 전압 발생기(360), 레벨 선택기(370) 그리고 제어 로직(380)을 포함한다. 이상의 구성들을 통해서, 상 변화 메모리 장치(300)는 데이터 라인의 클램핑 전압을 선택적으로 제공하여 경과 시간이 짧은 읽기 모드(예를 들면, 검증 읽기 모드)에서 센싱 마진을 확보할 수 있다.

셀 어레이(310)는 복수의 메모리 셀로 구성된다. 복수의 메모리 셀은 복수의 워드 라인(WL0~WLm) 및 복수의 비트 라인(BL0~BLn)에 연결되어 있다. 각각의 메모리 셀은 기억 소자(Memory element)와 선택 소자(Select element)로 구성된다. 기억 소자는 상 변화 물질(GST)을 포함하고, 선택 소자는 다이오드(D)로 구성되어 있다. 여기에서, 선택 소자로 다이오드(Diode) 대신에 NMOS 트랜지스터(NMOS Transistor)가 사용될 수도 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.

어드레스 디코더(120)는 외부에서 입력된 어드레스(Address)를 디코딩하고, 워드 라인 및 비트 라인을 선택한다. 어드레스(Address)는 워드 라인(WL0~WLm)을 선택하기 위한 행 어드레스(Row Address; RA)와 비트 라인(BL0~BLn)을 선택하기 위한 열 어드레스(Column Address; CA)로 구분된다. 도 7에서는 메모리 셀(311)을 선택하도록 워드 라인 및 비트 라인이 선택되는 것으로 가정한다. 즉, 복수의 워드 라인(WL0~WLm) 중에서 워드 라인(WL0)이 선택되고, 복수의 비트 라인(BL0~BLn) 중에서 비트 라인(BLn)이 선택되는 것으로 간주한다.

비트 라인 선택회로(330)는 어드레스 디코더(320)로부터 제공되는 선택신호(Yi; i=0~n)에 응답하여 비트 라인을 선택한다. 비트 라인 선택회로(330)는 복수 의 NMOS 트랜지스터(T0~Tn)를 포함한다. 복수의 NMOS 트랜지스터(T0~Tn)는 비트 라인(BL0~BLn)과 데이터 라인(DL)을 연결한다. 예를 들어, 선택 신호 (Yn)이 인에이블 될 때, 비트 라인 (BLn)과 데이터 라인(DL)은 서로 전기적으로 연결된다.

센싱 바이어스 회로(340)는 감지 증폭기(350)의 센싱 동작을 지원하기 위해 센싱 노드(NSA)의 프리차지 및 디스차지 그리고, 센싱 동작시 메모리 셀에 센싱 전류를 공급한다. 센싱 바이어스 회로(340)는 제 1 및 제 2 디스차지 회로(341, 342), 클램핑 회로(343), 프리차지 회로(344), 바이어스 회로(345, 346)를 포함한다. 제 1 디스차지 회로(341)는 데이터 라인(DL)과 접지 단자 사이에 연결되며, 데이터 라인(DL)을 디스차지한다. 제 2 디스차지 회로(342)는 센싱 노드(NSA)와 접지 단자 사이에 연결되며, 센싱 노드(NSA)를 디스차지한다. 제 1 디스차지 회로(341)는 데이터 라인(DL)과 접지 단자 사이에 전류 통로(Current path)를 형성하는 NMOS 트랜지스터(Ndis1)로 구성되며, 디스차지 신호(PDIS)에 응답하여 데이터 라인(DL)을 디스차지 한다. 마찬가지로, 제 2 디스차지 회로(342)는 디스차지 신호(PDIS)에 응답하여 NMOS 트랜지스터(Ndis2)로 구성되며, 디스차지 신호(PDIS)에 응답하여 센싱 노드(NSA)를 디스차지한다. 디스차지 신호(PDIS)는 제어 로직(380)으로부터 제공된다.

클램핑 회로(343)는 읽기 동작 시에 데이터 라인(DL)을 소정의 전압 레벨로 클램핑한다. 이는 선택된 비트 라인(BLn)의 전압 레벨이 저항 소자(110, GST)의 문턱 전압을 넘지 않도록 하기 위함이다. 예를 들면, 다이오드(Diode)의 문턱 전압이 0.5V이고 저항 소자(110)의 문턱 전압이 1V라고 가정하면, 비트 라인(BLn)의 전압 은 1.5V보다 작은 값(예를 들면, 약 1V)으로 클램핑(Clamping)된다. 클램핑 회로(343)는 센싱 노드(NSA)와 데이터 라인(DL) 사이에 전류 통로를 형성하는 NMOS 트랜지스터(Ncmp)로 구성되며, 클램프 신호(CLMP)에 응답하여 데이터 라인(DL)의 전압 레벨을 클램핑한다. 예를 들어, NMOS 트랜지스터(Ncmp)의 문턱 전압은 0.5V이고 클램프 신호(CLMP)는 1.5V라고 가정하면, 데이터 라인(DL)은 약 1V로 클램핑된다. 이때 선택된 비트 라인(BLn)의 전압 레벨도 약 1V로 클램핑된다. 본 발명의 상 변화 메모리 장치(300)에서 클램프 신호(CLMP)는 클램프 전압 발생기(360) 및 레벨 선택기(370)에 의해서 서로 다른 레벨이 선택적으로 제공된다. 즉, 검증 읽기와 같은 고속의 읽기 동작시에는 낮은 레벨의 제 1 클램프 전압(Vcmp1)이, 일반적인 데이터의 독출 모드에서는 상대적으로 높은 제 2 클램프 전압(Vcmp2)이 클램프 신호(CLMP)로서 제공된다. 이러한 작용을 통해서 고속의 읽기 동작 모드에서도 충분한 센싱 마진을 제공할 수 있다. 어느 경우라도 클램프 신호(CLMP)는 읽기 동작 시에 직류(DC) 전압 값으로 고정된다.

프리차지 회로(344)는 센스 앰프(350)의 센싱 동작 전에, 센싱 노드(NSA)를 프리차지 전압(VPRE)으로 프리차지한다. 이때 선택된 비트 라인(BLn)은 클램핑 전압(예를 들면, 1V)으로 프리차지된다. 프리차지 회로(344)는 전원 단자와 센싱 노드(NSA) 사이에 연결되고, 전원 단자를 통해 프리차지 전압(VPRE)을 입력받으며, 프리차지 신호(nPCH)에 응답하여 센싱 노드(NSA)를 프리차지 전압(VPRE)으로 프리차지한다. 프리차지 신호(nPCH)는 제어 로직(380)으로부터 제공된다. 프리차지 회로(344)는 PMOS 트랜지스터(Ppre)로 구성된다. PMOS 트랜지스터(Ppre)는 프리차지 신호(nPCH)를 입력받는 게이트, 프리차지 전압(VPRE)을 입력받는 소오스, 센싱 노드(NSA)에 연결된 드레인, 그리고 승압 전압(VSA)을 입력받는 벌크(도시되지 않음)를 갖는다.

바이어스 회로(345, 346)는 전원 단자와 센싱 노드(NSA) 사이에 연결되며, 선택된 비트 라인(BLn)으로 읽기 전류(Read current)를 공급한다. 바이어스 회로(345, 346)는 전원 단자를 통해 승압 전압(VSA)을 입력받는다. 바이어스 회로(345, 346)는 직렬 연결된 2개의 PMOS 트랜지스터(Pbias1, Pbias2)로 구성된다. 제 1 PMOS 트랜지스터(Pbias1)는 전원 단자와 제 2 PMOS 트랜지스터(Pbias2) 사이에 연결되며, 제 1 바이어스 신호(nPBIAS)에 의해 제어된다. 여기에서, 제 1 바이어스 신호(nPBIAS)는 제어 로직(380)으로부터 제공된다. 제 2 PMOS 트랜지스터(Pbias2)는 제 1 PMOS 트랜지스터(Pbias1)와 센싱 노드(NSA) 사이에 연결되며, 제 2 바이어스 신호(BIAS)에 의해 제어된다. 여기에서, 제 2 바이어스 신호(BIAS)는 제어 로직(380)으로부터 제공되며, 읽기 동작 시에 정해진 직류(DC) 전압 값을 갖는다. 바이어스 회로(345, 346)는 제 1 바이어스 신호(nPBIAS)가 로우 레벨 상태일 때, 선택된 비트 라인(BLn)으로 읽기 전류를 공급한다.

감지 증폭기(350)는 읽기 동작 시에 센싱 노드(NSA)의 전압을 기준 전압(Vref)과 비교하고, 비교 결과 값(SAO)을 출력한다. 여기에서, 기준 전압(Vref)은 기준 전압 발생회로(미도시)로부터 제공된다. 감지 증폭기(350)는 승압 전압(VSA)을 사용하여 센싱 동작을 수행한다. 감지 증폭기(350)는 센싱 동작 시에 제어 로직(380)으로부터 제어신호(nPSA, PMUX)를 입력받는다.

클램프 전압 발생기(360)는 복수 레벨의 클램프 전압(Vcmp1, Vcmp2)을 생성한다. 레벨 선택기(370)는 제어 로직(380)으로부터의 선택 신호(SEL)에 응답하여 제 1 클램프 전압(Vcmp1)과 제 2 클램프 전압(Vcmp2) 중 어느 하나를 선택하여 클램핑 신호(CLMP)로 제공한다. 여기서, 제 1 및 제 2 클램프 전압들(Vcmp1, Vcmp2)의 레벨은 상술한 바이어스 회로(345, 346)에 의해서 제공되는 읽기 전류를 고려하여 결정해야 한다. 바람직하게는, 제 1 클램프 전압(Vcmp1)은 제 2 클램프 전압(Vcmp2)이 제공되는 시점에 저항 소자(110)에 흐르는 읽기 전류와 동일한 크기의 읽기 전류를 생성하도록 결정될 수 있다. 클램프 전압 발생기(360) 및 레벨 선택기(370)에 의해서, 검증 읽기와 같은 고속의 읽기 동작시에는 낮은 레벨의 제 1 클램프 전압(Vcmp1)이, 일반적인 데이터의 독출 모드에서는 상대적으로 높은 제 2 클램프 전압 (Vcmp2)이 클램프 신호(CLMP)로써 제공된다. 따라서, 센싱 마진의 감소 없이 쓰기 동작 이후에 신속히 쓰기 검증 동작을 수행할 수 있다.

제어 로직(380)은 외부에서 제공된 명령어(CMD)에 응답하여 제어 신호들 (SEL, PDIS, nPBIAS, BIAS, nPCH, nPSA, PMUX)을 출력한다. 특히, 제어 로직(380)은 명령어(CMD)를 검출하여, 고속의 읽기 모드(예를 들면, 쓰기 검증 읽기)인 경우에는 제 1 클램프 전압(Vcmp1)을 선택하도록 레벨 선택기(370)로 선택 신호(SEL)를 출력한다. 이 경우, 명령어(CMD)는 쓰기 명령어에 대응한다. 반면에, 데이터를 외부로 독출하기 위한 일반적인 읽기 모드 시(즉, 읽기 명령어가 입력되는 경우), 제어 로직(380)은 제 2 클램프 전압(Vcmp2)을 선택하도록 선택 신호(SEL)를 출력한다. 제어 로직(380)으로부터 제공되는 제어 신호들(SEL, PDIS, nPBIAS, BIAS, nPCH, nPSA, PMUX)의 파형은 이후에 설명되는 도 8에서 자세히 설명될 것이다.

이상에서, 본 발명의 상 변화 메모리 장치(300)는 클램프 신호(CLMP)의 레벨을 제어하여 고속 읽기 모드(또는, 검증 읽기 모드)와 일반 읽기 모드에 대해서 다른 레벨의 읽기 전압을 제공할 수 있다. 따라서, 경과 시간(Toff: 쓰기 후 경과 시간)을 줄이고도 충분한 센싱 마진을 제공할 수 있어 고속의 쓰기 및 읽기 동작이 가능하다.

도 8은 도 7에 도시된 상 변화 메모리 장치(300)의 읽기 동작을 설명하기 위한 타이밍도이다. 상 변화 메모리 장치(300)의 읽기 동작(Read Operation)은 디스차지 구간(t0-t1), 프리차지 구간(t1-t2), 센싱 구간(t2-t3), 그리고 디스차지 구간(t3-~t4)으로 구분될 수 있다. 설명의 편의를 위해, 메모리 셀(311, 도 7 참조)에 대한 읽기 동작이 설명된다. 여기서, 클램프 신호(CLMP)는 고속 읽기 모드(Fast read mode)에서 제 1 클램프 전압(Vcmp1)으로, 일반 읽기 모드(Normal read mode)에서는 제 2 클램프 전압(Vcmp2)으로 제반 구간들(t0-t4)에 걸쳐서 제공된다.

디스차지 구간(t0-t1)에서, 데이터 라인(DL) 및 센싱 노드(NSA)는 접지 레벨로 디스차지된다. 도 7를 참조하면, 선택 신호(Yn)가 로우 레벨 상태에 있으므로, 비트 라인(BLn)과 데이터 라인(DL)은 전기적으로 차단(Disconnect)된다. 그리고 디스차지 신호(PDIS)가 하이 레벨이므로, 데이터 라인(DL) 및 센싱 노드(NSA)는 접지 레벨로 디스차지된다. 또한, 제 1 바이어스 신호(nPBIAS)가 하이 레벨이므로, 바이어스 회로(345, 346)의 제 1 PMOS 트랜지스터(Pbias1)는 턴 오프 상태에 있게 된다. 비트 라인(BLn)이 접지 레벨에 있는 이유는 비트 라인(BLn) 상에 설치되어 있는 비트 라인 디스차지 회로(도시되지 않음)에 의해 비트 라인(BLn)이 디스차지되기 때문이다.

프리차지 구간(t1-t2)에서, 센싱 노드(NSA)는 프리차지 전압(VPRE)으로 프리차지되고, 비트 라인(BLn)은 읽기 전압(Vread1 또는 Vread2)으로 프리차지된다. 도 7을 참조하면, 선택 신호(Yn)는 하이 레벨로 되고, 디스차지 신호(PDIS)는 로우 레벨로 되며, 프리차지 신호(nPCH)는 로우 레벨로 된다. 선택 신호(Yn)가 하이 레벨로 되면, 비트 라인(BLn)과 데이터 라인(DL)은 전기적으로 연결된다. 디스차지 신호(PDIS)가 로우 레벨로 되면, 디스차지 회로(135, 136)의 NMOS 트랜지스터(Ndis1, Ndis2)는 턴-오프 된다. 프리차지 신호(nPCH)가 로우 레벨로 되면, 센싱 노드(NSA)는 프리차지 전압(VPRE)으로 프리차지 된다. 센싱 노드(NSA)가 프리차지 전압(VPRE)으로 프리차지되면, 비트 라인(BLn)은 읽기 전압(Vread1 또는 Vread2)으로 상승한다.

센싱 구간(t2-t3)에서, 워드 라인(WL0)은 로우 레벨로 된다. 워드 라인(WL0)이 로우 레벨로 되면, 메모리 셀(311)의 상태에 따라 센싱 노드(NSA)의 전압 레벨이 달라진다. 또한, 센싱 구간(t2-t3)에서, 제 1 바이어스 신호(nPBIAS)는 로우 레벨이 된다. 제 1 바이어스 신호(nPBIAS)가 로우 레벨로 되면, 읽기 전류가 바이어스 회로(345, 346)를 통해 메모리 셀(311)로 제공된다.

메모리 셀(311)이 리셋 상태 또는 데이터 '1'을 저장하고 있으면, 센싱 노드(NSA)의 전압 레벨은 프리차지 전압(VPRE)에서 승압 전압(VSA)으로 상승한다. 센 싱 노드(NSA)가 승압 전압(VSA)으로 상승하는 이유는 바이어스 회로(345, 346)를 통해 읽기 전류가 공급되기 때문이다. 메모리 셀(311)이 셋 상태 또는 데이터 '0'을 저장하고 있으면, 센싱 노드(NSA)의 전압 레벨은 프리차지 전압(VPRE)에서 클램프 전압(Vcmp1 또는 Vcmp2)로 하강한다. 여기에서, 센싱 노드(NSA)의 전압 레벨은 다이오드(Diode)의 문턱 전압(Threshold Voltage)으로 인하여 접지 레벨(GND)까지 떨어지지 않고, 클램프 전압(Vcmp1 또는 Vcmp2)으로 하강한다. 이러한 조건에서, 감지 증폭기(350)의 센싱 동작이 수행된다.

디스차지 구간(t3-t4)에서, 워드 라인(WL0)은 하이 레벨로 되고, 선택 신호(Yn)는 로우 레벨로 되고, 디스차지 신호(PDIS)는 하이 레벨로 된다. 선택 신호(Yn)가 로우 레벨로 되면, 비트 라인(BLn)과 데이터 라인(DL)은 전기적으로 차단(Disconnect)된다. 디스차지 신호(PDIS)가 하이 레벨로 되면, 센싱 노드(NSA)는 접지 레벨로 된다.

이상에서 설명된 읽기 방법에 따르면, 쓰기 펄스가 제공된 이후로부터의 경과 시간이 짧은 검증 읽기 동작에서도 충분한 센싱 마진을 제공할 수 있다. 또한, 검증 읽기 동작을 수행하는 시간을 쓰기 펄스를 제공한 시점으로부터 문턱 전압 리커버리(Vth recovery)가 충분히 진행되기 이전에도 실시할 수 있다. 즉, 제 1 클램프 전압(Vcmp1)의 레벨을 적절히 선택하는 경우, 센싱 마진의 감소없이 쓰기 펄스를 제공한 시점으로부터 종래의 경과 시간보다 짧은 시점에 검증 읽기 동작을 수행할 수 있다. 따라서, 고속 및 고신뢰성을 갖는 쓰기 동작이 가능하다.

도 9는 도 7의 감지 증폭기(350)를 보여주는 회로도이다. 감지 증폭기(350) 는 센싱 노드(NSA)의 전압을 기준 전압(Vref)과 비교하고, 센싱 결과 값(SAO)을 출력한다. 감지 증폭기(350)는 승압 전압(VSA)을 입력받으며, 제어 신호(nPSA, PMUX)에 응답하여 센싱 동작을 수행한다. 도 9를 참조하면, 감지 증폭기(350)는 센싱부(351), 래치부(352)를 포함한다.

센싱부(351)는 복수의 PMOS 트랜지스터(P1~P3) 및 복수의 NMOS 트랜지스터(N1~N5)를 포함한다. 센싱부(351)는 차동 증폭기(Differential Amplifier)(3511)와 등화기(Equalizer)(3512)를 포함한다. 차동 증폭기(3511)는 승압 전압(VSA)을 입력받고, 센싱 노드(NSA)의 전압과 기준 전압(Vref) 사이의 차이를 감지 증폭한다. 등화기(3512)는 제어 신호(nPSA)에 응답하여 차동 증폭기(3511)의 출력 노드(Na, Nb)를 등화한다.

차동 증폭기(3511)는 제 1 내지 제 2 NMOS 트랜지스터(N1, N2) 및 제 1 내지 제 3 PMOS 트랜지스터(P1, P2, P3)로 구성된다. 제 1 NMOS 트랜지스터(N1)는 센싱 노드(NSA)의 전압에 응답하여 제 1 노드(Na)와 접지 사이에 전류 통로를 형성한다. 제 2 NMOS 트랜지스터(N2)는 기준 전압(Vref)에 응답하여 제 2 노드(Nb)와 접지 사이에 전류 통로를 형성한다. 제 1 PMOS 트랜지스터(P1)는 제 2 노드(Nb)의 전압에 응답하여 제 3 노드(Nc)와 제 1 노드(Na) 사이에 전류 통로를 형성한다. 제 2 PMOS 트랜지스터(P2)는 제 1 노드(Na)의 전압에 응답하여 제 3 노드(Nc)와 제 2 노드(Nb) 사이에 전류 통로를 형성한다. 제 3 PMOS 트랜지스터(P3)는 제어 신호(nPSA)에 응답하여 전원 단자와 제 3 노드(Nc) 사이에 전류 통로를 형성한다. 제 3 PMOS 트랜지스터(P3)는 전원 단자를 통해 승압 전압(VSA)을 입력받는다.

등화기(3512)는 제 3 내지 제 5 NMOS 트랜지스터(N3, N4, N5)로 구성된다. 제 3 NMOS 트랜지스터(N3)는 제 1 노드(Na)와 접지 사이에 연결되어 있다. 제 4 NMOS 트랜지스터(N4)는 제 2 노드(Nb)와 접지 사이에 연결되어 있다. 제 5 NMOS 트랜지스터(N5)는 제 1 노드(Na)와 제 2 노드(Nb) 사이에 연결되어 있다. 제 3 내지 제 5 NMOS 트랜지스터(N3~N5)는 제어 신호(nPSA)에 응답하여 동시에 온(on) 또는 오프(off) 된다.

래치부(352)는 센싱부(351)의 제 1 노드(Na)에 연결되며, 제어 신호(PMUX)에 응답하여 센싱 결과(SAO)를 출력한다. 래치부(352)는 반전 회로(3521) 및 래치 회로(3522)를 포함한다. 반전 회로(3521)는 제 1 노드(Na)와 제 4 노드(Nd) 사이에 연결되며, 제어 신호(PMUX)에 응답하여 동작한다. 반전 회로(3521)는 제 6 및 제 7 PMOS 트랜지스터(P6, P7), 제 6 및 제 7 NMOS 트랜지스터(N6, N7), 제 1 인버터(IN1)를 포함한다. 제어 신호(PMUX)가 하이 레벨일 때, 반전 회로(3521)는 제 1 노드(Na)의 전압 레벨을 반전한다. 래치 회로(3522)는 제 2 및 제 3 인버터(IN2, IN3)를 포함한다.

도 10은 본 발명의 또 다른 실시예에 따른 상 변화 메모리 장치(400)를 보여주는 블록도이다. 도 10을 참조하면, 본 발명의 상 변화 메모리 장치(400)는 검증 읽기용 감지 증폭기(450)와 데이터 읽기용 감지 증폭기(460)를 별도로 구비하고 있다. 따라서, 각각의 감지 증폭기들(450, 460)이 활성화되는 시점에 비트 라인을 클램프하기 위한 클램프 전압들(Vcmp1, Vcmp2)도 별도로 제공된다.

셀 어레이(410)는 각각 N-비트 데이터 정보(N은 1 또는 그 보다 큰 정수)를 저장하는 메모리 셀들을 포함한다. 셀 어레이(410)에는 복수의 메모리 셀들이 행들(또는 워드 라인들)과 열들(또는 비트 라인들)로 배열될 것이다. 각 메모리 셀은 스위칭 소자와 저항 소자로 구성될 것이다. 스위칭 소자는 MOS 트랜지스터, 다이오드, 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 저항 소자는 앞서 설명된 GST 물질로 구성된 가변 저항체를 포함하도록 구성될 것이다.

어드레스 디코더(420)는 외부에서 입력된 어드레스(Address)를 디코딩한다. 여기서, 어드레스(Address)는 행 어드레스(Row Address) 및 열 어드레스(Column Address)를 포함한다. 어드레스 디코더(420)는 행 어드레스(Row Address)에 의해 워드 라인(WL)을 선택하고, 열 어드레스(Column Address)에 의해 비트 라인(BL)을 선택한다. 이를 위해 어드레스 디코더(420)는 비트 라인 선택회로(430)에 칼럼 선택 신호(Yi)를 제공한다.

비트 라인 선택회로(430)는 비트 라인(BL)을 통해 메모리 셀 어레이(410)와 연결되고, 데이터 라인(DL)을 통해 쓰기 드라이버 회로(440)에 연결된다. 비트 라인 선택회로(430)는 칼럼 선택 신호(Yi)에 응답하여 데이터 라인과 선택된 비트 라인을 전기적으로 연결한다.

쓰기 드라이버(440)는 쓰기 데이터(Write data)를 선택된 메모리 셀에 기입하기 위한 쓰기 전류를 제공한다. 쓰기 드라이버(440)는 쓰기 데이터(Write data)에 응답하여 쓰기 전류(I_SET 또는 I_RST)를 출력한다. 출력된 쓰기 전류(I_SET 또는 I_RST)는 데이터 라인(DL) 및 비트 라인 선택회로(430)를 통해서 선택된 메모리 셀의 비트 라인으로 전달된다. 쓰기 드라이버(440)는 선택된 메모리 셀에 대한 검 증 동작에 의해 검증 패스(Verify Pass)가 발생하는 시점까지 증가하는 쓰기 전류의 공급을 계속할 것이다.

검증 읽기용 감지 증폭기(450)는 제어 로직(490)에 의해서 제어되며, 쓰기 드라이버(440)를 통해서 쓰여진 데이터의 정상적인 기입 여부를 감지하기 위해 제공된다. 본 발명의 검증 읽기용 감지 증폭기(450)는 제어 로직(480)의 제어에 응답하여 선택된 메모리 셀의 데이터를 감지 증폭한다. 검증 읽기용 감지 증폭기(450)는 제어 로직(490)으로부터의 제어 신호들 (nPSA, PMUX)에 응답하여 선택된 메모리 셀의 비트 라인을 통해서 데이터를 감지하고 래치한다. 쓰기 명령어가 검출된 경우, 제어 로직(490)은 제 1 클램프 전압(Vcmp1)을 생성한다. 따라서, 제 1 클램핑 회로(455)가 턴-온되며, 선택된 메모리 셀과 검증 읽기용 감지 증폭기(450)가 연결될 것이다. 그러나, 일반적인 데이터의 읽기 모드시, 제 1 클램프 전압(Vcmp1)은 비활성화된다. 검증 읽기용 감지 증폭기(450)는 제 1 클램프 전압(Vcmp1)에 의해 감지되는 검증 결과(Vfy_data)를 검증 비교기(480)로 제공한다.

데이터 읽기용 감지 증폭기(460)는 정상 읽기 동작시 비트 라인 선택회로(430)에 의해서 선택된 비트 라인을 통해서 메모리 셀에 기록된 데이터를 감지한다. 일반적인 데이터의 읽기 명령어(Read command)가 검출되면, 제어 로직(490)은 제 2 클램프 전압(Vcmp2)을 활성화한다. 따라서, 제 1 클램핑 회로(455)는 차단되고, 제 2 클램핑 회로(465)가 턴-온된다. 제 2 클램프 전압(Vcmp2)에 의하여 센싱된 메모리 셀의 데이터는 출력 데이터(DO)로서 데이터 입출력 버퍼(470)로 전달된다.

데이터 입출력 버퍼(470)는 외부로부터 제공되는 입력 데이터(DI)를 쓰기 드라이버(440) 및 검증 비교기(480)에 제공한다. 그리고, 데이터 입출력 버퍼(470)는 데이터 읽기용 감지 증폭기(460)에 의해서 읽혀진 데이터를 외부에 제공한다.

검증 비교기(480)는 검증 읽기용 감지 증폭기(450)로부터 제공되는 검증 데이터(Vfy_data)와 입출력 버퍼(470)로부터 제공되는 입력 데이터(DI)를 비교한다. 검증 비교기(480)는 검증 데이터(Vfy_data)와 입력 데이터(DI)와의 비교 결과에 따라 쓰기 데이터의 정상적인 기입 여부를 의미하는 패스/페일 신호(P/F)를 출력한다. 검증 데이터(Vfy_data)와 입력 데이터(DI)가 동일한 것으로 검출되면, 검증 비교기(480)는 검증 패스(Verify Pass)를 출력하게 될 것이다. 반면, 검증 데이터(Vfy_data)와 입력 데이터(DI)가 동일하지 않을 경우에는, 검증 비교기(480)는 검증 페일(Verify Fail)을 출력할 것이다.

제어 로직(490)은 명령어(CMD)를 검출하여, 검증 읽기용 감지 증폭기(450) 또는 데이터 읽기용 감지 증폭기(460)를 선택하기 위한 제어 신호(nPSA, PMUX)와 제 1 클램프 전압(Vcmp1) 또는 제 2 클램프 전압(Vcmp2)을 생성한다. 제어 로직(490)은 쓰기 명령어가 검출되면, 제 1 클램프 전압(Vcmp1)을 제공하여 검증 읽기용 감지 증폭기(450)를 활성화한다. 반면에 읽기 명령어가 검출되면, 제 2 클램프 전압(Vcmp2)을 제공하여 데이터 읽기용 감지 증폭기(460)를 활성화한다. 제 1 클램프 전압(Vcmp1) 및 제 2 클램프 전압(Vcmp2)은 앞서 기술된 도 7에서의 전압들과 실질적으로 동일한 레벨을 갖는다.

이상의 구성들을 포함하는 본 발명의 상 변화 메모리 장치(400)는 쓰기 검증 동작시와 데이터 읽기 동작시에 서로 다른 감지 증폭기들이 활성화된다. 그리고 각각의 모드에서 서로 다른 레벨의 클램프 전압이 제공됨으로써, 본 발명의 상 변화 메모리 장치(400)는 쓰기 펄스의 제공 시점으로부터의 경과 시간에 관계없이 일정한 센싱 마진을 제공할 수 있다. 따라서, 신뢰성을 높이기 위해 쓰기-쓰기 검증(Write-Write verify) 방식의 프로그램 스킴을 적용하는 상 변화 메모리 장치의 쓰기 속도를 획기적으로 높일 수 있다.

도 11은 도 10의 상 변화 메모리 장치(400)의 읽기 방법을 간략히 보여주는 순서도이다. 도 11을 참조하면, 쓰기 펄스가 제공된 시점으로부터 짧은 경과 시간 이후에 읽기가 실시되는 검증 읽기 동작과, 일반적인 데이터를 센싱하는 정상 읽기 동작에서 서로 다른 클램프 전압을 제공하기 위한 방법이 도시되어 있다.

제어 로직(490)은 명령어(CMD)를 모니터링하여 쓰기 명령어인지 또는 읽기 명령어인지를 검출한다(S110). 제어 로직(490)은 검출된 명령어를 통해서 실시될 읽기 동작 모드를 선택한다. 제어 로직(490)은 쓰기 명령어가 입력된 경우에는 검증 읽기(Verify read) 방식으로, 읽기 명령어가 입력된 경우에는 정상 읽기 모드에 따라서 클램프 전압을 선택하도록 제어한다(S120). 만일, 쓰기 검증 읽기 모드인 경우, 제어 로직(490)은 제 1 클램프 전압(Vcmp1)을 제공하여 검증 읽기용 감지 증폭기(450)를 활성화한다(S130). 반면, 정상 읽기 모드인 경우, 제어 로직(490)은 제 2 클램프 전압(Vcmp2)을 생성하여 데이터 읽기용 감지 증폭기(460)를 활성화한다(S140). 선택된 클램프 전압 하에서 활성화된 감지 증폭기가 데이터의 센싱과 래치 동작을 수행하도록 제어 로직(490)은 제어 신호들(nPSA, PMUX)를 출력한다.

도 12는 본 발명의 또 다른 실시예를 보여주는 블록도이다. 도 12를 참조하면, 본 발명의 상 변화 메모리 장치(500)는 버스트 모드(Burst mode)로 쓰기-검증 읽기 동작을 수행하는 경우에도 쓰기 속도를 향상시킬 수 있다. 즉, 다수의 메모리 셀들을 연속적으로 프로그램하고, 연속적으로 검증 읽기 동작을 수행하는 경우에도 앞서 기술된 클램프 전압의 제어를 통해서 쓰기 속도의 향상을 기대할 수 있다.

셀 어레이(510)는 복수의 메모리 셀들로 구성된다. 복수의 메모리 셀들은 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL1~BLn)에 연결되어 있다. 각각의 메모리 셀은 도 10에서 기술된 바와 같이 기억 소자(Memory element)와 선택 소자(Select element)로 구성된다. 버스트 모드(Burst mode)에서 모든 메모리 셀들이 정상적으로 쓰여지는 시점까지 복수의 쓰기-검증 루프가 실시된다. 각각의 쓰기-검증 루프에서 메모리 셀들은 한꺼번에 프로그램될 수도 있고, 2개씩(×2), 또는 4개씩(×4 ) 혹은 8개씩(×8) 프로그램될 수 있다. 쓰기-검증 루프의 단위가 예를 들면, 하나의 워드 라인(WL1)이라고 가정하자. 버스트 쓰기 동작이 시작되면, 메모리 셀들(C1-Cm) 각각에 대한 연속적인 쓰기 펄스의 제공에 뒤따라, 메모리 셀들(C1-Cm) 각각에 대한 검증 읽기 펄스가 순차적으로 제공될 것이다. 따라서, 쓰기 펄스가 제공된 이후에, 읽기 펄스가 제공되는 경과 시간(Toff)은 메모리 셀(C1)과 메모리 셀(Cm)에서 차이를 갖게 된다. 따라서, 저항 드리프트(Resistance Drift)에 의해서 메모리 셀들 간의 센싱 마진의 차이가 발생한다. 쓰기-검증 읽기 루프의 목적은 프로그램된 메모리 셀의 저항들의 산포를 협소(Tight)하게 제공하기 위한 기술이다. 특히, 상 변화 메모리 셀을 멀티 레벨 셀(MLC)로 구동시키기 위해서, 쓰기- 검증 읽기 스킴은 필수적인 기술이다. 그러나, 상술한 버스트 모드에서, 동일 루프에서 쓰여진 메모리 셀들의 저항 차이는 메모리 셀들의 저항 산포를 줄이는데 나쁜 영향을 미친다. 상술한 검증 읽기 동작시에 발생하는 셀들 간의 센싱 마진의 차이는 최소 센싱 마진을 기준으로 읽기 동작의 바이어스 설정이 고려되어야 하기 때문에 센싱 마진의 감소를 의미한다. 센싱 마진이 감소되는 경우, 이를 보상하기 위해 버스트 쓰기 동작의 속도를 감소하여 해결할 수밖에 없다. 그러나, 본 발명의 상 변화 메모리 장치(500)는 버스트 쓰기 모드시, 클램핑 전압(Vcmp)을 제어하여, 문턱 전압 리커버리(Vth Recovery)와 저항 드리프트(Resistance Drift)에 의한 센싱 마진의 감소를 보상할 수 있다.

어드레스 디코더(520)는 외부에서 입력된 어드레스(Address)를 디코딩한다. 여기서, 어드레스(Address)는 행 어드레스(Row Address) 및 열 어드레스(Column Address)를 포함한다. 어드레스 디코더(520)는 행 어드레스(Row Address)에 의해 워드 라인(WL)을 선택하고, 열 어드레스(Column Address)에 의해 비트 라인(BL)을 선택한다. 이를 위해 어드레스 디코더(520)는 비트 라인 선택회로(530)에 칼럼 선택 신호(Yi)를 제공한다.

비트 라인 선택회로(530)는 비트 라인(BL)을 통해 셀 어레이(510)와 연결되고, 데이터 라인(DL)을 통해 쓰기 드라이버 회로(540)에 연결된다. 비트 라인 선택회로(530)는 칼럼 선택 신호(Yi)에 응답하여 데이터 라인과 선택된 비트 라인을 전기적으로 연결한다.

쓰기 드라이버(540)는 쓰기 펄스 발생기(590)로부터의 쓰기 펄스들에 응답하 여 쓰기 데이터(DI)를 선택된 메모리 셀에 기입하기 위한 쓰기 전류를 제공한다. 쓰기 드라이버(540)는 쓰기 데이터(DI)에 응답하여 쓰기 전류(I_SET 또는 I_RST)를 출력한다. 출력된 쓰기 전류(I_SET 또는 I_RST)는 데이터 라인(DL) 및 비트 라인 선택회로(530)를 통해서 선택된 메모리 셀의 비트 라인으로 전달된다. 쓰기 드라이버(540)는 선택된 메모리 셀에 대한 검증 동작에 의해 검증 패스(Verify Pass)가 발생하는 시점까지 증가하는 쓰기 전류의 공급을 계속할 것이다.

감지 증폭기(550)는 제어 로직(580)에 의해서 제어되며, 쓰기 드라이버(540)를 통해서 쓰여진 데이터의 정상적인 기입 여부를 감지하기 위해 제공된다. 본 발명의 감지 증폭기(550)는 제어 로직(580)의 제어에 응답하여 선택된 메모리 셀의 데이터를 감지 증폭한다. 감지 증폭기(550)는 제어 로직(580)으로부터의 제어 신호들(nPSA, PMUX)에 응답하여 선택된 메모리 셀의 비트 라인을 통해서 데이터를 감지하고 래치한다. 버스트 쓰기 모드시, 제어 로직(580)은 일반적인 데이터의 읽기 모드시에 제공되는 클램핑 전압보다 낮은 제 1 클램핑 전압(Vcmp1)을 생성한다. 제 1 클램핑 전압(Vcmp1) 전압은 일반적인 데이터 읽기 모드 시에 제공되는 제 2 클램핑 전압(Vcmp2)보다 낮다. 제 1 클램핑 전압(Vcmp1)의 레벨은 제 2 클램핑 전압(Vcmp2)이 제공되는 경우에 감지되는 읽기 전류와 동일한 읽기 전류가 발생하는 읽기 전압으로 선택될 수 있다. 클램핑 회로(555)가 제 1 클램핑 전압(Vcmp1)에 의해서 턴-온되면, 비트 라인은 제 1 클램핑 전압(Vcmp1)과 트랜지스터(Ncmp)의 문턱 전압의 차이에 해당하는 읽기 전압으로 고정된다. 따라서, 읽기 전압의 감소에 의해서 메모리 셀들의 센싱 마진은 증가한다. 제 1 클램핑 전압(Vcmp1)에 의해 트랜 지스터(Ncmp)가 턴-온되면, 선택된 메모리 셀과 감지 증폭기(550)가 연결될 것이다. 감지 증폭기(550)는 제 1 클램핑 전압(Vcmp1)에 의해 감지되는 검증 결과(Vfy_data)를 검증 비교기(570)로 제공한다.

데이터 입출력 버퍼(560)는 외부로부터 제공되는 입력 데이터(DI)를 쓰기 드라이버(540) 및 검증 비교기(570)에 제공한다.

검증 비교기(570)는 감지 증폭기(550)로부터 제공되는 검증 데이터(Vfy_data)와 입출력 버퍼(560)로부터 제공되는 입력 데이터(DI)를 비교한다. 검증 비교기(570)는 검증 데이터(Vfy_data)와 입력 데이터(DI)와의 비교 결과에 따라 쓰기 데이터의 정상적인 기입 여부를 의미하는 대한 패스/페일 신호(P/F)를 출력한다. 검증 데이터(Vfy_data)와 입력 데이터(DI)가 동일한 것으로 검출되면, 검증 비교기(570)는 검증 패스(Verify Pass)를 출력하게 될 것이다. 반면, 검증 데이터(Vfy_data)와 입력 데이터(DI)가 동일하지 않을 경우에는, 검증 비교기(570)는 검증 페일(Verify Fail)을 출력할 것이다.

제어 로직(580)은 버스트 쓰기 명령어(Burst write CMD)를 검출하여, 감지 증폭기(550)로 제어 신호(nPSA, PMUX)와 제 1 클램핑 전압(Vcmp1) 또는 제 2 클램핑 전압(Vcmp2)을 생성한다. 제어 로직(580)은 버스트 쓰기 명령어가 검출되면, 제 1 클램핑 전압(Vcmp1)을 제공하여 감지 증폭기(550)를 활성화한다. 반면에 읽기 명령어가 검출되면, 제 2 클램핑 전압(Vcmp2)을 제공하여 감지 증폭기(550)를 활성화할 것이다. 제 1 클램핑 전압(Vcmp1) 및 제 2 클램핑 전압(Vcmp2)은 앞서 기술된 도 7에서의 전압들과 실질적으로 동일한 레벨로 선택될 수 있다.

쓰기 펄스 발생기(590)는 제어 로직(590)의 제어 동작에 응답하여 셋 또는 리셋 상태로 메모리 셀들을 프로그램하기 위한 쓰기 펄스들을 쓰기 드라이버(540)에 제공한다. 쓰기 드라이버(540)는 쓰기 펄스들에 응답하여 쓰기 전류(I_SET 또는 I_RST)를 생성한다.

이상의 구성들을 포함하는 본 발명의 상 변화 메모리 장치(50)는 버스트 쓰기 동작시에도 제 1 클램핑 전압을 제공함으로써, 센싱 마진을 높일 수 있다.

도 13은 도 12의 메모리 셀들(C1-Cm)에 대한 버스트 쓰기 모드를 수행하기 위한 쓰기-쓰기 검증 루프들을 보여주는 타이밍도이다. 도 13을 참조하면, 메모리 셀들(C1-Cm)에 대한 쓰기 펄스들은 버스트 쓰기 루프들(BW loop_1~BW loop_3) 각각에서 시간 구간(ΔT1) 동안 제공된다. 그리고, 메모리 셀들(C1-Cm)에 대한 읽기 펄스들은 버스트 쓰기 루프들(BW loop_1~BW loop_3) 각각에서 시간 구간(ΔT2) 동안 제공된다. 여기서, 쓰기 펄스는 주기 (Tww)이며, 읽기 펄스는 주기(Trr)로 정의된다. 그리고, 쓰기 펄스들이 제공된 이후 읽기 펄스가 제공되기까지의 시간 간격을 (Twr)이라 하자. 그러나, 쓰기 펄스와 읽기 펄스는 서로 다른 펄스 폭들을 가진다. 버스트 쓰기 동작을 실시하는 경우, 메모리 셀(C1)에 있어서, 쓰기 펄스가 제공된 이후에 읽기 펄스가 제공되기까지는 시간 간격 (ΔT3)가 소요된다. 반면에, 메모리 셀(Cm)에 있어서, 쓰기 펄스가 제공된 이후에 읽기 펄스가 제공되기까지는 시간 간격 (ΔT4)가 소요된다. 쓰기 펄스의 펄스 폭이 읽기 펄스의 펄스 폭보다 크기 때문에 시간 간격들(ΔT3, ΔT4)은 서로 다른 값을 가진다. 즉, 시간 간격 (ΔT3)가 시간 간격 (ΔT4)보다 크다. 이러한 조건은, 저항 드리프트(Resistance Drift) 정도 의 차이를 발생하게 되고, 각각의 메모리 셀들은 서로 다른 센싱 마진을 가지기 때문에, 버스트 쓰기 모드에서 검증 읽기 동작의 속도를 제한한다. 따라서, 버스트 모드에서도 클램프 전압(Vcmp)을 제어하여, 메모리 셀들의 센싱 마진을 높일 수 있다.

도 14는 본 발명의 또 다른 실시예에 따른 상 변화 메모리 장치의 적용 예를 보여주는 휴대용 전자 시스템(600)의 블록도이다. 버스 라인(L3)을 통하여 마이크로 프로세서(630)와 연결된 상 변화 메모리 장치(610)는 휴대용 전자시스템의 메인 메모리로서 제공된다. 전원 공급부(620)는 전원 라인(L4)을 통해 마이크로 프로세서(630), 입출력 장치(640), 그리고 상 변화 메모리 장치(610)에 전원을 공급한다. 여기서 마이크로프로세서(630) 및 입출력 장치(640)는 상 변화 메모리 장치(610)를 제어하기 위한 메모리 컨트롤러로 제공될 수 있다.

수신 데이터가 라인(L1)을 통하여 입출력 장치(640)에 제공되는 경우에 마이크로프로세서(630)는 라인(L2)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(L3)을 통해 상 변화 메모리 장치(610)에 수신 또는 처리된 데이터를 인가한다. 상 변화 메모리 장치(610)는 버스 라인(L3)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로프로세서(630)에 의해 읽혀지고 입출력 장치(640)를 통해 외부로 출력된다.

전원 공급부(620)의 전원이 전원 라인(L4)에 공급되지 않는 경우에도 상 변화 메모리 장치(610)의 메모리 셀에 저장된 데이터는 상 변화 물질의 특성에 기인하여 소멸하지 않는다. 이는 상 변화 메모리 장치(610)가 디램(DRAM)과는 달리 불 휘발성 메모리이기 때문이다. 이외에도 상 변화 메모리 장치(610)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.

본 발명에 따른 상 변화 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 상 변화 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 가변 저항 메모리 셀의 구조를 간략히 보여주는 도면;

도 2는 가변 저항 메모리 셀의 특성을 보여주는 그래프;

도 3은 본 발명에 따른 문턱 전압 리커버리를 보상하기 위한 방법을 보여주는 그래프;

도 4는 본 발명에 따른 상 변화 물질의 읽기 방법을 간략히 보여주는 도면;

도 5는 본 발명의 상 변화 물질의 읽기 방법을 간략히 보여주는 순서도;

도 6a는 본 발명의 효과를 간략히 보여주는 그래프;

도 6b는 본 발명의 읽기 전압의 레벨 선택 방법을 보여주는 그래프;

도 7은 본 발명에 따른 상 변화 메모리 장치의 구조를 보여주는 블록도;

도 8은 도 7의 상 변화 메모리 장치의 읽기 방법을 보여주는 타이밍도;

도 9는 도 7의 감지 증폭기의 구조를 보여주는 회로도;

도 10은 본 발명의 다른 특징에 따른 상 변화 메모리 장치의 구조를 보여주는 블록도;

도 11은 도 10의 상 변화 메모리 장치의 읽기 방법을 보여주는 순서도;

도 12는 본 발명의 또 다른 특징에 따른 상 변화 메모리 장치의 구조를 보여주는 블록도;

도 13은 도 12의 상 변화 메모리 장치의 버스트 쓰기 동작을 보여주는 파형도;

도 14는 본 발명의 가변 저항 메모리 장치를 구비하는 메모리 시스템의 구성 을 간략히 보여주는 블록도.

*도면의 주요 부분에 대한 부호의 설명*

10, 110 : 저항 소자 11 : 상부 전극

12 : GST 13 : 콘택 플러그

14 : 하부 전극 15 : 비정질 볼륨

120 : 스위치 130 : 스위치 제어 수단

140 : 쓰기 펄스 150 : 읽기 펄스

310, 410, 510 : 셀 어레이 320, 420, 520 : 어드레스 디코더

330, 430, 530 : 비트 라인 선택회로

340 : 센싱 바이어스 회로 350, 550 : 감지 증폭기

360 : 클램프 전압 발생기 370 : 레벨 선택기

380 : 제어 로직 440, 540 : 쓰기 드라이버

450 : 검증 읽기용 감지 증폭기 460 : 데이터 읽기용 감지 증폭기

470, 560 : 데이터 입출력 버퍼 480, 570 : 검증 비교기

490, 580 : 제어 로직 555 : 클램핑 회로

590 : 쓰기 펄스 발생기 610 : 상 변화 메모리 장치

620 : 전원 공급부 630 : 마이크로프로세서

640 : 입출력 회로

Claims

비트 라인에 연결되는 메모리 셀; 및

상기 메모리 셀에 대한 쓰기 동작으로부터의 경과 시간에 따라 상기 비트 라인으로 제 1 읽기 전압과 제 2 읽기 전압들 중 어느 하나를 선택적으로 제공하는 클램핑 회로를 포함하는 가변 저항 메모리 장치.
제 1 항에 있어서,

제 1 경과 시간에 제공되는 상기 제 1 읽기 전압은, 상기 제 1 경과 시간보다 긴 제 2 경과 시간에 제공되는 상기 제 2 읽기 전압보다 낮은 것을 특징으로 하는 가변 저항 메모리 장치.
제 2 항에 있어서,

상기 제 1 경과 시간은 상기 메모리 셀에 대한 검증 읽기 동작에 대응하는 가변 저항 메모리 장치.
제 2 항에 있어서,

상기 메모리 셀이 리셋 상태로 프로그램된 상태에서, 상기 제 1 경과 시간에 상기 제 1 읽기 전압에 의해서 발생하는 제 1 읽기 전류와, 상기 제 2 경과 시간에 상기 제 2 읽기 전압에 의해서 발생하는 제 2 읽기 전류는 동일한 크기를 갖는 것 을 특징으로 하는 가변 저항 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀은,

상기 비트 라인으로 제공되는 쓰기 전류의 종류에 따라 다른 크기의 저항치를 갖는 가변 저항체; 및

워드 라인을 통해서 제공되는 선택 신호에 응답하여 선택되도록 스위칭하는 선택 소자를 포함하는 가변 저항 메모리 장치.
제 5 항에 있어서,

상기 가변 저항체는 칼코겐 혼합물(Chalcogenide alloys)로 형성되는 것을 특징으로 하는 가변 저항 메모리 장치.
비트 라인에 연결된 메모리 셀;

상기 비트 라인을 제 1 읽기 전압 및 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압 중 어느 하나로 클램프하는 클램핑 회로;

상기 클램핑 회로에 의해서 상기 비트 라인과 전기적으로 연결되며, 상기 비트 라인의 전압 레벨을 센싱하는 감지 증폭기 회로; 및

읽기 모드에 따라 상기 제 1 읽기 전압과 제 2 읽기 전압 중 어느 하나로 상기 비트 라인을 클램핑하도록 상기 클램핑 회로를 제어하는 제어 로직을 포함하는 가변 저항 메모리 장치.
제 7 항에 있어서,

상기 클램핑 회로는 상기 비트 라인과 상기 감지 증폭기 회로를 스위칭하는 NMOS 트랜지스터를 포함하는 가변 저항 메모리 장치.
제 8 항에 있어서,

상기 제어 로직은 상기 NMOS 트랜지스터의 게이트에 상기 제 1 읽기 전압 또는 상기 제 2 읽기 전압으로 상기 비트 라인을 클램핑하도록 제 1 클램프 전압 또는 제 2 클램프 전압을 선택적으로 제공하는 가변 저항 메모리 장치.
제 9 항에 있어서,

상기 제어 로직은 쓰기 명령어에 응답하여 상기 제 1 클램프 전압을 제공하는 가변 저항 메모리 장치.
제 10 항에 있어서,

상기 제 1 클램프 전압은 검증 읽기 동작시에 상기 클램핑 회로에 제공되는 가변 저항 메모리 장치.
제 9 항에 있어서,

상기 제어 로직은 읽기 명령어에 응답하여 상기 제 2 클램프 전압을 제공하는 가변 저항 메모리 장치.
제 8 항에 있어서,

상기 읽기 모드는 쓰기 명령어에 응답하여 활성화되는 검증 읽기 모드와, 읽기 명령어에 응답하여 활성화되는 데이터 읽기 모드를 포함하는 가변 저항 메모리 장치.
제 13 항에 있어서,

상기 감지 증폭기 회로는,

상기 검증 읽기 모드에서 상기 비트 라인이 상기 제 1 읽기 전압으로 클램핑된 시점에 활성화되는 제 1 감지 증폭기; 및

상기 데이터 읽기 모드에서 상기 비트 라인이 상기 제 2 읽기 전압으로 클램핑된 시점에 활성화되는 제 2 감지 증폭기를 포함하는 가변 저항 메모리 장치.
제 13 항에 있어서,

상기 읽기 모드는 버스트 모드에서 실시되는 검증 읽기 모드를 더 포함하는 가변 저항 메모리 장치.
가변 저항 메모리 장치의 읽기 방법에 있어서,

메모리 셀의 프로그램 시간으로부터 읽기 동작이 수행되는 시점까지의 경과 시간을 판단하는 단계; 및

상기 경과 시간에 따라 상기 메모리 셀의 비트 라인을 클램핑하기 위한 클램프 전압을 가변적으로 제공하여 상기 메모리 셀의 데이터를 감지하는 단계를 포함하는 읽기 방법.
제 16 항에 있어서,

상기 경과 시간의 판단은, 입력되는 명령어가 쓰기 명령어인지 또는 읽기 명령인지를 검출하는 것으로 수행되는 읽기 방법.
제 17 항에 있어서,

상기 쓰기 명령어가 검출되면, 상기 비트 라인은 제 1 읽기 전압으로 클램핑되며, 상기 읽기 명령어가 검출되면 상기 비트 라인은 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압으로 클램핑되는 것을 특징으로 하는 읽기 방법.
제 18 항에 있어서,

상기 제 1 읽기 전압으로 클램핑된 비트 라인을 통해서 검증 읽기 동작을 수행하는 읽기 방법.
가변 저항 메모리 장치; 및

상기 가변 저항 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 가변 저항 메모리 장치는 청구항 7의 가변 저항 메모리 장치인 것을 특징으로 하는 메모리 시스템.