JP2009295264A - 相変化メモリ装置及びその読み出し方法 - Google Patents

相変化メモリ装置及びその読み出し方法 Download PDF

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Abstract

【課題】相変化メモリ装置及びその読み出し方法を提供する。
【解決手段】本発明の可変抵抗メモリ装置は、ビットラインに接続されるメモリセルと、前記メモリセルに対する書き込み動作以後からの経過時間によって前記ビットラインに第１読み出し電圧及び第２読み出し電圧のうち、何れか一つを選択的に提供するクランプ回路を含む。上述のクランプ回路のバイアス方法によって、書き込み動作と検証読み出し動作間の時間間隔を減らしてもセンシングマージンを確保することができてメモリ速度を高めることができる。
【選択図】図４

Description

本発明は、半導体メモリ装置に関し、より詳細には、相変化メモリ装置及びその読み出し方法に関する。
ランダムアクセス(Ｒａｎｄｏｍ ａｃｃｅｓｓ)が可能であり、高集積及び大容量を実現することができる半導体メモリ装置の需要は日増しに増加している。そういう半導体メモリ装置には、現在、携帯用電子機器などに主に使われるフラッシュメモリ(Ｆｌａｓｈ ｍｅｍｏｒｙ)が代表的である。その他にＤＲＡＭのコンデンサを不揮発性を有する物質に取り替えた半導体メモリ装置が登場している。強誘電体コンデンサを利用した強誘電体ＲＡＭ(ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ)、ＴＭＲ(Ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏ‐ｒｅｓｉｓｔｉｖｅ)膜を利用したマグネチックＲＡＭ(ＭＲＡＭ：Ｍａｇｎｅｔｉｃ ＲＡＭ)、そしてカルコゲン混合物(Ｃｈａｌｃｏｇｅｎｉｄｅ ａｌｌｏｙｓ）を利用した相変化メモリ装置(Ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ)などがある。特に、相変化メモリ装置は、不揮発性メモリ装置であり、その製造過程が比較的簡単で、低価で大容量のメモリを具現することができる。
相変化メモリセルは、相異なる電気的な読み出し特性を示す異なる構造的な状態(Ｓｔｒｕｃｔｕｒｅｄ ｓｔａｔｅｓ)の間で電気的に変わることができる物質を利用する。例えば、ゲルマニウム・アンチモン・テルル混合物ＧＳＴであるカルコゲン物質(Ｃｈａｌｃｏｇｅｎｉｄｅ ｍａｔｅｒｉａｌ)(以下、‘ＧＳＴ物質’と称する)に作られたメモリ装置が知られている。ＧＳＴ物質は、比較的に高い抵抗率(Ｒｅｓｉｓｔｉｖｉｔｙ）を示す非結晶状態(Ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ)と、比較的に低い抵抗率を示す結晶状態(Ｃｒｙｓｔａｌｌｉｎｅ ｓｔａｔｅ)を有する。即ち、相変化メモリセルは、ＧＳＴ物質を加熱することによって、結晶状態又は非結晶状態の各々対応するデータが書込まれる。加熱の大きさ及び期間は、ＧＳＴ物質が非結晶又は結晶状に残っているかの可否を決定する。高い、そして低い抵抗率は、書き込まれた論理値‘１’及び‘０’を示し、これはＧＳＴ物質の抵抗率を測定することによって感知されることができる。従って、相変化メモリ装置は、可変抵抗メモリ装置(Ｖａｒｉａｂｌｅ-Ｒｅｓｉｓｔａｎｃｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ)とも呼ばれる。
一般の相変化メモリ装置において、メモリセルは、抵抗素子とスイッチング素子に構成される。図１は、相変化メモリセルの抵抗素子１０を簡略に示す図面である。抵抗素子１０は、印加される電流Ｉによって可変的な抵抗値を有する。抵抗素子１０の断面を簡略に見ると、抵抗素子１０は、上部電極１１と、相変化物質１２と、コンタクトプラグ１３と、下部電極１４に構成される。上部電極１１は、ビットラインＢＬに接続される。下部電極１４は、コンタクトプラグ(ＣＰ：Ｃｏｎｔａｃｔ ｐｌｕｇ)１３と、アクセストランジスタ、又はアクセスダイオード(図示せず)の間に接続される。コンタクトプラグ１３は、導電性物質(例えば、ＴｉＮなど）に形成され、ヒータプラグ(Ｈｅａｔｅｒ Ｐｌｕｇ)とも呼ばれる。相変化物質１２は、上部電極１１とコンタクトプラグ１３の間に形成される。相変化物質１２の状態(Ｐｈａｓｅ）は、供給される電流パルスの大きさ(Ａｍｐｌｉｔｕｄｅ)、幅(Ｄｕｒａｔｉｏｎ)、下降時間(Ｆａｌｌ ｔｉｍｅ)などによって変わるようになる。セット(Ｓｅｔ)又はリセット(Ｒｅｓｅｔ)に対応する相変化物質の状態(Ｐｈａｓｅ）は、図示されたように非晶質量１５(Ａｍｏｒｐｈｏｕｓ ｖｏｌｕｍｅ)によって決定される。一般的に非晶質状態(Ａｍｏｒｐｈｏｕｓ Ｐｈａｓｅ）は、リセット状態であり、結晶状態(Ｃｒｙｓｔａｌ Ｐｈａｓｅ）は、セット状態に対応する。非晶質状態(Ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ)から結晶状態(Ｃｒｙｓｔａｌ ｓｔａｔｅ）に進行されるほど非晶質量は少なくなる。相変化物質１２は、形成される非晶質量１５(Ａｍｏｒｐｈｏｕｓ ｖｏｌｕｍｅ)によって可変される抵抗(Ｒｅｓｉｓｔａｎｃｅ）を有する。即ち、互いに異なる電流パルスによって形成される相変化物質１２の非晶質量１５によって書込まれるデータが決定される。
しかし、相変化物質１２は、プログラム以後の時間経過(Ｔｉｍｅ ｅｌａｐｓｅ)によって、スレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)及び抵抗ドリフト(Ｒｅｓｉｓｔａｎｃｅ Ｄｒｉｆｔ)を経るようになる。このような理由によって、相変化メモリのセンシングマージン(Ｓｅｎｓｉｎｇ Ｍａｒｇｉｎｅ）が減少する問題が発生する。
図２は、図１の抵抗素子１０で発生するスレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)及び抵抗ドリフト(Ｒｅｓｉｓｔａｎｃｅ Ｄｒｉｆｔ)を簡略に示すグラフである。図２を参照すると、グラフの横軸は、メモリセルがプログラムされた以後の経過された時間を示す。グラフの縦軸は、メモリセルの抵抗値を示す。抵抗素子１０の抵抗は、多様な原因によって、時間の経過によって可変されうる。代表的な原因にスレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)及び抵抗ドリフト(Ｒｅｓｉｓｔａｎｃｅ Ｄｒｉｆｔ)がある。
スレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ）は、抵抗素子１０に書き込みパルスが提供された以後、直ちにスレッショルドが安定されなくて発生する問題である。即ち、抵抗素子１０に書き込みパルスが印加されることによってリセット状態(Ｒｅｓｅｔ ｓｔａｔｅ）にプログラムされるメモリセルのエネルギバンドで、ドナーライクタラップ層Ｃ３+ (Ｄｏｎｏｒ-ｌｉｋｅ Ｔｒａｐ)には、高い濃度の電子が捕獲される。従って、ドナーライクタラップ層Ｃ３+に捕獲された高い濃度の電子が再結合(Ｒｅｃｏｍｂｉｎａｔｉｏｎ)される以前には、タラップされた電子によって伝導帯(Ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）の電子濃度が高い。ドナーライクタラップ層Ｃ３+に捕獲された高い濃度の電子が再結合(Ｒｅｃｏｍｂｉｎａｔｉｏｎ)される以前にセンシングが実行される場合、抵抗素子１０のリセット抵抗Ｒ_ｒｓｔが低くて、センシングマージンの確保が容易でない。図２では、書き込みパルスが印加された以後、時間ｔ０の経過以前のΔＴ１区間にリセット抵抗Ｒ_ｒｓｔの変化曲線２６の急激な変動は、このようなスレッショルドリカバリ(Ｖｔｈ ｒｅｃｏｖｅｒｙ)が支配的な要因に作用するためである。経過時間ｔ１でみると、リセット抵抗Ｒ_ｒｓｔの散布は、分布図２３に示す。この場合、セット抵抗Ｒ_ｓｅｔの散布は、分布図２１に示しうる。従って、充分であるセンシングマージンＳＭ１を提供するためには、書き込み動作後、充分である経過時間(例えば、３０ｎｓ)以後にセンシング動作が行われなければならない。
スレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)とともに、抵抗ドリフト(Ｒｅｓｉｓｔｅｒ Ｄｒｉｆｔ)もセンシングマージンの減少を惹起させる。書き込みパルスが印加された以後、時間ｔ０の経過以後のリセット抵抗Ｒ_ｒｓｔは図示されたように、抵抗素子１０の抵抗値は、プログラムされた以後の固定された値を維持せず時間の経過とともに増加する。書き込みパルスが印加された以後、時間ｔ２の経過以後のリセット抵抗Ｒ_ｒｓｔの平均値は、Ｒ３で変化する。マルチレベルセルにおいて、このような抵抗素子の特性は、センシングマージンを減少させる。時間経過による抵抗の変化は、マルチレベル相変化メモリ装置を具現することに対する制限要因として作用する。
相変化物質のスレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)と抵抗ドリフト(Ｒｅｓｉｓｔｅｒ Ｄｒｉｆｔ)特性は、論文１：Ａ．Ｐｉｒｏｖａｎｏ ｅｔ ａｌ、“Ｅｌｅｃｔｒｏｎｉｃ Ｓｗｉｔｃｈｉｎｇ ｉｎ Ｐｈａｓｅ-Ｃｈａｎｇｅ Ｍｅｍｏｒｉｅｓ”、ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、５１、４５２(２００４)、２：Ａ．Ｐｉｒｏｖａｎｏ ｅｔ ａｌ、“Ｌｏｗ-Ｆｉｅｌｄ Ａｍｏｒｐｈｏｕｓ Ｓｔａｔｅ Ｒｅｓｉｓｔａｎｃｅ ａｎｄ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｄｒｉｆｔ ｉｎ Ｃｈａｌｃｏｇｅｎｉｄｅ Ｍａｔｅｒｉａｌｓ”、ＩＥＥＥＴｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、５１、１(２００４)、３：Ｍ．Ｇｉｌｌ ｅｔ ａｌ、“Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ-Ａ Ｈｉｇｈ-Ｐｅｒｆｏｒｍａｎｃｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｓｔａｎｄ-Ａｌｏｎｅ Ｍｅｍｏｒｙ ａｎｄ Ｅｍｂｅｄｄｅｄ Ａｐｐｌｉｃａｔｉｏｎｓ”、ＩＳＳＣＣ、(２００２)、４：Ｄ．Ｉｅｌｍｉｎｉ“Ｒｅｃｏｖｅｒｙ ａｎｄ Ｄｒｉｆｔ Ｄｙｎａｍｉｃｓ ｏｆ Ｒｅｓｉｓｔａｎｃｅ ａｎｄ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅｓ ｉｎ Ｐｈａｓｅ-Ｃｈａｎｇｅ Ｍｅｍｏｒｉｅｓ”ＩＥＥＥＴｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、５４、３０８(２００７)に掲載され、本発明に含まれる。
メモリディバイスの付加価値を高める必須な特性のうちの一つが、高速の書き込み及び読み出しの機能である。特に、相変化メモリ装置において、ＤＲＡＭのようにランダムアクセスメモリ、半導体ディスク装置ＳＳＤ、モバイル機器の格納装置のような多様な用途を支援するためには、高速のアクセス速度が支援されなければならない。しかし、上述の相変化物質のスレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)と抵抗ドリフト(Ｒｅｓｉｓｔｅｒ Ｄｒｉｆｔ)特性は、高速の書き込みと読み出し動作に障害に作用する。即ち、書き込み-検証読み出し(Ｗｒｉｔｅ-Ｖｅｒｉｆｙ ｒｅａｄ)動作を実行するスキームを適用するために、充分であるセンシングマージンが確保されなくては、高速の書き込み動作を実行することができない。このような技術的障害は、抵抗素子をマルチレベルセルＭＬＣに使用するためには必ず解決されるべきの問題である。従って、相変化メモリ装置の高速化のためにスレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)と抵抗ドリフト(Ｒｅｓｉｓｔｅｒ Ｄｒｉｆｔ)特性によるセンシングマージンの減少問題を解決することができる技術が必要である。
特開２００７−０７３１７６号公報 特開２００８−０５２８６７号公報 米国特許第２００８−０５５９７２号公報
本発明は、上述の問題点に鑑みてなされたもので、その目的は、高速の読み出し及び書き込み動作を実行する相変化メモリ装置及びその読み出し方法を提供することである。
上述の目的を達成するため、本発明による可変抵抗メモリ装置は、ビットラインに接続されるメモリセルと、前記メモリセルに対する書き込み動作後からの経過時間によって前記ビットラインに第１読み出し電圧及び第２読み出し電圧のうち、何れか一つを選択的に提供するクランプ回路と、を含む。
上述の目的を達成するため、他の特徴の可変抵抗メモリ装置は、ビットラインに接続されたメモリセルと、前記ビットラインを第１読み出し電圧及び前記第１読み出し電圧より高い第２読み出し電圧のうち、何れか一つにクランプするクランプ回路と、前記クランプ回路によって前記ビットラインと電気的に接続され、前記ビットラインの電圧レベルをセンシングする感知増幅器回路と、読み出しモードによって前記第１読み出し電圧と第２読み出し電圧のうち、何れか一つに前記ビットラインをクランプするように前記クランプ回路を制御する制御ロジックと、を含む。
上述の目的を達成するための可変抵抗メモリ装置の読み出し方法は、メモリセルのプログラム時間から読み出し動作が実行される時点までの経過時間を判断する段階と、前記経過時間によって前記メモリセルのビットラインをクラムするためのクランプ電圧を可変的に提供して前記メモリセルのデータを感知する段階と、を含む。
上述の目的を達成するためのメモリシステムは、可変抵抗メモリ装置と、前記可変抵抗メモリ装置を制御するためのメモリコントローラと、を含み、前記可変抵抗メモリ装置は、ビットラインに接続されたメモリセルと、前記ビットラインを第１読み出し電圧及び前記第１読み出し電圧より高い第２読み出し電圧のうち、何れか一つにクランプするクランプ回路と、前記クランプ回路によって前記ビットラインと電気的に接続され、前記ビットラインの電圧レベルをセンシングする感知増幅器回路と、読み出しモードによって前記第１読み出し電圧と第２読み出し電圧のうち、何れか一つに前記ビットラインをクランプするように前記クランプ回路を制御する制御ロジックと、を含む。
以上のような本発明による相変化メモリ装置及びその読み出し方法によると、高速の書き込みや読み出し動作を実行しても充分であるセンシングマージンを提供することができる。
可変抵抗メモリセルの構造を簡略に示す図面である。 可変抵抗メモリセルの特性を示すグラフである。 本発明によるスレッショルドリカバリを補償するための方法を示すグラフである。 本発明による相変化物質の読み出し方法を簡略に示す図面である。 本発明の相変化物質の読み出し方法を簡略に示すフローチャートである。 本発明の効果を簡略に示すグラフである。 本発明の読み出し電圧のレベル選択方法を示すグラフである。 本発明による相変化メモリ装置の構造を示すブロック図である。 図７の相変化メモリ装置の読み出し方法を示すタイミング図である。 図７の感知増幅器の構造を示す回路図である。 本発明の他の特徴による相変化メモリ装置の構造を示すブロック図である。 図１０の相変化メモリ装置の読み出し方法を示すフローチャートである。 本発明の他の特徴による相変化メモリ装置の構造を示すブロック図である。 図１２の相変化メモリ装置のバースト書き込み動作を示す波形図である。 本発明の可変抵抗メモリ装置を具備するメモリシステムの構成を簡略に示すブロック図である。
前記の一般的な説明及び次の詳細な説明の全ては例示的であることが理解されなければならなく、請求項の付加的な説明が提供されることに見なすべきである。参照符号が本発明の望ましい実施形態に詳細に表示され、それの例が参照図面に表示されている。できるだけ何れの場合にも、同一の参照番号が同一、或いは類似の部分を参照するために説明及び図面に使われる。
以下では、可変抵抗メモリ装置で、相変化メモリ装置が本発明の特徴及び機能を説明するための一例として使われる。しかし、この技術分野に当業者は、ここに記載された内容によって本発明の他の利点及び性能を容易に理解することができる。又、本発明は、他の実施形態を通じて、具現される、或いは適用されることができる。尚、詳細な説明は、本発明の範囲及び技術思想、他の目的から逸脱することなく、観点及び応用によって修正される、或いは変更されることができる。以下、本発明による実施形態を添付図面を参照して詳細に説明する。
図３は、本発明の概念を簡略に示すためのグラフである。図３を参照すると、相変化物質のスレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)と抵抗ドリフト(Ｒｅｓｉｓｔｅｒ Ｄｒｉｆｔ)特性によるセンシングマージンの減少を解決するための方法が提供される。本発明は、センシング動作際に抵抗素子１０(図１に示す)に印加される読み出し電圧(又はセンシング電圧）を書き込みパルスの提供以後からの経過時間(Ｔｉｍｅ ｅｌａｐｓｅ)によって異なるように提供する技術的特徴を示す。即ち、スレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)が完了された以後の時間に行われるデータ読み出し動作際には、高い読み出し電圧Ｖｒｅａｄ２を提供する。そして、経過時間(Ｔｉｍｅ ｅｌａｐｓｅ）が短い場合の読み出し動作際には、相対的に低い読み出し電圧Ｖｒｅａｄ１を提供する。このような読み出し方法をより詳細に説明すると次の通りである。
抵抗素子１０の電流-電圧特性曲線(Ｉ-Ｖ Ｃｈａｒａｃｔｅｒｉｓｔｉｃ Ｃｕｒｖｅ）がセット状態３０、４０に対して、そしてリセット状態５０、６０、７０、８０の各々に対して図示されている。リセット状態の各々に対応する曲線は、書き込みパルスを提供した以後からの経過時間(Ｔｉｍｅ ｅｌａｐｓｅ)による電流-電圧特性を示す。書き込みパルスを提供した以後からの経過時間(Ｔｉｍｅ ｅｌａｐｓｅ）が短い場合を示すリセット曲線８０は、スレッショルドが十分に上昇してない状態を示す。リセット曲線８０は、大きいセット抵抗値を有するセット曲線４０と交差点９０で交差する。従って、リセットデータの書き込み以後、経過時間５００ｎｓ時点から読み出し電圧Ｖｒｅａｄ２にセンシングを実行する場合、エラーが発生する。しかし、書き込みパルスの提供後の経過時間５００ｎｓが経過された時点で読み出し電圧Ｖｒｅａｄ１を通じてセンシングを試みる場合、大きいセット抵抗値を有するセット曲線４０とリセット曲線８０は、互いに異なる電流値９２、９３に対応する電流）を有する。即ち、センシングマージンを確保することができる。
書き込みパルス(Ｗｒｉｔｅ ｐｕｌｓｅ）の提供以後からの経過時間(Ｔｉｍｅ ｅｌａｐｓｅ)によって読み出し電圧のレベルを選択することができるようになることによって、読み出し動作を実行することができる時間の短縮が可能である。即ち、低いレベルの第１読み出し電圧Ｖｒｅａｄ１が提供される場合、書き込み時点と読み出し時点間の時間間隔を減らしても充分であるセンシングマージンを確保することができる。このような特徴は、書き込みパルスに続き読み出しパルスが提供される検証読み出し動作(Ｖｅｒｉｆｙ ｒｅａｄｏｐｅｒａｔｉｏｎ）の実行時点を短縮することができるということを意味する。以上の特徴は、書き込み検証動作を実施する相変化メモリ装置で、信頼性が高い高速の書き込み動作を保証する。
図４は、本発明による読み出し電圧(又は、センシング電圧）を提供するための簡略な概念を示す回路図１００である。図４を参照すると、互いに異なるレベルの読み出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２を書き込みパルスが提供された以後からの経過時間(Ｔｉｍｅ ｅｌａｐｓｅ)によって選択的に提供するための概念が説明されている。ここで、書き込みパルス(Ｗｒｉｔｅ ｐｕｌｓｅ)から読み出しパルス(Ｒｅａｄ ｐｕｌｓｅ)間の時間差を経過時間Ｔｏｆｆと称する。
抵抗素子１１０は、上述の相変化物質１２(図１に示す）を含む。従って、抵抗素子１１０は、スレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)と抵抗ドリフト(Ｒｅｓｉｓｔｅｒ Ｄｒｉｆｔ)特性を有する。抵抗素子１１０は、セット状態又はリセット状態に対応する抵抗値を有するようにプログラムされる。このようなプログラム動作は、書き込みパルス１４０の提供によって実行される。一般的にセット状態にプログラムされた抵抗素子１１０の抵抗値は、時間の経過に大きく影響を受けない。しかし、高い抵抗値を有するリセット状態にプログラムされた抵抗素子１１０でスレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)と抵抗ドリフト(Ｒｅｓｉｓｔｅｒ Ｄｒｉｆｔ)特性によってセンシングマージンの減少が発生する。
スイッチ１２０は、読み出し電圧を選択的に抵抗素子１１０に提供するための構成である。読み出しモードで、スイッチ１２０は、低いレベルの第１読み出し電圧Ｖｒｅａｄ１と高いレベルの第２読み出し電圧Ｖｒｅａｄ２のうち、何れか一つを選択して抵抗素子１１０に供給する。スイッチ１２０の選択動作は、スイッチ制御手段１３０の制御による。
スイッチ制御手段１３０は、書き込みパルス１４０が提供された以後から読み出しパルス１５０が提供される時点までの経過時間Ｔｏｆｆによって選択信号ＳＥＬをスイッチ１２０に供給する。経過時間Ｔｏｆｆが短い場合、スイッチ制御手段１３０は、低いレベルの第１読み出し電圧Ｖｒｅａｄ１を選択するように選択信号ＳＥＬをスイッチ１２０に供給する。反面に、経過時間Ｔｏｆｆが十分に長い場合、スイッチ制御手段１３０は、高いレベルの第２読み出し電圧Ｖｒｅａｄ２を選択するように選択信号ＳＥＬをスイッチ１２０に供給する。ここで、書き込みパルス１４０は、リセット状態に抵抗素子１１０をプログラムするための電流又は電圧パルスと見なすことができる。経過時間Ｔｏｆｆによって読み出し電圧を選択的に供給するためにスイッチ制御手段１３０は、読み出し動作際の経過時間Ｔｏｆｆを判断しなければならない。相変化メモリ装置でスイッチ制御手段１３０は、読み出しモード際に上述の経過時間Ｔｏｆｆを測定する機能を具備することができるが、経過時間Ｔｏｆｆの長さによってセンシングマージンの問題が発生する場合は、書き込み-検証読み出し動作の際に発生する。書き込みパルスと読み出しパルス間の経過時間Ｔｏｆｆが短いためである。従って、経過時間Ｔｏｆｆの判断は、一般的なデータ読み出しモードと検証読み出しモードを識別する動作からなりうる。即ち、書き込み命令語(Ｗｒｉｔｅ ｃｏｍｍａｎｄ)が入力されると、スイッチ制御手段１３０は、第１読み出し電圧Ｖｒｅａｄ１を選択して検証読み出し動作(Ｖｅｒｉｆｙ ｒｅａｄｏｐｅｒａｔｉｏｎ)時に提供されるようにすることができる。読み出し命令語(Ｒｅａｄ ｃｏｍｍａｎｄ)が入力されると、スイッチ制御手段１３０は、第２読み出し電圧Ｖｒｅａｄ２が選択されるようにすることができることである。
一般的に、抵抗素子１１０は、充分である経過時間Ｔｏｆｆが提供されない読み出し動作の際にスレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)と抵抗ドリフト(Ｒｅｓｉｓｔｅｒ Ｄｒｉｆｔ)特性に大きく影響を受ける。しかし、経過時間Ｔｏｆｆが短い場合にも、抵抗素子１１０に印加される読み出し電圧を降下して提供する場合、前記に図示された図３の効果によってセンシングマージンを高めることができる。このような特性は、書き込み-検証読み出し(Ｗｒｉｔｅ-Ｖｅｒｉｆｙ ｒｅａｄ)方式によって、データを書込みする相変化メモリ装置で高速の書き込み動作の具現が可能であることを意味する。
図５は、書き込み時点からの経過時間Ｔｏｆｆによって異なる読み出し電圧を提供するための相変化メモリ装置の読み出し方法を簡略に示すフローチャートである。図５を参照すると、経過時間Ｔｏｆｆが短い場合には、高速読み出し(Ｆａｓｔ ｒｅａｄ)モード、経過時間Ｔｏｆｆが相対的に長い場合には、正常読み出し(Ｎｏｒｍａｌ ｒｅａｄ)モードで示される。
読み出し動作が開始されると、高速読み出しモードなのか正常読み出しモードなのかを判断する。このような判断は、例えば、相変化メモリ装置(Ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ)で命令語の検出を通じて具現されることができる。即ち、書き込み命令語(Ｗｒｉｔｅ ｃｏｍｍａｎｄ)に応答して実行される書き込み検証動作(Ｗｒｉｔｅ ｖｅｒｉｆｙ ｏｐｅｒａｔｉｏｎ）を実行するための読み出しモードは、高速読み出しモードに対応する。反面、読み出し命令語(Ｒｅａｄ ｃｏｍｍａｎｄｄ)に応答して実行される読み出し動作は、正常読み出しモードに対応する（Ｓ１０）。万一、高速読み出しモードに判断されると、手順はメモリセルの読み出し電圧に第１読み出し電圧Ｖｒｅａｄ１を選択する（Ｓ２０）。反面、正常読み出しモードに判断されると、手順はメモリセルの読み出し電圧に第２読み出し電圧Ｖｒｅａｄ２を選択する（Ｓ３０）。選択された読み出し電圧が提供される条件下でメモリセルに対する読み出し動作が実行され、感知された抵抗の大きさによってセット状態又はリセット状態のうち、何れか一つに読み出される（Ｓ４０）。
上述の図５で説明された読み出し方法を要約すると、書き込み時点からの経過時間Ｔｏｆｆによってメモリセルに提供される読み出し電圧を可変して、読み出し時点に関係無しにセンシングマージンを確保することができる。
図６Ａは、短い経過時間以後に行われる読み出し動作際に低いレベルの第１読み出し電圧Ｖｒｅａｄ１を提供することによって受けるセンシングマージンを示すためのグラフである。図６Ａを参照すると、抵抗素子１１０(図４に示す)で発生するスレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)及び抵抗ドリフト(Ｒｅｓｉｓｔａｎｃｅ Ｄｒｉｆｔ)効果によって変化するセル抵抗(Ｃｅｌｌ Ｒｅｓｉｓｔａｎｃｅ）が経過時間Ｔｏｆｆに対して図示されている。セル抵抗の変化曲線は、セット状態２０７とリセット状態２０８、２０９の各々に対して図示された。ここでは、スレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)及び抵抗ドリフト(Ｒｅｓｉｓｔａｎｃｅ Ｄｒｉｆｔ)効果に大きい影響を受けるリセット状態２０８、２０９のみに対して説明するようにする。リセット状態にプログラムされた抵抗素子は、読み出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２の各々に対して互いに異なる抵抗値を有する。第１読み出し電圧Ｖｒｅａｄ１を読み出し電圧に選択した場合、抵抗素子１１０の抵抗変化は、第２読み出し電圧Ｖｒｅａｄ２を選択した場合より高く測定される。即ち、第１読み出し電圧Ｖｒｅａｄ１が抵抗素子１１０に提供される場合、短い経過時間Ｔｆでリセット抵抗Ｒ_ｒｓｔは、抵抗分布２０３に示す。しかし、第２読み出し電圧Ｖｒｅａｄ２が抵抗素子１１０に提供される場合、短い経過時間Ｔｆでリセット抵抗Ｒ_ｒｓｔが測定されると、抵抗分布２０２を示すはずである。従って、短い経過時間Ｔｆでリセット抵抗Ｒ_ｒｓｔの抵抗分布２０３は、セット抵抗Ｒ_ｓｅｔの分布２０１と充分である差を有するようになり、センシングマージンＳＭ１の確保が容易になる。ここで、短い経過時間Ｔｆは、スレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)が支配的に発生する時点に適用されうる。
書き込みパルスの提供以後に充分である経過時間が過ぎた後(即ち、Ｔｎの経過)に抵抗素子１１０の抵抗値分布は、抵抗分布２０４、２０５、２０６に示す。抵抗分布２０４は、セット抵抗Ｒ_ｓｅｔの分布に時間の経過によって大きい変動が感知されない。しかし、第２読み出し電圧Ｖｒｅａｄ２にセンシングされたリセット抵抗Ｒ_ｒｓｔは、抵抗分布２０５に示す。第１読み出し電圧Ｖｒｅａｄ１にセンシングされたリセット抵抗Ｒ_ｒｓｔは、抵抗分布２０６に示すはずである。しかし、充分である経過時間が提供される場合、相対的に低い第１読み出し電圧Ｖｒｅａｄ１に供給しなくても充分であるセンシングマージンが確保されることができる。従って、一般的な読み出しモードで読み出し電圧は、第２読み出し電圧Ｖｒｅａｄ２に提供されても関係ない。
経過時間Ｔｏｆｆが短い時点Ｔｆで抵抗素子１１０の電流-電圧Ｉ-Ｖ特性がグラフ２１０に簡略に図示された。曲線２１１は、セット状態にプログラムされた場合の電流-電圧特性を、曲線２１２は、比較的抵抗値が大きい抵抗素子１１０が有することができる電流-電圧特性を示す。そして、曲線２１３は、経過時間Ｔｏｆｆが短い時点Ｔｆでリセット状態にプログラムされた抵抗素子１１０の電流-電圧Ｉ-Ｖ特性を示す。短い経過時間に対応する時点Ｔｆで第２読み出し電圧Ｖｒｅａｄ２に基づいてセンシングが行われる場合、曲線２１２と曲線２１３の交差点でセンシングされることができる。この地点は、セット状態とリセット状態が同一の電流値を有するので、センシングマージンの確保が難しい。反面、第２読み出し電圧Ｖｒｅａｄ２より低い第１読み出し電圧Ｖｒｅａｄ１に基づいてセンシングが行われる場合、曲線２１２と曲線２１３は、交差せず、センシングされる電流も異なる値を有するので、センシングマージンの確保が容易である。
経過時間Ｔｏｆｆが相対的に充分である時点Ｔｎで、抵抗素子１１０の電流-電圧Ｉ-Ｖ特性がグラフ２２０に簡略に図示されている。曲線２２１は、セット状態にプログラムされた場合の電流-電圧特性を、曲線２２２は、比較的抵抗値が大きい抵抗素子１１０が有することができる電流-電圧特性を示す。そして、曲線２２３は、経過時間Ｔｏｆｆが相対的に充分である時点Ｔｎで、リセット状態にプログラムされた抵抗素子１１０の電流-電圧Ｉ-Ｖ特性を示す。充分である経過時間が提供される場合、読み出し電圧の降下がなくても充分であるセンシングマージンが確保されることができる。即ち、充分である経過時間に対応する時点Ｔｎで、第２読み出し電圧Ｖｒｅａｄ２に基づいてセンシングが行われる場合、曲線２２２と曲線２２３は充分である電流差を有する。
以上を要約すると、本発明の読み出し方法は、書き込みパルスの提供以後の充分である経過時間が提供されない読み出しモードでは、相対的に低い第１読み出し電圧Ｖｒｅａｄ１を提供する。反面に、書き込みパルスの提供以後の充分である経過時間以後に実施される読み出しモードでは、相対的に高い第２読み出し電圧Ｖｒｅａｄ２を提供する。従って、本発明の読み出し方法を適用する場合、書き込み検証と同一の読み出しモードの高速化を具現することができる。
図６Ｂは、経過時間Ｔｏｆｆが短い時点Ｔｆ（図６Ａに示す)で提供される第１読み出し電圧Ｖｒｅａｄ１のレベル決定方法を簡略に示す。書き込みパルスの提供以後の経過時間Ｔｏｆｆが相対的に長い時点Ｔｎで形成される抵抗素子１１０の電流-電圧曲線２２０は、第２読み出し電圧Ｖｒｅａｄ２のレベルを例示的に示す。第２読み出し電圧Ｖｒｅａｄ２は、一般的なデータ読み出し動作モードで、抵抗素子１１０に提供される読み出し電圧に考慮することができる。第２読み出し電圧Ｖｒｅａｄ２は、一般的にスレッショルドＶｔｈより低い値に決定される。望ましくは、スレッショルドＶｔｈの０．５倍(０．５Ｖｔｈ）に設定されることができる。
書き込みパルスの提供以後の経過時間Ｔｏｆｆが相対的に短い時点Ｔｆ（図６Ａに示す)で形成される抵抗素子１１０の電流-電圧曲線２１０で、第１読み出し電圧Ｖｒｅａｄ１のレベルは図示された形態を有する。リセット状態にプログラムされた抵抗素子の短い経過時間Ｔｆに測定された電流-電圧特性曲線２１３によると、第１読み出し電圧Ｖｒｅａｄ１は、ホールディング電圧Ｖｈｏｌｄよりは低いレベルに決定されることができる。特に、相変化メモリ装置のセンシングメカニズムを考慮して、第２読み出し電圧Ｖｒｅａｄ２によって発生する読み出し電流(Ｉｃｏｍｍ)と同一の読み出し電流を有する電圧レベルで、第１読み出し電圧Ｖｒｅａｄ１のレベルが決定されることができる。
図７は、本発明の実施形態による相変化メモリ装置３００を示すブロック図である。図７を参照すると、相変化メモリ装置３００は、セルアレイ３１０と、アドレスデコーダ３２０と、ビットライン選択回路３３０と、センシングバイアス回路３４０と、感知増幅器３５０と、クランプ電圧発生器３６０と、レベル選択器３７０と、制御ロジック３８０と、を含む。以上の構成を通じて、相変化メモリ装置３００は、データラインのクランプ電圧を選択的に提供して経過時間が短い読み出しモード(例えば、検証読み出しモード)でセンシングマージンを確保することができる。
セルアレイ３１０は、複数のメモリセルに構成される。複数のメモリセルは、複数のワードラインＷＬ０〜ＷＬｍ及び複数のビットラインＢＬ０〜ＢＬｎに接続されている。各々のメモリセルは、記憶素子(Ｍｅｍｏｒｙ ｅｌｅｍｅｎｔ)と選択素子(Ｓｅｌｅｃｔ ｅｌｅｍｅｎｔ）に構成される。記憶素子は、相変化物質ＧＳＴを含み、選択素子は、ダイオードＤに構成されている。ここで、選択素子にダイオード(Ｄｉｏｄｅ)の代わりにＮＭＯＳトランジスタ(ＮＭＯＳ Ｔｒａｎｓｉｓｔｏｒ)が使えることは、この分野で通常の知識を習得した者には自明である。
アドレスデコーダ１２０は、外部から入力されたアドレス(Ａｄｄｒｅｓｓ)をデコーディングして、ワードライン及びビットラインを選択する。アドレス(Ａｄｄｒｅｓｓ）は、ワードラインＷＬ０〜ＷＬｍを選択するための行アドレスＲＡ(Ｒｏｗ Ａｄｄｒｅｓｓ)とビットラインＢＬ０〜ＢＬｎを選択するための列アドレスＣＡ(Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）に区分される。図７では、メモリセル３１１を選択するようにワードライン及びビットラインが選択されることと仮定する。即ち、複数のワードラインＷＬ０〜ＷＬｍのうちでワードラインＷＬ０が選択され、複数のビットラインＢＬ０〜ＢＬｎのうちでビットラインＢＬｎが選択されることと見なす。
ビットライン選択回路３３０は、アドレスデコーダ３２０から提供される選択信号(Ｙｉ;ｉ＝０〜ｎ)に応答してビットラインを選択する。ビットライン選択回路３３０は、複数のＮＭＯＳトランジスタＴ０〜Ｔｎを含む。複数のＮＭＯＳトランジスタＴ０〜Ｔｎは、ビットラインＢＬ０〜ＢＬｎとデータラインＤＬを接続する。例えば、選択信号Ｙｎがイネブルされる時、ビットラインＢＬｎとデータラインＤＬは、互いに電気的に接続される。
センシングバイアス回路３４０は、感知増幅器３５０のセンシング動作を支援するためにセンシングノードＮＳＡのプリチャージ及びディスチャージ、そしてセンシング動作際メモリセルにセンシング電流を供給する。センシングバイアス回路３４０は、第１及び第２ディスチャージ回路３４１、３４２と、クランプ回路３４３と、プリチャージ回路３４４と、バイアス回路３４５、３４６と、を含む。第１ディスチャージ回路３４１は、データラインＤＬと接地端子の間に接続されてデータラインＤＬをディスチャージする。第２ディスチャージ回路３４２は、センシングノードＮＳＡと接地端子の間に接続されてセンシングノードＮＳＡをディスチャージする。第１ディスチャージ回路３４１は、データラインＤＬと接地端子の間に電流通路(Ｃｕｒｒｅｎｔ ｐａｔｈ)を形成するＮＭＯＳトランジスタＮｄｉｓ１に構成され、ディスチャージ信号ＰＤＩＳに応答してデータラインＤＬをディスチャージする。同様に、第２ディスチャージ回路３４２は、ディスチャージ信号ＰＤＩＳに応答してＮＭＯＳトランジスタＮｄｉｓ２に構成され、ディスチャージ信号ＰＤＩＳに応答してセンシングノードＮＳＡをディスチャージする。ディスチャージ信号ＰＤＩＳは、制御ロジック３８０から提供される。
クランプ回路３４３は、読み出し動作際にデータラインＤＬを所定の電圧レベルにクランプする。これは、選択されたビットラインＢＬｎの電圧レベルが抵抗素子１１０、ＧＳＴのスレッショルドを越えないようにするためである。例えば、ダイオード(Ｄｉｏｄｅ）のスレッショルドが０．５Ｖであり、抵抗素子１１０のスレッショルドが１Ｖだと仮定すると、ビットラインＢＬｎの電圧は１．５Ｖより小さな値(例えば、約１Ｖ)にクランプされる(Ｃｌａｍｐｉｎｇ)。クランプ回路３４３は、センシングノードＮＳＡとデータラインＤＬの間に電流通路を形成するＮＭＯＳトランジスタＮｃｍｐに構成され、クランプ信号ＣＬＭＰに応答してデータラインＤＬの電圧レベルをクランプする。例えば、ＮＭＯＳトランジスタＮｃｍｐのスレッショルドは、０．５Ｖであり、クランプ信号ＣＬＭＰは、１．５Ｖだと仮定すると、データラインＤＬは、約１Ｖにクランプされる。この時、選択されたビットラインＢＬｎの電圧レベルも約１Ｖにクランプされる。本発明の相変化メモリ装置３００でクランプ信号ＣＬＭＰは、クランプ電圧発生器３６０及びレベル選択器３７０によって互いに異なるレベルが選択的に提供される。即ち、検証読み出しのような高速の読み出し動作の際には、低いレベルの第１クランプ電圧Ｖｃｍｐ１が、一般的なデータの読み出しモードでは、相対的に高い第２クランプ電圧Ｖｃｍｐ２がクランプ信号ＣＬＭＰとして提供される。このような作用を通じて高速の読み出し動作モードでも充分であるセンシングマージンを提供することができる。何れの場合でもクランプ信号ＣＬＭＰは、読み出し動作の際に直流ＤＣ電圧値に固定される。
プリチャージ回路３４４は、センスアンプ３５０のセンシング動作前に、センシングノードＮＳＡをプリチャージ電圧ＶＰＲＥにプリチャージする。この時、選択されたビットラインＢＬｎは、クランプ電圧(例えば、１Ｖ)にプリチャージされる。プリチャージ回路３４４は、電源端子とセンシングノードＮＳＡの間に接続され、電源端子を通じてプリチャージ電圧ＶＰＲＥを受信し、プリチャージ信号ｎＰＣＨに応答してセンシングノードＮＳＡをプリチャージ電圧ＶＰＲＥにプリチャージする。プリチャージ信号ｎＰＣＨは、制御ロジック３８０から提供される。プリチャージ回路３４４は、ＰＭＯＳトランジスタＰｐｒｅに構成される。ＰＭＯＳトランジスタＰｐｒｅは、プリチャージ信号ｎＰＣＨを受信するゲート、プリチャージ電圧ＶＰＲＥを受信するソース、センシングノードＮＳＡに接続されたドレーン、そして昇圧電圧ＶＳＡを受信するバルク(図示せず)を有する。
バイアス回路３４５、３４６は、電源端子とセンシングノードＮＳＡの間に接続され、選択されたビットラインＢＬｎに読み出し電流(Ｒｅａｄ ｃｕｒｒｅｎｔ)を供給する。バイアス回路３４５、３４６は、電源端子を通じて昇圧電圧ＶＳＡを受信する。バイアス回路３４５、３４６は、直列接続された２個のＰＭＯＳトランジスタＰｂｉａｓ１、Ｐｂｉａｓ２に構成される。第１ＰＭＯＳトランジスタＰｂｉａｓ１は、電源端子と第２ＰＭＯＳトランジスタＰｂｉａｓ２の間に接続され、第１バイアス信号ｎＰＢＩＡＳによって制御される。ここで、第１バイアス信号ｎＰＢＩＡＳは、制御ロジック３８０から提供される。第２ＰＭＯＳトランジスタＰｂｉａｓ２は、第１ＰＭＯＳトランジスタＰｂｉａｓ１とセンシングノードＮＳＡの間に接続され、第２バイアス信号ＢＩＡＳによって制御される。ここで、第２バイアス信号ＢＩＡＳは、制御ロジック３８０から提供され、読み出し動作の際に決められた直流ＤＣ電圧値を有する。バイアス回路３４５、３４６は、第１バイアス信号ｎＰＢＩＡＳがローレベル状態の際、選択されたビットラインＢＬｎに読み出し電流を供給する。
感知増幅器３５０は、読み出し動作の際にセンシングノードＮＳＡの電圧を基準電圧Ｖｒｅｆと比較して、比較結果値ＳＡＯを出力する。ここで、基準電圧Ｖｒｅｆは、基準電圧発生回路(図示せず)から提供される。感知増幅器３５０は、昇圧電圧ＶＳＡを使用してセンシング動作を実行する。感知増幅器３５０は、センシング動作際に制御ロジック３８０から制御信号ｎＰＳＡ、ＰＭＵＸを受信する。
クランプ電圧発生器３６０は、複数レベルのクランプ電圧Ｖｃｍｐ１、Ｖｃｍｐ２を生成する。レベル選択器３７０は、制御ロジック３８０からの選択信号ＳＥＬに応答して、第１クランプ電圧Ｖｃｍｐ１と第２クランプ電圧Ｖｃｍｐ２のうち、何れか一つを選択してクランプ信号ＣＬＭＰに提供する。ここで、第１及び第２クランプ電圧Ｖｃｍｐ１、Ｖｃｍｐ２のレベルは、上述のバイアス回路３４５、３４６によって提供される読み出し電流を考慮して決定しなければならない。望ましくは、第１クランプ電圧Ｖｃｍｐ１は、第２クランプ電圧Ｖｃｍｐ２が提供される時点に抵抗素子１１０に流れる読み出し電流と同一の大きさの読み出し電流を生成するように決定されることができる。クランプ電圧発生器３６０及びレベル選択器３７０によって、検証読み出しのような高速の読み出し動作際には、低いレベルの第１クランプ電圧Ｖｃｍｐ１が、一般的なデータの読み出しモードでは、相対的に高い第２クランプ電圧Ｖｃｍｐ２がクランプ信号ＣＬＭＰに提供される。従って、センシングマージンの減少無しに書き込み動作以後に迅速に書き込み検証動作を実行することができる。
制御ロジック３８０は、外部から提供された命令語ＣＭＤに応答して制御信号ＳＥＬ、ＰＤＩＳ、ｎＰＢＩＡＳ、ＢＩＡＳ、ｎＰＣＨ、ｎＰＳＡ、ＰＭＵＸを出力する。特に、制御ロジック３８０は、命令語ＣＭＤを検出して、高速の読み出しモード(例えば、書き込み検証読み出し)である場合には、第１クランプ電圧Ｖｃｍｐ１を選択するようにレベル選択器３７０に選択信号ＳＥＬを出力する。この場合、命令語ＣＭＤは、書き込み命令語に対応する。反面に、データを外部に読み出しするための一般的な読み出しモードの際(即ち、読み出し命令語が入力される場合)、制御ロジック３８０は、第２クランプ電圧Ｖｃｍｐ２を選択するように選択信号ＳＥＬを出力する。制御ロジック３８０から提供される制御信号ＳＥＬ、ＰＤＩＳ、ｎＰＢＩＡＳ、ＢＩＡＳ、ｎＰＣＨ、ｎＰＳＡ、ＰＭＵＸの波形は、以後に説明される図８で詳細に説明される。
以上で、本発明の相変化メモリ装置３００は、クランプ信号ＣＬＭＰのレベルを制御して、高速読み出しモード(又は、検証読み出しモード)と一般読み出しモードに対して異なるレベルの読み出し電圧を提供することができる。従って、経過時間Ｔｏｆｆ（書き込み後の経過時間）を減らしても充分であるセンシングマージンを提供することができて高速の書き込み及び読み出し動作が可能である。
図８は、図７に示した相変化メモリ装置３００の読み出し動作を説明するためのタイミング図である。相変化メモリ装置３００の読み出し動作(Ｒｅａｄ Ｏｐｅｒａｔｉｏｎ）は、ディスチャージ区間ｔ０-ｔ１、プリチャージ区間ｔ１-ｔ２、センシング区間ｔ２-ｔ３、そしてディスチャージ区間ｔ３-ｔ４に区分されることができる。説明の便宜のために、メモリセル３１１（図７に示す)に対した読み出し動作が説明される。ここで、クランプ信号ＣＬＭＰは、高速読み出しモード(Ｆａｓｔ ｒｅａｄｍｏｄｅ)で第１クランプ電圧Ｖｃｍｐ１に、一般読み出しモード(Ｎｏｒｍａｌｒｅａｄｍｏｄｅ)では第２クランプ電圧Ｖｃｍｐ２に諸般区間ｔ０-ｔ４にかけて提供される。
ディスチャージ区間ｔ０-ｔ１で、データラインＤＬ及びセンシングノードＮＳＡは、接地レベルにディスチャージされる。図７を参照すると、選択信号Ｙｎがローレベル状態であるので、ビットラインＢＬｎとデータラインＤＬは、電気的に遮断(Ｄｉｓｃｏｎｎｅｃｔ)される。そして、ディスチャージ信号ＰＤＩＳがハイレバルであるので、データラインＤＬ及びセンシングノードＮＳＡは、接地レベルにディスチャージされる。又、第１バイアス信号ｎＰＢＩＡＳがハイレバルであるので、バイアス回路３４５、３４６の第１ＰＭＯＳトランジスタＰｂｉａｓ１は、ターンオフ状態になる。ビットラインＢＬｎが接地レベルにある理由は、ビットラインＢＬｎ上に設置されているビットラインディスチャージ回路(図示せず)によってビットラインＢＬｎがディスチャージされるためである。
プリチャージ区間ｔ１-ｔ２で、センシングノードＮＳＡは、プリチャージ電圧ＶＰＲＥにプリチャージされ、ビットラインＢＬｎは、読み出し電圧(Ｖｒｅａｄ１、あるいはＶｒｅａｄ２)にプリチャージされる。図７を参照すると、選択信号Ｙｎは、ハイレバルになり、ディスチャージ信号ＰＤＩＳは、ローレベルになり、プリチャージ信号ｎＰＣＨは、ローレベルになる。選択信号Ｙｎがハイレバルになると、ビットラインＢＬｎとデータラインＤＬは電気的に接続される。ディスチャージ信号ＰＤＩＳがローレベルになると、ディスチャージ回路１３５、１３６のＮＭＯＳトランジスタＮｄｉｓ１、Ｎｄｉｓ２はターン-オフされる。プリチャージ信号ｎＰＣＨがローレベルになると、センシングノードＮＳＡは、プリチャージ電圧ＶＰＲＥにプリチャージされる。センシングノードＮＳＡがプリチャージ電圧ＶＰＲＥにプリチャージされると、ビットラインＢＬｎは、読み出し電圧(Ｖｒｅａｄ１、或いはＶｒｅａｄ２)に上昇する。
センシング区間ｔ２-ｔ３で、ワードラインＷＬ０は、ローレベルになる。ワードラインＷＬ０がローレベルになると、メモリセル３１１の状態によってセンシングノードＮＳＡの電圧レベルが変わる。又、センシング区間ｔ２-ｔ３で、第１バイアス信号ｎＰＢＩＡＳは、ローレベルになる。第１バイアス信号ｎＰＢＩＡＳがローレベルになると、読み出し電流がバイアス回路３４５、３４６を通じてメモリセル３１１に提供される。
メモリセル３１１がリセット状態、又はデー‘１’を格納していると、センシングノードＮＳＡの電圧レベルは、プリチャージ電圧ＶＰＲＥから昇圧電圧ＶＳＡに上昇する。センシングノードＮＳＡが昇圧電圧ＶＳＡに上昇する理由は、バイアス回路３４５、３４６を通じて読み出し電流が供給されるためである。メモリセル３１１がセット状態、又はデータ’０’を格納していると、センシングノードＮＳＡの電圧レベルは、プリチャージ電圧ＶＰＲＥからクランプ電圧(Ｖｃｍｐ１、或いはＶｃｍｐ２）に下降する。ここで、センシングノードＮＳＡの電圧レベルは、ダイオード(Ｄｉｏｄｅ）のスレッショルド(Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ)によって接地レベルＧＮＤまで下降せず、クランプ電圧(Ｖｃｍｐ１、或いはＶｃｍｐ２)に下降する。このような条件で、感知増幅器３５０のセンシング動作が実行される。
ディスチャージ区間ｔ３-ｔ４で、ワードラインＷＬ０は、ハイレバルになり、選択信号Ｙｎは、ローレベルになり、ディスチャージ信号ＰＤＩＳは、ハイレバルになる。選択信号Ｙｎがローレベルになると、ビットラインＢＬｎとデータラインＤＬは、電気的に遮断(Ｄｉｓｃｏｎｎｅｃｔ)される。ディスチャージ信号ＰＤＩＳがハイレバルになると、センシングノードＮＳＡは、接地レベルになる。
以上で説明された読み出し方法によると、書き込みパルスが提供された以後からの経過時間が短い検証読み出し動作でも充分であるセンシングマージンを提供することができる。又、検証読み出し動作を実行する時間を書き込みパルスを提供した時点からスレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)が十分に進行される以前にも実施することができる。即ち、第１クランプ電圧Ｖｃｍｐ１のレベルを適切に選択する場合、センシングマージンの減少なしに書き込みパルスを提供した時点から従来の経過時間より短い時点に検証読み出し動作を実行することができる。従って、高速及び高い信頼性を有する書き込み動作が可能である。
図９は、図７の感知増幅器３５０を示す回路図である。感知増幅器３５０は、センシングノードＮＳＡの電圧を基準電圧Ｖｒｅｆと比較して、センシング結果値ＳＡＯを出力する。感知増幅器３５０は、昇圧電圧ＶＳＡを受信して、制御信号ｎＰＳＡ、ＰＭＵＸに応答してセンシング動作を実行する。図９を参照すると、感知増幅器３５０は、センシング部３５１と、ラッチ部３５２とを含む。
センシング部３５１は、複数のＰＭＯＳトランジスタＰ１〜Ｐ３と、複数のＮＭＯＳトランジスタＮ１〜Ｎ５とを含む。センシング部３５１は、差動増幅器(Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｍｐｌｉｆｉｅｒ)３５１１と、等化器(Ｅｑｕａｌｉｚｅｒ)３５１２とを含む。差動増幅器３５１１は、昇圧電圧ＶＳＡを受信して、センシングノードＮＳＡの電圧と基準電圧Ｖｒｅｆの間の差を感知増幅する。等化器３５１２は、制御信号ｎＰＳＡに応答して差動増幅器３５１１の出力ノードＮａ、Ｎｂを等化する。
差動増幅器３５１１は、第１乃至第２ＮＭＯＳトランジスタＮ１、Ｎ２、及び第１乃至第３ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３に構成される。第１ＮＭＯＳトランジスタＮ１は、センシングノードＮＳＡの電圧に応答して、第１ノードＮａと接地の間に電流通路を形成する。第２ＮＭＯＳトランジスタＮ２は、基準電圧Ｖｒｅｆに応答して第２ノードＮｂと接地の間に電流通路を形成する。第１ＰＭＯＳトランジスタＰ１は、第２ノードＮｂの電圧に応答して第３ノードＮｃと第１ノードＮａの間に電流通路を形成する。第２ＰＭＯＳトランジスタＰ２は、第１ノードＮａの電圧に応答して第３ノードＮｃと第２ノードＮｂの間に電流通路を形成する。第３ＰＭＯＳトランジスタＰ３は、制御信号ｎＰＳＡに応答して電源端子と第３ノードＮｃの間に電流通路を形成する。第３ＰＭＯＳトランジスタＰ３は、電源端子を通じて昇圧電圧ＶＳＡを受信する。
等化器３５１２は、第３乃至第５ＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５に構成される。第３ＮＭＯＳトランジスタＮ３は、第１ノードＮａと接地の間に接続されている。第４ＮＭＯＳトランジスタＮ４は、第２ノードＮｂと接地の間に接続されている。第５ＮＭＯＳトランジスタＮ５は、第１ノードＮａと第２ノードＮｂの間に接続されている。第３乃至第５ＮＭＯＳトランジスタＮ３〜Ｎ５は、制御信号ｎＰＳＡに応答して、同時にオン(ｏｎ)又はオフ(ｏｆｆ)になる。
ラッチ部３５２は、センシング部３５１の第１ノードＮａに接続され、制御信号ＰＭＵＸに応答してセンシング結果ＳＡＯを出力する。ラッチ部３５２は、反転回路３５２１と、ラッチ回路３５２２とを含む。反転回路３５２１は、第１ノードＮａと第４ノードＮｄの間に接続され、制御信号ＰＭＵＸに応答して動作する。反転回路３５２１は、第６及び第７ＰＭＯＳトランジスタＰ６、Ｐ７と、第６及び第７ＮＭＯＳトランジスタＮ６、Ｎ７と、第１インバータＩＮ１とを含む。制御信号ＰＭＵＸがハイレバルである際、反転回路３５２１は、第１ノードＮａの電圧レベルを反転する。ラッチ回路３５２２は、第２及び第３インバータＩＮ２、ＩＮ３を含む。
図１０は、本発明の他の実施形態による相変化メモリ装置４００を示すブロック図である。図１０を参照すると、本発明の相変化メモリ装置４００は、検証読み出し用の感知増幅器４５０とデータ読み出し用の感知増幅器４６０を別途に具備している。従って、各々の感知増幅器４５０、４６０が活性化される時点にビットラインをクランプするためのクランプ電圧Ｖｃｍｐ１、Ｖｃｍｐ２も別途に提供される。
セルアレイ４１０は、各々Ｎ-ビットデータ情報(Ｎは、１又はそれより大きい正数)を格納するメモリセルを含む。セルアレイ４１０には、複数のメモリセルが行(又はワードライン）と列(又はビットライン）に配列されるはずである。各メモリセルは、スイッチング素子と抵抗素子に構成されるはずである。スイッチング素子は、ＭＯＳトランジスタ、ダイオードなどのような多様な素子を利用して具現されることができる。抵抗素子は、上述のＧＳＴ物質に構成された可変抵抗体を含むように構成されるはずである。
アドレスデコーダ４２０は、外部から入力されたアドレス(Ａｄｄｒｅｓｓ)をデコーディングする。ここで、アドレス(Ａｄｄｒｅｓｓ）は、行アドレス(Ｒｏｗ Ａｄｄｒｅｓｓ)と、列アドレス(Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ)とを含む。アドレスデコーダ４２０は、行アドレス(Ｒｏｗ Ａｄｄｒｅｓｓ)によってワードラインＷＬを選択し、列アドレス(Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ)によってビットラインＢＬを選択する。このためにアドレスデコーダ４２０は、ビットライン選択回路４３０にカラム選択信号Ｙｉを提供する。
ビットライン選択回路４３０は、ビットラインＢＬを通じてメモリセルアレイ４１０と接続され、データラインＤＬを通じて書き込みドライバ回路４４０に接続される。ビットライン選択回路４３０は、カラム選択信号Ｙｉに応答してデータラインと選択されたビットラインを電気的に接続する。
書き込みドライバ４４０は、書き込みデータ(Ｗｒｉｔｅ ｄａｔａ)を選択されたメモリセルに書込むするための書き込み電流を提供する。書き込みドライバ４４０は、書き込みデータ(Ｗｒｉｔｅ ｄａｔａ)に応答して書き込み電流Ｉ_ＳＥＴ又はＩ_ＲＳＴを出力する。出力された書き込み電流Ｉ_ＳＥＴ又はＩ_ＲＳＴは、データラインＤＬ及びビットライン選択回路４３０を通じて選択されたメモリセルのビットラインに伝えられる。書き込みドライバ４４０は、選択されたメモリセルに対する検証動作によって検証パス(Ｖｅｒｉｆｙ Ｐａｓｓ)が発生する時点まで増加する書き込み電流の供給を続けるはずである。
検証読み出し用の感知増幅器４５０は、制御ロジック４９０によって制御され、書き込みドライバ４４０を通じて使われたデータの正常な書き込み可否を感知するために提供される。本発明の検証読み出し用の感知増幅器４５０は、制御ロジック４８０の制御に応答して選択されたメモリセルのデータを感知増幅する。検証読み出し用の感知増幅器４５０は、制御ロジック４９０からの制御信号ｎＰＳＡ、ＰＭＵＸに応答して選択されたメモリセルのビットラインを通じてデータを感知してラッチする。書き込み命令語が検出された場合、制御ロジック４９０は、第１クランプ電圧Ｖｃｍｐ１を生成する。従って、第１クランプ回路４５５がターン-オンされ、選択されたメモリセルと検証読み出し用の感知増幅器４５０が接続されるはずである。しかし、一般的なデータの読み出しモードの際、第１クランプ電圧Ｖｃｍｐ１は非活性化される。検証読み出し用の感知増幅器４５０は、第１クランプ電圧Ｖｃｍｐ１によって感知される検証結果Ｖｆｙ_ｄａｔａを検証比較器４８０に提供する。
データ読み出し用の感知増幅器４６０は、正常読み出し動作際にビットライン選択回路４３０によって選択されたビットラインを通じてメモリセルに記録されたデータを感知する。一般的なデータの読み出し命令語(Ｒｅａｄ ｃｏｍｍａｎｄ)が検出されると、制御ロジック４９０は、第２クランプ電圧Ｖｃｍｐ２を活性化する。従って、第１クランプ回路４５５は遮断され、第２クランプ回路４６５がターン-オンされる。第２クランプ電圧Ｖｃｍｐ２によってセンシングされたメモリセルのデータは、出力データＤＯとしてデータ入出力バッファ４７０に伝えられる。
データ入出力バッファ４７０は、外部から提供される入力データＤＩを書き込みドライバ４４０及び検証比較器４８０に提供する。そして、データ入出力バッファ４７０は、データ読み出し用の感知増幅器４６０によって読み出されたデータを外部に提供する。
検証比較器４８０は、検証読み出し用の感知増幅器４５０から提供される検証データＶｆｙ_ｄａｔａと入出力バッファ４７０から提供される入力データＤＩを比較する。検証比較器４８０は、検証データＶｆｙ_ｄａｔａと入力データＤＩとの比較結果によって書き込みデータの正常な書き込み可否を意味するパス/フェイル信号Ｐ/Ｆを出力する。検証データＶｆｙ_ｄａｔａと入力データＤＩが同一のことに検出されると、検証比較器４８０は、検証パス(Ｖｅｒｉｆｙ Ｐａｓｓ)を出力するようになるはずである。反面、検証データＶｆｙ_ｄａｔａと入力データＤＩが同一ではない場合には、検証比較器４８０は、検証フェイル(Ｖｅｒｉｆｙ Ｆａｉｌ）を出力するはずである。
制御ロジック４９０は、命令語ＣＭＤを検出して、検証読み出し用の感知増幅器４５０又はデータ読み出し用の感知増幅器４６０を選択するための制御信号ｎＰＳＡ、ＰＭＵＸと、第１クランプ電圧Ｖｃｍｐ１又は第２クランプ電圧Ｖｃｍｐ２を生成する。制御ロジック４９０は、書き込み命令語が検出されると、第１クランプ電圧Ｖｃｍｐ１を提供して検証読み出し用の感知増幅器４５０を活性化する。反面に読み出し命令語が検出されると、第２クランプ電圧Ｖｃｍｐ２を提供してデータ読み出し用の感知増幅器４６０を活性化する。第１クランプ電圧Ｖｃｍｐ１及び第２クランプ電圧Ｖｃｍｐ２は、上述の図７での電圧と実質的に同一のレベルを有する。
以上の構成を含む本発明の相変化メモリ装置４００は、書き込み検証動作の際とデータ読み出し動作の際に互いに異なる感知増幅器が活性化される。そして、各々のモードで互いに異なるレベルのクランプ電圧が提供されることによって、本発明の相変化メモリ装置４００は、書き込みパルスの提供時点からの経過時間に関係なく一定であるセンシングマージンを提供することができる。従って、信頼性を高めるために書き込み-書き込み検証(Ｗｒｉｔｅ-Ｗｒｉｔｅ ｖｅｒｉｆｙ)方式のプログラムスキームを適用する相変化メモリ装置の書き込み速度を画期的に高めることができる。
図１１は、図１０の相変化メモリ装置４００の読み出し方法を簡略に示すフローチャートである。図１１を参照すると、書き込みパルスが提供された時点から短い経過時間以後に読み出しが実施される検証読み出し動作と、一般的なデータをセンシングする正常読み出し動作で、互いに異なるクランプ電圧を提供するための方法が図示されている。
制御ロジック４９０は、命令語ＣＭＤをモニターリングして書き込み命令語なのか、又は読み出し命令語なのかを検出する(Ｓ１１０)。制御ロジック４９０は、検出された命令語を通じて実施される読み出し動作モードを選択する。制御ロジック４９０は、書き込み命令語が入力された場合には、検証読み出し(Ｖｅｒｉｆｙ ｒｅａｄ)方式に、読み出し命令語が入力された場合には、正常読み出しモードによってクランプ電圧を選択するように制御する(Ｓ１２０)。万一、書き込み検証読み出しモードである場合、制御ロジック４９０は、第１クランプ電圧Ｖｃｍｐ１を提供して検証読み出し用の感知増幅器４５０を活性化する(Ｓ１３０)。反面、正常読み出しモードである場合、制御ロジック４９０は、第２クランプ電圧Ｖｃｍｐ２を生成してデータ読み出し用の感知増幅器４６０を活性化する(Ｓ１４０)。選択されたクランプ電圧下で活性化された感知増幅器がデータのセンシングとラッチ動作を実行するように制御ロジック４９０は制御信号ｎＰＳＡ、ＰＭＵＸを出力する。
図１２は、本発明の他の実施形態を示すブロック図である。図１２を参照すると、本発明の相変化メモリ装置５００は、バーストモード(Ｂｕｒｓｔｍｏｄｅ）に書き込み-検証読み出し動作を実行する場合にも書き込み速度を向上させることができる。即ち、多数のメモリセルを連続的にプログラムし、連続的に検証読み出し動作を実行する場合にも上述のクランプ電圧の制御を通じて書き込み速度の向上を期待することができる。
セルアレイ５１０は、複数のメモリセルに構成される。複数のメモリセルは、複数のワードラインＷＬ０〜ＷＬｎ及び複数のビットラインＢＬ１〜ＢＬｎに接続されている。各々のメモリセルは、図１０に示したように記憶素子(Ｍｅｍｏｒｙ ｅｌｅｍｅｎｔ)と選択素子(Ｓｅｌｅｃｔ ｅｌｅｍｅｎｔ）に構成される。バーストモード(Ｂｕｒｓｔ ｍｏｄｅ)で全てのメモリセルが正常に書き込まれる時点まで複数の書き込み-検証ループが実施される。各々の書き込み-検証ループでメモリセルは、一度にプログラムされることができ、２個ずつ(×２)、又は４個ずつ(×４)、或いは８個ずつ(×８)プログラムされてもよい。書き込み-検証ループの単位が例えば、一つのワードラインＷＬ１だと仮定する。バースト書き込み動作が始まると、メモリセルＣ１-Ｃｍの各々に対する連続的な書き込みパルスの提供に続けてメモリセルＣ１-Ｃｍの各々に対する検証読み出しパルスが順次に提供されるはずである。従って、書き込みパルスが提供された以後に、読み出しパルスが提供される経過時間Ｔｏｆｆは、メモリセルＣ１とメモリセルＣｍで差を有するようになる。従って、抵抗ドリフト(Ｒｅｓｉｓｔａｎｃｅ Ｄｒｉｆｔ)によってメモリセルの間のセンシングマージンの差が発生する。書き込み-検証読み出しループの目的は、プログラムされたメモリセルの抵抗の散布を狭小(Ｔｉｇｈｔ)に提供するための技術である。特に、相変化メモリセルをマルチレベルセルＭＬＣに駆動させるために、書き込み-検証読み出しスキームは必須の技術である。しかし、上述のバーストモードで、同一のループで使われたメモリセルの抵抗差は、メモリセルの抵抗散布を減らすことに悪い影響を及ぼす。上述の検証読み出し動作際に発生するセル間のセンシングマージンの差は、最小センシングマージンを基準に読み出し動作のバイアス設定が考慮されなければならないので、センシングマージンの減少を意味する。センシングマージンが減少される場合、これを補償するためにバースト書き込み動作の速度を減少して解決せざるをえない。しかし、本発明の相変化メモリ装置５００は、バースト書き込みモード際、クランプ電圧Ｖｃｍｐを制御して、スレッショルドリカバリ(Ｖｔｈ Ｒｅｃｏｖｅｒｙ)と抵抗ドリフト(Ｒｅｓｉｓｔａｎｃｅ Ｄｒｉｆｔ)によるセンシングマージンの減少を補償することができる。
アドレスデコーダ５２０は、外部から入力されたアドレス(Ａｄｄｒｅｓｓ)をデコーディングする。ここで、アドレス(Ａｄｄｒｅｓｓ）は、行アドレス(Ｒｏｗ Ａｄｄｒｅｓｓ)と、列アドレス(Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ)とを含む。アドレスデコーダ５２０は、行アドレス(Ｒｏｗ Ａｄｄｒｅｓｓ)によってワードラインＷＬを選択し、列アドレス(Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ)によってビットラインＢＬを選択する。このためにアドレスデコーダ５２０は、ビットライン選択回路５３０にカラム選択信号Ｙｉを提供する。
ビットライン選択回路５３０は、ビットラインＢＬを通じてセルアレイ５１０と接続され、データラインＤＬを通じて書き込みドライバ回路５４０に接続される。ビットライン選択回路５３０は、カラム選択信号Ｙｉに応答してデータラインと選択されたビットラインを電気的に接続する。
書き込みドライバ５４０は、書き込みパルス発生器５９０からの書き込みパルスに応答して書き込みデータＤＩを選択されたメモリセルに書込むための書き込み電流を提供する。書き込みドライバ５４０は、書き込みデータＤＩに応答して書き込み電流Ｉ_ＳＥＴ又はＩ_ＲＳＴを出力する。出力された書き込み電流Ｉ_ＳＥＴ又はＩ_ＲＳＴは、データラインＤＬ及びビットライン選択回路５３０を通じて選択されたメモリセルのビットラインに伝えられる。書き込みドライバ５４０は、選択されたメモリセルに対する検証動作によって検証パス(Ｖｅｒｉｆｙ Ｐａｓｓ)が発生する時点まで増加する書き込み電流の供給を続けるはずである。
感知増幅器５５０は、制御ロジック５８０によって制御され、書き込みドライバ５４０を通じて使われたデータの正常な書き込み可否を感知するために提供される。本発明の感知増幅器５５０は、制御ロジック５８０の制御に応答して選択されたメモリセルのデータを感知増幅する。感知増幅器５５０は、制御ロジック５８０からの制御信号ｎＰＳＡ、ＰＭＵＸに応答して選択されたメモリセルのビットラインを通じてデータを感知してラッチする。バースト書き込みモードの際、制御ロジック５８０は、一般的なデータの読み出しモード際に提供されるクランプ電圧より低い第１クランプ電圧Ｖｃｍｐ１を生成する。第１クランプ電圧Ｖｃｍｐ１電圧は、一般的なデータ読み出しモード際に提供される第２クランプ電圧Ｖｃｍｐ２より低い。第１クランプ電圧Ｖｃｍｐ１のレベルは、第２クランプ電圧Ｖｃｍｐ２が提供される場合に感知される読み出し電流と同一の読み出し電流が発生する読み出し電圧に選択されうる。クランプ回路５５５が第１クランプ電圧Ｖｃｍｐ１によってターン-オンされると、ビットラインは、第１クランプ電圧Ｖｃｍｐ１とトランジスタＮｃｍｐのスレッショルドの差に該当する読み出し電圧に固定される。従って、読み出し電圧の減少によってメモリセルのセンシングマージンは増加する。第１クランプ電圧Ｖｃｍｐ１によってトランジスタＮｃｍｐがターン-オンされると、選択されたメモリセルと感知増幅器５５０が接続されるはずである。感知増幅器５５０は、第１クランプ電圧Ｖｃｍｐ１によって感知される検証結果Ｖｆｙ_ｄａｔａを検証比較器５７０に提供する。
データ入出力バッファ５６０は、外部から提供される入力データＤＩを書き込みドライバ５４０及び検証比較器５７０に提供する。
検証比較器５７０は、感知増幅器５５０から提供される検証データＶｆｙ_ｄａｔａと、入出力バッファ５６０から提供される入力データＤＩを比較する。検証比較器５７０は、検証データＶｆｙ_ｄａｔａと入力データＤＩとの比較結果によって書き込みデータの正常な書き込み可否を意味するパス/フェイル信号Ｐ/Ｆを出力する。検証データＶｆｙ_ｄａｔａと入力データＤＩが同一のことに検出されると、検証比較器５７０は、検証パス(Ｖｅｒｉｆｙ Ｐａｓｓ)を出力するはずである。反面、検証データＶｆｙ_ｄａｔａと入力データＤＩが同一でない場合には、検証比較器５７０は、検証フェイル(Ｖｅｒｉｆｙ Ｆａｉｌ）を出力するはずである。
制御ロジック５８０は、バースト書き込み命令語(Ｂｕｒｓｔ ｗｒｉｔｅ ＣＭＤ)を検出して、感知増幅器５５０に制御信号ｎＰＳＡ、ＰＭＵＸと、第１クランプ電圧Ｖｃｍｐ１又は第２クランプ電圧Ｖｃｍｐ２を生成する。制御ロジック５８０は、バースト書き込み命令語が検出されると、第１クランプ電圧Ｖｃｍｐ１を提供して感知増幅器５５０を活性化する。反面に読み出し命令語が検出されると、第２クランプ電圧Ｖｃｍｐ２を提供して感知増幅器５５０を活性化するはずである。第１クランプ電圧Ｖｃｍｐ１及び第２クランプ電圧Ｖｃｍｐ２は、上述の図７での電圧と、実質的に同一のレベルに選択されることができる。
書き込みパルス発生器５９０は、制御ロジック５９０の制御動作に応答してセット又はリセット状態にメモリセルをプログラムするための書き込みパルスを書き込みドライバ５４０に提供する。書き込みドライバ５４０は、書き込みパルスに応答して書き込み電流Ｉ_ＳＥＴ又はＩ_ＲＳＴを生成する。
以上の構成を含む本発明の相変化メモリ装置５０は、バースト書き込み動作際にも第１クランプ電圧を提供することによって、センシングマージンを高めることができる。
図１３は、図１２のメモリセルＣ１-Ｃｍに対するバースト書き込みモードを実行するための書き込み-書き込み検証ループを示すタイミング図である。図１３を参照すると、メモリセルＣ１-Ｃｍに対する書き込みパルスは、バースト書き込みループＢＷ ｌｏｏｐ_１〜ＢＷ ｌｏｏｐ_３の各々で時間区間ΔＴ１の間に提供される。そして、メモリセルＣ１-Ｃｍに対する読み出しパルスは、バースト書き込みループＢＷ ｌｏｏｐ_１〜ＢＷ ｌｏｏｐ_３の各々で時間区間ΔＴ２の間に提供される。ここで、書き込みパルスは、周期Ｔｗｗであり、読み出しパルスは、周期Ｔｒｒに正義される。そして、書き込みパルスが提供された以後に読み出しパルスが提供されるまでの時間間隔をＴｗｒという。しかし、書き込みパルスと読み出しパルスは、互いに異なるパルス幅を有する。バースト書き込み動作を実施する場合、メモリセルＣ１において、書き込みパルスが提供された以後に読み出しパルスが提供されるまでは時間間隔ΔＴ３を必要とする。反面に、メモリセルＣｍにおいて、書き込みパルスが提供された以後に読み出しパルスが提供されるまでは、時間間隔ΔＴ４を必要とする。書き込みパルスのパルス幅が読み出しパルスのパルス幅より大きいので、時間間隔ΔＴ３、ΔＴ４は、互いに異なる値を有する。即ち、時間間隔ΔＴ３が時間間隔ΔＴ４より大きい。このような条件は、抵抗ドリフト(Ｒｅｓｉｓｔａｎｃｅ Ｄｒｉｆｔ)程度の差を発生するようになり、各々のメモリセルは、互いに異なるセンシングマージンを有するので、バースト書き込みモードで検証読み出し動作の速度を制限する。従って、バーストモードでもクランプ電圧Ｖｃｍｐを制御して、メモリセルのセンシングマージンを高めることができる。
図１４は、本発明の他の実施形態による相変化メモリ装置の適用例を示す携帯用電子システム６００のブロック図である。バスラインＬ３を通じてマイクロプロセッサ６３０と接続された相変化メモリ装置６１０は、携帯用電子システムのメインメモリとして提供される。電源供給部６２０は、電源ラインＬ４を通じてマイクロプロセッサ６３０、入出力装置６４０、そして相変化メモリ装置６１０に電源を供給する。ここで、マイクロプロセッサ６３０及び入出力装置６４０は、相変化メモリ装置６１０を制御するためのメモリコントローラに提供されることができる。
受信データがラインＬ１を通じて入出力装置６４０に提供される場合にマイクロプロセッサ６３０は、ラインＬ２を通じて受信データを受信して処理した後、バスラインＬ３を通じて相変化メモリ装置６１０に受信又は処理されたデータを印加する。相変化メモリ装置６１０は、バスラインＬ３を通じて印加されるデータをメモリセルに格納する。又、メモリセルに格納されたデータは、マイクロプロセッサ６３０によって読み出されて入出力装置６４０を通じて外部に出力される。
電源供給部６２０の電源が電源ラインＬ４に供給されない場合にも相変化メモリ装置６１０のメモリセルに格納されたデータは、相変化物質の特性に起因して消滅しない。これは相変化メモリ装置６１０がＤＲＡＭとは異なり、非揮発性メモリであるためである。この他にも相変化メモリ装置６１０は、他のメモリ装置に比べて動作速度が速く、電力消費が少ないという長所がある。
本発明による相変化メモリ装置は、多様な形態のパッケージを利用して実装されることができる。例えば、本発明による相変化メモリ装置は、ＰｏＰ(Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ)、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ(ＢＧＡｓ)、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ(ＣＳＰｓ)、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ(ＰＬＣＣ)、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ-Ｌｉｎｅ Ｐａｃｋａｇｅ(ＰＤＩＰ)、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ(ＣＯＢ)、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ-Ｌｉｎｅ Ｐａｃｋａｇｅ(ＣＥＲＤＩＰ)、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ(ＭＱＦＰ)、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ(ＴＱＦＰ)、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ(ＳＯＩＣ)、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ(ＳＳＯＰ)、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ(ＴＳＯＰ)、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ(ＴＱＦＰ)、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ(ＳＩＰ)、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ(ＭＣＰ)、Ｗａｆｅｒ-ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ(ＷＦＰ)、Ｗａｆｅｒ-Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ(ＷＳＰ)などのようなパッケージを利用して実装されることができる。
上述のように図面と明細書で最適の実施形態が開示された。ここで特定な用語が使われたが、これは但し本発明を説明するための目的に使われたことで、意味限定、或いは特許請求範囲に記載された本発明の範囲を制限するために使われたことではない。従って、本技術分野の通常の知識を有した者であれば、これから多様な変形及び均等な他の実施形態が可能であるということを理解するはずである。従って、本発明の技術的保護範囲は、添付された特許請求範囲の技術的思想によって決められるべきである。
１０、１１０ 抵抗素子
１１ 上部電極
１２ ＧＳＴ
１３ コンタクトプラグ
１４ 下部電極
１５ 非晶質ボリューム
１２０ スイッチ
１３０ スイッチ制御手段
１４０ 書き込みパルス
１５０ 読み出しパルス
３１０、４１０、５１０ セルアレイ
３２０、４２０、５２０ アドレスデコーダ
３３０、４３０、５３０ ビットライン選択回路
３４０ センシングバイアス回路
３５０、５５０ 感知増幅器
３６０ クランプ電圧発生器
３７０ レベル選択器
３８０ 制御ロジック
４４０、５４０ 書き込みドライバ
４５０ 検証読み出し用の感知増幅器
４６０ データ読み出し用の感知増幅器
４７０、５６０ データ入出力バッファ
４８０、５７０ 検証比較器
４９０、５８０ 制御ロジック
５５５ クランプ回路
５９０ 書き込みパルス発生器
６１０ 相変化メモリ装置
６２０ 電源供給部
６３０ マイクロプロセッサ
６４０ 入出力回路

Claims (10)

  1. ビットラインに接続されるメモリセルと、
    前記メモリセルに対する書き込み動作からの経過時間によって、前記ビットラインに第１読み出し電圧と第２読み出し電圧のうち、何れか一つを選択的に提供するクランプ回路と
    を含むことを特徴とする可変抵抗メモリ装置。
  2. 第１経過時間に提供される前記第１読み出し電圧は、前記第１経過時間より長い第２経過時間に提供される前記第２読み出し電圧より低いことを特徴とする請求項１に記載の可変抵抗メモリ装置。
  3. 前記第１経過時間は、前記メモリセルに対する検証読み出し動作に対応することを特徴とする請求項２に記載の可変抵抗メモリ装置。
  4. 前記メモリセルがリセット状態にプログラムされた状態で、前記第１経過時間に前記第１読み出し電圧によって発生する第１読み出し電流と、前記第２経過時間に前記第２読み出し電圧によって発生する第２読み出し電流は、同一の大きさを有することを特徴とする請求項２に記載の可変抵抗メモリ装置。
  5. 前記メモリセルは、
    前記ビットラインに提供される書き込み電流の種類によって異なる大きさの抵抗値を有する可変抵抗体と、
    ワードラインを通じて提供される選択信号に応答して選択されるようにスイッチングする選択素子と
    を含むことを特徴とする請求項１に記載の可変抵抗メモリ装置。
  6. 前記可変抵抗体は、カルコゲン混合物(Ｃｈａｌｃｏｇｅｎｉｄｅ ａｌｌｏｙｓ）に形成されることを特徴とする請求項５に記載の可変抵抗メモリ装置。
  7. ビットラインに接続されたメモリセルと、
    前記ビットラインを第１読み出し電圧及び前記第１読み出し電圧より高い第２読み出し電圧のうち、何れか一つにクランプするクランプ回路と、
    前記クランプ回路によって前記ビットラインと電気的に接続され、前記ビットラインの電圧レベルをセンシングする感知増幅器回路と、
    読み出しモードによって前記第１読み出し電圧と第２読み出し電圧のうち、何れか一つに前記ビットラインをクランプするように前記クランプ回路を制御する制御ロジックと
    を含むことを特徴とする可変抵抗メモリ装置。
  8. 前記クランプ回路は、
    前記ビットラインと、
    前記感知増幅器回路をスイッチングするＮＭＯＳトランジスタと
    を含むことを特徴とする請求項７に記載の可変抵抗メモリ装置。
  9. 前記制御ロジックは、前記ＮＭＯＳトランジスタのゲートに前記第１読み出し電圧、又は前記第２読み出し電圧に前記ビットラインをクランプするように第１クランプ電圧、又は第２クランプ電圧を選択的に提供することを特徴とする請求項８に記載の可変抵抗メモリ装置。
  10. 前記第１クランプ電圧は、検証読み出し動作際に前記クランプ回路に提供されることを特徴とする請求項９に記載の可変抵抗メモリ装置。
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