JP2012038387A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ書き込み／消去時のメモリセルの異常な状態変化を検知する半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、第１の配線、前記第１の配線に交差する第２の配線、並びに、前記第１及び第２の配線の交差部に設けられた可変抵抗素子からなるメモリセルを有するメモリセルアレイと、前記可変抵抗素子を第１の抵抗値から前記第１の抵抗値とは異なる第２の抵抗値に遷移させるデータ書き込み部と、前記データ書き込み部が前記可変抵抗素子を前記第１の抵抗値から前記第２の抵抗値に遷移させる際に、前記可変抵抗素子の抵抗値が第３の抵抗値（但し、第３の抵抗値＜第１の抵抗値＜第２の抵抗値、又は、第３の抵抗値＞第１の抵抗値＞第２の抵抗値）に遷移したことを検知する異常検知回路を有する抵抗状態検知部とを備えることを特徴とする。
【選択図】図７

Description

実施形態は、半導体記憶装置に関する。

従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。

一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス供給によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。

しかし、例えば、ＲｅＲＡＭ素子を用いたメモリセルの場合、メモリセルの有する不安定性のため、単純に電気パルスを供給しただけでは、抵抗変化が生じないばかりでなく、意図とは逆方向の抵抗変化を引き起こす場合もある。このような逆方向の抵抗変化を放置した場合、メモリセルの寿命が短くなる等の悪影響が懸念される。

特開２００６−３４４３４９号

実施形態は、データ書き込み／消去時のメモリセルの異常な状態変化を検知する半導体記憶装置を提供することを目的とする。

実施形態に係る半導体記憶装置は、第１の配線、前記第１の配線に交差する第２の配線、並びに、前記第１及び第２の配線の交差部に設けられた可変抵抗素子からなるメモリセルを有するメモリセルアレイと、前記可変抵抗素子を第１の抵抗値から前記第１の抵抗値とは異なる第２の抵抗値に遷移させるデータ書き込み部と、前記データ書き込み部が前記可変抵抗素子を前記第１の抵抗値から前記第２の抵抗値に遷移させる際に、前記可変抵抗素子の抵抗値が第３の抵抗値（但し、第３の抵抗値＜第１の抵抗値＜第２の抵抗値、又は、第３の抵抗値＞第１の抵抗値＞第２の抵抗値）に遷移したことを検知する異常検知回路を有する抵抗状態検知部とを備えることを特徴とする。

実施形態に係る半導体記憶装置は、第１の配線、前記第１の配線に交差する第２の配線、並びに、前記第１及び第２の配線の交差部に設けられた可変抵抗素子からなるメモリセルを有するメモリセルアレイと、前記可変抵抗素子を第１の抵抗値から前記第１の抵抗値とは異なる第２の抵抗値に遷移させるデータ書き込み部と、前記データ書き込み部が前記可変抵抗素子を前記第１の抵抗値から前記第２の抵抗値に遷移させる際に、前記可変抵抗素子の抵抗値が第３の抵抗値（但し、第３の抵抗値＜第１の抵抗値＜第２の抵抗値、又は、第３の抵抗値＞第１の抵抗値＞第２の抵抗値）に遷移したことを検知する異常検知回路を有する抵抗状態検知部とを備えることを特徴とする半導体記憶装置。

第１の実施形態に係る半導体記憶装置のメモリセルアレイを示す図である。 本実施形態に係る半導体記憶装置を示すブロック図である。 本実施形態に係る半導体記憶装置のリセット動作時の動作波形図である。 本実施形態に係る半導体記憶装置のセンスアンプの一部を示す回路図である。 本実施形態に係る半導体記憶装置のセンスアンプ制御回路の回路図である。 本実施形態に係る半導体記憶装置のリセット動作のフローチャートである。 本実施形態に係る半導体記憶装置のリセット動作時の動作波形図である。 本実施形態に係る半導体記憶装置のリセットパルス印加動作とレファレンス電流の関係を説明する図である。 第２の実施形態に係る半導体記憶装置のセンスアンプの一部の回路図である。 本実施形態に係る半導体記憶装置のセット動作時の動作波形図である。

以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。

［第１の実施形態］
＜半導体記憶装置の構成＞
先ず、第１の実施形態に係る半導体記憶装置のメモリセルアレイについて説明する。

図１は、メモリセルアレイ１１１の一部を示す図である。メモリセルアレイ１１１は、図１に示すように、互いに交差するワード線ＷＬ（第１の配線）及びビット線ＢＬ（第２の配線）の各交差部に可変抵抗素子ＶＲを有するメモリセルＭＣを備える。メモリセルＭＣには、可変抵抗素子ＶＲの他、この可変抵抗素子ＶＲと直列接続された整流素子として、例えば、ダイオードＤｉを有する。ここでは前提として、ダイオードＤｉのアノード側にビット線ＢＬ、カソード側にワード線ＷＬが接続されているものとする。なお、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性は、図示のものに限定されない。

可変抵抗素子ＶＲは、例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件によって金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（Ｃｏｎｄｕｃｔｉｎｇ Ｂｒｉｄｇｅ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加によって抵抗値が変化するもの（ＲｅＲＡＭ）等を用いることができる。

次に、メモリセルＭＣに対するデータの書き込み／消去、及びメモリセルＭＣからのデータの読み出しについて説明する。

メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ〜１００ｎｓ程度の時間印加することにより行う。これによって、可変抵抗素子ＶＲが高抵抗状態（第１の抵抗値を持つ状態）から低抵抗状態（第２の抵抗値を持つ状態）へと変化する。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、例えば０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ〜１０μＡ程度の電流を５００ｎｓ〜２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態（第１の抵抗値を持つ状態）から高抵抗状態（第２の抵抗値を持つ状態）へと変化する。

なお、以下において、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態に遷移する動作を「セット動作」、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態に遷移する動作を「リセット動作」、可変抵抗素子ＶＲが高抵抗状態にあるメモリセルＭＣの状態を「リセット状態」、可変抵抗素子ＶＲが低抵抗状態にあるメモリセルＭＣの状態を「セット状態」、可変抵抗素子ＶＲの抵抗状態が増加していく方向を「リセット方向」、可変抵抗素子ＶＲの抵抗状態が低下していく方向を「セット方向」と呼ぶこともある。

メモリセルＭＣの読み出し動作は、可変抵抗素子ＶＲに例えば０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニタすることにより行う。これによって、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。

次に、メモリセルアレイ１１１を備える本実施形態に係る半導体記憶装置の全体構成について説明する。

図２は、本実施形態に係る半導体記憶装置を示すブロック図である。

半導体記憶装置は、メモリコア部１００と、このメモリコア部１００に対するデータのリード／ライトを制御する周辺回路１２０とを有する。

メモリコア部１００は、複数のバンク１１０（Ｂａｎｋ＿０〜Ｂａｎｋ＿ｍ）から構成されている。各バンク１１０は、複数のメモリセルアレイ１１１を有する。各バンク１１０において、複数のメモリセルアレイ１１１は、これらに共通に設けられたカラムデコーダ１１４によってビット線ＢＬが選択されるものとなっている。カラムデコーダ１１４は、ビット線ＢＬを、抵抗状態検知部を含むセンスアンプ１１２及びラッチ１１３に選択的に接続する。複数のセンスアンプ１１２はそれぞれ読み出されたデータを検出し、複数のラッチ１１３は読み出されたデータ及び書き込みデータを一時的に保持する。センスアンプ１１２及びラッチ１１３も、複数のメモリセルアレイ１１１により共有されている。カラムデコーダ１１４は、例えば、１６本のビット線ＢＬを同時選択するデコーダ回路及びビット線スイッチ回路からなる複数のカラム回路ユニットを備える。以下では、センスアンプ１１２の個数は、カラムデコーダ１１４がビット線ＢＬを同時選択する数に対応して１６個であるものとして説明を行う。

ラッチ１１３は、周辺回路１２０のページバッファ１３０に接続されており、読み出し動作時や書き込み動作時にセンスアンプ１１２とページバッファ１３０との間で送受信される読み出しデータや書き込みデータを一時的に保持する。ページバッファ１３０は、データ処理の単位となる１ページのデータ（例えば、２Ｋバイト）を一時的に保持できるデータレジスタである。ページバッファ１３０に複数ページ分のデータが保持されるように構成すると、ページバッファ１３０をキャッシュメモリとして機能させることもできる。

また、各バンク１１０において、複数のメモリセルアレイ１１１は、これらに共通に設けられたメインロウデコーダ１１５及びそれぞれに設けられたサブロウデコーダ１１６を介してワード線ＷＬが選択され、共通に設けられたロウドライバ１１７によって上記選択されたワード線ＷＬが駆動されるものとなっている。すなわち、ロウデコーダは、複数のメモリセルアレイ１１１により共有されるメインロウデコーダ１１５と、各メモリセルアレイ１１１に付随するサブロウデコーダ１１６との階層構造になっている。選択ワード線ＷＬには所定の選択ワード線電圧、非選択ワード線ＷＬには所定の非選択ワード線電圧がそれぞれワード線駆動回路１１７から供給される。

周辺回路１２０は、データ入出力バッファ１２１、入出力制御回路１２２、アドレスレジスタ１２３、コマンドレジスタ１２４、動作制御回路１２５、パラメータレジスタ１２６、内部電圧生成回路１２７、コア制御バッファ１２８、リダンダンシアドレスレジスタ１２９、及びページバッファ１３０を備える。

データ入出力バッファ１２１は、Ｉ／Ｏパッドに接続されて、この半導体記憶装置に対するデータの入出力を行う。図２の場合、半導体記憶装置の動作に供されるコマンド、アドレス、及びデータが全てＩ／Ｏパッドから与えられるマルチプレクス方式が示されている。例えば、データを書き込む場合には、データ書き込みコマンド、選択メモリセルＭＣの場所を示すアドレス、及び書き込むデータが、データ入出力バッファ１２１を介して半導体記憶装置に与えられる。また、データを読み出す場合には、データ読み出しコマンド、選択アドレスが半導体記憶装置に与えられる。これらのコマンド、アドレスに基づきメモリコア部１００からページバッファ１３０に読み出しデータが格納された後、データ入出力バッファ１２１を介して外部にデータが出力される。

入出力制御回路１２２は、Ｉ／Ｏパッドから入出力されるデータ等の識別や、データ出力を制御する。入出力制御回路１２２には外部からライトイネーブル信号、リードイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号等の各種の制御信号が与えられている。入出力制御回路１２２は、これらの各信号の状態の組み合わせ、及びタイミングの規定に基づいて、入出力データを制御する。

入出力制御回路１２２は、コマンド入力時にはデータ入出力バッファ１２１から入力されるデータをコマンドと認識して、コマンドレジスタ１２４に格納する。同様に、入出力制御回路１２２は、アドレス入力時には入力されるデータをアドレスと認識して、アドレスレジスタ１２３に格納する。入出力制御回路１２２は、データ入力時には入力されるデータをページバッファ１３０に格納し、データ出力時には逆にページバッファ１３０がデータを出力できる状態にする。
その他、データ入出力線には、カラムリダンダンシーセルやロウリダンダンシーセルへのアクセス制御に必要となる救済・置換アドレスを記憶するリダンダンシアドレスレジスタ１２９や、種々の電圧設定パラメータなどを記憶するパラメータレジスタが接続されており、必要に応じてそれらのデータの入出力ができるように構成されている。

図示は省略するが、入出力制御回路１２２は、半導体記憶装置の動作状態を示すステータスの出力制御や、ＩＤコード出力等を司る構成としても良い。

読み出し動作時には、コマンドが入力されて内部制御クロックが起動されるとともに、動作制御回路１２５が動作を開始する。また、種々の動作に応じた内部電圧を発生する内部電圧制御回路１２７も起動する。読み出し動作時には、動作制御回路１２５はメモリコア部１００で所望の読み出し動作が行われるように、ワード線ＷＬやビット線ＢＬの充放電、センスアンプ１１２のプリチャージやセンス動作を制御するタイミング信号をコア制御バッファ１２８に出力する。また、内部電圧制御回路１２７も、メモリコア部１００及びコア制御バッファ１２８に所定の電圧を供給する。

ここで、コア制御バッファ１２８は、各バンク１１０に設けられているため、同時に動作させるバンク１１０を自在に制御することができる。例えば、読み出し動作や書き込み動作のデータ処理速度を上げる場合には、同時に活性化させるバンク数を増やせば良い。一方、消費電流を抑えたい場合、同時に活性化させるバンク数を減らすこともできる。

＜センスアンプ＞
次に、センスアンプ１１２について詳しく説明する。

上述の通り、リセット動作（消去動作）は、メモリセルＭＣの可変抵抗素子ＶＲに対し、例えば、電圧０．８Ｖ、電流１μＡ〜１０μＡ程度のリセットパルスを５００ｎｓ〜２μｓ程度印加することで実現できる。しかし、実際には、メモリセルＭＣが持つ不安定要因によって、可変抵抗素子ＶＲの抵抗状態がセット方向に遷移してしまうことがある。図３は、この様子を示す図である。リセット動作により、メモリセルＭＣに流れるセル電流ＩＣＥＬＬは、本来減少し、レファレンス電流ＩＲＥＦ＿ＲＳＴＷＤ以下になるはずであるが、メモリセルＭＣの中には、リセット動作によって、却ってセル電流ＩＣＥＬＬが増加してしまうメモリセルＭＣが発生することがある。このような異常動作を放置した場合、メモリセルＭＣにダメージが生じ、メモリセルＭＣの寿命を縮めることになる。

そこで、本実施形態では、このようなリセット動作時の異常動作を検知すべく、センサアンプ１１２にセット方向検知回路（異常検知回路）を備える。セット方向検知回路は、セル電流ＩＣＥＬＬが、図３におけるレファレンス電流ＴＲＥＦ＿ＳＥＴＷＤを超えたときに異常であるとしてこれを検知する回路である。

図４は、センスアンプ１１２の一部を示す回路図である。

センスアンプ１１２は、セット方向検知回路１１２ｃの他、ビット線選択電圧供給回路１１２ａ、リセット方向検知回路１１２ｂを備える。

ビット線選択電圧供給回路１１２ａは、リセット動作時に必要なビット線選択電圧ＶＢＬ＿ＳＥＬを選択ビット線ＢＬに供給する回路である。

ビット線選択電圧供給回路１１２ａは、セット又はリセット動作時にビット線ＢＬに十分な電圧を印加するための電圧が供給されるＶＳＥＬ端子とノードＤＳＡとの間に、直列接続されたトランジスタＱ１０１、Ｑ１０２と、ＶＳＥＬ端子及びノードＮ１０１間に直列接続されたトランジスタＱ１０４、Ｑ１０５とを有する。

トランジスタＱ１０１、Ｑ１０４のゲートには、演算増幅器ＯＰ１０１の出力端子が接続されている。演算増幅器ＯＰ１０１は、クランプ電圧ＶＣＬＡＭＰと、ノードＤＳＡの電圧との差に応じてトランジスタＱ１０１及びＱ１０４を制御する。これによって、ノードＤＳＡの電位はクランプ電圧ＶＣＬＡＭＰと同電位になるように制御されるので、ビット線選択電圧供給回路１１２ａは、カラムデコーダ１１４を介して所望のビット線選択電圧ＶＢＬ＿ＳＥＬをビット線ＢＬに供給することができる。

トランジスタＱ１０３は、ビット線ＢＬにつながるノードＤＳＡの電荷を放電するためのトランジスタである。

トランジスタＱ１０３及び演算増幅器ＯＰ１０１は、それぞれ後述するセンスアンプ制御部Ｕ１０１からの制御信号ＰＵＬＳＥ＿ＥＮＢ、ＢＬ＿ＤＩＳによって制御される。

トランジスタＱ１０１、Ｑ１０２、Ｑ１０４、及びＱ１０５は、トランジスタＱ１０１及びＱ１０２側を入力、トランジスタＱ１０４及びＱ１０５側を出力とするカレントミラー回路ＣＭ１０１を構成する。ここで、カレントミラー回路ＣＭ１０１の入力は、メモリセルＭＣに流れるセル電流ＩＣＥＬＬになる。このセル電流ＩＣＥＬＬは、ノードＮ１０１及び接地間に接続されたトランジスタＱ１０９にも流れる。なお、トランジスタＱ１０９に流れる電流は、このトランジスタＱ１０９と並列に接続された電流調整用のトランジスタＱ１０８に一部流れることにより調整されるようにしても良い。

リセット方向検知回路１１２ｂは、リセット動作において、メモリセルＭＣの状態がリセット方向に遷移していることを検知する回路である。

リセット方向検知回路１１２ｂは、所定の電圧Ｖ０端子及び接地線間に、直列接続されたトランジスタＱ１１０及びＱ１１１と、同じく直列接続されたトランジスタＱ１１２及びＱ１１３とを有する。また、トランジスタＱ１１０及びＱ１１１間にあるノードＮ１０３が第１入力に接続され、第２入力にリセット動作の検知を許可する制御信号ＤＥＴが入力されるＡＮＤゲートＧ１０１を有する。ＡＮＤゲートＧ１０１の出力は、メモリセルＭＣの状態がリセット方向に遷移していることを示すフラグＦＬＧ＿ＲＳＴＷＤになる。

トランジスタＱ１１１は、ビット線選択電圧供給回路１１２ａのトランジスタＱ１０９と共に、トランジスタＱ１０９側を入力とし、トランジスタＱ１１１側を出力とするカレントミラー回路ＣＭ１０２を構成する。これによって、カレントミラー回路ＣＭ１０１を介してセル電流ＩＣＥＬＬがリセット方向検知回路１１２ｂに流れる。

トランジスタＱ１１３は、ゲートにレファレンス電圧ＶＩＲＥＦ＿ＲＳＴＷＤが供給されることにより、レファレンス電流ＩＲＥＦ＿ＲＳＴＷＤの電流源として働く。このレファレンス電流ＩＲＥＦ＿ＲＳＴＷＤは、セット状態のメモリセルＭＣに流れるセル電流ＩＣＥＬＬよりも小さく、リセット状態のメモリセルＭＣに流れるセル電流ＩＣＥＬＬ以上の大きさの電流であり、セット状態のメモリセルＭＣが正常にリセット方向に遷移していることの基準となる電流である。

トランジスタＱ１１０及びＱ１１２は、トランジスタＱ１１２側を入力とし、トランジスタＱ１１０側を出力とするカレントミラー回路ＣＭ１０３を構成する。ノードＮ１０３は、レファレンス電流ＩＲＥＦ＿ＲＳＴＷＤとセル電流ＩＣＥＬＬの大小関係によって決まる電圧値となる。これによって、ＡＮＤゲートＧ１０１の第１入力は、ＩＲＥＦ＿ＲＳＴＷＤ＞ＩＣＥＬＬを条件として“Ｈ”になる。これは、セル電流ＩＣＥＬＬがセット状態の時よりも低下していることを意味するものであり、メモリセルＭＣの状態が正常にリセット方向に遷移していることを意味する。この時、制御信号ＤＥＴが“Ｈ”であることを条件に、フラグＦＬＧ＿ＲＳＴＷＤが“Ｈ”になる。

セット方向検知回路１１２ｃは、リセット動作において、メモリセルＭＣの状態がセット方向に遷移していることを検知する回路である。

セット方向検知回路１１２ｃは、所定の電圧Ｖ０端子及び接地線間に、直列接続されたトランジスタＱ１１４及びＱ１１５と、同じく直列接続されたトランジスタＱ１１６及びＱ１１７とを有する。また、トランジスタＱ１１４及びＱ１１５間にあるノードＮ１０４が第１入力に接続され、第２入力にインバータＩＶ１０１を介して制御信号ＤＥＴが入力されるＮＯＲゲートＧ１０２（電流比較回路）を有する。ＮＯＲゲートＧ１０２の出力は、メモリセルＭＣの状態がセット方向に遷移していることを示すフラグＦＬＧ＿ＳＥＴＷＤになる。

トランジスタＱ１１５は、ビット線選択電圧供給回路１１２ａのトランジスタＱ１０９と共に、トランジスタＱ１０９側を入力とし、トランジスタＱ１１５側
を出力とするカレントミラー回路ＣＭ１０４を構成する。これによって、カレントミラー回路ＣＭ１０１を介してセル電流ＩＣＥＬＬがセット方向検知回路１１２ｃに流れる。

トランジスタＱ１１７は、ゲートにレファレンス電圧ＶＩＲＥＦ＿ＳＥＴＷＤが供給されることにより、レファレンス電流ＩＲＥＦ＿ＳＥＴＷＤの電流源として働く。このレファレンス電流ＩＲＥＦ＿ＳＥＴＷＤは、メモリセルＭＣがセット状態よりも低い抵抗値（第３の抵抗値）を持つ場合に流れるセル電流ＩＣＥＬＬと実質的に同じ大きさを持つ電流であり、セット状態のメモリセルＭＣがセット方向に遷移していることの基準となる電流である。

トランジスタＱ１１４及びＱ１１６は、トランジスタＱ１１６側を入力とし、トランジスタＱ１１４側を出力とするカレントミラー回路ＣＭ１０５を構成する。ノードＮ１０４は、レファレンス電流ＩＲＥＦ＿ＳＥＴＷＤとセル電流ＩＣＥＬＬの大小関係によって決まる電圧値となる。これによって、ＮＯＲゲートＧ１０２の第１入力は、ＩＲＥＦ＿ＳＥＴＷＤ＜ＩＣＥＬＬを条件として“Ｌ”になる。これは、セル電流ＩＣＥＬＬがセット状態の時よりも上昇していることを意味するものであり、メモリセルＭＣの状態がセット方向に遷移していることを意味する。この時、制御信号ＤＥＴが“Ｈ”であることを条件に、フラグＦＬＧ＿ＳＥＴＷＤが“Ｈ”になる。

次に、センスアンプ制御部Ｕ１０２の回路構成について図５を参照しながら説明する。

センスアンプ制御部Ｕ１０２は、インバータＩＶ１５１、ＩＶ１５２の入力と出力を相互に接続してなるラッチＬＴ１５１を有する。インバータＩＶ１５１の入力側のノードＤＣには、データ入出力ＤＩＮＯＵＴからデータパスＵ１５１を介して入力されたデータが保持される。インバータＩＶ１５２の入力側のノードＤＣｎには、ノードＤＣが保持するデータの逆論理のデータが保持される。

ノードＤＣは、トランジスタＱ１５１を介して接地線に接続される。このトランジスタＱ１５１は制御信号ＡＬＬ＿ＡＣＴで制御される。制御信号ＡＬＬ＿ＡＣＴが“Ｈ”になることで、ノードＤＣは入力データに関わらず“Ｌ”になる。一方、ノードＤＣｎは、トランジスタＱ１５２を介して接地線に接続される。

また、センスアンプ制御部Ｕ１０１は、制御信号ＳＥＴ＿ＭＯＤＥ及びフラグＦＬＧ＿ＳＥＴＷＤを入力とするＡＮＤゲートＧ１５１、制御信号ＲＳＴ＿ＭＯＤＥ及びフラグＦＬＧ＿ＲＳＴＷＤを入力とするＡＮＤゲートＧ１５２、ＡＮＤゲートＧ１５１の出力及びＡＮＤゲートＧ１５２の出力を入力とするＯＲゲートＧ１５３、制御信号ＡＬＬ＿ＩＮＡＣＴ及びＯＲゲートＧ１５３の出力であるフラグＦＬＧ＿ＮＭＬを入力とするＯＲゲートＧ１５４を有する。トランジスタＧ１５２は、このＯＲゲートＧ１５４の出力によって制御される。

さらに、センスアンプ制御部Ｕ１０１は、ノードＤＣｎ、制御信号ＳＥＬＥＣＴ、及びＢＬＳＥＬを入力とする３入力のＮＡＮＤゲートＧ１５５、制御信号ＲＳＴ＿ＭＯＤＥ及びフラグＦＬＧ＿ＳＥＴＷＤを入力とするＡＮＤゲートＧ１５６、制御信号ＳＥＴ＿ＭＯＤＥ及びフラグＦＬＧ＿ＲＳＴＷＤを入力とするＡＮＤゲートＧ１５７、ＡＮＤゲートＧ１５６の出力及びＡＮＤゲートＧ１５７の出力を入力とするＯＲゲートＧ１５８、ＮＡＮＤゲートＧ１５５の出力及びＯＲゲートＧ１５８の出力であるフラグＦＬＧ＿ＯＰＰを入力とするＮＯＲゲートＧ１５９を有する。このＮＯＲゲートＧ１５９の出力が制御信号ＰＵＬＳＥ＿ＥＮＢとなり、ＮＯＲゲートＧ１５９の出力をインバータＩＶ１５３で逆論理にしたものが制御信号ＢＬ＿ＤＩＳになる。

＜リセット動作＞
次に、上述したセンスアンプ１１２を備える半導体記憶装置のリセット動作について説明する。

図６は、本実施形態に係る半導体記憶装置のリセット動作のフローチャートである。

リセット動作開始前、必要に応じて、メモリセルＭＣのディスターブを回避すべく、選択メモリセルＭＣに対する事前読み出し動作を実行する。この事前読み出し動作は、選択メモリセルＭＣからデータの読み出しを行い、現時点におけるメモリセルＭＣのデータを確認する動作であり、リセット動作が必要な選択メモリセルＭＣを抽出するために行う。この事前読み出しを実行するか否かは、例えば、半導体記憶装置のチップ内のレジスタ等に記憶しておけば良い。

始めに、ステップｓ１０１において、チップ内のレジスタ等の情報をもとに事前読み出し動作を実行するか否かの判断を行う。事前読み出し動作を実行する場合には、後述するステップｓ１０２に遷移する。一方、事前読み出し動作を実行しない場合には、後述するステップｓ１０５まで処理をスキップする。

続いて、ステップｓ１０２において、事前読み出し動作に必要な電圧や電流の初期値を設定する。

続いて、ステップｓ１０３において、選択メモリセルＭＣに対する事前読み出し動作を実行する。

続いて、ステップｓ１０４において、ステップｓ１０３での事前読み出し動作の結果をチェックする。ここで、同時に事前読み出し動作やリセット動作を行う選択メモリセルＭＣと、この選択メモリセルＭＣに対応するセンスアンプ１１２は、１個以上の所定数であるものとする。チェックの結果、全ての選択メモリセルＭＣがリセット状態である場合、あらためてリセット動作を実行する必要がないため完了しても良い（ステップｓ１０５）。この判断は、例えば、事前読み出し動作後のセンスアンプ１１２のセンスアンプ制御部Ｕ１０１のノードＤＣが全て“Ｈ”であるか否かのチェックで行うことができる。一方、セット状態のメモリセルＭＣが在る場合、リセット動作を実行すべくステップｓ１０６に遷移する。

続いて、ステップｓ１０６において、リセット動作に必要な電圧や電流の初期値を設定する。ここでは、例えば、電圧に関しては、最初のリセットパルス印加動作のための選択ビット線電圧ＶＢＬ＿ＳＥＬや非選択ワード線電圧ＶＵＸを設定する。また、電流に関しては、センスアンプ１１２で２レベルの検知動作を行うため、レファレンス電流ＩＲＥＦ＿ＲＳＴＷＤ及びＩＲＥＦ＿ＳＥＴＷＤを流すレファレンス電圧ＶＩＲＥＦ＿ＲＳＴＷＤ及びＶＩＲＥＦ＿ＳＥＴＷＤを設定する。ここで、初回のリセットパルス印加動作時のレファレンス電流ＩＲＥＦ＿ＳＥＴＷＤをＩＲＥＦ＿ＳＥＴＷＤ０と表記する。

続いて、ステップｓ１０７において、選択メモリセルＭＣに対してリセットパルス印加動作を実行する。リセットパルス印加動作時の動作波形を図７に示す。

始めに、タイミングｔ１００において、全てのワード線ＷＬに非選択ワード線電圧ＶＵＸを供給する。また、非選択ビット線ＢＬには、非選択ビット線電圧ＶＵＢを供給する。

続いて、タイミングｔ１０１において、ビット線を選択する制御信号ＢＬＳＥＬを“Ｈ”にし、センスアンプ１１２から選択ビット線ＢＬにビット線選択電圧ＶＢＬ＿ＳＥＬを供給する。制御信号ＢＬＳＥＬが“Ｈ”になると、センスアンプ制御部Ｕ１０１のノードＤＣが“Ｌ”の場合、制御信号ＰＵＬＳＥ＿ＥＮＢが“Ｈ”、制御信号ＢＬ＿ＤＩＳが“Ｌ”になる。その結果、ノードＤＳＡ及びビット線ＢＬの電圧は、演算増幅器ＯＰ１０１によってクランプ電圧ＶＣＬＡＭＰと等しい電圧になるように制御される。

続いて、タイミングｔ１０２において、選択ワード線ＷＬを非選択ワード線電圧ＶＵＸから選択ワード線電圧ＶＷＬ＿ＳＥＬに降圧する。この時点から、選択メモリセルＭＣに対し、ＶＢＬ＿ＳＥＬ−ＶＷＬ＿ＳＥＬの電位差が印加される。センスアンプ１１２は、ノードＤＳＡをクランプ電圧ＶＣＬＡＭＰに保持するように制御しながら、選択ビット線ＢＬに流れるセル電流ＩＣＥＬＬを取り込む。

ここで、２レベルの検知動作では、センスアンプ１１２に取り込むセル電流ＩＣＥＬＬが、２つの検知レベルに対応するレファレンス電流ＩＲＥＦ＿ＲＳＴＷＤとレファレンス電流ＩＲＥＦ＿ＳＥＴＷＤの間に在る状態から検知を開始しなければならない。そこで、続くタイミングｔ１０３において、制御信号ＤＥＴを“Ｈ”にする。制御信号ＤＥＴが“Ｈ”になると、リセット方向検知回路１１２ｂ及びセット方向検知回路１１２ｃがセル電流ＩＣＥＬＬの変化を検知可能な状態となる。

例えば、タイミングｔ１０３ａにおいて、選択メモリセルＭＣの状態が望ましくないセット方向に遷移してしまう場合には、図７中波形ｗrａで示すように、リセット状態の場合に比べセル電流ＩＣＥＬＬが増加する。セル電流ＩＣＥＬＬがレファレンス電流ＩＲＥＦ＿ＳＥＴＷＤを超えると、フラグＦＬＧ＿ＳＥＴＷＤが“Ｈ”になる。このフラグＦＬＧ＿ＳＥＴＷＤは、センスアンプ制御部Ｕ１０１に入力されている。また、リセット動作中は、制御信号ＲＳＴ＿ＭＯＤＥが“Ｈ”なので、フラグＦＬＧ＿ＯＰＰが“Ｈ”になる。その結果、制御信号ＰＵＬＳＥ＿ＥＮＢが“Ｌ”、制御信号ＢＬ＿ＤＩＳが“Ｈ”になるため、図４に示すトランジスタＱ１０３がオンし、波形ｗｒａ´で示すようにビット線ＢＬ及びノードＤＳＡが放電され、選択メモリセルＭＣへのリセットパルスの印加が終了する。この場合、フラグＦＬＧ＿ＮＭＬは“Ｌ”のままなので、センスアンプ制御部Ｕ１０１のノードＤＣ、ＤＣｎは変更されないまま、リセットパルスの印加が終了する。

また、続くタイミングｔ１０３ｂにおいて、選択メモリセルＭＣの状態が正常にリセット方向に遷移する場合には、図７中波形ｗｒｂで示すように、セル電流ＩＣＥＬＬが減少してレファレンス電流ＩＲＥＦ＿ＲＳＴＷＤより低くなり、フラグＦＬＧ＿ＲＳＴＷＤが“Ｈ”になる。この場合、センスアンプ制御部Ｕ１０１において、フラグＦＬＧ＿ＮＭＬが“Ｈ”、フラグＦＬＧ＿ＯＰＰが“Ｌ”になるので、ノードＤＣｎが“Ｈ”から“Ｌ”に変化し、ノードＤＣが“Ｌ”から“Ｈ”に変化する。その結果、制御信号ＰＵＬＳＥ＿ＥＮＢが“Ｌ”、制御信号ＢＬ＿ＤＩＳが“Ｈ”になるため、波形ｗｒｂ´で示すようにノードＤＳＡ及びビット線ＢＬが放電され、選択メモリセルＭＣへのリセットパルスの印加が終了する。

続いて、タイミングｔ１０４において、選択メモリセルＭＣの状態が遷移しなかった場合、制御信号ＢＬＳＥＬが“Ｌ”になるため、制御信号ＰＵＬＳＥ＿ＥＮＢが“Ｌ”、制御信号ＢＬ＿ＤＩＳが“Ｈ”になってノードＤＳＡ及び選択ビット線ＢＬが放電される。

最後に、タイミングｔ１０５において、非選択ワード線ＷＬ及び非選択ビット線ＢＬが放電されて、リセットパルスの印加が終了する。

以上の図７に示す動作によって、ステップｓ１０７におけるリセットパルスの印加が終了する。

続いて、ステップｓ１０８において、センスアンプ制御部Ｕ１０１のラッチＬＴ１５１のデータをチェックする。ここで、全てのセンスアンプ制御部Ｕ１０１のノードＤＣが“Ｈ”であった場合、全ての選択メモリセルＭＣのリセット動作が完了したと判断できるので、この場合は、リセット動作を終了する（ステップｓ１０９）。一方、一部でもセンスアンプ制御部Ｕ１０１のノードＤＣが“Ｌ”であった場合、ステップｓ１１０に遷移する。

続いて、ステップｓ１１０において、リセットパルス印加動作が所定の最大回数に達しているかどうかをチェックする。もし、リセットパルス印加動作が最大回数に達していた場合、リセット動作をフェイルしたとして終了する（ステップｓ１１１）。一方、リセットパルス印加動作が最大回数に達していなかった場合、ステップｓ１１２に遷移する。

なお、図示していないが、リセットパルス印加動作が最大回数に達していた場合に、リセット動作が完了しなかった（フェイルした）メモリセル数を数えて、それが所定数以下ならば、判定基準を緩和した擬似パスという形で終了させることもできる。

続いて、ステップｓ１１２において、リセットパルス印加回数をインクリメントする。

続いて、ステップｓ１１３において、次のリセットパルス印加動作に備えて、必要な電圧や電流を設定する。次のリセットパルス印加動作では、今回のリセットパルス印加動作よりもいくらかリセットしやすい条件となるように、例えば、選択ビット線電圧ＶＢＬ＿ＳＥＬを所定値だけ上昇させても良いし、同じ条件でリトライしても良い。また、１回目のリセットパルス印加動作でセット方向に遷移した選択メモリセルＭＣの場合、レファレンス電流ＩＲＥＦ＿ＳＥＴＷＤを少し上昇させないと、リセット動作のためのストレスが掛からないままリセットパルス印加動作が終了してしまうことが考えられる。

図８は、リセットパルス印加動作の回数とレファレンス電流ＩＲＥＦ＿ＳＥＴＷＤとの関係を示す具体例である。ここでは、リセット動作時における４パターンのメモリセルＭＣに流れるセル電流ＩＣＥＬＬの変化を示している。

図８の場合、レファレンス電流ＩＲＥＦ＿ＳＥＴＷＤは、１回目のリセットパルス印加動作ｃ１０１ではＩＲＥＦ＿ＳＥＴＷＤ０、２回目のリセットパルス印加動作ｃ１０２では、ＩＲＥＦ＿ＳＥＴＷＤ０＋ＩＳＴＥＰ×１、３回目のリセットパルス印加動作ｃ１０３では、ＩＲＥＦ＿ＳＥＴＷＤ０＋ＩＳＴＥＰ×２、４回目のリセットパルス印加動作ｃ１０４では、ＩＲＥＦ＿ＳＥＴＷＤ０＋ＩＳＴＥＰ×３と、１回毎に所定のステップ幅ＩＳＴＥＰずつ上昇させている。

１つ目のパターンは、矢印ａ１１１で示すように、１回のリセットパルス印加動作でメモリセルＭＣがリセット状態に遷移した場合である。

２つ目のパターンは、矢印ａ１２１、ａ１２２で示すように、２回のリセットパルス印加動作ｃ１０１、ｃ１０２でメモリセルＭＣの状態が遷移しなかったものの、矢印ａ１２３で示すように、３回目のリセットパルス印加動作ｃ１０３でメモリセルＭＣがリセット状態に遷移した場合である。

以上の２つのパターンについては、正常にリセット動作しているため問題ではない。

３つ目のパターンは、１回目のリセットパルス印加動作ｃ１０１で、セル電流ＩＣＥＬＬが矢印ａ１３１のように上昇したものの、２回目のリセットパルス印加動作ｃ１０２で、レファレンス電流ＩＲＥＦ＿ＳＥＴＷＤ０＋ＩＳＴＥＰが矢印ａ１３２で示すセル電流ＩＣＥＬＬを上回った場合である。この場合、選択メモリセルＭＣには、リセットパルス印加動作ｃ１０２、ｃ１０３でリセットパルス印加がされるため、リセット状態に遷移させることができる。

４つ目のパターンは、１回目のリセットパルス印加動作ｃ１０１で、セル電流ＩＣＥＬＬが矢印ａ１４１のように大きく上昇し、２回目のリセットパルス印加動作ｃ１０２で、セル電流ＩＣＥＬＬがレファレンス電流ＩＲＥＦ＿ＳＥＴＷＤ０＋ＩＳＴＥＰを上回ってしまった場合である。この場合、リセットパルス印加動作ｃ１０２において、選択メモリセルＭＣの状態のセット方向への遷移が検知されるため、リセットパルス印加動作がすぐに終了してしまうと考えられる。しかし、更に後のリセットパルス印加動作で、レファレンス電流ＩＲＥＦ＿ＳＥＴＷＤを増加させていくと、この図の場合には３回目のリセットパルス印加動作ｃ１０３で選択メモリセルＭＣにリセットパルスが印加されるようになり、正常にリセット状態に遷移するための機会を与えることができる。

ここで、留意すべきは、レファレンス電流ＩＲＥＦ＿ＳＥＴＷＤは、そもそも、メモリセルＭＣへのダメージを回避すべく、メモリセルＭＣの状態がセット方向に大きく変化しないようにするための判定値であるということである。したがって、レファレンス電流ＩＲＥＦ＿ＳＥＴＷＤは、メモリセルＭＣにダメージを及ぼす危険領域に差し掛からない範囲で、図８に示すように段階的に増加させることが望ましい。このようにレファレンス電流ＩＲＥＦ＿ＳＥＴＷＤの増加範囲を制限した場合であっても、選択メモリセルＭＣの一部のみがセット方向に状態遷移してしまいリセット動作が完了しなくても上述の通り、擬似パスという形でリセット動作を終了することができ、また、ＥＣＣによって救済することもできる。更に、擬似パスで終了できないほどの多数のフェイルビットがある場合には、その選択ワード線ＷＬは不良ワード線として扱えば良い。

以上、本実施形態に係る半導体記憶装置によれば、リセット動作時において、メモリセルの状態が更にリセット方向に遷移した場合であっても、このような異常動作を検知することができる。そのため、異常動作中のメモリセルに対するリセット動作を停止する等の処理を行うことができ、メモリセルに対するダメージを低減することができる。

なお、本実施形態におけるセンスアンプ１１２において、リセット方向検知回路１１２ｂを異常検知回路、セット方向検知回路１１２ｃを正常検知回路に使用すれば、セット動作においても、上述したリセット動作と同様の検出動作が可能である。

［第２の実施形態］
第１の実施形態では、リセット動作時の正常なセル電流の変化と異常なセル電流の変化を２つのレファレンス電流を用いた電流比較によって検知する半導体記憶装置について説明したが、第２の実施形態では、所定のレファレンス電流とセル電流の比較の結果として現れるセンスノードの電位変化を２つのレファレンス電圧を用いて検知する半導体記憶装置について説明する。

ここでは、セット動作を中心に説明する。

本実施形態に係る半導体記憶装置の全体構成は図２と同様であるが、図２に示すセンスアンプ１１２に替えて、センスアンプ２１２を備える。

図９は、センスアンプ２１２の一部を示す回路図である。

センスアンプ２１２は、ビット線選択電圧供給回路２１２ａの他、セット方向検知回路２１２ｂ（正常検知回路）、及びリセット方向検知回路２１２ｃ（異常検知回路）を備える。

ビット線選択電圧供給回路２１２ａは、セット動作時に必要な電圧ＶＣＬＡＭＰをビット線ＢＬに印加する回路である。すなわち、ビット線選択電圧供給回路２１２ａは、センスノードＮＳＥＮ及びノードＤＳＡ間に電圧クランプ用のＮＭＯＳトランジスタＱ２０５を有する。このトランジスタＱ２０５は、ビット線ＢＬ及びノードＤＳＡの電圧が所定の電流が流れた状態でクランプ電圧ＶＣＬＡＭＰと等しくなるようにソースフォロワの形態で制御される。

また、センスノードＮＳＥＮには、スイッチＳＷ２０１が接続されている。このスイッチＳＷ２０１がオンすると、センスノードＮＳＥＮは、所定の電圧印加回路からセット動作開始時の初期電圧Ｖ＿ＮＳＥＮ＿ＩＮＩにプリチャージされる。

また、ビット線選択電圧供給回路２１２ａは、ＶＳＥＬ端子及び接地線間に設けられた直列接続されたトランジスタＱ２０１及びＱ２０２を有する。このうちトランジスタＱ２０２は、制御信号ＶＩＬＯＡＤで制御され、定電流回路として機能する。更に、ビット線選択電圧供給回路２１２ａは、この定電流回路と並列に、ＶＳＥＬ端子及びセンスノードＮＳＥＮ間に直列接続されたトランジスタＱ２０３及びＱ２０４を有する。このうちトランジスタＱ２０３は、トランジスタＱ２０１と共に、トランジスタＱ２０１側を入力とし、トランジスタＱ２０３側を出力とするカレントミラー回路ＣＭ２０１を構成する。これによって、メモリセルＭＣに対し、トランジスタＱ２０３、Ｑ２０４、センスノードＮＳＥＮ、及びビット線ＢＬに繋がるノードＤＳＡを介して定電流である比較電流ＩＣＯＭＰを流すことができる。このように、メモリセルＭＣに対し一定の比較電流ＩＣＯＭＰを流すことで、センスノードＮＳＥＮには、メモリセルＭＣの可変抵抗素子ＶＲの状態変化に応じた電圧変化が現れる。

セット方向検知回路２１２ｂは、セット動作において、メモリセルＭＣの状態がセット方向に遷移していることを検知する回路である。

セット方向検知回路２１２ｂは、演算増幅器ＯＰ２０１を有する。この演算増幅器ＯＰ２０１の非反転入力端子には、セット動作時においては、スイッチＳＷ２０３を介してクランプ電圧ＶＣＬＡＭＰが供給されている。クランプ電圧ＶＣＬＡＭＰは、選択ビット線ＢＬの設定電圧であり、初期電圧Ｖ＿ＮＳＥＮ＿ＩＮＩより低い電圧であり、リセット状態にあったメモリセルＭＣがセット方向に遷移したことを検知するための基準となる電圧（第１のレファレンス電圧）である。

前述のようにビット線ＢＬの電位は、ビット線ＢＬに比較電流ＩＣＯＭＰが流れる場合にビット線ＢＬの電位がクランプ電圧ＶＣＬＡＭＰと等しくなるように制御されるので、選択メモリセルＭＣが所望のセット状態になって比較電流ＩＣＯＭＰ以上の電流を流す状態になった場合には、ビット線ＢＬ及びセンスノードＮＳＥＮの電位は、クランプ電圧ＶＣＬＡＭＰよりも低下する。

また、演算増幅器ＯＰ２０１の反転入力端子には、センスノードＮＳＥＮが接続されている。これによって、セット動作時においては、クランプ電圧ＶＣＬＡＭＰとセンスノードＮＳＥＮの電圧とを比較することができる。その結果、センスノードＮＳＥＮの電圧がクランプ電圧ＶＣＬＡＭＰよりも低くなった場合、つまり、メモリセルＭＣの状態がセット方向に遷移した場合、演算増幅器ＯＰ２０１の出力ＯＵＴ＿Ｓは、正常にセット動作が検知されたことを意味する“Ｈ”になる。この結果は、演算増幅器ＯＰ２０１の出力端子に接続されたラッチＬＴ２０１によって取り込まれて保持されると共に、センスアンプ制御部Ｕ１０１を介して出力される制御信号ＢＬ＿ＤＩＳによってノードＤＳＡおよびビット線ＢＬはＶＳＳに放電される。

一方、リセット方向検知回路２１２ｃは、セット動作において、メモリセルＭＣの状態が本来望ましくないリセット方向に遷移していることを検知する回路である。

リセット方向検知回路２１２ｃは、演算増幅器ＯＰ２０２を有し、その反転入力端子には、第２のレファレンス電圧として用いるＶＲＥＦ＿ＡＭＰが供給されている。レファレンス電圧ＶＲＥＦ＿ＡＭＰは、初期電圧Ｖ＿ＮＳＥＮ＿ＩＮＩよりも高い電圧である。

一方、演算増幅器ＯＰ２０２の非反転入力端子には、センスノードＮＳＥＮが接続されている。これによって、セット動作時においては、演算増幅器ＯＰ２０２は、レファレンス電圧ＶＲＥＦ＿ＡＭＰとセンスノードＮＳＥＮの電圧を比較する。その比較の結果、センスノードＮＳＥＮの電圧がレファレンス電圧ＶＲＥＦ＿ＡＭＰよりも高くなった場合、演算増幅器ＯＰ２０２の出力ＯＵＴ＿Ｒは“Ｈ”になる。この演算増幅器ＯＰ２０２の出力ＯＵＴ＿Ｒは、ラッチＬＴ２０２を介して逆方向検知の信号ＦＬＧ＿ＲＳＴＷＤ“Ｈ”を出すことにつながり、センスアンプ制御部Ｕ１０１から出力される制御信号ＢＬ＿ＤＩＳによってノードＤＳＡ及びビット線ＢＬはＶＳＳに放電される。この場合は、セットパルス印加の制御を行うデータラッチＬＴ２０１のデータ書き換えはしないので、次のパルス印加がある場合には、リトライの対象にすることができる。

次に、上述したセンスアンプ２１２を備える半導体記憶装置のセット動作について図１０を用いて説明する。

始めに、タイミングｔ２００において、全てのワード線ＷＬに非選択ワード線電圧ＶＵＸを供給する。

続いて、タイミングｔ２０１において、スイッチＳＷ２０１をオンし、センスノードＮＳＥＮを初期電圧Ｖ＿ＮＳＥＮ＿ＩＮＩでプリチャージする。また、ビット線ＢＬは、クランプ電圧ＶＣＬＡＭＰ相当の電圧に充電される（タイミングｔ２０２）。

続いて、タイミングｔ２０３において、選択ワード線ＷＬを選択ワード線電圧ＶＷＬ＿ＳＥＬに降圧する。これによって選択メモリセルＭＣはセット動作を開始する。

その後、例えば、タイミングｔ２０４で、選択メモリセルＭＣの状態が“所望の状態ではない”リセット方向に遷移した場合、セル電流ＩＣＥＬＬは初期の状態より減少するので、センスノードＮＳＥＮの電位は、より早く波形ｗｓａのように上昇する。センスノードＮＳＥＮの電位がレファレンス電圧ＶＲＥＦ＿ＡＭＰを超えると、演算増幅器ＯＰ２０２からのＯＰＰＯＳＩＴ ＦＬＧが“Ｈ”になる。これを受けると、波形ｗｓａ´のようにビット線ＢＬやセンスノードＮＳＥＮは放電され、メモリセルＭＣに対するセットパルスの供給が停止される。

一方、選択メモリセルＭＣの状態が正常にセット方向に遷移した場合、センスノードＮＳＥＮが、クランプ電圧ＶＣＬＡＭＰよりも下回ったところで、演算増幅器ＯＰ２０１の出力が“Ｈ”になる。つまり、メモリセルＭＣの状態の正常なセット方向への遷移を検知する。この場合は、パルス印加制御を行うデータラッチを書き換えた上で、セットパルスの印加が停止される。

なお、この動作方法においては、選択メモリセルの初期状態と比較電流ＩＣＯＭＰとの大小関係により、逆方向に変化しないまでも元々抵抗の高いメモリセルやセット状態への変化の遅いメモリセルは、波形ｗｓｃのようにいずれセンスノードＮＳＥＮの電位がレファレンス電圧ＶＲＥＦ＿ＡＭＰに到達するので、逆方向に状態遷移したメモリセルのように見える。しかし、前述のように、逆方向フラグが出た場合には、パルス印加を制御するラッチのデータを書き換えることはないので、次回のリトライパルスでの書き込みの対象になるため機能上問題はない。最初から通常より高抵抗になっているメモリセルは波形ｗｓｃ´のようにより速く逆方向フラグで検知されるので、所望範囲を外れたメモリセルへのセットパルス印加を早く停止するという目的は達成されている。

以上、本実施形態に係る半導体記憶装置によれば、セット動作時において、メモリセルの状態が更にセット方向に遷移した場合であっても、このような異常動作を検知することができる。そのため、異常動作中のメモリセルに対するセット動作を停止する等の処理を行うことができ、メモリセルに対するダメージを低減することができる。

なお、リセット動作時には、スイッチＳＷ２０２、ＳＷ２０５をオン、スイッチＳＷ２０３、ＳＷ２０４をオフにすることにより、セット方向検知回路２１２ｂは、検知ノードＮＳＥＮとレファレンス電圧ＶＲＥＦ＿ＡＭＰとを比較し、リセット方向検知回路２１２ｃは、ノードＮＳＥＮとクランプ電圧ＶＣＬＡＭＰとを比較するようにすれば良い。

すなわち、正常にリセット状態となる場合にはセル電流ＩＣＥＬＬが比較電流ＩＣＯＭＰより小さくなるため、センスノードＮＳＥＮの電位が上昇し、これが所定のＶＲＥＦ＿ＡＭＰのレベルより高くなったときに、正常な終了を示す信号を出力してデータラッチＬＴ２０１をセットすればよい。この場合、演算増幅器ＯＰ２０１の出力ＯＵＴ＿Ｓは正常な終了時に“Ｌ”となるが、切り替え制御を追加して正しくデータラッチ２０１を制御することができる。

一方で、低抵抗のリセット状態が異常な変化をしてさらに低抵抗化した場合には、センスノードＮＳＥＮの電位が低下するので、演算増幅器ＯＰ２０２の出力ＯＵＴ＿Ｒはこのとき“Ｌ”となる。ここにも適切な切り替え制御を追加して、逆方向フラグが出力されるようにすることができる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。

１００・・・メモリコア部、１１０・・・バンク、１１１・・・メモリセルアレイ、１１２・・・センスアンプ、１１３・・・ラッチ、１１４・・・カラムデコーダ、１１５・・・メインロウデコーダ、１１６・・・サブロウデコーダ、１１７・・・ワード線駆動回路、１２０・・・周辺回路、１２１・・・データ入出力バッファ、１２２・・・入出力制御回路、１２３・・・アドレスレジスタ、１２４・・・コマンドレジスタ、１２５・・・動作制御回路、１２６・・・パラメータレジスタ、１２７・・・内部電圧生成回路、１２８・・・コア制御バッファ、１２９・・・リダンダンシアドレスレジスタ、１３０・・・ページバッファ、２１２・・・センスアンプ。

Claims (5)

1. 第１の配線、前記第１の配線に交差する第２の配線、並びに、前記第１及び第２の配線の交差部に設けられた可変抵抗素子からなるメモリセルを有するメモリセルアレイと、
   前記可変抵抗素子を第１の抵抗値から前記第１の抵抗値とは異なる第２の抵抗値に遷移させるデータ書き込み部と、
   前記データ書き込み部が前記可変抵抗素子を前記第１の抵抗値から前記第２の抵抗値に遷移させる際に、前記可変抵抗素子の抵抗値が第３の抵抗値（但し、第３の抵抗値＜第１の抵抗値＜第２の抵抗値、又は、第３の抵抗値＞第１の抵抗値＞第２の抵抗値）に遷移したことを検知する異常検知回路を有する抵抗状態検知部と
   を備えることを特徴とする半導体記憶装置。
2. 前記異常検知回路は、
   前記可変抵抗素子が前記第３の抵抗値であった場合に前記メモリセルに流れる電流と実質的に同じレファレンス電流を流すレファレンス電流回路と、
   前記レファレンス電流と前記メモリセルに流れるセル電流を比較する電流比較回路と
   を有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記データ書き込み部は、前記第１及び第２の配線を介して前記メモリセルに繰り返し電圧パルスを供給して前記可変抵抗素子を前記第１の抵抗値から前記第２の抵抗値に遷移させ、
   前記異常検知回路は、前記メモリセルが前記第３の抵抗値に遷移したことを検知した場合、前記データ書き込み部による前記電圧パルスの供給を停止する
   ことを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記データ書き込み部は、前記第１及び第２の配線を介して前記メモリセルに繰り返し電圧パルスを供給して前記可変抵抗素子を前記第１の抵抗値から前記第２の抵抗値に遷移させ、
   前記レファレンス電流回路は、前記電圧パルスの繰り返し回数の増加に伴い、前記レファレンス電流を所定のステップ幅で変化させる
   ことを特徴とする請求項１〜３のいずれか１項の半導体記憶装置。
5. 第１の配線、前記第１の配線に交差する第２の配線、並びに、前記第１及び第２の配線の交差部に設けられた可変抵抗素子からなるメモリセルを有するメモリセルアレイと、
   前記可変抵抗素子を第１の抵抗値から前記第１の抵抗値とは異なる第２の抵抗値に遷移させるデータ書き込み部と、
   前記可変抵抗素子の抵抗値が遷移したことを検知する抵抗状態検知部と
   を備え、
   前記抵抗状態検知部は、
   所定のレファレンス電流及び前記メモリセルに流れる電流の差に応じて現れるセンスノードの電圧と所定の第１のレファレンス電圧とを比較し、前記可変抵抗素子が第１の抵抗値から第２の抵抗値に遷移したことを検知する正常検知回路と、
   前記センスノードに現れる電圧と所定の第２のレファレンス電圧とを比較し、前記可変抵抗素子の抵抗値が前記第３の抵抗値（但し、第３の抵抗値＜第１の抵抗値＜第２の抵抗値、又は、第３の抵抗値＞第１の抵抗値＞第２の抵抗値）に遷移したことを検知する異常検知回路と
   を有することを特徴とする半導体記憶装置。

Images