JP2019169210A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルの高抵抗状態を検知するための電流値を大きくすることが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、ワード線ＷＬと、ワード線ＷＬと交差するビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの交差部に設けられ、可変抵抗素子を有するメモリセルＭＣと、メモリセルＭＣに対して電圧印加及び読み出しを制御するコントローラ１７とを備える。コントローラ１７は、メモリセルＭＣに第１電圧を印加する第１動作と、第１動作の後、メモリセルＭＣの読み出し電流が第１値以下になったか否か検証する第１ベリファイとを行い、第１ベリファイにおいてメモリセルＭＣの抵抗が第１値以上になったとき、第１電圧に基づいて設定された第２電圧をメモリセルＭＣに印加する第２動作を行う。【選択図】図７

Description

実施形態は、半導体記憶装置に関するものである。

半導体記憶装置の一種として、抵抗変化型メモリ、例えばＲｅＲＡＭ（resistive random access memory）が知られている。ＲｅＲＡＭのメモリセルは、電圧の印加により抵抗値が変化する抵抗変化層を備える。ＲｅＲＡＭのメモリセルを積層して三次元構造とすることで、高集積化と低コスト化が期待されている。

特開２０１７−４５７９号公報

メモリセルの高抵抗状態を検知するための電流値を大きくすることが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、ワード線と、前記ワード線と交差するビット線と、前記ワード線と前記ビット線との交差部に設けられ、可変抵抗素子を有するメモリセルと、前記メモリセルに対して電圧印加及び読み出しを制御するコントローラとを具備し、前記コントローラは、前記メモリセルに第１電圧を印加する第１動作と、前記第１動作の後、前記メモリセルの抵抗が第１値以上になったか否か検証する第１ベリファイとを行い、前記第１ベリファイにおいて前記メモリセルの前記抵抗が第１値以上になったとき、前記第１電圧に基づいて設定された第２電圧を前記メモリセルに印加する第２動作を行う。

図１は、実施形態の半導体記憶装置の構成を示すブロック図である。 図２は、実施形態の半導体記憶装置におけるメモリブロックの斜視図である。 図３は、実施形態の半導体記憶装置におけるメモリブロックの上面図である。 図４は、実施形態の半導体記憶装置におけるメモリセルアレイの回路図である。 図５は、実施形態の半導体記憶装置の他の構成におけるメモリセルアレイの回路図である。 図６は、実施形態におけるリセット動作、セット動作及び読み出し動作の電圧を示す図である。 図７は、実施形態のリセット動作を示すフローチャートである。 図８は、実施形態におけるリセット電圧の印加によるベリファイ読み出しの電流変化を示す図である。 図９は、実施形態におけるリセット電圧の印加によるメモリセルの抵抗変化を示す図である。 図１０は、実施形態におけるリセット動作でメモリセルに印加されるリセット電圧とベリファイ電圧を示す図である。 図１１は、実施形態におけるリセット電圧印加時のビット線及びワード線の電圧波形図である。 図１２は、実施形態においてリセット電圧を続けて印加する場合のワード線及びビット線の電圧波形図である。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記記述のものに特定するものでない。

以下に、半導体記憶装置として、電圧の印加もしくは電流を流すことにより抵抗値が変化する可変抵抗素子を記憶素子として用いた抵抗変化型メモリについて説明する。抵抗変化型メモリは、ＲｅＲＡＭ（resistive random access memory）とも呼ばれる。

１．実施形態
実施形態の半導体記憶装置について説明する。

１．１ 半導体記憶装置の構成
図１は、実施形態の半導体記憶装置１０の構成を示すブロック図である。半導体記憶装置１０は、メモリセルアレイ１１、ワード線デコーダ１２、選択ゲートデコーダ１３、グローバルビット線デコーダ１４、センスアンプ１５、電圧生成回路１６、及びコントローラ１７を備える。

メモリセルアレイ１１は、記憶素子としての複数の可変抵抗素子（あるいは抵抗変化素子）を備える。可変抵抗素子は、ビット線ＢＬ、及びワード線ＷＬに接続される。また、メモリセルアレイ１１は、複数のビット線ＢＬに対応して設けられた複数の選択トランジスタを備える。ビット線は、選択トランジスタを介してグローバルビット線ＧＢＬに接続される。選択トランジスタのゲートには、選択ゲート線ＳＧが接続される。メモリセルアレイ１１の具体的な構成については後述する。

ワード線デコーダ１２は、複数のワード線ＷＬに接続される。ワード線デコーダ１２は、ワード線選択回路、及びワード線ドライバを含む。ワード線デコーダ１２は、コントローラ１７からロウアドレスを受け取り、このロウアドレスに基づいて１本のワード線を選択する。ワード線デコーダ１２は、選択ワード線及び非選択ワード線に対して、データのリセット動作、読み出し動作、及びセット動作に必要な電圧を印加する。

選択ゲートデコーダ１３は、複数の選択ゲート線ＳＧに接続される。選択ゲートデコーダ１３は、選択ゲート線選択回路、及び選択ゲート線ドライバを含む。選択ゲートデコーダ１３は、コントローラ１７からシートアドレスを受け取り、このシートアドレスに基づいて、１本の選択ゲート線ＳＧを選択する。

グローバルビット線デコーダ（以下、ビット線デコーダとも記す）１４は、複数のグローバルビット線ＧＢＬに接続される。ビット線デコーダ１４は、グローバルビット線選択回路、及びグローバルビット線ドライバを含む。ビット線デコーダ１４は、コントローラ１７からカラムアドレスを受け取り、このカラムアドレスに基づいて、１本のグローバルビット線ＧＢＬを選択する。ビット線デコーダ１４は、選択グローバルビット線ＧＢＬ及び非選択グローバルビット線ＧＢＬに対して、データのリセット動作、読み出し動作、及びセット動作に必要な電圧を印加する。

センスアンプ１５は、リセット動作のベリファイ読み出しあるいは読み出し動作において、可変抵抗素子からグローバルビット線ＧＢＬに読み出されたデータを検知及び増幅する。センスアンプ１５によって読み出されたデータは、コントローラ１７に送られる。

電圧生成回路１６は、データのリセット動作、読み出し動作、及びセット動作に必要な複数の電圧を生成する。電圧生成回路１６によって生成された電圧は、ワード線デコーダ１２、選択ゲートデコーダ１３、及びグローバルビット線デコーダ１４に供給される。

コントローラ１７は、半導体記憶装置１０の動作を統括的に制御する。コントローラ１７は、バスを介してホスト装置等の外部装置に接続される。コントローラ１７は、ホスト装置からデータＤＡ、アドレスＡＤＤ、及び制御信号ＣＮＴなどを受信する。コントローラ１７は、データＤＡ、アドレスＡＤＤ、及び制御信号ＣＮＴを用いて、リセット動作、読み出し動作、及びセット動作を実行する。

１．１．１ メモリセルアレイ１１の構成
次に、図１に示したメモリセルアレイ１１の構成について説明する。メモリセルアレイ１１は、複数のメモリブロックＭＢを備える。複数のメモリブロックＭＢの各々は、複数のメモリセルを備える。メモリセルはデータを不揮発に記憶する。複数のグローバルビット線ＧＢＬは、複数のメモリブロックＭＢに接続される。

次に、図２及び図３を用いて、メモリセルアレイ１１が備えるメモリブロックＭＢの構成について説明する。図２は、メモリブロックＭＢの斜視図である。図３は、メモリブロックＭＢの上面図である。図３において、斜線を付した領域は、ワード線ＷＬのレイアウトを示している。図２及び図３において、相互に直交し、半導体基板面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交する方向をＺ方向とする。

図２に示すように、半導体基板、例えばシリコン基板３０の上方に、それぞれがＹ方向に延び、Ｘ方向に沿って配列された複数のグローバルビット線ＧＢＬの層が設けられる。複数のグローバルビット線ＧＢＬの上方には、それぞれがＸ方向に延び、Ｙ方向に沿って配列された複数の選択ゲート線ＳＧの層が設けられる。複数の選択ゲート線ＳＧの上方には、それぞれがＸ方向に延び、Ｙ方向に沿って配列された複数のワード線ＷＬの層が設けられる。複数のワード線ＷＬの層は、さらにＺ方向に沿って複数積層される。積層された複数の配線層の間には、それぞれ複数の絶縁層が設けられる。

Ｙ方向に隣接するワード線ＷＬの間には、それぞれがＺ方向に延びる複数のビット線ＢＬが設けられる。ビット線ＢＬはＸ方向に沿って配列され、Ｘ方向に隣り合う複数のビット線ＢＬの間には、それぞれ複数の絶縁層が設けられる。ビット線ＢＬは、選択トランジスタＳＴを介してグローバルビット線ＧＢＬに接続される。

ワード線ＷＬとビット線ＢＬとの間には、前述した可変抵抗素子としての抵抗変化層２４が設けられる。抵抗変化層２４は、ワード線ＷＬとビット線ＢＬとの交差部において、データを記憶するメモリセルＭＣとして機能する。

図３に示すように、同一レベルの配線層に含まれる複数のワード線ＷＬは、一例として、それぞれがＸ方向に延びる第１ワード線ＷＬ１、第２ワード線ＷＬ２、第３ワード線ＷＬ３、第４ワード線ＷＬ４を含む。第１ワード線ＷＬ１と第２ワード線ＷＬ２はＹ方向に隣り合う。第２ワード線ＷＬ２と第３ワード線ＷＬ３はＹ方向に隣り合う。第３ワード線ＷＬ３と第４ワード線ＷＬ４はＹ方向に隣り合う。第１ワード線ＷＬ１と第３ワード線ＷＬ３は電気的に接続され、第２ワード線ＷＬ２と第４ワード線ＷＬ４は電気的に接続されている。換言すると、メモリセルアレイ１１は、櫛形構造を有する２つのワード線ＷＬを有し、Ｘ方向に延びる複数のワード線部分（櫛形構造の直線部分）は、２つの櫛形構造に交互に属する。図示しないが、別の例として第１ワード線ＷＬ１と第４ワード線ＷＬ４とが電気的に接続され、第２ワード線ＷＬ２と第３ワード線ＷＬ３とが電気的に接続されていても実施可能である。

具体的には、図３を記載した紙面の左側から順番に配列された複数のワード線ＷＬのうち、第１ワード線ＷＬ１と第３ワード線ＷＬ３は、共通接続され、これらには、同一の電圧が印加される。また、第２ワード線ＷＬ２と第４ワード線ＷＬ４は、共通接続され、これらには、同一の電圧が印加される。第１ワード線ＷＬ１と第３ワード線ＷＬ３が電気的に接続された側と第２ワード線ＷＬ２と第４ワード線ＷＬ４が電気的に接続された側とは、電気的に分離されており、異なる電圧が印加可能である。以下では、偶数番目（２番目、４番目、…）のワード線の組をワード線グループＷＬcomb_aと呼び、奇数番目（１番目、３番目、５番目、・・・）のワード線の組をワード線グループＷＬcomb_bと呼ぶ。また、両者を区別しない場合には単にワード線グループＷＬcombと呼ぶ。

なお、図３には、８本のワード線、５本のグローバルビット線ＧＢＬ、及び４５本のビット線ＢＬを示しているが、これは例示に過ぎず、これらの本数は適宜選択できる。

図２に示すように、グローバルビット線ＧＢＬ上には、選択トランジスタＳＴが設けられる。選択トランジスタＳＴは、ソース領域２０、チャネル領域２１、ドレイン領域２２、ゲート絶縁膜２３、及び選択ゲート線ＳＧを備える。選択ゲート線ＳＧは、選択トランジスタＳＴのゲート電極として機能する。選択トランジスタＳＴは、縦型ＦＥＴ（Field Effect Transistor）などから構成されるが、スイッチング素子であれば例えば縦型ＴＦＴなど他の形態の素子でもかまわない。

ソース領域２０、チャネル領域２１、及びドレイン領域２２は、この順に積層される。ソース領域２０及びドレイン領域２２はそれぞれ、高濃度のｎ型不純物が導入されたｎ型半導体層で構成される。チャネル領域２１は、ｐ型不純物が導入されたｐ型半導体層で構成される。

チャネル領域２１の側面には、ゲート絶縁膜２３が設けられる。ゲート絶縁膜２３の側面には、選択ゲート線ＳＧが設けられる。なお、チャネル領域２１をＹ方向における両側から挟む２つの選択ゲート線ＳＧは、互いに電気的に接続され、１本の選択ゲート線として機能する。

選択トランジスタＳＴは、シートセレクタ（選択素子）とも呼ばれる。「シート」とは、いずれかの選択ゲート線ＳＧによって選択されるメモリセルの集合を表す。図２では、Ｘ方向とＺ方向とで形成される平面内にあるメモリセルの集合がシートである。

ドレイン領域２２上には、柱状のビット線ＢＬが設けられる。ビット線ＢＬの側面には、抵抗変化層２４が設けられる。本実施形態では、抵抗変化層２４は、ビット線ＢＬのＹ方向の側面の全体に設けられる。Ｙ方向で隣接するビット線ＢＬ間の領域には、Ｘ方向に延びるワード線ＷＬが設けられる。ビット線ＢＬとワード線ＷＬとの間に配置された抵抗変化層２４の部分がメモリセルＭＣとして機能する。なお、ここでは、抵抗変化層２４がビット線ＢＬのＹ方向の側面の全体に設けられる例を示したが、抵抗変化層２４をビット線ＢＬとワード線ＷＬが交差する領域だけに設けてもよい。

ビット線ＢＬ及び選択ゲート線ＳＧには、例えば多結晶シリコンが用いられる。ワードＷＬ及びグローバルビット線ＧＢＬには、例えば高濃度の不純物を導入した低抵抗半導体や、金属材料が用いられる。ゲート絶縁膜２３には、例えばシリコン酸化物（ＳｉＯ_２）やシリコン窒化物（ＳｉＮ）などが用いられる。

抵抗変化層２４は、例えば酸化ハフニウム（ＨｆＯ）から構成される。このＨｆＯに代表される抵抗変化層２４は、低抵抗状態と高抵抗状態との少なくとも２つの抵抗値を遷移する。例えば、高抵抗状態の抵抗変化層は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化層は、ある一定以上の電流が流れると高抵抗状態に遷移する。

特に、高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移とが、異なる極性の電圧の印加により行われるものは、バイポーラ動作素子と呼ばれている。このような動作をする抵抗変化層２４は、ＨｆＯ以外にも、ＴｉＯ_２、ＺｎＭｎ_２Ｏ_４、ＮｉＯ、ＡｌＯ、ＳｒＺｒＯ_３、又はＰｒ_０．７Ｃａ_０．３ＭｎＯ_３などを含む薄膜で形成することが可能である。

また、抵抗変化層２４には、多結晶若しくはアモルファス状態のＳｉ、又は、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＨｆＳｉＯ、若しくはＡｌＯなどを用いることができる。また、抵抗変化層２４には、上述した材料の積層膜を用いることもできる。

抵抗変化層は、例えば、カルコゲナイドである。抵抗変化層は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイドである。抵抗変化層は、例えば、Ｇｅ_２Ｓｂ_２Ｔｅ_５合金である。

また、抵抗変化層２４とビット線ＢＬとの間に、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、Ｚｒ、若しくはＩｒ、又は、その窒化物若しくは炭化物などの電極を配置することができる。また、電極として、多結晶シリコンに上記材料を添加した材料を用いることもできる。

以上により、ワード線ＷＬ、ビット線ＢＬ、及びこれらの間に設けられた抵抗変化層２４を含むメモリセルＭＣが、三次元マトリクス状に配置される。本構造では、ワード線ＷＬ及びビット線ＢＬは、単なるラインアンドスペースのパターンである。ワード線ＷＬとビット線ＢＬとは、互いに交差する位置関係であればよく、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造時におけるメモリセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。

１．１．２ メモリセルアレイ１１の回路
次に、図４を用いて、メモリセルアレイ１１の回路構成について説明する。図４は、メモリセルアレイ１１の回路図（等価回路図）である。

偶数番目のワード線を“ＷＬ_ｅ”と表記し、奇数番目のワード線を“ＷＬ_ｏ”と表記する。Ｙ方向に沿って、偶数番目のワード線ＷＬ_ｅと、奇数番目のワード線ＷＬ_ｏとが交互に配置される。ワード線ＷＬ_ｅとワード線“ＷＬ_ｏ”とは、個別に電圧制御が可能である。メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交差部に配置され、ビット線ＢＬとワード線ＷＬとに接続される。

選択トランジスタＳＴのドレインは、ビット線ＢＬに接続され、そのソースは、グローバルビット線ＧＢＬに接続され、そのゲートは、選択ゲート線ＳＧに接続される。

図４には、４層分のワード線、及び４本のビット線を抽出して示している。すなわち、図４には、ワード線ＷＬ_ｅ＜０＞〜ＷＬ_ｅ＜３＞、ワード線ＷＬ_ｏ＜０＞〜ＷＬ_ｏ＜３＞、選択ゲート線ＳＧ＜０＞〜ＳＧ＜３＞、及びビット線ＢＬ＜ｘ，０＞〜ＢＬ＜ｘ，３＞が示される。“ｘ”は、Ｙ方向の任意の列を意味する。

１．２ 半導体記憶装置の他の構成
実施形態は、以下に示すクロスポイント型の抵抗変化メモリに対しても適用できる。図５は、実施形態の半導体記憶装置の他の構成におけるメモリセルアレイの回路図である。メモリセルアレイ３１はクロスポイント型を形成している。

ワード線ＷＬ０，ＷＬ１，ＷＬ２は、Ｘ方向に延び、Ｙ方向に間隔を空けて配列されている。ワード線ＷＬ０，ＷＬ１，ＷＬ２には、ワード線ドライバ３２が接続されている。ワード線ドライバ３２は、選択ワード線及び非選択ワード線に対して、データのリセット動作、読み出し動作、及びセット動作に必要な電圧を印加する。ここでは、ワード線ＷＬ０，ＷＬ１，ＷＬ２を示すが、ワード線の数は任意である。

ビット線ＢＬ０，ＢＬ１，ＢＬ２は、Ｙ方向に延び、Ｘ方向に間隔を空けて配列されている。ビット線ＢＬ０，ＢＬ１，ＢＬ２には、センスアンプ（Ｓ／Ａ）３３がそれぞれ接続されている。センスアンプ３３は、選択ビット線及び非選択ビット線に対して、データのリセット動作、読み出し動作、及びセット動作に必要な電圧を印加する。センスアンプ３３は、リセット動作のベリファイ読み出しあるいは読み出し動作において、可変抵抗素子からビット線ＢＬに読み出されたデータを検知及び増幅する。ここでは、ビット線ＢＬ０，ＢＬ１，ＢＬ２を示すが、ビット線の数は任意である。

メモリセルＭＣ(０，０)、(０，１)、…、(２，２)は、ワード線ＷＬ０，ＷＬ１，ＷＬ２とビット線ＢＬ０，ＢＬ１，ＢＬ２との交差部にそれぞれ配置される。これにより、抵抗変化メモリは、クロスポイント型のメモリセルアレイ構造を有している。メモリセルＭＣには、後述する可変抵抗素子が用いられる。また、メモリセルアレイは、図５に示したメモリセルアレイ３１が積層された積層タイプの構造を有していてもよい。

１．３ 半導体記憶装置の動作
次に、実施形態の半導体記憶装置における動作について説明する。実施形態は、前述した半導体記憶装置１０及びメモリセルアレイ３１を有する半導体記憶装置のいずれのタイプにも適用できるが、ここでは、半導体記憶装置１０の動作を例として説明する。

１．３．１ 基本動作
メモリセルＭＣは、１ビットのデータを記憶可能であり、自身の抵抗状態に応じてデータを記憶する。メモリセルＭＣを高抵抗状態（あるいはオフ状態）にする動作（すなわち、低抵抗状態から高抵抗状態に遷移させる動作）をリセット動作と呼び、メモリセルＭＣを低抵抗状態（あるいはオン状態）にする動作（すなわち、高抵抗状態から低抵抗状態に遷移させる動作）をセット動作と呼ぶ。

図６は、リセット動作、セット動作、及び読み出し動作の電圧を説明する図である。選択グローバルビット線を“ＧＢＬ_ｓ”、非選択グローバルビット線を“ＧＢＬ_ｕ”、選択ワード線を“ＷＬ_ｓ”、非選択ワード線を“ＷＬ_ｕ”、選択の選択ゲート線を“ＳＧ_ｓ”、非選択の選択ゲート線を“ＳＧ_ｕ”と表記する。以下に、リセット動作、セット動作、及び読み出し動作の順に述べる。

（リセット動作）
リセット動作にてメモリセルＭＣにデータを記憶する際には、コントローラ１７は、選択グローバルビット線ＧＢＬ_ｓに、リセット電圧Ｖｗ（＞０Ｖ）を印加し、非選択グローバルビット線ＧＢＬ_ｕと非選択ワード線ＷＬ_ｕとに、半選択セルに印加される電圧が選択セルに印加される電圧の半分となるように電圧Ｖｗｆ（＝Ｖｗ／２）を印加する。また、コントローラ１７は、選択ワード線ＷＬ_ｓと非選択の選択ゲート線ＳＧ_ｕとに０Ｖを印加し、選択の選択ゲート線ＳＧ_ｓに、リセットゲート電圧Ｖｇ_ｗ（＞０Ｖ）を印加する。リセットゲート電圧Ｖｇ_ｗは、リセット動作において、選択トランジスタＳＴをオンさせる電圧である。

この結果、選択ビット線ＢＬに接続された選択トランジスタＳＴがオンし、選択グローバルビット線ＧＢＬ_ｓから選択メモリセルＭＣにリセット電圧Ｖｗが転送される。他方、選択ワード線ＷＬ_ｓから選択メモリセルＭＣに０Ｖが転送される。このように、可変抵抗素子の両端にＶｗの電位差が与えられることで、メモリセルＭＣの抵抗状態が高抵抗状態になる。その結果、メモリセルＭＣのデータがリセットされる。

（セット動作）
セット動作にてメモリセルＭＣのデータを記憶する際には、コントローラ１７は、メモリセルＭＣがバイポーラ動作することを考慮して、選択ワード線ＷＬ_ｓに、電圧Ｖｅ（＞０Ｖ）を印加し、非選択グローバルビット線ＧＢＬ_ｕと非選択ワード線ＷＬ_ｕとに、半選択セルに印加される電圧が選択セルに印加される電圧の半分となるように電圧Ｖｅｆ（＝Ｖｅ／２）を印加する。また、コントローラ１７は、選択グローバルビット線ＧＢＬ_ｓと非選択の選択ゲート線ＳＧ_ｕとに０Ｖを印加し、選択の選択ゲート線ＳＧ_ｓに、セットゲート電圧Ｖｇ_ｅを印加する。セットゲート電圧Ｖｇ_ｅは、セット動作において、選択トランジスタＳＴをオンさせる電圧である。

この結果、選択ビット線ＢＬに接続された選択トランジスタＳＴがオンし、選択ワード線ＷＬ_ｓから選択メモリセルＭＣにセット電圧Ｖｅが転送される。他方、選択グローバルビット線ＧＢＬ_ｓから選択メモリセルＭＣに０Ｖが転送される。このように、可変抵抗素子の両端にＶｅの電位差が与えられることで、メモリセルＭＣの抵抗状態が低抵抗状態となる。その結果、メモリセルＭＣのデータがセットされる。

（読み出し動作）
メモリセルＭＣのデータを読み出す読み出し動作の際には、コントローラ１７は、選択グローバルビット線ＧＢＬ_ｓ、及び非選択グローバルビット線ＧＢＬ_ｕに、読み出し電圧Ｖｒを印加する。また、コントローラ１７は、選択ワード線ＷＬ_ｓに０Ｖを印加し、非選択ワード線ＷＬ_ｕに、読み出し電圧Ｖｒを印加する。また、コントローラ１７は、選択の選択ゲート線ＳＧ_ｓに読み出しゲート電圧Ｖｇ_ｒを印加し、非選択の選択ゲート線ＳＧ_ｕに０Ｖを印加する。読み出しゲート電圧Ｖｇ_ｒは、読み出し動作において、選択トランジスタＳＴをオンさせる電圧である。

この結果、選択ビット線ＢＬに接続された選択トランジスタＳＴがオンし、選択グローバルビット線ＧＢＬ_ｓから選択メモリセルＭＣに読み出し電圧Ｖｒが転送される。他方、選択ワード線ＷＬ_ｓから選択メモリセルＭＣに０Ｖが転送される。ここで、選択メモリセルＭＣの抵抗状態により、選択メモリセルＭＣに流れる電流が異なる。そして、選択グローバルビット線ＧＢＬ_ｓに流れる電流をセンスアンプ１５で検知することにより、選択メモリセルＭＣに記憶されたデータを判別する。

１．３．２ 実施形態の動作
次に、実施形態に係るリセット動作について説明する。図７は、実施形態のリセット動作を示すフローチャートである。図７に示すリセット動作は、コントローラ１７が制御する。リセット動作は、リセット対象のメモリセルＭＣにリセット電圧を印加する動作と、リセット電圧印加後のリセット対象のメモリセルに対するベリファイ読み出し及びそのベリファイ（以降、ベリファイと称す）とを含む。ベリファイは、リセット電圧印加の後に、リセット対象のメモリセルＭＣがベリファイレベルの抵抗状態に遷移したか否かを検証する動作である。この検証は、リセット対象のメモリセルＭＣを流れる電流がベリファイレベルの電流値以下になったか否かをセンスアンプにより検出することで行われる。

図８に、リセット電圧の印加によるベリファイ読み出しの電流の変化を示し、図９にリセット電圧の印加によるメモリセルの抵抗の変化を示す。実施形態では、ベリファイ読み出し時に、メモリセルＭＣを流れる電流が、図８に示すベリファイレベルの電流値以下になったとき、つまり、メモリセルＭＣの抵抗が、図９に示すベリファイレベルの抵抗以上になったとき、ベリファイがパスしたとされる。一方、メモリセルＭＣの抵抗がベリファイレベルの抵抗より小さいとき、ベリファイが失敗とされる。ここで、設定されるベリファイレベルの抵抗は、メモリセルがオフ状態にあるときの抵抗より小さい。言い換えると、メモリセルが高抵抗状態にあると判定されるときの抵抗より小さい。

なお、図８に示す（ａ）は、後述する図１０の（ａ）に示すリセット動作におけるリセット電圧とベリファイ読み出し時の電流を表す。図８に示す（ｂ）は、図１０の（ｂ）に示すリセット動作におけるリセット電圧とベリファイ読み出し時の電流を表す。また、図９に示す（ａ）は、図１０の（ａ）に示すリセット動作におけるリセット電圧とベリファイ読み出し時のメモリセルＭＣの抵抗を表す。図９に示す（ｂ）は、図１０の（ｂ）に示すリセット動作におけるリセット電圧とベリファイ読み出し時のメモリセルＭＣの抵抗を表す。

本実施形態にかかるアレイ構造では、同一ビット線ＢＬ、同一ワード線ＷＬに接続される無数のメモリセルの抵抗状態により、配線（ビット線ＢＬ及びワード線ＷＬ）での電圧降下が大きく異なる。つまり、図８と図９に示すリセット電圧のずれは個別のメモリセルの特性ばらつきではなく、周辺のメモリセルの抵抗状態によって主に生じる場合がある。本実施形態は、リセットの開始電圧を把握することで、このような周辺のメモリセルの抵抗状態に起因するリセット電圧のずれを補正するものである。

リセット電圧を印加した後に、ベリファイがパスするまで、リセット電圧印加とベリファイとが繰り返される。ベリファイがパスすると、リセット電圧の印加が１回あるいは複数回実行される。ベリファイがパスした後は、ベリファイは実行されない。以降、ベリファイがパスした後のメモリセルＭＣに対するリセット電圧の印加回数を、リセット回数と称する。

以下に、図７を用いて、実施形態のリセット動作について述べる。

まず、コントローラ１７は、リセット動作の対象ページを選択する（ステップＳ１）。例えば、リセット動作はページ単位で行われる。ページは、前述したシート内の１つのワード線に接続された複数のメモリセルを含んでもよい。

次に、選択されたページ内のリセット対象のメモリセルに対して、リセット電圧を印加する（ステップＳ２）。続いて、リセット電圧の印加によって、メモリセルがベリファイレベルの抵抗状態に遷移したか否かを検証するベリファイ読み出しを行う。ベリファイ読み出しでは、リセット電圧の印加によって、メモリセルの抵抗がベリファイレベルの抵抗値以上になったか否かがセンスアンプ１５により検知される（ステップＳ３）。

次に、ベリファイ読み出しの結果を判定する（ステップＳ４）。すなわち、メモリセルの抵抗がベリファイレベルの抵抗値以上である場合（pass）、ベリファイがパスであるとして、ステップＳ５−１に進む。一方、メモリセルの抵抗がベリファイレベルの抵抗値より小さい場合（fail）、ベリファイが失敗であるとして、ステップＳ２へ戻り、ステップＳ２〜Ｓ４の処理を繰り返す。すなわち、リセット対象のメモリセルに対してリセット電圧の印加とベリファイ読み出しとを、ベリファイがパスするまで繰り返す。このリセット電圧印加とベリファイ読み出し及びベリファイとの繰り返しについては後で詳述する。

ベリファイがパスして、ステップＳ５−１に移行すると、リセット対象のメモリセルＭＣに対して、リセット電圧の印加を１回あるいは複数回行う（ステップＳ５−１，Ｓ５−２）。ベリファイがパスした後のリセット電圧の印加期間では、ベリファイ読み出しを含むベリファイは行わない。このベリファイがパスした後のリセット電圧の印加については後で詳述する。

その後、ステップＳ６に進み、リセット動作の全ての対象ページに対して、リセット動作が終了したか否かを判定する（ステップＳ６）。全ての対象ページのリセット動作が終了していない場合（No）、ステップＳ１に戻り、ステップＳ１〜Ｓ６の処理を繰り返す。

ステップＳ６において、全ての対象ページのリセット動作が終了している場合（Yes）、リセット対象の全てのメモリセルに対して、電圧を印加して電流量を検知する（ステップＳ７）。続いて、全てのメモリセルの電流量から、リセット対象のメモリセルに絶縁破壊が発生している否か、すなわちビット線ＢＬとワード線ＷＬとの間にショートが発生しているか否かを判定する（ステップＳ８）。ショートが発生している場合、全てのメモリセルの電流量はベリファイレベルの電流値と比べて非常に大きくなり、例えばその電流量が所定の電流量より大きいとき、ショートが発生していると判定される。ショートが発生していない場合（pass）、リセット動作を終了する。一方、ショートが発生している場合（fail）、対象ページに対するリセット動作に失敗したと判定して、その情報をメモリセルアレイの別の領域に記憶し、リセット動作を終了する。

ショートの発生は、例えばステップＳ１で選択したワード線ＷＬが複数層に及ぶ場合には、次のようにして確認する。図６で示す読み出し条件において、少なくとも書き込みを行った全てのワード線ＷＬ層を電圧ＷＬ＿sに設定し読み出しを行う。このとき、グローバルビット線ＧＢＬに流れる電流を測定し、電流量が閾値よりも大きい場合には、いずれかのビット、すなわちメモリセルでショートが発生したとする。ここで、抵抗値は一例として、ＧＢＬ−ＢＬ−メモリセル−ワード線ＷＬの抵抗を合わせて読み出したものでもよい。

次に、図１０を用いて、図７に示した、ステップＳ２〜Ｓ５−２の動作について詳述する。ステップＳ２〜Ｓ５−２では、リセット電圧の印加とベリファイ読み出し及びベリファイとが繰り返され、ベリファイにパスすると、ベリファイを伴わない、リセット電圧の印加がリセット回数だけ実行される。

図１０は、リセット動作において、リセット対象のメモリセルＭＣに印加されるリセット電圧とベリファイ電圧を示す図である。ベリファイ電圧は、ベリファイ読み出しで、リセット電圧印加後のメモリセルＭＣに印加される電圧である。図１０の（ａ）は、リセット電圧印加とベリファイとが３回繰り返されて、ベリファイをパスした場合を示す。図１０の（ｂ）は、リセット電圧印加とベリファイとが１回でベリファイをパスした場合を示す。

図１０の（ａ）に示すリセット動作は以下のようになる。メモリセルＭＣにリセット電圧Ｖｒｅ１が印加される。続いて、メモリセルＭＣにベリファイ電圧Ｖｖｒ１が印加されて、ベリファイが行われる。

ここで、ベリファイがパスしないため、続いて、メモリセルＭＣにリセット電圧Ｖｒｅ２が印加される。リセット電圧Ｖｒｅ２は、リセット電圧Ｖｒｅ１に電圧ΔＶを加えた電圧である。続いて、メモリセルＭＣにベリファイ電圧Ｖｖｒ２が印加されて、ベリファイが行われる。

ここで、ベリファイがパスしないため、続いて、メモリセルＭＣにリセット電圧Ｖｒｅ３が印加される。リセット電圧Ｖｒｅ３は、リセット電圧Ｖｒｅ２に電圧ΔＶを加えた電圧である。続いて、メモリセルＭＣにベリファイ電圧Ｖｖｒ３が印加されて、ベリファイが行われる。

ここで、ベリファイ電圧Ｖｖｒ３によるベリファイにおいて、ベリファイがパスする。すると、メモリセルＭＣに対してリセット電圧の印加がリセット回数だけ実行される。すなわち、メモリセルＭＣにリセット電圧Ｖｒｅ４が印加される。リセット電圧Ｖｒｅ４は、リセット電圧Ｖｒｅ３に基づいて設定される。具体的には、リセット電圧Ｖｒｅ４は、リセット電圧Ｖｒｅ３に電圧ΔＶを加えた電圧である。さらに、メモリセルＭＣにリセット電圧Ｖｒｅ５が印加される。リセット電圧Ｖｒｅ５は、リセット電圧Ｖｒｅ４に電圧ΔＶを加えた電圧である。ここでは、リセット回数が２回の場合を示したが、１回あるいは３回以上の場合もある。

また、図１０の（ｂ）に示すリセット動作は以下のようになる。メモリセルＭＣにリセット電圧Ｖｒｅ１が印加される。続いて、メモリセルＭＣにベリファイ電圧Ｖｖｒ１が印加されて、ベリファイが行われる。

ここで、ベリファイ電圧Ｖｖｒ１によるベリファイにおいてベリファイがパスする。すると、メモリセルＭＣに対してリセット電圧の印加がリセット回数だけ実行される。すなわち、メモリセルＭＣにリセット電圧Ｖｒｅ２が印加される。リセット電圧Ｖｒｅ２は、リセット電圧Ｖｒｅ１に基づいて設定される。具体的には、リセット電圧Ｖｒｅ２は、リセット電圧Ｖｒｅ１に電圧ΔＶを加えた電圧である。さらに、メモリセルＭＣにリセット電圧Ｖｒｅ３が印加される。リセット電圧Ｖｒｅ３は、リセット電圧Ｖｒｅ２に電圧ΔＶを加えた電圧である。ここでは、リセット回数が２回の場合を示したが、１回あるいは３回以上の場合もある。

前述したように、ベリファイ電圧によるベリファイがパスした後、メモリセルＭＣに印加される１回目のリセット電圧は、ベリファイをパスしたときのリセット電圧に基づいて設定される。すなわち、１回目のリセット電圧は、ベリファイをパスしたときのリセット電圧に対して、電圧ΔＶだけ増加させたリセット電圧（Ｖｒｅ３＋ΔＶ、あるいはＶｒｅ１＋ΔＶ）である。さらに、メモリセルに印加される２回目のリセット電圧は、１回目のリセット電圧に対して、電圧ΔＶだけ増加させたリセット電圧（Ｖｒｅ４＋ΔＶ、あるいはＶｒｅ２＋ΔＶ）である。さらに、リセット電圧の印加を行う場合は、前回のリセット電圧より電圧ΔＶだけ増加させた電圧が用いられる。

また、リセット回数は、半導体記憶装置１０内の記憶回路、例えばメモリセルアレイ１１内のＲＯＭ領域等に記憶されている。ベリファイをパスした後のリセット電圧の印加は、ＲＯＭ領域に記憶されたリセット回数に関する情報に従って、１回あるいは複数回実行される。

リセット回数は、メモリセルＭＣの特性等に応じて決定される。例えば、リセット回数は、出荷前のメモリセルの評価時に決定され、メモリセルアレイ１１内のＲＯＭ領域に記憶される。コントローラ１７は、半導体記憶装置１０の動作時に、ＲＯＭ領域からリセット回数を読み出す。コントローラ１７は、読み出したリセット回数に従って、リセット電圧の印加を実行する。

ＲＯＭ領域には、その他のリセット動作に関する情報、例えばリセット電圧の振幅（パルス振幅）、パルス幅、リトライ回数、ベリファイレベルの電流値及び抵抗値なども記憶される。リトライ回数は、ベリファイをパスしない場合に繰り返される、リセット電圧印加とベリファイの回数である。

上述したように、ベリファイをパスした後にメモリセルＭＣに印加されるリセット電圧は、ベリファイのパス時に用いられたリセット電圧に基づいて設定される。リセット電圧の印加が繰り返される場合は、前回のリセット電圧が電圧ΔＶだけ増加されるステップアップ動作が行われる。また、ベリファイのパス後に行われるリセット電圧の印加回数（リセット回数）は、ＲＯＭ領域等に予め記憶された情報に基づいて実行される。

上述の繰返し印加されるリセット電圧（あるいはリセットパルス）の設定の仕方は任意であり、リセット電圧Ｖｒｅ1からＶｒｅ５の振幅を同一にしてパルス幅を等倍するように長くしてもよいし、Ｖｒｅ（ｎ＋１）―Ｖｒｅｎ＝ｎ×Δのようにパルス振幅の増大量を徐々に大きくしてもよい。ただし、ベリファイをパスする回数によらず、ｎ番目に印加されるリセットパルスの条件が同じであることが、コントローラ１７を用いた制御性の点で好ましい。なお、ｎは１以上の自然数である。

また、リセット電圧を印加した後のベリファイ読み出しによる電流値は、同一のメモリセルＭＣであってもメモリセルアレイの状態によって変わる場合がある。これは、メモリセルアレイ内の対象メモリセルＭＣに対する周辺のメモリセルの抵抗状態により、回り込み電流の大きさが変わり、ワード線及びビット線の配線抵抗による電圧降下が異なるためである。また、ワード線デコーダ１２あるいはビット線デコーダ１４から距離が遠いメモリセルＭＣの場合は、配線抵抗によってリセット電圧の電圧降下が大きくなることがわかっている。このため、予め設定されるリセット電圧を高くする場合がある。これらの情報もＲＯＭ領域等に出荷前の評価時に記憶することができる。

次に、図１１を用いて、リセット電圧を印加する場合のビット線ＢＬ及びワード線ＷＬの電圧波形について説明する。

図１１は、リセット電圧を印加する場合にビット線ＢＬ及びワード線ＷＬに印加される電圧を示す電圧波形図である。電圧ＶＢＬは選択ビット線ＢＬの電圧を示し、電圧ＶＷＬは選択ワード線ＷＬの電圧を示す。さらに、電圧ＶＵＢは非選択ビット線ＢＬの電圧を示し、電圧ＶＵＸは非選択ワード線ＷＬの電圧を示す。ここでは、メモリセルＭＣにリセット電圧Ｖｒｅ１を印加するときのビット線ＢＬ及びワード線ＷＬの電圧波形を示す。

まず、時刻ｔ０において、全てのワード線ＷＬの電圧、すなわち選択ワード線電圧ＶＷＬ及び非選択ワード線電圧ＶＵＸが、リセット電圧Ｖｒｅ１の半分の電圧Ｖｒｅ１ｆ（＝Ｖｒｅ１／２）に設定される。時刻ｔ１において、全てのビット線ＢＬの電圧、すなわち選択ビット線電圧ＶＢＬ及び非選択ビット線電圧ＶＵＢが、リセット電圧Ｖｒｅ１の半分の電圧Ｖｒｅ１ｆに設定される。時刻ｔ２において、選択ワード線電圧ＶＷＬが、基準電圧ＶＳＳ（＝０Ｖ）に設定される。そして、時刻ｔ３において、選択ビット線電圧ＶＢＬが、リセット電圧Ｖｒｅ１に設定される。これにより、メモリセルＭＣに対してリセット電圧Ｖｒｅ１の印加が開始される。

その後、時刻ｔ４において、選択ビット線電圧ＶＢＬが、電圧Ｖｒｅ１ｆに設定される。これにより、リセット電圧の印加が終了する。さらに、時刻ｔ５において、選択ワード線電圧ＶＷＬが、電圧Ｖｒｅ１ｆに設定される。時刻ｔ６において、選択ビット線電圧ＶＢＬ及び非選択ビット線電圧ＶＵＢが基準電圧ＶＳＳに設定される。時刻ｔ７において、選択ワード線電圧ＶＷＬ及び非選択ワード線電圧ＶＵＸが基準電圧ＶＳＳに設定される。これにより、リセット動作が終了する。

選択ビット線電圧ＶＢＬ、非選択ビット線電圧ＶＵＢ、選択ワード線電圧ＶＷＬ、及び非選択ワード線電圧ＶＵＸは、回り込み電流が最小になるように設計され、前述したように例えば、リセット電圧Ｖｒｅ１の半分の電圧Ｖｒｅ１ｆ（＝Ｖｒｅ１／２）が用いられる。

また、読み出し動作は、用いるセンス方式に依存し、任意に設計が可能であるが、リセット電圧Ｖｒｅ１を読み出し電圧Ｖreadに換えれば、図１１に示した同様の電圧印加シーケンスを用いることも可能である。

この場合、リセット電圧印加時に用いる電圧Ｖｒｅ１ｆ（＝Ｖｒｅ１／２）と、ベリファイ読み出し時に用いる読み出し電圧Ｖreadの半分の電圧Ｖread／２との電圧値が大きく異なる。このため、リセット電圧の印加を行った後にベリファイ読み出しを行うためには、非選択ビット線ＢＬ及び非選択ワード線ＷＬが充電されるまでに時間が必要である。

しかし、ベリファイ読み出しを行わずに、リセット電圧の印加だけを行う場合は、リセット電圧の増加分ΔＶだけ選択ビット線ＢＬを充電すればよい。このため、ワード線ＷＬ及びビット線ＢＬの充電時間を短く設定することが可能となる。例えば、図１２に示すような、電圧波形を用いることにより、リセット電圧Ｖｒｅ２の印加からリセット電圧Ｖｒｅ３を印加するのに要する時間を短縮することが可能である。

図１２に、ベリファイをパスした後に、リセット電圧Ｖｒｅ２、Ｖｒｅ３を続けて印加する場合のワード線ＷＬ及びビット線ＢＬに印加される電圧を示す。時刻ｔ１０〜ｔ１５において、リセット電圧Ｖｒｅ２の印加が終了する。その後、時刻ｔ１６において、選択ワード線電圧ＶＷＬ及び非選択ワード線電圧ＶＵＸが、リセット電圧Ｖｒｅ２の半分の電圧Ｖｒｅ２ｆ（＝Ｖｒｅ２／２）から、リセット電圧Ｖｒｅ３の半分の電圧Ｖｒｅ３ｆ（＝Ｖｒｅ３／２）に昇圧される。さらに、時刻ｔ１７において、選択ビット線電圧ＶＢＬ及び非選択ビット線電圧ＶＵＢが、電圧Ｖｒｅ２ｆから電圧Ｖｒｅ３ｆに昇圧される。このとき、電圧Ｖｒｅ２ｆと電圧Ｖｒｅ３ｆとの電圧差が小さい場合、昇圧に要する時間は短い。

その後、時刻ｔ１９において、選択ビット線電圧ＶＢＬが、リセット電圧Ｖｒｅ３に設定される。これにより、リセット電圧の印加が開始される。時刻ｔ２０において、選択ビット線電圧ＶＢＬが、電圧Ｖｒｅ３ｆに設定される。これにより、リセット電圧の印加が終了する。さらに、時刻ｔ２１において、選択ワード線電圧ＶＷＬが、電圧Ｖｒｅ３ｆに設定される。時刻ｔ２２において、選択ビット線電圧ＶＢＬ及び非選択ビット線電圧ＶＵＢが、基準電圧ＶＳＳに設定される。時刻ｔ２３において、選択ワード線電圧ＶＷＬ及び非選択ワード線電圧ＶＵＸが、基準電圧ＶＳＳに設定される。これにより、リセット動作が終了する。

なお、リセット電圧Ｖｒｅ２とリセット電圧Ｖｒｅ３の差が小さく、電圧Ｖｒｅ２ｆ及び電圧Ｖｒｅ３ｆの電圧値をほとんど変えない場合には、さらなる時間短縮が可能である。あるいは、電圧Ｖｒｅ３ｆを電圧Ｖｒｅ２ｆと同じに設定すれば、さらなる時間短縮が可能である。

１．４ 実施形態の効果
実施形態によれば、リセット動作において、リセット電圧の印加と、リセット電圧印加後のメモリセルの抵抗状態を検証する、すなわちリセット電圧印加後にメモリセルに流れる電流値がベリファイレベルの電流値以下か否かを検知するベリファイとを行う。ベリファイレベルの電流値は、メモリセルＭＣが高抵抗状態（オフ状態）であると判定される電流値より大きい。ベリファイが失敗であるとき、リセット電圧印加とベリファイとを繰り返し、ベリファイがパスすると、半導体記憶装置１０内の記憶回路（例えば、ＲＯＭ領域）に記憶された所定回数だけ、メモリセルＭＣにリセット電圧の印加を実行する。

ベリファイをパスした後にメモリセルＭＣに印加されるリセット電圧は、ベリファイをパスしたときのリセット電圧に基づいて設定される。ベリファイをパスした後、リセット電圧の印加を所定回数行うことにより、メモリセルＭＣの抵抗状態を高抵抗状態に遷移させる。

これにより実施形態では、メモリセルの高抵抗状態を検知するための電流値を大きくすることができる。また、ベリファイをパスした後は、ベリファイは行われず、リセット電圧の印加だけが行われるため、リセット動作に要する時間を短縮できる。また、リセット電圧を繰り返し印加するとき、リセット電圧に加算される電圧ΔＶを小さく設定できるため、リセット電圧の印加が過剰に行われるのを抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体記憶装置、１１…メモリセルアレイ、１２…ワード線デコーダ、１３…選択ゲートデコーダ、１４…グローバルビット線デコーダ、１５…センスアンプ、１６…電圧生成回路、１７…コントローラ、２０…ソース領域、２１…チャネル領域、２２…ドレイン領域、２３…ゲート絶縁膜、２４…抵抗変化層、３１…メモリセルアレイ、３２…ワード線ドライバ、３３…センスアンプ、３４…第１電極、３５…第２電極、３６…抵抗変化層、ＭＢ…メモリブロック、ＭＣ…メモリセル、ＳＧ…選択ゲート線。

Claims (9)

1. ワード線と、
   前記ワード線と交差するビット線と、
   前記ワード線と前記ビット線との交差部に設けられ、可変抵抗素子を有するメモリセルと、
   前記メモリセルに対して電圧印加及び読み出しを制御するコントローラと、
   を具備し、
   前記コントローラは、前記メモリセルに第１電圧を印加する第１動作と、前記第１動作の後、前記メモリセルの抵抗が第１値以上になったか否か検証する第１ベリファイとを行い、
   前記第１ベリファイにおいて前記メモリセルの抵抗が第１値以上になったとき、前記第１電圧に基づいて設定された第２電圧を前記メモリセルに印加する第２動作を行う半導体記憶装置。
2. 前記コントローラが行う前記第１動作、前記第１ベリファイ、及び前記第２動作は、低抵抗状態のメモリセルを高抵抗状態に遷移させるリセット動作である請求項１に記載の半導体記憶装置。
3. 前記第１ベリファイでは、前記メモリセルに第３電圧を印加し、前記メモリセルの抵抗が前記第１値以上になったか否かを検証し、
   前記第１値は、前記高抵抗状態のメモリセルの抵抗より小さい請求項２に記載の半導体記憶装置。
4. 前記第２動作に関する情報を記憶したメモリを有し、
   前記コントローラは、前記第１ベリファイにおいて、前記メモリセルの抵抗が前記第１値以上になったとき、前記メモリに記憶された前記情報に基づいて前記第２動作を実行する請求項１に記載の半導体記憶装置。
5. 前記情報は前記第２動作を実行する回数を含み、
   前記コントローラは、前記第２動作を前記回数に従って実行する請求項４に記載の半導体記憶装置。
6. 前記第２動作が複数繰り返されるとき、
   前回の前記第２動作で用いた前記第２電圧より所定電圧だけ高い電圧が、次回の前記第２動作において前記メモリセルに印加される請求項１に記載の半導体記憶装置。
7. 前記第１ベリファイに関する情報を記憶したメモリを有し、
   前記コントローラは、前記第１動作の後、前記メモリに記憶された前記情報に基づいて前記第１ベリファイを実行する請求項１に記載の半導体記憶装置。
8. 前記第１ベリファイにおいて、前記メモリセルの抵抗が前記第１値以上でないとき、前記第１動作と前記第１ベリファイとが繰り返され、
   前回の前記第１動作で用いた前記第１電圧より所定電圧だけ高い電圧が、次回の前記第１動作において前記メモリセルに印加される請求項１に記載の半導体記憶装置。
9. 前記コントローラは、前記第２動作が実行された前記メモリセルに対して電圧を印加し、
   前記ビット線に流れる電流が、第２値以上であるか否かを判定する請求項１に記載の半導体記憶装置。