WO2012172773A1 - 抵抗変化素子の駆動方法、及び不揮発性記憶装置 - Google Patents

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高木　剛
幸治 片山
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Definitions

  • the present invention relates to a resistance change element driving method and a nonvolatile memory device that implements the method.
  • the resistance change element described in Patent Document 1 includes a data storage material layer (variable resistance material layer) whose resistance changes according to the magnitude and direction of a voltage or current pulse, and a voltage or current pulse applied to the variable resistance material layer. Depending on the size, the high resistance state and the low resistance state transition reversibly.
  • the present invention has been made in view of such circumstances, and provides a resistance change element driving method and a nonvolatile memory device capable of suppressing variation in resistance value and realizing a stable memory operation.
  • a resistance change element driving method includes a first electrode, a second electrode, and the first electrode and the second electrode,
  • a driving method for driving a resistance change element including a resistance change layer whose resistance value reversibly changes based on a voltage pulse applied between the first electrode and the second electrode a low-polarity first polarity is provided.
  • a resistance voltage pulse to the resistance change layer to change the resistance change layer from a low resistance state to a high resistance state, and the high resistance process includes at least a plurality of the resistance change layers.
  • Applying, and applying a second high-resistance voltage pulse which is given after the first high-resistance voltage pulse and whose resistance value is VH2 smaller than VH1.
  • variable resistance element driving method and the nonvolatile memory device it is possible to suppress variations in resistance value and realize a stable memory operation.
  • FIG. 1 is a schematic diagram showing an example of the configuration of the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram showing an example of a circuit configuration for operating the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 3 is a diagram showing the relationship between the current value of the current flowing through the circuit including the variable resistance element according to Embodiment 1 of the present invention and the resistance value of the variable resistance layer when reading data.
  • FIG. 4 is a diagram showing an operation example in the low resistance process and the high resistance process in the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 5 is a normal expected value plot diagram of the resistance value of the variable resistance layer included in the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 6A is a diagram illustrating an operation example of the variable resistance element according to Reference Example 1.
  • FIG. 6B is a diagram illustrating an operation example of the variable resistance element according to Reference Example 2.
  • FIG. 7A is a normal expected value plot diagram of the resistance value of the resistance change layer included in the resistance change element according to Reference Example 1.
  • FIG. 7B is a normal expected value plot diagram of the resistance value of the variable resistance layer included in the variable resistance element according to Reference Example 2.
  • FIG. 7C is a normal expected value plot diagram of the resistance value of the variable resistance layer included in the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 8 is a normal expected value plot diagram of the resistance value of the resistance change layer in the high resistance state included in the resistance change element according to the reference example 2 and the first embodiment.
  • FIG. 9 is a graph showing resistance-voltage characteristics of the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 10 is a graph showing current-voltage characteristics of the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 11 is a graph showing resistance-voltage characteristics of the single variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 12 is a graph showing current-voltage characteristics of the variable resistance element alone according to Embodiment 1 of the present invention.
  • FIG. 13 is a diagram showing another operation example of the resistance reduction process and the resistance increase process in the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 10 is a graph showing current-voltage characteristics of the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 11 is a graph showing resistance-voltage characteristics of the single variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 12 is a graph showing current-voltage characteristics of the variable resistance element alone
  • FIG. 14 is a diagram illustrating another operation example of the low resistance process and the high resistance process in the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 15 is a normal expected value plot diagram of the resistance value of the variable resistance layer included in the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 16 is a diagram showing another operation example of the resistance reduction process and the resistance increase process in the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 17 is a normal expected value plot diagram of the resistance value of the variable resistance layer included in the variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 18 is a block diagram showing an example of the configuration of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 19 is a block diagram showing an example of the configuration of the nonvolatile memory device according to Embodiment 3 of the present invention.
  • FIG. 20A is a diagram showing an operation example of the nonvolatile memory device according to Embodiment 4 of the present invention.
  • FIG. 20B is a diagram showing another operation example of the nonvolatile memory device according to Embodiment 4 of the present invention.
  • the resistance change layer In a nonvolatile memory device, in order to ensure stable memory operation, the resistance change layer needs to have a sufficient difference in resistance value between a high resistance state with a high resistance value and a low resistance state with a low resistance value. is there. Therefore, for example, by increasing the voltage of the voltage pulse for increasing the resistance, the resistance value of the resistance change layer in the high resistance state is set to a higher value, and thereby the resistance value between the high resistance state and the low resistance state. Possible measures include widening the difference.
  • a resistance change element driving method capable of suppressing variation in resistance value and realizing a stable memory operation, and a nonvolatile memory that implements the method Found the device.
  • the variable resistance element driving method includes a first electrode, a second electrode, and the first electrode and the second electrode interposed between the first electrode and the second electrode.
  • the resistance change voltage pulse of the first polarity is applied to the resistance change layer.
  • a high resistance voltage pulse having a second polarity different from the first polarity is applied to the resistance change layer.
  • a resistance increasing layer that changes the resistance change layer from a low resistance state to a high resistance state by applying to the resistance changing layer, wherein the resistance increasing layer applies at least a plurality of the resistance increasing voltage pulses.
  • the second resistance having the voltage value VH2 smaller than VH1 is increased. Since the high voltage pulse is applied, the resistance value of the resistance change layer whose resistance is increased by the first high voltage pulse can be stabilized by the second high voltage pulse. Thereby, the memory
  • the voltage value VH2 of the second high-resistance voltage pulse is smaller than the voltage value VH1 of the first high-resistance voltage pulse, variation in resistance value can be suppressed.
  • the second high-resistance voltage pulse for stabilizing the resistance value of the resistance change layer is applied subsequent to the first high-resistance voltage pulse for increasing the resistance of the resistance change layer.
  • the resistance value of the variable resistance layer can be further stabilized.
  • the variable resistance layer is composed of a first metal oxide layer made of a first metal oxide and a second metal oxide, and more than the first metal oxide layer. It is preferable that a second metal oxide layer having a small oxygen deficiency be stacked.
  • the second electrode is in contact with the second metal oxide layer, and the second polarity is a polarity with which the voltage of the second electrode is positive when the potential of the first electrode is used as a reference. It is preferable that
  • the first metal is a first transition metal and the second metal is a second transition metal.
  • a method for driving a nonvolatile memory element includes a first electrode, a second electrode, and the first electrode and the second electrode interposed between the first electrode and the second electrode.
  • a driving method for driving a resistance change element having a resistance change layer whose resistance value reversibly changes based on a voltage pulse applied between the second electrodes a low resistance voltage pulse having a first polarity is applied.
  • a resistance reduction process for changing the resistance change layer from a high resistance state to a low resistance state and a high resistance voltage pulse having a second polarity different from the first polarity are applied.
  • the high resistance process includes at least a plurality of the high resistance voltage pulses. 1 high by applying Applying a first high-resistance voltage pulse having a voltage value of VH1 between the first electrode and the second electrode in the high-resistance process. Confirming that the variable resistance layer has changed to a high resistance state, and a second high voltage value VH2 which is given after the first high resistance voltage pulse and whose voltage value is VH2 smaller than VH1. Applying a resistance voltage pulse, and applying the second resistance voltage pulse when the resistance change layer is confirmed to have changed to a high resistance state in the confirmation step. Applying the second high resistance voltage pulse to the variable resistance layer in the step of performing, and confirming that the variable resistance layer has not changed to the high resistance state in the checking step, It is intended to apply the first high resistance writing voltage pulse again.
  • the second resistance having the voltage value VH2 smaller than VH1 is increased. Since the high voltage pulse is applied, the resistance value of the resistance change layer whose resistance is increased by the first high voltage pulse can be stabilized by the second high voltage pulse. Thereby, the memory
  • the voltage value VH2 of the second high-resistance voltage pulse is smaller than the voltage value VH1 of the first high-resistance voltage pulse, variation in resistance value can be suppressed.
  • the voltage to be continuously applied depends on whether or not the resistance change layer has increased in resistance.
  • the voltage value of the pulse can be selected. Thereby, the memory
  • the step of applying the second high resistance voltage pulse before the step of applying the second high resistance voltage pulse is performed again, so that the first high resistance voltage pulse is applied again to the variable resistance element.
  • the second high resistance voltage is applied in the step of applying the second high resistance voltage pulse. It is preferable to apply the first high-resistance voltage pulse before applying the high-voltage pulse and subsequently apply the second high-voltage pulse.
  • the resistance change layer can be efficiently increased in resistance and stabilized.
  • a nonvolatile memory device is a nonvolatile memory device including a nonvolatile variable resistance element and a voltage pulse applying device, wherein the variable resistance element includes a first electrode, a second electrode, An electrode, and a resistance change layer that is interposed between the first electrode and the second electrode, and whose resistance value reversibly changes based on a voltage pulse applied between the first electrode and the second electrode; And the voltage pulse applying device applies a low-resistance voltage pulse having a first polarity to the resistance change layer to change the resistance change layer from a high resistance state to a low resistance state.
  • the high resistance process is a high resistance process in which a single high resistance is completed by applying at least a plurality of high resistance voltage pulses.
  • the first electrode After the process of applying at least the first high-resistance voltage pulse having a voltage value of VH1 and the process of applying the first high-resistance voltage pulse between the second electrode and the second electrode, the voltage value is VH1.
  • the second resistance having the voltage value VH2 smaller than VH1 is increased. Since the high voltage pulse is applied, the resistance value of the resistance change layer whose resistance is increased by the first high voltage pulse can be stabilized by the second high voltage pulse. Thereby, the memory
  • the voltage pulse applying device applies the first high-resistance voltage pulse between the first electrode and the second electrode, and subsequently applies the second high-resistance voltage pulse.
  • the resistance change layer can be efficiently increased in resistance and stabilized.
  • the variable resistance layer is composed of a first metal oxide layer made of a first metal oxide and a second metal oxide, and more than the first metal oxide layer. It is preferable that the second metal oxide layer with a low degree of oxygen deficiency be stacked.
  • the resistance value of the second metal oxide layer is larger than the resistance value of the first metal oxide layer.
  • the first metal and the second metal are the same.
  • the first metal is a first transition metal and the second metal is a second transition metal.
  • the variable resistance layer includes an oxygen-deficient first tantalum oxide layer having a composition represented by TaO x (where 0.8 ⁇ x ⁇ 1.9) and TaO y (where 2. And a second tantalum oxide layer having a composition represented by 1 ⁇ y).
  • the resistance value of the resistance change layer can be stably changed at high speed.
  • the first metal and the second metal are different from each other, and the standard electrode potential of the second metal is lower than the standard electrode potential of the first metal.
  • FIG. 1 is a schematic diagram showing an example of the configuration of the variable resistance element according to Embodiment 1 of the present invention.
  • the variable resistance element 10 of the present embodiment is formed on a substrate 1, a first electrode (lower electrode) 2 formed on the substrate 1, and the first electrode 2.
  • a resistance change layer 3 and a second electrode (upper electrode) 4 formed on the resistance change layer 3 are provided. That is, the resistance change layer 3 is disposed so as to be interposed between the first electrode 2 and the second electrode 4.
  • the first electrode 2 and the second electrode 4 are electrically connected to the resistance change layer 3.
  • the substrate 1 is composed of, for example, a silicon substrate.
  • the 1st electrode 2 and the 2nd electrode 4 are comprised using the material of 1 or more of Au (gold), Pt (platinum), Ir (iridium), and Cu (copper), for example. .
  • the resistance change layer 3 is configured by laminating a first transition metal oxide layer 3a and a second transition metal oxide layer 3b.
  • the variable resistance layer 3 is configured by laminating a first tantalum oxide layer 3a and a second tantalum oxide layer 3b.
  • the oxygen content of the second tantalum oxide layer 3b is higher than the oxygen content of the first tantalum oxide layer 3a.
  • the oxygen deficiency of the second tantalum oxide layer 3b is less than the oxygen deficiency of the first tantalum oxide layer 3a.
  • the oxygen deficiency refers to the ratio of oxygen deficiency with respect to the amount of oxygen constituting the oxide of the stoichiometric composition in each transition metal oxide.
  • the transition metal is tantalum (Ta)
  • the stoichiometric oxide composition is Ta 2 O 5 , and thus can be expressed as TaO 2.5 .
  • the degree of oxygen deficiency of TaO 2.5 is 0%.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4%. Therefore, the oxygen content of the oxygen-deficient tantalum oxide is larger than 0 and smaller than 71.4%.
  • the composition of the first tantalum oxide layer 3a is 0.8 ⁇ x ⁇ 1.9 in the case of the TaO x, and, TaO the composition of the second tantalum oxide layer 3b When y , 2.1 ⁇ y.
  • x and y are preferably within the above range.
  • the thickness of the resistance change layer 3 is 1 ⁇ m or less, a change in the resistance value is recognized, but it is preferably 200 nm or less. This is because, when patterning process lithography is used, it is easy to process, and the voltage value of the voltage pulse required to change the resistance value of the resistance change layer 3 can be lowered.
  • the thickness of the resistance change layer 3 is preferably at least 5 nm or more from the viewpoint of more reliably avoiding breakdown (dielectric breakdown) during voltage pulse application.
  • the thickness of the second tantalum oxide layer 3b is disadvantageous in that the initial resistance value becomes too high if it is too large, and if it is too small, there is a disadvantage that a stable resistance change cannot be obtained. About 8 nm or less is preferable.
  • the first electrode 2 is disposed in contact with the first tantalum oxide layer
  • the second electrode 4 is disposed in contact with the second tantalum oxide layer 3b.
  • the power source 5 functions as an electrical pulse applying device for driving the resistance change element 10, and an electrical pulse (with a predetermined polarity, voltage, and time width) is provided between the first electrode 2 and the second electrode 4. (Voltage pulse) can be applied.
  • the voltage for changing the resistance change layer 3 from the high resistance state to the low resistance state is a low resistance voltage pulse having the first polarity
  • the voltage for changing the resistance change layer 3 from the low resistance state to the high resistance state is the second voltage.
  • the second polarity is a polarity that makes the voltage of the second electrode positive when the potential of the first electrode is used as a reference.
  • variable resistance element 10 [Method of manufacturing variable resistance element] Next, a method for manufacturing the variable resistance element 10 will be described.
  • the first electrode 2 having a thickness of 0.2 ⁇ m is formed on the substrate 1 by sputtering. Thereafter, a tantalum oxide layer is formed on the first electrode 2 by a so-called reactive sputtering method in which a Ta target is sputtered in argon gas and oxygen gas.
  • the oxygen content in the tantalum oxide layer can be easily adjusted by changing the flow ratio of oxygen gas to argon gas.
  • the substrate temperature can be set to room temperature without any particular heating.
  • the outermost surface of the tantalum oxide layer formed as described above is oxidized to modify its surface.
  • a region (second region) having a higher oxygen content than the region (first region) where the tantalum oxide layer was not oxidized is formed on the surface of the tantalum oxide layer.
  • These first region and second region correspond to the first tantalum oxide layer 3a and the second tantalum oxide layer 3b, respectively, and the first tantalum oxide layer 3a and the second tantalum oxide formed in this way.
  • the variable resistance layer 3 is configured by the layer 3b.
  • variable resistance element 10 is obtained by forming the second electrode 4 having a thickness of 0.2 ⁇ m on the variable resistance layer 3 formed as described above by a sputtering method.
  • size and shape of the 1st electrode 2, the 2nd electrode 4, and the resistance change layer 3 can be adjusted with a mask and lithography.
  • the size of the first electrode 2 and the resistance change layer 3 is 0.5 ⁇ m ⁇ 0.5 ⁇ m (area 0.25 ⁇ m 2 ), and the size of the portion where the second electrode 4 and the resistance change layer 3 are in contact with each other.
  • the thickness was also 0.5 ⁇ m ⁇ 0.5 ⁇ m (area 0.25 ⁇ m 2 ).
  • a low resistance voltage pulse which is a negative voltage pulse
  • the resistance value of the resistance change layer 3 is decreased, and the resistance change layer 3 Changes from a high resistance state to a low resistance state.
  • this is referred to as a low resistance process.
  • a high-resistance voltage pulse which is a positive voltage pulse
  • the resistance value of the resistance change layer 3 increases and the resistance change occurs.
  • Layer 3 changes from a low resistance state to a high resistance state.
  • this is referred to as a high resistance process.
  • This high resistance process is a high resistance process in which a single high resistance is completed by applying at least a plurality of high resistance voltage pulses.
  • the resistance value of the resistance change layer 3 is set between the low resistance state and the high resistance state based on the voltage pulse applied between the first electrode 2 and the second electrode 4. And reversibly change between.
  • a negative voltage is applied to the second electrode 4 when the first electrode 2 is used as a reference
  • a positive voltage is applied to the second electrode 4 when the first electrode 2 is used as a reference.
  • the case is defined as positive polarity.
  • the resistance change layer 3 When the resistance change layer 3 is in the low resistance state, even if a negative voltage pulse having the same polarity as the low resistance voltage pulse is applied between the first electrode 2 and the second electrode 4, the resistance change Layer 3 remains low resistance. Similarly, when the resistance change layer 3 is in a high resistance state, even if a positive voltage pulse having the same polarity as the high resistance voltage pulse is applied between the first electrode 2 and the second electrode 4, The resistance change layer 3 remains in a high resistance state.
  • FIG. 2 is a diagram showing an example of a circuit configuration for operating the variable resistance element 10 according to Embodiment 1 of the present invention.
  • this circuit includes a resistance change element 10, a first terminal 11, and a second terminal 12.
  • the first electrode 2 of the resistance change element 10 is electrically connected to the first terminal 11, and the second electrode 4 is electrically connected to the second terminal 12.
  • the first terminal 11 is installed (ground: GND), and a voltage pulse is supplied to the second terminal 12. This voltage pulse is specified with reference to the first electrode 2 and the grounding point.
  • the resistance change element 10 When the resistance change element 10 is in the initial state, when a negative resistance reduction voltage pulse is supplied to the second terminal 12, the resistance value of the resistance change layer 3 decreases and enters a low resistance state (low resistance Process). As a result, 1-bit data representing “1” is written. In the low resistance state, when a positive high-resistance voltage pulse is supplied to the second terminal 12, the resistance value of the resistance change layer 3 increases and changes from the low resistance state to the high resistance state. (High resistance process). As a result, 1-bit data representing “0” is written.
  • the resistance changing operation is roughly classified into a unipolar operation and a bipolar operation depending on the polarity and magnitude of the voltage applied during the writing process.
  • the unipolar operation typically refers to an operation in which the resistance is changed by applying a voltage having the same polarity of the high resistance voltage and the polarity of the low resistance voltage.
  • the same operation is possible for both positive and negative polarities, and whether the resistance change element 10 has a high resistance or a low resistance does not depend on the polarity.
  • the absolute value of the low resistance voltage is larger than the absolute value of the high resistance voltage.
  • the bipolar operation refers to an operation in which the resistance is changed by applying voltages having different polarities of the high resistance voltage and the low resistance voltage.
  • the absolute value of the low resistance voltage is typically smaller than the absolute value of the high resistance voltage in the effective voltage applied to the variable resistance element 10 alone.
  • the resistance change occurs due to the movement of oxygen ions in the resistance change layer by applying voltages of different polarities.
  • the resistance change is caused by the movement of oxygen ions between the second electrode 4 and the second tantalum oxide layer 3 b of the resistance change layer 3.
  • oxygen ions having a negative charge move to the second electrode 4 side, and the oxygen concentration of the second tantalum oxide layer 3b increases (oxygen defect concentration).
  • the resistance change layer 3 is increased in resistance.
  • the oxygen ions move away from the second electrode 4, and the oxygen concentration of the second tantalum oxide layer 3 b decreases (the oxygen defect concentration increases).
  • the resistance change layer 3 is reduced in resistance.
  • the resistance change layer 3 includes a second tantalum oxide layer 3b which is a Ta 2 O 5 layer (high resistance layer) having a high oxygen concentration and a high resistance, and a TaO x layer (low resistance layer) having a low oxygen concentration and a low resistance.
  • the first tantalum oxide layer 3a has a two-layer structure.
  • variable resistance element that performs bipolar operation
  • the driving method of the present embodiment has a high resistance caused by oxygen ions moving to the electrode side and a low resistance caused by dielectric breakdown in a bipolar variable resistance element that involves the movement of oxygen ions.
  • the problem of competing with the resistance is solved, and the resistance value of the variable resistance element is stabilized. Specifically, in the process of increasing resistance, one increase in resistance is completed by supplying a positive resistance voltage pulse twice or more times.
  • FIG. 3 is a diagram showing the relationship between the current value of the current flowing through the circuit including the resistance change element 10 according to the first embodiment of the present invention and the resistance value of the resistance change layer 3 when reading data.
  • a voltage pulse for reading (for example, a voltage pulse of +0.5 V) is supplied to the second terminal 12, a current corresponding to the resistance value of the resistance change layer 3 flows through the circuit. That is, as shown in FIG. 3, when the variable resistance layer 3 is in the low resistance state RL, a current having a current value Ia flows through the circuit, and when in the high resistance state RH, a current having a current value Ib flows through the circuit. Therefore, if a voltage pulse for reading is supplied to the second terminal 12 and the detected value of the current flowing between the first terminal 11 and the second terminal 12 at that time is Ia, the resistance change layer 3 is in the low resistance state RL. Can be determined.
  • the data written in the resistance change element 10 is “1”.
  • the detected current value is Ib
  • the resistance change layer 3 is in the high resistance state RH.
  • the data written in the resistance change element 10 is “0”.
  • the resistance state of the resistance change element 10 does not change.
  • the resistance change element 10 of the present embodiment does not change its resistance value even when the power is turned off. Therefore, a nonvolatile memory device can be realized by using the variable resistance element 10.
  • FIG. 4 is a diagram illustrating an operation example in the low resistance process and the high resistance process in the variable resistance element 10 according to Embodiment 1 of the present invention.
  • a resistance reduction voltage pulse having a voltage value VL is applied to the resistance change element 10.
  • the first high resistance voltage pulse having the voltage value VH1 and the second high resistance voltage pulse having the voltage value VH2 are applied to the variable resistance element 10 in this order.
  • the relationship between the voltage value VH1 of the first high-resistance pulse and the voltage value VH2 of the second high-resistance pulse satisfies VH1> VH2.
  • the first high-resistance voltage pulse refers to a high-resistance voltage pulse having the largest absolute voltage value when the high-resistance pulse is applied a plurality of times.
  • the first high resistance voltage pulse is a pulse voltage that changes the resistance change element 10 in the low resistance state to the high resistance state.
  • the voltage value VH1 of the first high resistance voltage pulse is set to a relatively large value.
  • the resistance change element 10 when 2.4 V is applied to the resistance change element 10 together with the load resistance (see FIGS. 9 and 10), the resistance is increased with this voltage so that the voltage is applied to the resistance change element 10 alone. Even in this case, a large current flows through the resistance change element 10. As a result, defects (oxygen vacancies) are generated in the second tantalum oxide layer 3b having a high resistance, and thus there is a case where the resistance cannot be sufficiently increased in the entire region of the resistance change element 10. Further, in the resistance change element 10, the resistance value may become unstable due to simultaneous increase in resistance and reduction in resistance due to generation of defects due to current.
  • the second high-resistance pulse is a voltage for changing the state of the resistance change element 10 (resistance change layer 3), which has been generally increased in resistance by the first high-resistance pulse, to a stable high-resistance state. It is a pulse.
  • the voltage value VH2 of the second high-resistance voltage pulse is a relatively small value compared to the voltage value VH1 of the first high-resistance voltage pulse, and to the extent that the resistance change element 10 can be increased in resistance. Set to a large value. Thereby, the high resistance state can be stabilized. This is considered to be because the second high-resistance pulse recovers the defects generated by the first high-resistance pulse.
  • the resistance change element 10 Since the resistance change element 10 is generally increased in resistance by the first resistance increase pulse, when the second resistance increase pulse is applied, a voltage is effectively applied to the resistance change element 10. In addition, no excessive current flows through the resistance change element 10. Therefore, by applying the second high resistance pulse, the resistance change element 10 (resistance change layer 3) is changed so that oxygen ions fill the defects (oxygen vacancies) generated by the first high resistance pulse. It is thought that it is made to do. Thereby, the high resistance state of the variable resistance element 10 can be stabilized.
  • Read in FIG. 4 means a voltage pulse for reading (for example, a voltage pulse of +0.5 V). By supplying the voltage pulse for reading, it is possible to determine whether the resistance change layer 3 is in the high resistance state or the resistance state as described above, and to read data.
  • FIG. 5 is a normal expected value plot diagram of the resistance value of the resistance change layer 3 provided in the resistance change element 10 according to the first exemplary embodiment of the present invention.
  • the horizontal axis represents the resistance value of the resistance change layer 3 (resistance measurement voltage is +0.4 V), and the vertical axis represents the normal expected value indicating the degree of variation when fitting with a normal distribution.
  • the data shown in FIG. 5 is obtained when the low resistance process and the high resistance process are repeated 100 times (the same applies to other normal expected value plots shown below).
  • a low resistance voltage pulse of ⁇ 1.5V is applied to the resistance change layer 3
  • a voltage of + 2.4V is used as the first high resistance voltage pulse.
  • a voltage pulse of +1.5 V is applied to the resistance change layer 3 as a second high resistance voltage pulse.
  • Data when a voltage pulse of ⁇ 1.5 V is applied is indicated by white triangles. Further, data when only the first high-resistance voltage pulse is applied is indicated by crosses. After the application of the first high-resistance voltage pulse, data when a second high-resistance voltage pulse is applied is indicated by white circles.
  • the window W1 and the second high-resistance voltage after the first high-resistance voltage pulse (+ 2.4V) are applied.
  • W2 is larger with respect to the window W2 in the case where the activating voltage pulse (+1.5 V) is applied. From this, in the process of increasing the resistance, the first high-resistance voltage pulse having the voltage value VH1 and the second high-resistance voltage pulse having the voltage value VH2 (VH1> VH2) are successively applied in this order. It can be confirmed that a more stable storage operation can be realized.
  • FIG. 6A is a diagram illustrating an operation example of the variable resistance element according to Reference Example 1
  • FIG. 6B is a diagram illustrating an exemplary operation of the variable resistance element according to Reference Example 2.
  • the configuration of the resistance change element in Reference Example 1 and Reference Example 2 is the same as that of the resistance change element 10 of the present embodiment.
  • a low resistance voltage pulse having a voltage value VL is applied in the low resistance process, and a first high resistance voltage pulse having a voltage value VH1 is applied in the high resistance process.
  • the low resistance voltage pulse having the voltage value VL is applied in the low resistance process, and the first high resistance voltage pulse having the voltage value VH1 is applied in the high resistance process.
  • VL ⁇ 1.5V
  • VH1 + 2.4V.
  • FIG. 7A is a normal expected value plot of the resistance value of the variable resistance layer included in the variable resistance element according to Reference Example 1.
  • FIG. 7B is the normal expected value of the resistance value of the variable resistance layer included in the variable resistance element according to Reference Example 2.
  • FIG. 7C is a plot of normal expected values of resistance values of the resistance change layer included in the resistance change element according to the present exemplary embodiment.
  • the horizontal axis represents the resistance value of the resistance change layer 3 (resistance measurement voltage is +0.4 V), and the vertical axis represents the degree of variation when fitting with a normal distribution. Each normal expected value is shown.
  • FIG. 7C shows the same graph as FIG. In FIG. 7A to FIG.
  • FIG. 7C data when a low resistance voltage pulse of ⁇ 1.5 V is applied is indicated by white triangles.
  • FIG. 7A data when the first high resistance voltage pulse (+2.4 V) is applied is indicated by crosses.
  • FIG. 7B data when only the first high-resistance voltage pulse (+2.4 V) is applied is indicated by a cross, and after the first high-resistance voltage pulse (+2.4 V) is applied, The data when the first high resistance voltage pulse (+2.4 V) is applied are indicated by white square marks. Further, in FIG.
  • each window W is about 35 k ⁇ in FIG. 7A, about 50 k ⁇ in FIG. 7B, and about 70 k ⁇ in FIG. 7C.
  • the first embodiment can secure a larger window W than the reference example 1 and the reference example 2.
  • the normal expected value of the resistance value of the resistance change layer in the high resistance state in Reference Example 2 and Embodiment 1 is collectively shown in FIG.
  • FIG. 8 the data indicated by white square marks in FIG. 7B and the data indicated by white circle marks in FIG. 7C were compared on the same graph.
  • the resistance value spreads in the horizontal direction and varies, whereas in the case of the present embodiment, such a horizontal spread is small, It can also be confirmed that the so-called tail bit (distribution end) has been improved.
  • the voltage value of the second high-resistance voltage pulse is +2.4 V in Reference Example 2 compared to +2.4 V in Reference Example 2, and is therefore higher resistance in this embodiment. It is possible to reduce current consumption during the conversion process. Therefore, the present embodiment is superior to the reference example 2 from the viewpoint of power saving.
  • the high-resistance voltage pulse having the voltage value VH1 and the high-resistance voltage pulse having the voltage value VH2 are sequentially applied in this order. Thereby, it is possible to accurately determine whether the resistance state of the resistance change layer is the high resistance state or the low resistance state, and a stable operation can be realized. As described above, such an effect is achieved by satisfying the condition of VH1> VH2. However, for the purpose of realizing a more stable operation, it is considered that VH2 has a desirable range. This preferred range has been considered and will be described below.
  • FIG. 9 is a graph showing resistance-voltage characteristics of the variable resistance element 10 according to Embodiment 1 of the present invention.
  • FIG. 10 is a graph showing current-voltage characteristics of the variable resistance element 10 according to Embodiment 1 of the present invention. These data shown in FIGS. 9 and 10 are not the resistance-voltage characteristics of the variable resistance element 10 alone, but a load resistance having a resistance value of 1 k ⁇ is electrically connected in series to the variable resistance layer 3. In this state, a voltage in the range of ⁇ 1.5 V to +2.4 V is applied to the resistance change layer 3.
  • the resistance value greatly varies in the high resistance state. Specifically, the resistance value greatly varies when the applied voltage is +1.6 V or more. This is because, when a voltage pulse is applied, there is an increase in resistance caused by oxygen atoms in the resistance change layer 3 moving to the second electrode 4 side as ions and a reduction in resistance caused by dielectric breakdown. It is thought that this is because the resistance value becomes unstable due to competition. Considering this characteristic, it can be said that the voltage value VH2 of the second high-resistance voltage pulse is desirably smaller than + 1.6V. As described above, in this embodiment, VH2 + 1.5V, which is smaller than + 1.6V. In this case, as shown in FIG.
  • the threshold voltage for increasing the resistance of the resistance change layer is approximately +0.5 to +0.7 V (described in FIG. 11 described later), the voltage applied in the process of increasing resistance is higher than that. A value is considered desirable.
  • the voltage value VH2 of the second high resistance voltage pulse applied to the resistance change layer 3 is larger than +0.7 and smaller than + 1.6V.
  • FIG. 11 is a graph showing a single resistance-voltage characteristic of the variable resistance element 10 according to Embodiment 1 of the present invention
  • FIG. 12 is a graph showing a single current-voltage characteristic of the variable resistance element 10 similarly. is there.
  • the resistance value greatly varies in the high resistance state when the applied voltage is +1.3 V or higher. It can be said that a value smaller than 3 V is desirable. In this case, as shown in FIG. 12, since the current consumption is sufficiently small, power saving can be achieved. Further, since the resistance is increased when the applied voltage exceeds + 0.7V, it can be said that the voltage applied in the process of increasing the resistance is desirably a value larger than + 0.7V.
  • the voltage value VH2 of the second high resistance voltage pulse applied to the resistance change layer 3 is larger than +0.7 and smaller than + 1.3V.
  • FIG. 13 is a diagram illustrating another operation example of the variable resistance element 10 according to Embodiment 1 of the present invention in the low resistance process and the high resistance process.
  • a resistance-reducing voltage pulse having a voltage value VL is supplied to the resistance change element 10.
  • the first variable resistance voltage pulse having the voltage value VH1 for example, + 2.4V
  • the voltage value VH2 for example, a second high-resistance voltage pulse of +1.5 V
  • the voltage value of the second high resistance voltage pulse is the voltage of the first high resistance voltage pulse applied before that. It is lower than the value.
  • the voltage value of the second high resistance voltage pulse applied after the first high resistance voltage pulse is greater than the voltage value of the first high resistance voltage pulse applied before. If it is lower, the tail bit in the high resistance state is improved in the same manner as described above, and a sufficiently large window can be secured.
  • the first high resistance voltage pulse having the largest absolute value (VH1) is applied. If a second high resistance voltage pulse (voltage value VH2 ⁇ VH1) is applied later, it is considered that a certain effect is recognized. For example, + 2.0V and + 2.4V high resistance voltage pulses are applied in this order. A mode in which a high-resistance voltage pulse of +1.5 V is applied after application is also envisaged.
  • a voltage value VH1 higher than VH3 is applied after the third high-resistance voltage pulse having the voltage value VH3 (VH3 ⁇ VH1) is applied to the variable resistance element 10.
  • a first high-resistance voltage pulse is applied, and then a second high-voltage pulse having a voltage value VH2 (VH2 ⁇ VH1) is applied.
  • VH1 high-resistance voltage pulse having the highest voltage value (VH1)
  • VH2 ⁇ VH1 there is a pair of a first high-resistance voltage pulse having a second high-resistance voltage pulse having a low voltage value (VH2) applied thereafter. ing.
  • FIG. 15 shows that in the above operation example, when VH3 and VH2 are both +1.5 V and VH1 is +2.4 V, that is, high resistance voltage pulses are applied in the order of +1.5 V, +2.4 V, and +1.5 V. It is a normal expected value plot figure of the resistance value of the resistance change layer 3 in the case of doing.
  • VH3 the case where only the first +1.5 V (VH3) third high-resistance voltage pulse is applied is plotted with white square marks, and the first high-voltage pulse is followed by the first high-voltage pulse.
  • W1 is compared with the window W2 when the second high-resistance voltage pulse of +1.5 V is further applied finally, W2 is the largest.
  • the largest window can be secured when the second high-resistance voltage pulse (voltage value VH2) is applied after the first high-resistance voltage pulse (voltage value VH1).
  • a third voltage value VH3 lower than VH1 is applied after the first high resistance voltage pulse having the voltage value VH1 is applied to the variable resistance element 10.
  • a high resistance voltage pulse is applied, and then a second high resistance voltage pulse having a voltage value VH2 lower than VH1 and higher than VH3 is applied.
  • FIG. 17 shows a case where VH1 is set to + 2.4V, VH2 is set to + 1.5V, and VH3 is set to + 0.8V in the operation example shown in FIG. 16, that is, + 2.4V, + 0.8V, + 1.5V. It is a normal expected value plot figure of the resistance value of the resistance change layer 3 in the case of applying a high resistance voltage pulse in order.
  • VH1 is set to + 2.4V
  • VH2 is set to + 1.5V
  • VH3 is set to + 0.8V in the operation example shown in FIG. 16, that is, + 2.4V, + 0.8V, + 1.5V.
  • W3 is compared with the window W2 when the second high-resistance voltage pulse of +1.5 V is finally applied, W2 is the largest. As described above, referring to FIG. 17, it can be confirmed that the largest window can be secured in this operation example when the second high-resistance voltage pulse of VH2 is applied.
  • the nonvolatile memory device according to Embodiment 2 is a one-transistor / one-volatile memory unit type in which a memory cell as a basic unit is configured by connecting one transistor and one nonvolatile memory unit in series ( 1T1R type) nonvolatile memory device, which includes the variable resistance element described in Embodiment 1.
  • 1T1R type 1T1R type nonvolatile memory device
  • FIG. 18 is a block diagram showing an example of the configuration of the nonvolatile memory device according to this embodiment.
  • the 1T1R type nonvolatile memory device 100 includes a memory main body 101 on a semiconductor substrate.
  • the memory main body 101 includes a memory array 102, a row selection circuit / driver 103, A column selection circuit 104, a write circuit 105 for writing information, and a sense amplifier that detects the amount of current flowing through the selected bit line and determines which of the four data is stored.
  • 106 and a data input / output circuit 107 that performs input / output processing of input / output data via a terminal DQ.
  • the nonvolatile memory device 100 also includes a cell plate power supply (VCP power supply) 108, an address input circuit 109 that receives an address signal input from the outside, and a control signal input from the outside. And a control circuit 110 for controlling the operation.
  • VCP power supply cell plate power supply
  • the memory array 302 is formed on a semiconductor substrate and has a plurality of word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,. .., And a plurality of transistors T11, T12, T13, T21, respectively provided corresponding to the intersections of the word lines WL0, WL1, WL2,... And the bit lines BL0, BL1, BL2,. T22, T23, T31, T32, T33,... (Hereinafter referred to as “transistors T11, T12,...”) And a plurality of memories provided in a one-to-one relationship with the transistors T11, T12,.
  • Memory cells M111, M112, M113, M121, M122, M123, M131, M132, M133 (hereinafter referred to as “memory cells M111, M112,. - referred to as ”) and a.
  • the memory cells M111, M112,... Correspond to the resistance change element 10 of the first embodiment.
  • the memory array 102 includes a plurality of plate lines PL0, PL1, PL2,... Arranged in parallel with the word lines WL0, WL1, WL2,.
  • the drains of the transistors T11, T12, T13, ... are on the bit line BL0, the drains of the transistors T21, T22, T23, ... are on the bit line BL1, and the drains of the transistors T31, T32, T33, ... are bits. Each is connected to a line BL2.
  • the gates of the transistors T11, T21, T31,... are on the word line WL0, the gates of the transistors T12, T22, T32,... Are on the word line WL1, and the gates of the transistors T13, T23, T33,. Each is connected to a line WL2.
  • the sources of the transistors T11, T12,... are connected to the memory cells M111, M112,.
  • the memory cells M111, M121, M131,... are on the plate line PL0
  • the memory cells M112, M122, M132,... are on the plate line PL1
  • the memory cells M113, M123, M133,. Each is connected to PL2.
  • the address input circuit 109 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 103 based on the address signal, and outputs a column address signal to the column selection circuit 104.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M111, M112,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated by the address signal.
  • the control circuit 110 instructs the application of the write voltage according to the input data Din input to the data input / output circuit 107.
  • a write signal to be output is output to the write circuit 105.
  • the control circuit 110 outputs a read signal instructing application of a read voltage to the column selection circuit 104.
  • the row selection circuit / driver 103, the column selection circuit 104, and the writing circuit 105 constitute a voltage pulse application device, and the voltage pulse application device has a low resistance process and a high resistance described in the first embodiment. Perform the process.
  • the row selection circuit / driver 103 receives the row address signal output from the address input circuit 109, selects one of the plurality of word lines WL0, WL1, WL2,... According to the row address signal, A predetermined voltage is applied to the selected word line.
  • the column selection circuit 104 receives the column address signal output from the address input circuit 109, and selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal. Then, a write voltage or a read voltage is applied to the selected bit line.
  • the write circuit 105 When the write circuit 105 receives the write signal output from the control circuit 110, the write circuit 105 outputs a signal instructing the column selection circuit 104 to apply the write voltage to the selected bit line.
  • the writing circuit 105 when a value corresponding to the resistance value in the low resistance state is written (low resistance reduction process), the writing circuit 105 outputs a signal instructing application of a low resistance voltage pulse whose voltage value is VL.
  • the writing circuit 105 uses the first high resistance voltage pulse with the voltage value VH1 and the second high voltage voltage with the voltage value VH2.
  • a signal instructing to apply the resistance voltage pulse in this order is output.
  • the positive and negative polarity of the voltage here corresponds to the polarity of voltage application to the resistance change element, and is as defined in the first embodiment.
  • the sense amplifier 106 detects the amount of current flowing through the selected bit line to be read and discriminates stored data.
  • each of the memory cells M111, M112,... Has two resistance states, a high resistance state and a low resistance state, and these states are associated with each data. Therefore, the sense amplifier 106 determines which state the resistance state of the resistance change layer of the selected memory cell is in, and determines which of the binary data is stored accordingly. To do.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 107.
  • the nonvolatile memory device 100 realizes a stable memory operation.
  • the plate line is arranged in parallel with the word line, but may be arranged in parallel with the bit line.
  • the plate line is configured to apply a common potential to a plurality of transistors, but has a plate line selection circuit / driver having a configuration similar to that of the row selection circuit / driver 103, and the selected plate line and the non-selected plate The line may be driven with a different voltage (including polarity).
  • the nonvolatile memory device according to Embodiment 3 is a cross-point type nonvolatile memory device in which memory cells are arranged at positions where a plurality of word lines and a plurality of bit lines arranged so as to intersect each other.
  • the variable resistance element described in Embodiment 1 is included. The configuration and operation of this nonvolatile memory device will be described below.
  • FIG. 19 is a block diagram showing an example of the configuration of the nonvolatile memory device according to this embodiment.
  • the nonvolatile memory device 200 includes a memory main body 201 on a semiconductor substrate.
  • the memory main body 201 includes a memory array 202 and a row selection circuit / driver. 203, a column selection circuit / driver 204, a writing circuit 205 for writing information, and the amount of current flowing through the selected bit line is detected, and which of the four values of data is stored
  • a sense amplifier 206 that performs discrimination and a data input / output circuit 207 that performs input / output processing of input / output data via a terminal DQ are provided.
  • the nonvolatile memory device 200 further includes an address input circuit 208 that receives an address signal input from the outside, and a control circuit 209 that controls the operation of the memory body 201 based on the control signal input from the outside. I have.
  • the memory array 202 includes a plurality of word lines WL0, WL1, WL2,... Formed above and parallel to each other on a semiconductor substrate and above these word lines WL0, WL1, WL2,.
  • a plurality of bit lines BL0 formed in a plane parallel to each other in a plane parallel to the main surface of the semiconductor substrate and three-dimensionally intersecting (for example, orthogonally crossing) the plurality of word lines WL0, WL1, WL2,. , BL1, BL2,.
  • a plurality of memory cells M211, M212, M213, M221 provided in a matrix corresponding to the intersections of these word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,. , M222, M223, M231, M232, M123,... (Hereinafter referred to as “memory cells M211, M212,...”).
  • the memory cells M211, M212,... are elements equivalent to the resistance change element 10 of the first embodiment, MIM (Metal-Insulator-Metal) diodes, MSM (Metal-Semiconductor-Metal) diodes, and the like.
  • the current suppressing element is configured to be connected.
  • the address input circuit 208 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 203 based on the address signal, and outputs a column address signal to the column selection circuit / driver 204. Output to.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M211, M212,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal, and the column address signal is also a signal indicating a column address.
  • control circuit 209 In the information writing process, the control circuit 209 outputs a write signal instructing application of a write voltage to the write circuit 205 in accordance with the input data Din input to the data input / output circuit 207. On the other hand, in the information reading process, the control circuit 209 outputs a read signal instructing a read operation to the column selection circuit / driver 204.
  • the row selection circuit / driver 203 receives the row address signal output from the address input circuit 208, selects one of the plurality of word lines WL0, WL1, WL2,... According to the row address signal, A predetermined voltage is applied to the selected word line.
  • the column selection circuit / driver 204 receives the column address signal output from the address input circuit 208, and selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal. Then, a write voltage or a read voltage is applied to the selected bit line.
  • the write circuit 205 When the write circuit 205 receives the write signal output from the control circuit 209, the write circuit 205 outputs a signal for instructing the row selection circuit / driver 203 to apply a voltage to the selected word line, and the column selection circuit / A signal instructing the driver 204 to apply a write voltage to the selected bit line is output.
  • the writing circuit 205 when a value corresponding to the resistance value in the low resistance state is written (low resistance reduction process), the writing circuit 205 outputs a signal instructing application of the low resistance voltage pulse having the voltage value VL.
  • the writing circuit 205 uses the first high resistance voltage pulse with the voltage value VH1 and the second high resistance voltage with the voltage VH2. A signal instructing to apply the pulses in this order is output.
  • the positive and negative polarity of the voltage here corresponds to the polarity of voltage application to the resistance change element, and is as defined in the first embodiment.
  • the sense amplifier 206 detects the amount of current flowing through the selected bit line to be read and discriminates stored data.
  • the resistance states of the memory cells M211, M212,... are set to two states of high and low, and these states and data are associated with each other. Therefore, the sense amplifier 206 determines which state the resistance state of the resistance change layer of the selected memory cell is in, and accordingly determines which of the binary data is stored. To do.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 207.
  • the nonvolatile memory device 200 realizes a stable memory operation.
  • the memory arrays in the nonvolatile memory device according to the present embodiment shown in FIG. 19 are stacked three-dimensionally, that is, by stacking the memory arrays in a direction perpendicular to the memory array surface, a nonvolatile memory having a multilayer structure It is also possible to implement the device. By providing the multi-layered memory array configured as described above, it is possible to realize an ultra-large capacity nonvolatile memory device.
  • the driving method of the nonvolatile memory device according to the fourth embodiment includes a verify operation in the write operation in the high resistance state. The operation of this nonvolatile memory device will be described below.
  • the verify operation is an operation for confirming whether or not the resistance state of the variable resistance element satisfies a desired condition. By performing the verify operation, the reliability of stored data is improved.
  • 20A and 20B are diagrams illustrating an operation example of the nonvolatile memory device according to the present embodiment.
  • the first high-resistance pulse having the voltage value VH1 and the second high-resistance pulse having the voltage value VH2 are sequentially applied. .
  • a first high resistance pulse having a voltage value VH1 is applied to the variable resistance element 10 of a desired memory cell. After applying the first high-resistance pulse and before applying the second high-resistance pulse, it is verified (confirmed) whether or not the variable resistance element 10 is changed to the high-resistance state by the first high-resistance pulse. .
  • the verify process for example, data is read from the memory cell that has been written, and the read data is compared with the expected value data that was initially input. Is determined. If the read data does not match the expected value data, it is determined that the resistance increase has failed.
  • the first resistance increase pulse is applied again. Then, verification is performed again, and if the resistance increase is successful (Yes in FIG. 20A), the second resistance increase pulse is applied. Further, in the case where the resistance increase has failed, the first resistance increase pulse is applied again (No in FIG. 20A).
  • an upper limit of the number of times of application of the first high resistance pulse is set in order to prevent the step of applying the first high resistance pulse from being repeated infinitely. Also good.
  • FIG. 20B is a diagram showing another operation example of the nonvolatile memory device in this embodiment.
  • the resistance change element 10 of the desired memory cell is supplied with the first voltage value VH1. 1 high resistance pulse is applied. After applying the first high-resistance pulse, before applying the second high-resistance pulse, it is verified (confirmed) whether or not the resistance change element 10 is changed to the high-resistance state by the first high-resistance pulse.
  • the second resistance increase pulse is applied to the verified memory cell. Thereby, the resistance change element 10 will be in the stable high resistance state.
  • the operation example shown in FIG. 20B is a method in which the verify process is performed only once in the operation example shown in FIG. 20A.
  • the resistance change element 10 can be stably increased in resistance. Thereby, the reliability of the data stored in the nonvolatile storage device can be improved.
  • variable resistance layer has a laminated structure of tantalum oxide, but the present invention is not limited to this.
  • a stacked structure of zirconium (Zr) oxide or a stacked structure of hafnium (Hf) oxide may be used.
  • both the first and second zirconium oxides have a stoichiometric composition.
  • the composition is an oxygen-deficient composition
  • x is about 0.9 or more and 1.4 or less
  • y is about 1.8 or more and 2 or less.
  • the film thickness of the second zirconium oxide is preferably 1 to 5 nm.
  • both the first and second hafnium oxides have a stoichiometric amount. It is preferable that the composition is an oxygen-deficient composition with respect to the theoretical composition, x is about 0.9 to 1.6 and y is about 1.89 to 1.97.
  • the film thickness of the second hafnium oxide is preferably 3 to 4 nm.
  • the oxygen-deficient hafnium oxide and the oxygen-deficient zirconium oxide can be prepared by the same manufacturing method as the oxygen-deficient tantalum oxide described in the above embodiment.
  • variable resistance layer may be a metal oxide. Therefore, in addition to the transition metal oxide, for example, aluminum oxide (Al 2 O 3 ) or the like may be used. That is, the “first transition metal”, “second transition metal”, “first transition metal oxide”, and “second transition metal oxide” in the above description are referred to as “first metal”, “ Examples of “second metal”, “first metal oxide”, and “second metal oxide”.
  • transition metals constituting the resistance change layer are exemplified, but in addition, titanium (Ti), niobium (Nb), tungsten (W), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the resistance change layer 3 configured in a stacked structure includes the first transition metal and the second transition metal oxide layer that constitute the first transition metal oxide layer 3a.
  • the case where the same transition metal is used as the second transition metal constituting 3b has been described as an example. However, the present invention is not limited to this.
  • the first transition metal constituting the first transition metal oxide layer 3a and the second transition metal constituting the second transition metal oxide layer 3b are used. Different materials may be used. In this case, it is preferable that the second transition metal oxide layer 3b has a lower oxygen deficiency than the first transition metal oxide layer 3a, that is, has a higher resistance value.
  • the standard electrode potential of the second transition metal is preferably lower than the standard electrode potential of the first transition metal.
  • a stable resistance changing operation can be obtained by using oxygen-deficient tantalum oxide for the first transition metal oxide layer 3a and TiO 2 for the second transition metal oxide layer 3b.
  • the standard electrode potential represents a characteristic that the higher the value (larger), the more difficult it is to oxidize.
  • the resistance change phenomenon in the resistance change layer of the laminated structure of each material described above is caused by an oxidation-reduction reaction occurring in a small filament formed in the second transition metal oxide layer 3b having a high resistance. Changes and is thought to occur.
  • the second electrode 4 is, for example, a standard compared to the transition metal constituting the second transition metal oxide layer 3b such as platinum (Pt), iridium (Ir), palladium (Pd), and the first electrode 2. It is preferable to use a material having a higher electrode potential. By adopting such a configuration, a redox reaction occurs selectively in the second transition metal oxide layer 3b in the vicinity of the interface between the second electrode 4 and the second transition metal oxide layer 3b, and stable. Resistance change phenomenon is obtained.
  • the resistance change layer may not be formed of a laminated structure of transition metal oxides, and may be formed of a single layer of transition metal oxide. Even if the variable resistance layer is formed of such a single transition metal oxide layer, a stable operation can be realized in the same manner.
  • variable resistance element driving method and nonvolatile memory device of the present invention are useful as a variable resistance element driving method and nonvolatile memory device used in various electronic devices such as personal computers or portable telephones.

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Abstract

　安定した動作を実現することができる抵抗変化素子の駆動方法及び不揮発性記憶装置を提供する。低抵抗化過程においては、抵抗変化素子（１０）が備える抵抗変化層（３）に対して、負極性の低抵抗化電圧パルスを１回印加する一方で、高抵抗化過程においては、同じく抵抗変化層（３）に対して、正極性の高抵抗化電圧パルスを２回以上印加する。ここで、そのうちの一の高抵抗化電圧パルスの電圧値をＶＨ１とし、それよりも後に印加される高抵抗化電圧パルスの電圧値をＶＨ２とした場合に、ＶＨ１＞ＶＨ２が成立する。

Description

抵抗変化素子の駆動方法、及び不揮発性記憶装置
　本発明は、抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置に関する。
　近年、デジタル技術の進展に伴って、携帯情報機器や情報家電等の電子機器がより一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性記憶装置の用途が急速に拡大している。さらに、このフラッシュメモリに置き換わる次世代の不揮発性記憶装置として、電気的信号によって抵抗値が可逆的に変化する性質を有する抵抗変化素子を備えた不揮発性記憶装置の研究開発が進んでいる（例えば、特許文献１、非特許文献１参照）。
　特許文献１に記載の抵抗変化素子は、電圧や電流パルスの大きさと方向によって抵抗が変化するデータ貯蔵物質層（可変抵抗物質層）を備え、可変抵抗物質層に印加される電圧や電流パルスの大きさによって、高抵抗状態と低抵抗状態とを可逆的に遷移する。
特開２００４－３６３６０４号公報
W.W.Zhuang et al., "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)", IEDM Technical Digest, pp.193-196, December 2002
　上記のような従来の不揮発性記憶装置において、安定した記憶動作の実現と、抵抗値ばらつきの抑制の両立が困難であるという問題がある。
　本発明は斯かる事情に鑑みてなされたものであり、抵抗値のばらつきを抑制し、安定した記憶動作を実現することができる抵抗変化素子の駆動方法及び不揮発性記憶装置を提供する。
　上述した課題を解決するために、本発明の一の態様の抵抗変化素子の駆動方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極および前記第２電極間に印加する電圧パルスに基づいて可逆的に抵抗値が変化する抵抗変化層と、を備えた抵抗変化素子を駆動する駆動方法において、第１の極性の低抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を高抵抗状態から低抵抗状態へ変化させる低抵抗化過程と、前記第１の極性とは異なる第２の極性の高抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を低抵抗状態から高抵抗状態へ変化させる高抵抗化過程とを有し、前記高抵抗化過程は、少なくとも複数の前記高抵抗化電圧パルスを印加することにより１回の高抵抗化が完了する高抵抗化過程であり、前記高抵抗化過程において、前記第１電極と前記第２電極間に、電圧値がＶＨ１の第１の高抵抗化電圧パルスを印加するステップと、前記第１の高抵抗化電圧パルスよりも後に与えられ、電圧値の抵抗値がＶＨ１よりも小さいＶＨ２である第２の高抵抗化電圧パルスを印加するステップとを含む。
　本発明に係る抵抗変化素子の駆動方法及び不揮発性記憶装置によれば、抵抗値のばらつきを抑制し、安定した記憶動作を実現することができる。
図１は、本発明の実施の形態１に係る抵抗変化素子の構成の一例を示す模式図である。 図２は、本発明の実施の形態１に係る抵抗変化素子を動作させる回路の構成の一例を示す図である。 図３は、データの読み出しの際に、本発明の実施の形態１に係る抵抗変化素子を備える回路を流れる電流の電流値と抵抗変化層の抵抗値との関係を示す図である。 図４は、本発明の実施の形態１に係る抵抗変化素子において、低抵抗化過程及び高抵抗化過程における動作例を示す図である。 図５は、本発明の実施の形態１に係る抵抗変化素子が備える抵抗変化層の抵抗値の正規期待値プロット図である。 図６Ａは、参考例１に係る抵抗変化素子の動作例を示す図である。 図６Ｂは、参考例２に係る抵抗変化素子の動作例を示す図である。 図７Ａは、参考例１に係る抵抗変化素子が備える抵抗変化層の抵抗値の正規期待値プロット図である。 図７Ｂは、参考例２に係る抵抗変化素子が備える抵抗変化層の抵抗値の正規期待値プロット図である。 図７Ｃは、本発明の実施の形態１に係る抵抗変化素子が備える抵抗変化層の抵抗値の正規期待値プロット図である。 図８は、参考例２及び実施の形態１に係る抵抗変化素子が備える高抵抗状態での抵抗変化層の抵抗値の正規期待値プロット図である。 図９は、本発明の実施の形態１に係る抵抗変化素子の抵抗－電圧特性を示すグラフである。 図１０は、本発明の実施の形態１に係る抵抗変化素子の電流－電圧特性を示すグラフである。 図１１は、本発明の実施の形態１に係る抵抗変化素子単体の抵抗－電圧特性を示すグラフである。 図１２は、本発明の実施の形態１に係る抵抗変化素子単体の電流－電圧特性を示すグラフである。 図１３は、本発明の実施の形態１に係る抵抗変化素子において、低抵抗化過程及び高抵抗化過程の他の動作例を示す図である。 図１４は、本発明の実施の形態１に係る抵抗変化素子において、低抵抗化過程及び高抵抗化過程の他の動作例を示す図である。 図１５は、本発明の実施の形態１に係る抵抗変化素子が備える抵抗変化層の抵抗値の正規期待値プロット図である。 図１６は、本発明の実施の形態１に係る抵抗変化素子において、低抵抗化過程及び高抵抗化過程の他の動作例を示す図である。 図１７は、本発明の実施の形態１に係る抵抗変化素子が備える抵抗変化層の抵抗値の正規期待値プロット図である。 図１８は、本発明の実施の形態２に係る不揮発性記憶装置の構成の一例を示すブロック図である。 図１９は、本発明の実施の形態３に係る不揮発性記憶装置の構成の一例を示すブロック図である。 図２０Ａは、本発明の実施の形態４に係る不揮発性記憶装置の動作例を示す図である。 図２０Ｂは、本発明の実施の形態４に係る不揮発性記憶装置の他の動作例を示す図である。
　以下、本発明の実施の形態について詳細に説明する前に、本発明の基礎となった知見について説明する。
　不揮発性記憶装置において、安定した記憶動作を確保するためには抵抗変化層において、抵抗値が高い高抵抗状態と抵抗値が低い低抵抗状態との抵抗値の差が十分にあることが必要である。そのために、例えば、高抵抗化させるための電圧パルスの電圧を高くすることによって、高抵抗状態の抵抗変化層の抵抗値をより高い値とし、これにより高抵抗状態と低抵抗状態との抵抗値の差を広げる等の対応が考えられる。
　ここで、抵抗変化層に高い電圧の電圧パルスを印加すると、抵抗変化層において酸化反応が活発に生じ、抵抗変化層の高抵抗化が進む。一方で、抵抗変化層に高い電圧の電圧パルスを印加すると、絶縁破壊が生じやすくなり、低抵抗化が進みやすくなる。したがって、高い電圧の電圧パルスを印加した場合、抵抗変化層において、酸化反応による高抵抗化と絶縁破壊による低抵抗化との競合状態が発生するため、抵抗値がばらついてしまい、安定した記憶動作を実現することが困難になるという問題がある。
　斯かる事情に鑑み、本発明者が鋭意検討をした結果、抵抗値のばらつきを抑制し、安定した記憶動作を実現することができる抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置を見出した。
　本発明の一態様に係る抵抗変化素子の駆動方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極および前記第２電極間に印加する電圧パルスに基づいて可逆的に抵抗値が変化する抵抗変化層と、を備えた抵抗変化素子を駆動する駆動方法において、第１の極性の低抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を高抵抗状態から低抵抗状態へ変化させる低抵抗化過程と、前記第１の極性とは異なる第２の極性の高抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を低抵抗状態から高抵抗状態へ変化させる高抵抗化過程とを有し、前記高抵抗化過程は、少なくとも複数の前記高抵抗化電圧パルスを印加することにより１回の高抵抗化が完了する高抵抗化過程であり、前記高抵抗化過程において、前記第１電極と前記第２電極間に、電圧値がＶＨ１の第１の高抵抗化電圧パルスを印加するステップと、前記第１の高抵抗化電圧パルスよりも後に与えられ、電圧値がＶＨ１よりも小さいＶＨ２である第２の高抵抗化電圧パルスを印加するステップとを含むものである。
　この構成によれば、抵抗変化層に、電圧値がＶＨ１である第１の高抵抗化電圧パルスを印加して高抵抗化した後、電圧値がＶＨ１よりも小さいＶＨ２である第２の高抵抗化電圧パルスを印加するので、第１の高抵抗化電圧パルスにより高抵抗化した抵抗変化層の抵抗値を、第２の高抵抗化電圧パルスにより安定させることができる。これにより、抵抗変化素子の記憶動作を安定化することができる。また、第２の高抵抗化電圧パルスの電圧値ＶＨ２が、第１の高抵抗化電圧パルスの電圧値ＶＨ１よりも小さいため、抵抗値のばらつきを抑制することができる。
　また、前記高抵抗化過程において、前記第１の高抵抗化電圧パルスを印加するステップに引き続き、前記第２の高抵抗化電圧パルスを印加するステップを実行することが好ましい。
　この構成によれば、抵抗変化層を高抵抗化させるための第１の高抵抗化電圧パルスに引き続いて、抵抗変化層の抵抗値を安定させるための第２の高抵抗化電圧パルスを印加することにより、抵抗変化層の抵抗値をより安定させることができる。
　また、前記抵抗変化層は、第１の金属の酸化物で構成される第１の金属酸化物層と、第２の金属の酸化物で構成され、かつ前記第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層とが積層されていることが好ましい。
　また、前記第２電極は、前記第２の金属酸化物層に接し、前記第２の極性とは、前記第１電極の電位を基準としたときに前記第２電極の電圧が正となる極性であることが好ましい。
　この構成によれば、バイポーラ動作をする抵抗変化層において、高抵抗化した抵抗変化層の抵抗値を安定させることができる。
　また、前記第１の金属は第１の遷移金属であり、前記第２の金属は第２の遷移金属であることが好ましい。
　また、本発明の一の態様に係る不揮発性記憶素子の駆動方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極および前記第２電極間に印加する電圧パルスに基づいて可逆的に抵抗値が変化する抵抗変化層と、を備えた抵抗変化素子を駆動する駆動方法において、第１の極性の低抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を高抵抗状態から低抵抗状態へ変化させる低抵抗化過程と、前記第１の極性とは異なる第２の極性の高抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を低抵抗状態から高抵抗状態へ変化させる高抵抗化過程とを有し、前記高抵抗化過程は、少なくとも複数の前記高抵抗化電圧パルスを印加することにより１回の高抵抗化が完了する高抵抗化過程であり、前記高抵抗化過程において、前記第１電極と前記第２電極間に、電圧値がＶＨ１である第１の高抵抗化電圧パルスを印加するステップと、前記抵抗変化層が高抵抗状態へ変化していることを確認するステップと、前記第１の高抵抗化電圧パルスよりも後に与えられ、電圧値がＶＨ１よりも小さいＶＨ２である第２の高抵抗化電圧パルスを印加するステップとを含み、前記確認するステップにおいて前記抵抗変化層が高抵抗化状態へ変化していることが確認されたときは、前記第２の高抵抗化電圧パルスを印加するステップにおいて前記抵抗変化層に前記第２の高抵抗化電圧パルスを印加し、前記確認するステップにおいて前記抵抗変化層が高抵抗化状態へ変化していないことが確認されたときは、前記第１の高抵抗化電圧パルスを再度印加するものである。
　この構成によれば、抵抗変化層に、電圧値がＶＨ１である第１の高抵抗化電圧パルスを印加して高抵抗化した後、電圧値がＶＨ１よりも小さいＶＨ２である第２の高抵抗化電圧パルスを印加するので、第１の高抵抗化電圧パルスにより高抵抗化した抵抗変化層の抵抗値を、第２の高抵抗化電圧パルスにより安定させることができる。これにより、抵抗変化素子の記憶動作を安定化することができる。また、第２の高抵抗化電圧パルスの電圧値ＶＨ２が、第１の高抵抗化電圧パルスの電圧値ＶＨ１よりも小さいため、抵抗値のばらつきを抑制することができる。さらに、第１の高抵抗化電圧パルスを印加した後、抵抗変化層が高抵抗化していることを確認するステップを含むので、抵抗変化層が高抵抗化しているか否かにより、引き続き印加する電圧パルスの電圧値を選択することができる。これにより、抵抗変化素子の記憶動作をより安定化することができる。
　また、前記確認するステップにおいて、前記抵抗変化層が高抵抗状態へ変化していないことが確認されたときは、前記第２の高抵抗化電圧パルスを印加するステップの前に、前記第１の高抵抗化電圧パルスを印加するステップを再度行うことにより、前記抵抗変化素子に前記第１の高抵抗化電圧パルスを再度印加することが好ましい。
　また、前記確認するステップにおいて、前記抵抗変化層が高抵抗状態へ変化していないことが確認されたときは、前記第２の高抵抗化電圧パルスを印加するステップにおいて、前記第２の高抵抗化電圧パルスを印加する前に前記第１の高抵抗化電圧パルスを印加し、引き続き、前記第２の高抵抗化電圧パルスを印加することが好ましい。
　この構成によれば、抵抗変化層の高抵抗化と安定化とを効率よく行うことができる。
　本発明の一の態様に係る不揮発性記憶装置は、不揮発性の抵抗変化素子と、電圧パルス印加装置とを備える不揮発性記憶装置であって、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極および前記第２電極間に印加される電圧パルスに基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、前記電圧パルス印加装置は、第１の極性の低抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を高抵抗状態から低抵抗状態へ変化させる低抵抗化過程と、前記第１の極性とは異なる第２の極性の高抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を低抵抗状態から高抵抗状態へ変化させる高抵抗化過程とを実行するように構成され、前記高抵抗化過程は、少なくとも複数の前記高抵抗化電圧パルスを印加することにより１回の高抵抗化が完了する高抵抗化過程であり、前記高抵抗化過程においては、前記第１電極と前記第２電極間に、少なくとも、電圧値がＶＨ１である第１の高抵抗化電圧パルスを印加する処理と、前記第１の高抵抗化電圧パルスを印加する処理の後、電圧値がＶＨ１よりも小さいＶＨ２である第２の高抵抗化電圧パルスを印加する処理とを実行するものである。
　この構成によれば、抵抗変化層に、電圧値がＶＨ１である第１の高抵抗化電圧パルスを印加して高抵抗化した後、電圧値がＶＨ１よりも小さいＶＨ２である第２の高抵抗化電圧パルスを印加するので、第１の高抵抗化電圧パルスにより高抵抗化した抵抗変化層の抵抗値を、第２の高抵抗化電圧パルスにより安定させることができる。これにより、抵抗変化素子の記憶動作を安定化することができる。
　また、前記電圧パルス印加装置は、前記第１電極と前記第２電極間に、前記第１の高抵抗化電圧パルスを印加し、引き続き第２の高抵抗化電圧パルスを印加することが好ましい。
　この構成によれば、抵抗変化層の高抵抗化と安定化とを効率よく行うことができる。
　また、前記抵抗変化層は、第１の金属の酸化物で構成される第１の金属酸化物層と、第２の金属の酸化物で構成され、かつ前記第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層とが積層されて構成されることが好ましい。
　また、前記第２の金属酸化物層の抵抗値は、前記第１の金属酸化物層の抵抗値よりも大きいことが好ましい。
　また、前記第１の金属と、前記第２の金属とは同一であることが好ましい。
　また、前記第１の金属は第１の遷移金属であり、前記第２の金属は第２の遷移金属であることが好ましい。
　また、前記抵抗変化層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有する酸素不足型の第１のタンタル酸化物層と、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有する第２のタンタル酸化物層と、を有することが好ましい。
　この構成によれば、抵抗変化層の抵抗値を安定して高速に変化させることができる。
　また、前記第１の金属と、前記第２の金属とは互いに異なり、前記第２の金属の標準電極電位は、前記第１の金属の標準電極電位より低いことが好ましい。
　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する構成要素として説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
　（実施の形態１）
　［抵抗変化素子の構成］
　まず、本発明の実施の形態１の抵抗変化素子の構成について説明する。
　図１は、本発明の実施の形態１に係る抵抗変化素子の構成の一例を示す模式図である。図１に示すように、本実施の形態の抵抗変化素子１０は、基板１と、基板１の上に形成された第１電極（下部電極）２と、第１電極２の上に形成された抵抗変化層３と、抵抗変化層３の上に形成された第２電極（上部電極）４とを備えている。すなわち、第１電極２と、第２電極４との間に介在するように、抵抗変化層３が配置されている。第１電極２及び第２電極４は、抵抗変化層３と電気的に接続されている。
　基板１は、例えばシリコン基板により構成される。また、第１電極２及び第２電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、及びＣｕ（銅）のうちの１つまたは複数の材料を用いて構成される。
　抵抗変化層３は、第１の遷移金属酸化物層３ａと第２の遷移金属酸化物層３ｂとが積層されて構成されている。本実施の形態においては、その一例として、第１タンタル酸化物層３ａと第２タンタル酸化物層３ｂとが積層されて抵抗変化層３が構成されている。ここで、第２タンタル酸化物層３ｂの酸素含有率は、第１タンタル酸化物層３ａの酸素含有率よりも高くなっている。言い換えると、第２タンタル酸化物層３ｂの酸素不足度は、第１タンタル酸化物層３ａの酸素不足度よりも少ない。
　なお、酸素不足度とは、それぞれの遷移金属酸化物において、その化学量論的組成の酸化物を構成する酸素の量に対して、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えば、ＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））となり、７１．４％となる。したがって、酸素不足型のタンタル酸化物の酸素含有率は０より大きく、７１．４％より小さいことになる。
　本実施の形態においては、例えば、第１タンタル酸化物層３ａの組成をＴａＯｘとした場合に０．８≦ｘ≦１．９であり、且つ、第２タンタル酸化物層３ｂの組成をＴａＯｙとした場合に、２．１≦ｙである。このような構成とすることにより、抵抗変化層３の抵抗値を安定して高速に変化させることができる。したがって、ｘ及びｙは上記の範囲内にあることが好ましい。
　抵抗変化層３の厚みは、１μｍ以下であれば抵抗値の変化が認められるが、２００ｎｍ以下であることが好ましい。パターニングプロセスリソグラフィーを使用する場合に、加工し易く、しかも抵抗変化層３の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができるからである。他方、電圧パルス印加時のブレークダウン（絶縁破壊）をより確実に回避するという観点からは、抵抗変化層３の厚みは少なくとも５ｎｍ以上であることが好ましい。
　また、第２タンタル酸化物層３ｂの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、１ｎｍ以上８ｎｍ以下程度が好ましい。
　図１に示す抵抗変化素子１０においては、第１電極２は第１タンタル酸化物層に接して配置され、第２電極４は第２タンタル酸化物層３ｂに接して配置されている。上述したように構成される抵抗変化素子１０を動作させる場合、第１電極２及び第２電極４が、電源５の異なる端子に電気的に接続される。この電源５は、抵抗変化素子１０を駆動するための電気的パルス印加装置として機能し、第１電極２と第２電極４との間に、所定の極性、電圧及び時間幅の電気的パルス（電圧パルス）を印加することができるように構成されている。例えば、抵抗変化層３を高抵抗状態から低抵抗状態へ変化させる電圧を第１の極性の低抵抗化電圧パルス、抵抗変化層３を低抵抗状態から高抵抗状態へ変化させる電圧を第２の極性の高抵抗化電圧パルスとすると、第２の極性とは、第１電極の電位を基準としたときに第２電極の電圧が正となる極性である。
　［抵抗変化素子の製造方法］
　次に、抵抗変化素子１０の製造方法について説明する。
　まず、基板１上に、スパッタリング法により、厚さ０．２μｍの第１電極２を形成する。その後、Ｔａターゲットをアルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上にタンタル酸化物層を形成する。ここで、タンタル酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
　次に、上記のようにして形成されたタンタル酸化物層の最表面を酸化することによりその表面を改質する。これにより、タンタル酸化物層の表面に、当該タンタル酸化物層の酸化されなかった領域（第１領域）よりも酸素含有率の高い領域（第２領域）が形成される。これらの第１領域及び第２領域が第１タンタル酸化物層３ａ及び第２タンタル酸化物層３ｂにそれぞれ相当し、このようにして形成された第１タンタル酸化物層３ａ及び第２タンタル酸化物層３ｂによって抵抗変化層３が構成されることになる。
　次に、上記のようにして形成された抵抗変化層３の上に、スパッタリング法により、厚さ０．２μｍの第２電極４を形成することにより、抵抗変化素子１０が得られる。
　なお、第１電極２及び第２電極４並びに抵抗変化層３の大きさ及び形状は、マスク及びリソグラフィによって調整することができる。本実施の形態では、第１電極２及び抵抗変化層３の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ２）とし、第２電極４と抵抗変化層３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ２）とした。
　また、本実施の形態では、第１タンタル酸化物層３ａの組成をＴａＯｘ（ｘ＝１．５４）とし、第２タンタル酸化物層３ｂの組成をＴａＯｙ（ｙ＝２．４７）としている。さらに、抵抗変化層３の厚みを３０ｎｍとし、第１タンタル酸化物層３ａの厚みを２５ｎｍ、第２タンタル酸化物層３ｂの厚みを５ｎｍとしている。
　なお、このように、本実施の形態においてはｘ＝１．５４、ｙ＝２．４７であるが、ｘ及びｙの値はこれに限られるわけではない。上述したとおり、ｘの値が０．８以上１．９以下の範囲内であり、ｙの値が２．１以上範囲内（２．１≦ｙ）であれば、本実施の形態での抵抗変化特性と同様に、安定した抵抗変化を実現できる。
　［抵抗変化素子の基本動作］
　次に、上述した製造方法により得られた抵抗変化素子１０の動作について説明する。
　電源５を用いて、負極性の電圧パルスである低抵抗化電圧パルスを第１電極２及び第２電極４間に印加することにより、抵抗変化層３の抵抗値が減少し、抵抗変化層３が高抵抗状態から低抵抗状態へ変化する。以下では、これを低抵抗化過程という。
　他方、電源５を用いて、正極性の電圧パルスである高抵抗化電圧パルスを第１電極２及び第２電極４間に印加することにより、抵抗変化層３の抵抗値が増加し、抵抗変化層３が低抵抗状態から高抵抗状態へ変化する。以下では、これを高抵抗化過程という。
　この高抵抗化過程は、少なくとも複数の前記高抵抗化電圧パルスを印加することにより１回の高抵抗化が完了する高抵抗化過程である。
　以上のように、本実施形態における抵抗変化素子１０は、第１電極２および第２電極４間に与えられる電圧パルスに基づいて、抵抗変化層３の抵抗値は、低抵抗状態と高抵抗状態との間で可逆的に変化する。なお、第１電極２を基準としたときに第２電極４に負の電圧を印加する場合を負極性とし、第１電極２を基準としたときに第２電極４に正の電圧を印加する場合を正極性と定義する。
　なお、抵抗変化層３が低抵抗状態にある場合に、低抵抗化電圧パルスと同極性である負極性の電圧パルスが第１電極２及び第２電極４間に印加されたとしても、抵抗変化層３は低抵抗状態のまま変化しない。同様にして、抵抗変化層３が高抵抗状態にある場合に、高抵抗化電圧パルスと同極性である正極性の電圧パルスが第１電極２及び第２電極４間に印加されたとしても、抵抗変化層３は高抵抗状態のまま変化しない。
　次に、抵抗変化素子１０をメモリとして使用して１ビットデータの書き込み／読み出し処理を行う場合について、説明する。なお、以下では、抵抗変化層３の抵抗値が低抵抗値である場合を「１」に対応させ、高抵抗値である場合を「０」に対応させる。
　図２は、本発明の実施の形態１に係る抵抗変化素子１０を動作させる回路の構成の一例を示す図である。図２に示すように、この回路は、抵抗変化素子１０と、第１端子１１及び第２端子１２とを備えている。抵抗変化素子１０の第１電極２は第１端子１１に電気的に接続されており、第２電極４は第２端子１２に電気的に接続されている。図２に示すように、第１端子１１は設置（グランド：ＧＮＤ）され、第２端子１２に電圧パルスが供給される。この電圧パルスは、第１電極２及び接地点を基準に特定される。
　抵抗変化素子１０が初期状態にある場合に、負極性の低抵抗化電圧パルスが第２端子１２に供給されると、抵抗変化層３の抵抗値は減少し、低抵抗状態となる（低抵抗化過程）。これにより、「１」を表す１ビットデータが書き込まれたことになる。その低抵抗状態にある場合において、正極性の高抵抗化電圧パルスが第２端子１２に供給されると、抵抗変化層３の抵抗値が増加し、低抵抗状態から高抵抗状態へと変化する（高抵抗化過程）。これにより、「０」を表す１ビットデータが書き込まれたことになる。
　ここで、抵抗変化動作は、書き込み処理の際に印加される電圧の極性と大きさによって、ユニポーラ動作とバイポーラ動作に大別される。
　ユニポーラ動作（ノンポーラ動作）とは、典型的には、高抵抗化電圧の極性と低抵抗化電圧の極性が同じである電圧を印加して抵抗変化させる動作のことをいう。なお、ユニポーラ動作（ノンポーラ動作）においては、正負どちらの極性においても同等の動作が可能であり、抵抗変化素子１０が高抵抗化するか低抵抗化するかは極性には依存しない。ただし、その場合、抵抗変化素子１０単体にかかる実効的な電圧において、低抵抗化電圧の絶対値が高抵抗化電圧の絶対値より大きい。
　一方、バイポーラ動作とは、高抵抗化電圧の極性と低抵抗化電圧の極性が異なる電圧を印加して抵抗変化させる動作のことをいう。バイポーラ動作では、典型的には、抵抗変化素子１０単体にかかる実効的な電圧において、低抵抗化電圧の絶対値が高抵抗化電圧の絶対値より小さい。
　バイポーラ動作においては、異なる極性の電圧を印加することにより、抵抗変化層中の酸素イオンが移動して抵抗変化が生じていると考えられる。図１に示される例では、第２電極４と抵抗変化層３の第２タンタル酸化物層３ｂの間での酸素イオンの移動により抵抗変化が生じていると考えられている。例えば、第２電極４に正電圧が印加されると、負の電荷を持った酸素イオンが第２電極４側に移動し、第２タンタル酸化物層３ｂの酸素濃度が高くなり（酸素欠陥濃度が低下し）、その結果、抵抗変化層３は高抵抗化する。逆に、負電圧が印加されると、酸素イオンは第２電極４から遠ざかるように移動し、第２タンタル酸化物層３ｂの酸素濃度が低くなり（酸素欠陥濃度が上昇し）、その結果、抵抗変化層３は低抵抗化する。
　このバイポーラ動作は、第２電極４と第２タンタル酸化物層３ｂとの界面での酸素濃度（酸素欠陥濃度）の増減により起こるため、安定に動作させるためには、図１に示したように、上下構造に非対称性を持たせることが望ましい。例えば、抵抗変化層３をあらかじめ酸素濃度の高く抵抗の高いＴａ２Ｏ５層（高抵抗層）である第２タンタル酸化物層３ｂと酸素濃度の低く抵抗の低いＴａＯｘ層（低抵抗層）である第１タンタル酸化物層３ａの２層構成とする。この構成により、電圧は第２タンタル酸化物層３ｂに有効に印加され、第２タンタル酸化物層３ｂ側の電極界面付近で抵抗変化が優先的に起こる。この場合、第２タンタル酸化物層３ｂに接する第２電極４に正電圧を印加すると、酸素イオンが電極界面に移動し、高抵抗化が起こる。
　なお、本実施の形態では、バイポーラ動作を行う抵抗変化素子を用いている。本実施の形態の駆動方法は、後述するように、酸素イオンの移動を伴うバイポーラ型の抵抗変化素子において、酸素イオンが電極側へ移動することによって生じる高抵抗化と、絶縁破壊により生じる低抵抗化とが競合する問題を解消し、抵抗変化素子の抵抗値を安定にする。具体的には、高抵抗化過程において、正極性の高抵抗化電圧パルスを２回以上供給することにより１回の高抵抗化が完了する。
　上述したようにして書き込まれたデータは、次のようにして読み出される。図３は、データの読み出しの際に、本発明の実施の形態１に係る抵抗変化素子１０を備える回路を流れる電流の電流値と抵抗変化層３の抵抗値との関係を示す図である。
　第２端子１２に読み出し用の電圧パルス（例えば、＋０．５Ｖの電圧パルス）が供給されると、抵抗変化層３の抵抗値に応じた電流が回路を流れる。すなわち、図３に示すように、抵抗変化層３が低抵抗状態ＲＬにある場合は電流値Ｉａの電流が回路を流れ、高抵抗状態ＲＨにある場合は電流値Ｉｂの電流が回路を流れる。そのため、読み出し用の電圧パルスを第２端子１２に供給し、そのときに第１端子１１及び第２端子１２間に流れる電流の検出値がＩａであれば、抵抗変化層３が低抵抗状態ＲＬにあると判別することができる。この場合、抵抗変化素子１０に書き込まれたデータが「１」であることが分かる。他方、電流の検出値がＩｂであれば、抵抗変化層３が高抵抗状態ＲＨにあると判別することができる。この場合、抵抗変化素子１０に書き込まれたデータが「０」であることが分かる。ここで、抵抗変化素子１０に読み出し用の電圧パルスを印加しても、抵抗変化素子１０の抵抗状態は変化しない。
　本実施の形態の抵抗変化素子１０は、電源を切ったとしても抵抗値が変化しない。そのため、この抵抗変化素子１０を用いることにより、不揮発性記憶装置を実現することができる。
　［低抵抗化過程及び高抵抗化過程］
　以下、上述した本発明の実施の形態１における低抵抗化過程及び高抵抗化過程の詳細について、説明する。
　図４は、本発明の実施の形態１の抵抗変化素子１０において、低抵抗化過程及び高抵抗化過程における動作例を示す図である。図４に示すように、低抵抗化過程においては、抵抗変化素子１０に対して、電圧値ＶＬの低抵抗化電圧パルスが印加される。他方、高抵抗化過程においては、抵抗変化素子１０に対して、電圧値ＶＨ１の第１の高抵抗化電圧パルス及び電圧値ＶＨ２の第２の高抵抗化電圧パルスがこの順に印加される。ここで、第１の高抵抗化パルスの電圧値ＶＨ１と第２の高抵抗化パルスの電圧値ＶＨ２との関係は、ＶＨ１＞ＶＨ２が成立する。すなわち、高抵抗化過程においては、電圧値ＶＨ１の第１の高抵抗化電圧パルスを印加した後、第１の高抵抗化電圧パルスの電圧値ＶＨ１よりも低い電圧値ＶＨ２の第２の高抵抗化電圧パルスを連続して印加する。なお、第１の高抵抗化電圧パルスとは、高抵抗化パルスを複数回印加する場合、最も電圧の絶対値が大きい高抵抗化電圧パルスを指す。
　第１の高抵抗化電圧パルスは、低抵抗状態の抵抗変化素子１０を高抵抗状態に変化させるパルス電圧である。第１の高抵抗化電圧パルスの電圧値ＶＨ１は、比較的大きい値に設定される。これにより、例えば、抵抗変化素子１０に負荷抵抗等が接続されている場合に、負荷抵抗による電圧分配により抵抗変化素子１０単体に印加される電圧値が減少したとしても、抵抗変化素子１０に対して抵抗変化動作に十分な大きさの電圧を印加することができる。
　例えば、抵抗変化素子１０に、負荷抵抗と合わせて２．４Ｖ印加された場合（図９、１０参照）、この電圧で高抵抗化が行われて抵抗変化素子１０単体に電圧が印加されるようになっても、抵抗変化素子１０には大きな電流が流れてしまう。これにより、高抵抗化した第２タンタル酸化物層３ｂに欠陥（酸素空孔）が生じるため、抵抗変化素子１０の全領域において十分に高抵抗化が行えない場合がある。また、抵抗変化素子１０においては、高抵抗化と電流による欠陥発生による低抵抗化とが同時におこり、抵抗値が不安定になる場合もある。
　また、第２の高抵抗化パルスは、第１の高抵抗化パルスでおおむね高抵抗化した抵抗変化素子１０（抵抗変化層３）の状態を、安定した高抵抗状態へと変化させるための電圧パルスである。第２の高抵抗化電圧パルスの電圧値ＶＨ２は、第１の高抵抗化電圧パルスの電圧値ＶＨ１に比べて比較的小さい値であり、抵抗変化素子１０の高抵抗化が可能な程度には大きい値に設定される。これにより、高抵抗状態を安定かさせることができる。これは、第２の高抵抗化パルスが、第１の高抵抗化パルスで生じた欠陥を回復させるためであると考えられる。
　抵抗変化素子１０は第１の高抵抗化パルスによっておおむね高抵抗化しているので、これに対して第２の高抵抗化パルスを印加した際には、抵抗変化素子１０に有効に電圧がかかり、かつ、抵抗変化素子１０に過剰な電流が流れることはない。そのため、第２の高抵抗化パルスを印加することにより、第１の高抵抗化パルスで生じた欠陥（酸素空孔）を酸素イオンが埋めるように抵抗変化素子１０（抵抗変化層３）を変化させると考えられると考えられる。これにより、抵抗変化素子１０の高抵抗化状態を安定させることができる。
　なお、図４における“Ｒｅａｄ”は、読み出し用の電圧パルスを意味している（例えば、＋０．５Ｖの電圧パルス）。この読み出し用の電圧パルスを供給することにより、上述したようにして、抵抗変化層３が高抵抗状態、抵抵抗状態の何れの状態にあるのかを判別し、データを読み出すことができる。
　図５は、本発明の実施の形態１に係る抵抗変化素子１０が備える抵抗変化層３の抵抗値の正規期待値プロット図である。図５において、横軸は抵抗変化層３の抵抗値（抵抗測定電圧は＋０．４Ｖ）を、縦軸は正規分布でフィッティングした場合におけるばらつきの度合いを示す正規期待値をそれぞれ表している。
　図５に示されるデータは、低抵抗化過程及び高抵抗化過程を１００回繰り返し実施した場合に得られたものである（これ以降に示す他の正規期待値プロット図においても同様である）。ここで、低抵抗化過程においては、－１．５Ｖの低抵抗化電圧パルスを抵抗変化層３に印加し、高抵抗化過程においては、第１の高抵抗化電圧パルスとして＋２．４Ｖの電圧パルスを、第２の高抵抗化電圧パルスとして＋１．５Ｖの電圧パルスを抵抗変化層３に印加している。－１．５Ｖの電圧パルスを印加したときのデータは白い三角印で示している。また、第１の高抵抗化電圧パルスのみを印加したときのデータをバツ印で示している。第１の高抵抗化電圧パルスの印加後、さらに、第２の高抵抗化電圧パルスを印加したときのデータを白い丸印で記載している。
　書き込まれたデータの読み出しを正確に行うためには、高抵抗状態における抵抗値の最小値と低抵抗状態における抵抗値の最大値との差で規定されるウィンドウを大きくすることが望ましい。図５に示すように、第１の高抵抗化電圧パルス（＋２．４Ｖ）のみを印加した場合におけるウィンドウＷ１と、第１の高抵抗化電圧パルス（＋２．４Ｖ）の後に第２の高抵抗化電圧パルス（＋１．５Ｖ）を印加した場合におけるウィンドウＷ２とでは、Ｗ２の方が大きくなっている。このことから、高抵抗化過程において、電圧値ＶＨ１の第１の高抵抗化電圧パルス及び電圧値ＶＨ２の第２の高抵抗化電圧パルス（ＶＨ１＞ＶＨ２）をこの順に連続して印加することによって、より安定した記憶動作が実現可能であることが確認できる。
　ここで、本実施の形態における駆動方法と他の駆動方法とを対比し、本実施の形態の優位性を説明する。対比する駆動方法を参考例１及び参考例２として以下に示す。図６Ａは、参考例１に係る抵抗変化素子の動作例を示す図、図６Ｂは、参考例２に係る抵抗変化素子の動作例を示す図である。なお、これらの参考例１及び参考例２の抵抗変化素子の構成は、本実施の形態の抵抗変化素子１０と同様である。
　図６Ａに示すように、参考例１では、低抵抗化過程において電圧値ＶＬの低抵抗化電圧パルスが印加され、高抵抗化過程において電圧値ＶＨ１の第１の高抵抗化電圧パルスが印加される。また、図６Ｂに示すように、参考例２では、低抵抗化過程において電圧値ＶＬの低抵抗化電圧パルスが印加され、高抵抗化過程において電圧値ＶＨ１の第１の高抵抗化電圧パルスが連続して２回印加される。ここで、ＶＬ＝－１．５Ｖ、ＶＨ１＝＋２．４Ｖである。
　図７Ａは、参考例１に係る抵抗変化素子が備える抵抗変化層の抵抗値の正規期待値プロット図、図７Ｂは参考例２に係る抵抗変化素子が備える抵抗変化層の抵抗値の正規期待値プロット図、図７Ｃは本実施の形態に係る抵抗変化素子が備える抵抗変化層の抵抗値の正規期待値プロット図である。図５の場合と同様に、図７Ａ乃至図７Ｃにおいて、横軸は抵抗変化層３の抵抗値（抵抗測定電圧は＋０．４Ｖ）を、縦軸は正規分布でフィッティングした場合におけるばらつきの度合いを示す正規期待値をそれぞれ表している。なお、図７Ｃは図５と同一のグラフを示している。図７Ａ乃至図７Ｃにおいて、－１．５Ｖの低抵抗化電圧パルスを印加したときのデータは白い三角印で示している。図７Ａでは、第１の高抵抗化電圧パルス（＋２．４Ｖ）を印加したときのデータをバツ印で示している。また、図７Ｂでは、第１の高抵抗化電圧パルス（＋２．４Ｖ）のみを印加したときのデータをバツ印で示し、第１の高抵抗化電圧パルス（＋２．４Ｖ）印加の後、さらに、第１の高抵抗化電圧パルス（＋２．４Ｖ）を印加したときのデータを白い四角印で記載している。さらに、図７Ｃでは、第１の高抵抗化電圧パルス（＋２．４Ｖ）のみを印加したときのデータをバツ印で示し、第１の高抵抗化電圧パルス（＋２．４Ｖ）印加の後、さらに、第２の高抵抗化電圧パルス（＋１．５Ｖ）を印加したときのデータを白い丸印で記載している。図７Ａ乃至図７Ｃから理解できるように、各々のウィンドウＷは、図７Ａでは約３５ｋΩ、図７Ｂでは約５０ｋΩ、図７Ｃでは約７０ｋΩである。
　図７Ａ乃至図７Ｃを参照すると、本実施の形態１の方が参考例１及び参考例２よりも大きいウィンドウＷを確保できることが確認できる。この点をより明確に把握するために、参考例２及び実施の形態１における高抵抗状態での抵抗変化層の抵抗値の正規期待値を図８にまとめて示す。図８では、図７Ｂにおいて白い四角印で記載したデータ及び図７Ｃにおいて白い丸印で記載したデータをそれぞれ同一のグラフ上で比較した。
　図８を参照すると、第２回目の高抵抗化電圧パルスとして第１の高抵抗化電圧パルス（＋２．４Ｖ）と同じ高抵抗化電圧パルスを印加する参考例２の場合（白い四角印のデータ）と比べて、第２回目の高抵抗化電圧パルスとして第２の高抵抗化電圧パルス（＋１．５Ｖ）を印加する本実施の形態の場合（白い丸印のデータ）の方が、高抵抗値の最小値が大きいため、より大きなウィンドウが確保可能であることが確認できる。また、抵抗値の最小値付近に着目すると、参考例２の方では抵抗値が横方向に広がってばらついているのに対し、本実施の形態の場合ではそのような横方向の広がりが少なく、所謂テイルビット（分布の端）の広がりの改善が図られていることも確認することができる。なお、第２回目の高抵抗化電圧パルスの電圧値は、参考例２が＋２．４Ｖであるのに対して本実施の形態では＋１．５Ｖであるため、本実施の形態の方が高抵抗化過程における消費電流を低減することができる。したがって、省電力化の観点からも、本実施の形態の方が参考例２よりも優れている。
　［高抵抗化過程における印加電圧］
　上述したとおり、本実施の形態では、電圧値ＶＨ１の高抵抗化電圧パルス及び電圧値ＶＨ２の高抵抗化電圧パルス（ＶＨ１＞ＶＨ２）をこの順に連続して印加する。これにより、抵抗変化層の抵抗状態が高抵抗状態、低抵抗状態の何れであるのかを正確に判別することができ、安定した動作を実現することができる。このような効果がＶＨ１＞ＶＨ２の条件を満たすことによって奏されることは上述したとおりであるが、より一層の安定動作の実現を目的とした場合、ＶＨ２には望ましい範囲があると考えられる。この望ましい範囲について考察したので、以下に説明する。
　図９は、本発明の実施の形態１に係る抵抗変化素子１０の抵抗－電圧特性を示すグラフである。また、図１０は、本発明の実施の形態１に係る抵抗変化素子１０の電流－電圧特性を示すグラフである。なお、これらの図９及び図１０に示されるデータは、抵抗変化素子１０の単体の抵抗－電圧特性ではなく、抵抗値が１ｋΩの負荷抵抗が抵抗変化層３に電気的に直列に接続された状態で、－１．５Ｖ乃至＋２．４Ｖの範囲の電圧を抵抗変化層３に印加することによって得られたものである。
　図９を参照すると、高抵抗状態において抵抗値が大きくばらついている箇所があることが確認できる。具体的には、印加電圧が＋１．６Ｖ以上の場合に抵抗値が大きくばらついている。これは、電圧パルスが印加された場合に、抵抗変化層３中の酸素原子がイオンとなって第２電極４側に移動することにより生じる高抵抗化と、絶縁破壊により生じる低抵抗化とが競合するために、抵抗値が安定しなくなることが原因であると考えられる。この特性を考慮すると、第２の高抵抗化電圧パルスの電圧値ＶＨ２は、＋１．６Ｖより小さい値であることが望ましいといえる。上述したように、本実施の形態では、ＶＨ２＝＋１．５Ｖとしており、＋１．６Ｖより小さい値となっている。この場合、図１０に示されるように、消費電流は十分に小さいため、省電力化を図ることができる。また、抵抗変化層を高抵抗化させるための閾値電圧は概ね＋０．５乃至＋０．７Ｖ程度である（後述する図１１で説明）ため、高抵抗化過程において印加する電圧としてはそれよりも大きい値であることが望ましいと考えられる。
　以上より、負荷抵抗を含めた場合においては、抵抗変化層３に印加する第２回目の高抵抗化電圧パルスの電圧値ＶＨ２が＋０．７より大きく且つ＋１．６Ｖよりも小さいことが望ましい。
　図１１は、本発明の実施の形態１に係る抵抗変化素子１０の単体の抵抗－電圧特性を示すグラフであり、図１２は、同じく抵抗変化素子１０の単体の電流－電圧特性を示すグラフである。
　図１１に示されるように、負荷抵抗を除外した素子単体の場合では、印加電圧が＋１．３Ｖ以上の場合に高抵抗状態において抵抗値が大きくばらついていることが確認できるため、ＶＨ２は＋１．３Ｖより小さい値であることが望ましいといえる。この場合、図１２に示されるように、消費電流は十分に小さいため、省電力化を図ることができる。また、印加電圧が＋０．７Ｖを超えたところから高抵抗化が見られるため、高抵抗化過程において印加する電圧としては＋０．７Ｖより大きい値であることが望ましいといえる。
　以上より、素子単体の場合においては、抵抗変化層３に印加する第２の高抵抗化電圧パルスの電圧値ＶＨ２が＋０．７より大きく且つ＋１．３Ｖよりも小さいことが望ましい。
　［高抵抗化過程における印加回数］
　上述したとおり、本実施の形態では、高抵抗化過程において合計２回の高抵抗化電圧パルス（第１の高抵抗化電圧パルスと、その後の第２の高抵抗化電圧パルス）を印加しているが、その印加回数は３回以上であってもよい。図１３は、低抵抗化過程及び高抵抗化過程における本発明の実施の形態１に係る抵抗変化素子１０の他の動作例を示す図である。
　図１３に示すように、低抵抗化過程においては、抵抗変化素子１０に対して、電圧値ＶＬの低抵抗化電圧パルスが供給される。他方、高抵抗化過程においては、抵抗変化素子１０に対して、電圧値ＶＨ１（例えば、＋２．４Ｖ）の第１の高抵抗化電圧パルスを連続的に２回印加した後に、電圧値ＶＨ２（例えば、＋１．５Ｖ）の第２の高抵抗化電圧パルスを印加する。すなわち、高抵抗化過程において、合計３回の高抵抗化電圧パルスを印加し、第２の高抵抗化電圧パルスの電圧値が、その前に印加される第１の高抵抗化電圧パルスの電圧値よりも低くなっている。このように、第１の高抵抗化電圧パルスの後に印加される第２の高抵抗化電圧パルスの電圧値が、それによりも前に印加される第１の高抵抗化電圧パルスの電圧値よりも低くなっている場合、上述した場合と同様にして高抵抗状態におけるテイルビットが改善され、十分に大きなウィンドウを確保することが可能になる。
　なお、上述した通り、高抵抗化過程において３回以上の高抵抗化電圧パルスを印加する場合においては、絶対値が最も大きい電圧値（ＶＨ１）の第１の高抵抗化電圧パルスが印加された後に第２の高抵抗化電圧パルス（電圧値ＶＨ２＜ＶＨ１）が印加されれば、一定の効果が認められると考えられるため、例えば＋２．０Ｖ及び＋２．４Ｖの高抵抗化電圧パルスをこの順に印加した後に、＋１．５Ｖの高抵抗化電圧パルスを印加するような態様も想定される。
　以下、高抵抗化電圧パルスを３回印加する場合について、その効果を確認する。
　図１４に示す動作例では、高抵抗化過程において、抵抗変化素子１０に対し、電圧値ＶＨ３（ＶＨ３＜ＶＨ１）の第３の高抵抗化電圧パルスを印加した後にＶＨ３よりも高い電圧値ＶＨ１の第１の高抵抗化電圧パルスを印加し、さらにその後、電圧値ＶＨ２（ＶＨ２＜ＶＨ１）の第２の高抵抗化電圧パルスを印加する。この動作例においては、最も高い電圧値（ＶＨ１）の第１の高抵抗化電圧パルス、及びそれ以降に印加される低い電圧値（ＶＨ２）の第２の高抵抗化電圧パルスのペアが存在している。
　図１５は、上記の動作例において、ＶＨ３及びＶＨ２を共に＋１．５Ｖとし、ＶＨ１を＋２．４Ｖとした場合、すなわち＋１．５Ｖ、＋２．４Ｖ、＋１．５Ｖの順に高抵抗化電圧パルスを印加する場合での抵抗変化層３の抵抗値の正規期待値プロット図である。なお、図１５において、最初の＋１．５Ｖ（ＶＨ３）の第３の高抵抗化電圧パルスのみを印加した場合を白い四角印でプロットし、第３の高抵抗化電圧パルスの後に第１の高抵抗化電圧パルス（ＶＨ１＝＋２．４Ｖ)を印加した場合をバツ印でプロットし、この第１の高抵抗化電圧パルスを印加した後さらに＋１．５Ｖ（ＶＨ２）の第２の高抵抗化電圧パルスを印加した場合を白い丸印でプロットしている。
　図１５に示すように、最初の＋１．５Ｖの第３の高抵抗化電圧パルスを印加した場合におけるウィンドウＷ３と、その後に＋２．４Ｖの第１の高抵抗化電圧パルスを印加した場合におけるウィンドウＷ１と、最後に＋１．５Ｖの第２の高抵抗化電圧パルスをさらに印加した場合におけるウィンドウＷ２とを比較すると、Ｗ２が最も大きくなっている。このように、第１の高抵抗化電圧パルス（電圧値ＶＨ１）の後に第２の高抵抗化電圧パルス（電圧値ＶＨ２）を印加した場合に最も大きなウィンドウを確保できることが確認できる。
　更なる変形例も考えられる。例えば、図１６に示す動作例では、高抵抗化過程において、抵抗変化素子１０に対し、電圧値ＶＨ１の第１の高抵抗化電圧パルスを印加した後にＶＨ１よりも低い電圧値ＶＨ３の第３の高抵抗化電圧パルスを印加し、さらに、その後ＶＨ１よりも低くＶＨ３よりも高い電圧値ＶＨ２の第２の高抵抗化電圧パルスを印加する。この動作例においても、最も高い電圧値（ＶＨ１）の第１の高抵抗化電圧パルス、及びそれ以降に印加される低い電圧値（ＶＨ２）の第２の高抵抗化電圧パルスのペアが存在している。
　図１７は、上記の図１６に示した動作例において、ＶＨ１を＋２．４Ｖとし、ＶＨ２を＋１．５Ｖとし、ＶＨ３を＋０．８Ｖとした場合、すなわち＋２．４Ｖ、＋０．８Ｖ、＋１．５Ｖの順に高抵抗化電圧パルスを印加する場合での抵抗変化層３の抵抗値の正規期待値プロット図である。なお、図１７において、最初の＋２．４Ｖ（ＶＨ１）の第１の高抵抗化電圧パルスのみを印加した場合をバツ印でプロットし、第１の高抵抗化電圧パルスの後に＋０．８Ｖ（ＶＨ３）の第３の高抵抗化電圧パルスを印加した場合を白い四角印でプロットし、第１の高抵抗化電圧パルス、及び第３の高抵抗化電圧パルスに引き続いて＋１．５Ｖ（ＶＨ２）の第２の高抵抗化電圧パルスを印加した場合は白い丸印でプロットしている。
　図１７に示すように、最初の＋２．４Ｖの第１の高抵抗化電圧パルスを印加した場合におけるウィンドウＷ１と、その後に＋０．８Ｖの第３の高抵抗化電圧パルスを印加した場合におけるウィンドウＷ３と、最後に＋１．５Ｖの第２の高抵抗化電圧パルスを印加した場合におけるウィンドウＷ２とを比較すると、Ｗ２が最も大きくなっている。このように、図１７を参照すると、この動作例においても、ＶＨ２の第２の高抵抗化電圧パルスを印加した場合に最も大きなウィンドウを確保できることが確認できる。
　（実施の形態２）
　実施の形態２に係る不揮発性記憶装置は、基本単位となるメモリセルが、１つのトランジスタと１つの不揮発性記憶部とが直列に接続されて構成された１トランジスタ／１不揮発性記憶部型（１Ｔ１Ｒ型）の不揮発性記憶装置であり、実施の形態１で示した抵抗変化素子を有する。以下、この不揮発性記憶装置の構成及び動作について説明する。
　［不揮発性記憶装置の構成及び動作］
　図１８は、本実施の形態に係る不揮発性記憶装置の構成の一例を示すブロック図である。図１８に示すように、１Ｔ１Ｒ型の不揮発性記憶装置１００は、半導体基板上にメモリ本体部１０１を備えており、このメモリ本体部１０１は、メモリアレイ１０２と、行選択回路／ドライバ１０３と、列選択回路１０４と、情報の書き込みを行うための書き込み回路１０５と、選択ビット線に流れる電流量を検出し、４値のデータのうちの何れのデータが記憶されているかの判定を行うセンスアンプ１０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路１０７とを具備している。
　また、不揮発性記憶装置１００は、セルプレート電源（ＶＣＰ電源）１０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路１０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部１０１の動作を制御する制御回路１１０とをさらに備えている。
　メモリアレイ３０２は、半導体基板の上に形成された、互いに交差（例えば、直交）するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・およびビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・及びビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，・・・（以下、「トランジスタＴ１１，Ｔ１２，・・・」と表す）と、トランジスタＴ１１，Ｔ１２，・・・と１対１に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３（以下、「メモリセルＭ１１１，Ｍ１１２，・・・」と表す）とを備えている。ここで、メモリセルＭ１１１，Ｍ１１２，・・・は、実施の形態１の抵抗変化素子１０に相当する。
　また、メモリアレイ１０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，・・・を備えている。
　トランジスタＴ１１，Ｔ１２，Ｔ１３，・・・のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，・・・のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，・・・のドレインはビット線ＢＬ２に、それぞれ接続されている。
　また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，・・・のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，・・・のゲートはワード線ＷＬ２に、それぞれ接続されている。
　さらに、トランジスタＴ１１，Ｔ１２，・・・のソースはそれぞれ、メモリセルＭ１１１，Ｍ１１２，・・・と接続されている。
　また、メモリセルＭ１１１，Ｍ１２１，Ｍ１３１，・・・はプレート線ＰＬ０に、メモリセルＭ１１２，Ｍ１２２，Ｍ１３２，・・・はプレート線ＰＬ１に、メモリセルＭ１１３，Ｍ１２３，Ｍ１３３，・・・はプレート線ＰＬ２に、それぞれ接続されている。
　アドレス入力回路１０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ１０３へ出力するとともに、列アドレス信号を列選択回路１０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
　制御回路１１０は、情報の書き込み工程（上記の低抵抗化過程及び高抵抗化過程に相当）においては、データ入出力回路１０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路１０５へ出力する。他方、情報の読み出し工程において、制御回路１１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路１０４へ出力する。
　行選択回路／ドライバ１０３、列選択回路１０４、書き込み回路１０５にて、電圧パルス印加装置を構成しており、電圧パルス印加装置は、実施の形態１にて述べた低抵抗化過程及び高抵抗化過程を実行する。
　行選択回路／ドライバ１０３は、アドレス入力回路１０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
　また、列選択回路１０４は、アドレス入力回路１０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
　書き込み回路１０５は、制御回路１１０から出力された書き込み信号を受け取った場合、列選択回路１０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。ここで、低抵抗状態の抵抗値に対応する値を書き込む場合（低抵抗化過程）、書き込み回路１０５は、電圧値がＶＬの低抵抗化電圧パルスの印加を指示する信号を出力する。他方、高抵抗状態の抵抗値に対応する値を書き込む場合（高抵抗化過程）、書き込み回路１０５は、電圧値がＶＨ１の第１の高抵抗化電圧パルス及び電圧値がＶＨ２の第２の高抵抗化電圧パルスをこの順に印加することを指示する信号を出力する。なお、ここでの電圧の正負の極性は、抵抗変化素子に対する電圧印加の極性に対応しており、実施の形態１にて説明した定義の通りである。
　センスアンプ１０６は、情報の読み出し工程において、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータを判別する。本実施の形態の場合、各メモリセルＭ１１１，Ｍ１１２，・・・の抵抗状態を高抵抗状態、低抵抗状態の２つの状態とし、それらの各状態と各データとを対応させる。そのため、センスアンプ１０６は、選択されたメモリセルの抵抗変化層の抵抗状態が何れの状態にあるのかを判別し、それに応じて２値のデータのうち何れのデータが記憶されているのかを判定する。その結果得られた出力データＤＯは、データ入出力回路１０７を介して、外部回路へ出力される。
　上記のように動作することにより、不揮発性記憶装置１００は、安定した記憶動作を実現する。
　なお、上記の構成例では、プレート線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、プレート線は複数のトランジスタに共通の電位を与える構成としているが、行選択回路／ドライバ１０３と同様の構成のプレート線選択回路／ドライバを有し、選択されたプレート線と非選択のプレート線を異なる電圧（極性も含む）で駆動する構成としてもよい。
　（実施の形態３）
　実施の形態３に係る不揮発性記憶装置は、互いに交差するように配列された複数のワード線と複数のビット線との交差する位置にメモリセルが配置されたクロスポイント型の不揮発性記憶装置であり、実施の形態１で示した抵抗変化素子を有する。以下、この不揮発性記憶装置の構成及び動作について説明する。
　［不揮発性記憶装置の構成及び動作］
　図１９は、本実施の形態に係る不揮発性記憶装置の構成の一例を示すブロック図である。図１９に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上にメモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、４値のデータのうちの何れのデータが記憶されているかの判別を行うセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。
　また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
　メモリアレイ２０２は、図１９に示すように、半導体基板上に互い平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・に立体交差（例えば、直交）するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・とを備えている。
　また、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・及びビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・の交点に対応してマトリクス状に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ１２３，・・・（以下、「メモリセルＭ２１１，Ｍ２１２，・・・」と表す）が設けられている。ここで、メモリセルＭ２１１，Ｍ２１２，・・・は、実施の形態１の抵抗変化素子１０に相当する素子と、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）ダイオード又はＭＳＭ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）ダイオード等で構成される電流抑制素子とが接続されて構成されている。
　アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
　制御回路２０９は、情報の書き込み工程において、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出し工程において、制御回路２０９は、読み出し動作を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
　行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
　また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
　書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
　ここで、低抵抗状態の抵抗値に対応する値を書き込む場合（低抵抗化過程）、書き込み回路２０５は、電圧値がＶＬの低抵抗化電圧パルスの印加を指示する信号を出力する。他方、高抵抗状態の抵抗値に対応する値を書き込む場合（高抵抗化過程）、書き込み回路２０５は、電圧値がＶＨ１の第１の高抵抗化電圧パルス及びＶＨ２の第２の高抵抗化電圧パルスをこの順に印加することを指示する信号を出力する。なお、ここでの電圧の正負の極性は、抵抗変化素子に対する電圧印加の極性に対応しており、実施の形態１にて説明した定義の通りである。
　センスアンプ２０６は、情報の読み出し工程において、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータを判別する。本実施の形態の場合、各メモリセルＭ２１１，Ｍ２１２，・・・の抵抗状態を高低の２つの状態とし、それらの各状態と各データとを対応させる。そのため、センスアンプ２０６は、選択されたメモリセルの抵抗変化層の抵抗状態が何れの状態にあるのかを判別し、それに応じて２値のデータのうち何れのデータが記憶されているのかを判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
　上記のように動作することにより、不揮発性記憶装置２００は、安定した記憶動作を実現する。
　なお、図１９に示す本実施の形態に係る不揮発性記憶装置におけるメモリアレイを３次元に積み重ねる、すなわち、メモリアレイ面に垂直な方向にメモリアレイを積層することによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性記憶装置を実現することが可能となる。
　（実施の形態４）
　実施の形態４に係る不揮発性記憶装置の駆動方法は、高抵抗状態の書き込み動作においてベリファイ動作を含むものである。以下、この不揮発性記憶装置の動作について説明する。
　ベリファイ動作は、抵抗変化素子の抵抗状態が所望の条件を満足するかどうかを確認する動作である。ベリファイ動作が行なわれることにより、記憶されたデータの信頼性が向上する。
　図２０Ａ及び図２０Ｂは、本実施の形態における不揮発性記憶装置の動作例を示す図である。
　低抵抗状態から高抵抗状態への書き込みは、実施の形態１と同様に、電圧値ＶＨ１の第１の高抵抗化パルス及び電圧値ＶＨ２の第２の高抵抗化パルスを順に印加するものである。
　はじめに、図２０Ａに示すように、低抵抗状態の抵抗変化素子１０を高抵抗化するために、所望のメモリセルの抵抗変化素子１０に電圧値ＶＨ１の第１の高抵抗化パルスを印加する。第１の高抵抗化パルス印加後、第２の高抵抗化パルス印加前に、第１の高抵抗化パルスにより抵抗変化素子１０が高抵抗状態に変化しているか否かをベリファイ（確認）する。
　ベリファイの工程では、例えば、書き込みを行ったメモリセルからのデータ読み出しを行い、読み出されたデータと最初に入力された期待値データとの比較を行い、一致している場合は高抵抗化成功と判定する。読み出されたデータと期待値データとが一致していない場合は、高抵抗化失敗と判定する。
　高抵抗化成功の場合は、図２０ＡのＹｅｓに示すように、ベリファイを行ったメモリセルに、第２の高抵抗化パルスを印加する。これにより、抵抗変化素子１０は、安定した高抵抗状態となる。
　高抵抗化失敗の場合は、図２０ＡのＮｏに示すように、再度第１の高抵抗化パルスを印加する。そして、再度ベリファイを行い、高抵抗化成功の場合には（図２０ＡのＹｅｓ）、第２の高抵抗化パルスを印加する。また、高抵抗化失敗の場合には、第１の高抵抗化パルスを再度印加する（図２０ＡのＮｏ）。なお、高抵抗化失敗の場合については、第１の高抵抗化パルスを印加するステップが無限に繰り返されるのを抑制するために、第１の高抵抗化パルスの印加回数の上限を設定してもよい。
　また、図２０Ｂは、本実施の形態における不揮発性記憶装置の他の動作例を示す図である。
　図２０Ａに示した工程と同様に、はじめに、図２０Ｂに示すように、低抵抗状態の抵抗変化素子１０を高抵抗化するために、所望のメモリセルの抵抗変化素子１０に電圧値ＶＨ１の第１の高抵抗化パルスを印加する。第１の高抵抗化パルス印加後、第２の高抵抗化パルス印加前に、第１の高抵抗化パルスにより抵抗変化素子１０が高抵抗状態に変化しているか否かベリファイ（確認）する。
　ベリファイの工程では、図２０Ａに示した場合と同様、例えば、書き込みを行ったメモリセルからのデータ読み出しを行い、読み出されたデータと最初に入力された期待値データとの比較を行い、一致している場合は高抵抗化成功と判定する。読み出されたデータと期待値データとが一致していない場合は、高抵抗化失敗と判定する。
　高抵抗化成功の場合は、図２０ＢのＹｅｓに示すように、ベリファイを行ったメモリセルに、第２の高抵抗化パルスを印加する。これにより、抵抗変化素子１０は、安定した高抵抗状態となる。
　高抵抗化失敗の場合は、図２０ＢのＮｏに示すように、再度第１の高抵抗化パルスを印加し、引き続き第２の高抵抗化パルスを印加する（図２０ＢのＮｏ）。これにより、抵抗変化素子１０は、安定した高抵抗状態となる。言い換えると、図２０Ｂに示される動作例は、図２０Ａに示される動作例において、ベリファイの工程を１回のみ行なう方法である。
　第１の高抵抗化パルスの印加及び第２の高抵抗化パルスの印加の間にこのようなベリファイ動作を含むことにより、抵抗変化素子１０を安定して高抵抗化することができる。これにより、不揮発性記憶装置の記憶データの信頼性を向上させることができる。
　（その他の実施の形態）
　上記の各実施の形態において、抵抗変化層はタンタル酸化物の積層構造で構成されていたが、本発明はこれに限定されるわけではない。例えば、ジルコニウム（Ｚｒ）酸化物の積層構造またはハフニウム（Ｈｆ）酸化物の積層構造などであってもよい。
　ジルコニウム酸化物の積層構造を採用する場合は、第１ジルコニウム酸化物の組成をＺｒＯｘとし、第２ジルコニウム酸化物の組成をＺｒＯｙとすると、第１及び第２ジルコニウム酸化物ともに化学量論組成に対して酸素不足型の組成とし、ｘが０．９以上１．４以下程度であって、ｙが１．８以上２以下程度であることが好ましい。第２ジルコニウム酸化物の膜厚は、１～５ｎｍが好ましい。
　また、ハフニウム酸化物の積層構造を採用する場合は、第１ハフニウム酸化物の組成をＨｆＯｘとし、第２ハフニウム酸化物の組成をＨｆＯｙとすると、第１及び第２ハフニウム酸化物ともに化学量論組成に対して酸素不足型の組成とし、ｘが０．９以上１．６以下程度であって、ｙが１．８９以上１．９７以下程度であることが好ましい。第２ハフニウム酸化物の膜厚は、３～４ｎｍが好ましい。
　上記の酸素不足型ハフニウム酸化物および酸素不足型ジルコニウム酸化物は、上述した実施の形態にて説明した酸素不足型タンタル酸化物と同様の製造方法で作成することができる。
　上記では、抵抗変化層が遷移金属酸化物である例について説明しているが、抵抗変化層は金属酸化物であればよい。したがって、遷移金属酸化物の他に、例えば酸化アルミニウム（Ａｌ２Ｏ３）等を用いてもよい。すなわち、上記説明における「第１の遷移金属」、「第２の遷移金属」、「第１の遷移金属酸化物」、「第２の遷移金属酸化物」は、「第１の金属」、「第２の金属」、「第１の金属酸化物」、「第２の金属酸化物」の一例である。
　さらに、上記では、抵抗変化層を構成する遷移金属をいくつか例示しているが、その他にも、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
　また、上述した実施の形態においては、積層構造にて構成された抵抗変化層３は、第１の遷移金属酸化物層３ａを構成する第１の遷移金属と、第２の遷移金属酸化物層３ｂを構成する第２の遷移金属は、同一の遷移金属を用いる場合を例にして説明した。しかしながら、本発明はこれに限らず、図１において、第１の遷移金属酸化物層３ａを構成する第１の遷移金属と、第２の遷移金属酸化物層３ｂを構成する第２の遷移金属とは、異なる材料を用いてもよい。この場合、第２の遷移金属酸化物層３ｂは、第１の遷移金属酸化物層３ａよりも酸素不足度が小さい、つまり抵抗値が高い方が好ましい。このような構成とすることにより、抵抗変化時に第２電極４及び第１電極２間に印加された電圧は、第２の遷移金属酸化物層３ｂにより多くの電圧が分配され、第２の遷移金属酸化物層３ｂ中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より低い方が好ましい。例えば、第１の遷移金属酸化物層３ａに、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層３ｂにＴｉＯ２を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が高い（大きい）ほど酸化しにくい特性を表す。第２の遷移金属酸化物層３ｂに第１の遷移金属酸化物層３ａより標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層３ｂ中で、より酸化還元反応が発生しやすくなる。
　上記の各材料の積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物層３ｂ中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。
　また、第２電極４は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の遷移金属酸化物層３ｂを構成する遷移金属及び第１電極２と比べて、標準電極電位がより高い材料で構成することが好ましい。このような構成とすることにより、第２電極４と第２の遷移金属酸化物層３ｂの界面近傍の第２の遷移金属酸化物層３ｂ中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　また、抵抗変化層は遷移金属酸化物の積層構造で構成されていなくてもよく、単層の遷移金属酸化物によって構成されていてもよい。このような単層の遷移金属酸化物層で抵抗変化層を構成したとしても、同様にして安定した動作を実現することができる。
　なお、上記の各実施の形態を適宜組み合わせることによって新たな実施の形態を実現することも可能である。
　本発明の抵抗変化素子の駆動方法及び不揮発性記憶装置は、パーソナルコンピュータ又は携帯型電話機などの種々の電子機器に用いられる抵抗変化素子の駆動方法及び不揮発性記憶装置などとして有用である。
　１　　基板
　２　　第１電極
　３　　抵抗変化層
　３ａ　　第１タンタル酸化物層
　３ｂ　　第２タンタル酸化物層
　４　　第２電極
　５　　電源
　１０　　抵抗変化素子
　１１　　第１端子
　１２　　第２端子
　１００　　不揮発性記憶装置
　１０１　　メモリ本体部
　１０２　　メモリアレイ
　１０３　　行選択回路／ドライバ
　１０４　　列選択回路
　１０５　　書き込み回路
　１０６　　センスアンプ
　１０７　　データ入出力回路
　１０８　　ＶＣＰ電源
　１０９　　アドレス入力回路
　１１０　　制御回路
　２００　　不揮発性記憶装置
　２０１　　メモリ本体部
　２０２　　メモリアレイ
　２０３　　行選択回路／ドライバ
　２０４　　列選択回路／ドライバ
　２０５　　書き込み回路
　２０６　　センスアンプ
　２０７　　データ入出力回路
　２０８　　アドレス入力回路
　２０９　　制御回路

Claims (16)

  1. 　第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極および前記第２電極間に印加する電圧パルスに基づいて可逆的に抵抗値が変化する抵抗変化層と、を備えた抵抗変化素子を駆動する駆動方法において、
    　第１の極性の低抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を高抵抗状態から低抵抗状態へ変化させる低抵抗化過程と、
    　前記第１の極性とは異なる第２の極性の高抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を低抵抗状態から高抵抗状態へ変化させる高抵抗化過程とを有し、
    　前記高抵抗化過程は、少なくとも複数の前記高抵抗化電圧パルスを印加することにより１回の高抵抗化が完了する高抵抗化過程であり、
    　前記高抵抗化過程において、前記第１電極と前記第２電極間に、電圧値がＶＨ１である第１の高抵抗化電圧パルスを印加するステップと、
    　前記第１の高抵抗化電圧パルスよりも後に与えられ、電圧値がＶＨ１よりも小さいＶＨ２である第２の高抵抗化電圧パルスを印加するステップとを含む、
    抵抗変化素子の駆動方法。
  2. 　前記高抵抗化過程において、前記第１の高抵抗化電圧パルスを印加するステップに引き続き、前記第２の高抵抗化電圧パルスを印加するステップを実行する、
    請求項１に記載の抵抗変化素子の駆動方法。
  3. 　前記抵抗変化層は、
    　第１の金属の酸化物で構成される第１の金属酸化物層と、
    　第２の金属の酸化物で構成され、かつ前記第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層とが積層されている、
    請求項１または２に記載の抵抗変化素子の駆動方法。
  4. 　前記第２電極は、前記第２の金属酸化物層に接し、
    　前記第２の極性とは、前記第１電極の電位を基準としたときに前記第２電極の電圧が正となる極性である、
    請求項３に記載の抵抗変化素子の駆動方法。
  5. 　前記第１の金属は第１の遷移金属であり、前記第２の金属は第２の遷移金属である、
    請求項３または４に記載の抵抗変化素子の駆動方法。
  6. 　第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極および前記第２電極間に印加する電圧パルスに基づいて可逆的に抵抗値が変化する抵抗変化層と、を備えた抵抗変化素子を駆動する駆動方法において、
    　第１の極性の低抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を高抵抗状態から低抵抗状態へ変化させる低抵抗化過程と、
    　前記第１の極性とは異なる第２の極性の高抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を低抵抗状態から高抵抗状態へ変化させる高抵抗化過程とを有し、
    　前記高抵抗化過程は、少なくとも複数の前記高抵抗化電圧パルスを印加することにより１回の高抵抗化が完了する高抵抗化過程であり、
    　前記高抵抗化過程において、前記第１電極と前記第２電極間に、電圧値がＶＨ１である第１の高抵抗化電圧パルスを印加するステップと、
    　前記抵抗変化層が高抵抗状態へ変化していることを確認するステップと、
    　前記第１の高抵抗化電圧パルスよりも後に与えられ、電圧値がＶＨ１よりも小さいＶＨ２である第２の高抵抗化電圧パルスを印加するステップとを含み、
    　前記確認するステップにおいて前記抵抗変化層が高抵抗状態へ変化していることが確認されたときは、前記第２の高抵抗化電圧パルスを印加するステップにおいて前記抵抗変化層に前記第２の高抵抗化電圧パルスを印加し、
    　前記確認するステップにおいて前記抵抗変化層が高抵抗状態へ変化していないことが確認されたときは、前記第１の高抵抗化電圧パルスを再度印加する、
    抵抗変化素子の駆動方法。
  7. 　前記確認するステップにおいて、前記抵抗変化層が高抵抗状態へ変化していないことが確認されたときは、前記第２の高抵抗化電圧パルスを印加するステップの前に、前記第１の高抵抗化電圧パルスを印加するステップを再度行うことにより、前記抵抗変化素子に前記第１の高抵抗化電圧パルスを再度印加する、
    請求項６に記載の抵抗変化素子の駆動方法。
  8. 　前記確認するステップにおいて、前記抵抗変化層が高抵抗状態へ変化していないことが確認されたときは、前記第２の高抵抗化電圧パルスを印加するステップにおいて、前記第２の高抵抗化電圧パルスを印加する前に前記第１の高抵抗化電圧パルスを印加し、引き続き、前記第２の高抵抗化電圧パルスを印加する、
    請求項６に記載の抵抗変化素子の駆動方法。
  9. 　不揮発性の抵抗変化素子と、電圧パルス印加装置とを備える不揮発性記憶装置であって、
    　前記抵抗変化素子は、
    　第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し前記第１電極および前記第２電極間に印加される電圧パルスに基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、
    　前記電圧パルス印加装置は、
    　第１の極性の低抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を高抵抗状態から低抵抗状態へ変化させる低抵抗化過程と、
    　前記第１の極性とは異なる第２の極性の高抵抗化電圧パルスを前記抵抗変化層に印加することによって、当該抵抗変化層を低抵抗状態から高抵抗状態へ変化させる高抵抗化過程とを実行するように構成され、
    　前記高抵抗化過程は、少なくとも複数の前記高抵抗化電圧パルスを印加することにより１回の高抵抗化が完了する高抵抗化過程であり、
    　前記高抵抗化過程においては、前記第１電極と前記第２電極間に、少なくとも、電圧値がＶＨ１である第１の高抵抗化電圧パルスを印加する処理と、前記第１の高抵抗化電圧パルスを印加する処理の後、電圧値がＶＨ１よりも小さいＶＨ２である第２の高抵抗化電圧パルスを印加する処理とを実行する、
    不揮発性記憶装置。
  10. 　前記電圧パルス印加装置は、前記第１電極と前記第２電極間に、前記第１の高抵抗化電圧パルスを印加し、引き続き第２の高抵抗化電圧パルスを印加する、
    請求項９に記載の不揮発性記憶装置。
  11. 　前記抵抗変化層は、
    　第１の金属の酸化物で構成される第１の金属酸化物層と、
    　第２の金属の酸化物で構成され、かつ前記第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層とが積層されて構成された、
    請求項９または１０に記載の不揮発性記憶装置。
  12. 　前記第２の金属酸化物層の抵抗値は、前記第１の金属酸化物層の抵抗値よりも大きい、
    請求項１１に記載の不揮発性記憶装置。
  13. 　前記第１の金属と、前記第２の金属とは同一である、
    請求項１２に記載の不揮発性記憶装置。
  14. 　前記第１の金属は第１の遷移金属であり、前記第２の金属は第２の遷移金属である、
    請求項１１から１３のいずれか１項に記載の不揮発性記憶装置。
  15. 　前記抵抗変化層は、
    　ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有する酸素不足型の第１のタンタル酸化物層と、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有する第２のタンタル酸化物層と、を有する、
    請求項９または１０に記載の不揮発性記憶装置。
  16. 　前記第１の金属と、前記第２の金属とは互いに異なり、前記第２の金属の標準電極電位は、前記第１の金属の標準電極電位より低い、
    請求項１１に記載の不揮発性記憶装置。
     
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