TWI547944B - 電阻可變型記憶體及其寫入方法 - Google Patents

Description

電阻可變型記憶體及其寫入方法

本發明關於一種利用可變電阻元件的電阻可變型記憶體(variable resistance memory)，尤其是關於一種電阻可變型記憶體的重設(reset)及設置(set)的寫入。

非揮發性記憶體具有存入的資料在斷電後也不會消失之優點，因此是許多電器產品維持正常操作所必備的記憶元件。目前，電阻可變型記憶體是業界積極發展的一種非揮發性記憶體，其具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，在未來個人電腦和電子設備上極具應用潛力。

圖1是表示以往的電阻可變型記憶體的記憶體陣列(memory array)的典型構成的電路圖。一個記憶元件包含可變電阻元件及與該可變電阻元件串聯連接的選擇用晶體管。m×n(m、n為大於等於1的整數)個記憶元件形成為二維陣列狀，字線(word line)WL連接於選擇用晶體管的栅極(gate)，選擇用晶體管的其中一電極連接於可變電阻元件的其中一電極，另一電極連接於源極線(source line)SL。可變電阻元件的另一電極連接於位元線(bit line)BL。

可變電阻元件包含一金屬氧化物(例如氧化鉿(HfOx))的薄膜，其可根據所施加的脈衝電壓的大小及極性將電阻值可逆且非揮發地設定為低電阻狀態或高電阻狀態。將可變電阻元件設定(寫入)為高電阻狀態的情况稱為設置(SET)，而設定(寫入)為低電阻狀態的情况稱為重設(RESET)。

記憶元件可通過選擇字線WL、位元線BL及源極線SL，而以位元單位進行存取。例如，在對胞單元(cell unit)M11進行寫入的情况下，可通過字線WL1使晶體管接通，並對位元線BL1、源極線SL1施加與設置或重設對應的電壓，以將可變電阻元件設定為設置或重設。而在進行胞單元M11的讀出的情况下，可通過字線WL1使晶體管接通，並對位元線BL1、源極線SL1施加用於讀出的電壓，以在位元線BL1顯現與可變電阻元件的設置或重設對應的電壓或電流，並通過感測電路來檢測該電壓或電流。

[背景技術文獻] [專利文獻]

[專利文獻1]日本專利特開2012-64286號公報

[專利文獻2]日本專利特開2008-41704號公報

作為初始設定，一般必須對可變電阻元件進行一成型 (forming)步驟。通常，成型是通過對可變電阻元件中的金屬氧化物薄膜施加比對可變電阻元件進行寫入時略大的電壓Vf而實施，並且，施加電壓時流經薄膜的電流的方向會決定設置及重設的極性。成型一般是在電阻可變型記憶體出廠之前進行的。

在圖2(A)中表示成型的一例。例如，對位元線BL施加4V，對源極線SL施加0V作為成型電壓，對字線WL施加選擇用晶體管T接通所需的電壓6V。由此，在可變電阻元件R中，電流從位元線BL流向源極線SL，而進行成型。當進行成型時，可變電阻元件R為高電阻狀態。

在重設可變電阻元件R即設為低電阻狀態時，如圖2(B)所示，例如，對位元線BL施加0V，對源極線SL施加2V，對字線WL施加4V。由此，在可變電阻元件R中，電流從源極線SL流向位元線BL，而對可變電阻元件R設定重設。當設置可變電阻元件R時，如圖2(C)所示，例如，對位元線BL施加2V，對源極線SL施加0V，對字線WL施加4V。由此，在可變電阻元件R中，電流從位元線BL流向源極線SL，而對可變電阻元件R設定設置。這樣，當使可變電阻元件R重設時，施加SL>BL的偏壓(bias)電壓，當使可變電阻元件R設置時，施加SL<BL的偏壓電壓。

然而，當使可變電阻元件重設時，也就是說，當在可變電阻元件R的電極間生成絲狀導電路徑時，由於絲狀導電路徑不一定會穩定而重複的生成，因此經重設的可變電阻元件可能會產 生尾位元(tail bit)的情形，亦即，該可變電阻元件重設時所流通的電流大於正常的可變電阻元件。

圖3表示經重設的可變電阻元件的電流分布特性的曲線圖，圖中所示之曲線分別為包括7nm及5nm之金屬氧化物的可變電阻元件。此處，將經重設的可變電阻元件中流通大於1μA以上的電流的點視為尾位元。一般而言，經重設的可變電阻元件整體中約有3 σ屬正常的可變電阻元件，而在剩餘的約0.3%中則會出現具有尾位元的可變電阻元件。在具有尾位元的可變電阻元件中，由於其流通的電流較大，會使得元件的劣化變快，容易引起故障。進而，即便想要設置這種可變電阻元件，也存在利用通常的偏壓電壓無法正常地設置的情况。因此，期望能抑制尾位元的產生。

本發明解決所述以往的問題，其目的在於提供一種能夠進行可靠性高的設置及重設的寫入的可變電阻型記憶體。

本發明的可變電阻型記憶體包括：記憶體陣列，包含將可逆性且非揮發性的可變電阻元件與選擇用晶體管串聯連接在位元線與源極線之間而成的記憶元件；行選擇部，選擇行方向的選擇用晶體管；列選擇部，選擇列方向的可變電阻元件；及控制部，控制可變電阻元件的寫入；且所述控制部對所選擇的位元線及源極線施加用來重設可變電阻元件的偏壓電壓，且對由所述行選擇 部選擇的選擇用晶體管的栅極施加電壓逐漸增加的脈衝。

優選為所述脈衝是斜坡波形的脈衝。優選為所述脈衝是電壓逐漸變大的多個脈衝串。優選為所述控制部包含檢驗經重設的可變電阻元件是否合格的驗證(verify)部，對由所述驗證部判定為不合格的可變電阻元件進而施加所述脈衝。優選為所述驗證部以字線單位執行所選擇的字線內的多個經重設的可變電阻元件各自的驗證。優選為所述驗證部以字線單位執行所選擇的字線內的多個經重設及設置的可變電阻元件各自的驗證。

本發明的寫入方法是在包含記憶體陣列的可變電阻型記憶體中進行，所述記憶體陣列包含將可逆性且非揮發性的可變電阻元件與選擇用晶體管串聯連接在位元線與源極線之間而成的記憶元件，且對所選擇的位元線及源極線施加用來重設可變電阻元件的偏壓電壓，且對所選擇的選擇用晶體管的栅極施加電壓逐漸變大的脈衝。

根據本發明，當重設可變電阻元件時，對選擇用晶體管的栅極施加電壓逐漸變大的脈衝，因此，可抑制電流瞬間流向可變電阻元件，以防止經重設的可變電阻元件中流通過剩的電流。通過抑制經重設的可變電阻元件的過剩電流，可抑制可變電阻元件劣化的速度，而且使可變電阻元件的設置變得容易。

100‧‧‧電阻可變型記憶體

110‧‧‧記憶體陣列

120‧‧‧輸入輸出緩衝器

130‧‧‧位址暫存器

140‧‧‧數據暫存器

150‧‧‧控制器

160‧‧‧字線選擇電路

170‧‧‧列選擇電路

180‧‧‧感測電路

190‧‧‧電壓產生電路

Ax‧‧‧行位址信息

Ay‧‧‧列位址信息

BL、BL1、BL2、……BLm、BLn、‧‧‧位元線

M11、M12、……M1n、M21、M22、……M2n、Mm1、Mm2、……Mmn‧‧‧記憶元件

P1、P2、P3‧‧‧脈衝

R、R1、R2‧‧‧可變電阻元件

SL、SL1、SL2、……SLn‧‧‧源極線

T、T1、T2‧‧‧選擇用晶體管

Tr‧‧‧期間

VBL、VSL‧‧‧電壓

Vg‧‧‧栅極電壓

WL、WL1、WL2、……WLn‧‧‧字線

圖1是表示習知的電阻可變型記憶體的陣列構成的圖。

圖2(A)是成型時的偏壓電壓的例子，圖2(B)是重設時的偏壓電壓的例子，圖2(C)是設置時的偏壓電壓的例子。

圖3是表示具有尾位元的的可變電阻元件的一例的曲線圖。

圖4是表示本發明一實施例的電阻可變型記憶體的方塊圖。

圖5是表示本實施例的記憶元件的構成的圖。

圖6(A)表示以往在重設時施加至選擇用晶體管的栅極的脈衝的波形，圖6(B)、圖6(C)表示本實施例的在重設時施加至選擇用晶體管的栅極的脈衝的波形。

圖7是表示本發明的實施例的電阻可變型記憶體的重設、設置及讀出時的各偏壓電壓的一例的表格(table)。

圖8(A)、圖8(B)是表示本發明的實施例的重設時的各部的電壓波形例的圖。

圖9是表示本發明的實施例的讀出時的各部的動作波形例的圖。

圖10是表示本發明的實施例的重設多個可變電阻元件時的驗證的流程(flow)。

圖11是表示本發明的實施例的設置多個可變電阻元件時的驗證的流程。

圖12(A)、圖12(B)是表示本發明的實施例的記憶元件的其他構成例的圖。

接下來，參照附圖對本發明的實施方式進行詳細說明。但應注意，附圖是為了易於理解而强調顯示各部，與實際的器件的比例不同。

圖4是表示本發明的一實施例的電阻可變型記憶體的構成的方塊圖。本實施例的電阻可變型記憶體100構成為包括：記憶體陣列110，配置著呈矩陣狀排列的多個記憶元件；輸入輸出緩衝器120，連接於外部輸入輸出端子I/O，且保持輸入輸出數據；位址暫存器130，接收來自輸入輸出緩衝器120的位址數據；數據暫存器140，保持輸入輸出的數據；控制器150，基於來自輸入輸出緩衝器120的命令數據等而控制各部；字線選擇電路160，將來自位址暫存器130的行位址信息Ax解碼，並基於解碼結果進行字線的選擇及驅動；列選擇電路170，將來自位址暫存器130的列位址信息Ay解碼，並基於解碼結果進行位元線的選擇及驅動；感測電路180，檢測從由列選擇電路170選擇的胞單元讀出的信號，或者保持向所選擇的胞單元寫入的數據；及電壓產生電路190，產生可變電阻元件的設置、重設、讀出動作所需的偏壓電壓，並將該偏壓電壓提供至字線選擇電路160及感測電路180等。

如圖1所示，記憶體陣列110包含沿行列方向配置的多個記憶元件M11、M12、……Mmn，一個記憶元件包含一個可變電阻元件及一個選擇用晶體管。可變電阻元件與選擇用晶體管串 聯連接於位元線BL與源極線SL之間，且選擇用晶體管的栅極連接於字線。

可變電阻元件經設置的狀態對應於數據“0”或“1”中的任一個，可變電阻元件經重設的狀態對應於數據“0”或“1”中的另一個。控制器150基於來自外部的命令，控制寫入(設置、重設)或讀出動作等。字線選擇電路160基於從外部接收到的行位址信息Ax選擇字線，列選擇電路170基於從外部接收到的列位址信息Ay選擇位元線。通過控制器150的控制，對所選擇的字線、位元線及源極線施加與寫入(設置、重設)及讀出對應的偏壓電壓。

在圖5中表示記憶元件與感測電路180的連接關係。一個記憶元件包含串聯連接在源極線SL與位元線BL之間的可變電阻元件R及選擇用晶體管T，且選擇用晶體管T的栅極共用地連接於字線WL。在圖5所示的例子中，n位元的記憶元件沿行方向排列，且n位元的記憶元件的位元線BL1~位元線BLn連接於感測電路180。當進行所選擇的記憶元件的讀出時，利用感測電路180檢測在所選擇的記憶元件的位元線顯現的電壓或電流。另外，當向所選擇的記憶元件進行寫入時，將從輸入輸出緩衝器120輸入的寫入數據傳送至感測電路180，感測電路180使與設置或重設對應的電壓產生於所選擇的位元線BL或源極線SL以進行寫入。

接下來，對向可變電阻元件的寫入(重設、設置)進行說明。控制器150響應從外部輸入輸出端子獲得的命令等而開始 寫入，從而控制各部的動作。向字線選擇電路160提供從輸入輸出緩衝器120獲得的行位址Ax，向列選擇電路170提供列位址Ay。另外，寫入數據經由數據暫存器140而由感測電路180保持。進而，電壓產生電路190按照來自控制器150的指示，將寫入所需的電壓供給至字線選擇電路160或感測電路180等。感測電路180對基於列選擇電路170的解碼結果而選擇的位元線BL及源極線SL供給與數據“0”或“1”對應的電壓。

在本實施例中，當重設可變電阻元件R時，以不使電流急劇地流至可變電阻元件R、也就是說使電流緩慢流至可變電阻元件R的方式進行控制。如果電流急劇地流至可變電阻元件R，也就是說，如果一次施加大的能量(energy)，那麽可變電阻元件的絲狀導電路徑會瞬間大量成長，由此導致流通過剩的電流，而易於產生尾位元。因此，在本實施例中，為了不使大的電流瞬間流至可變電阻元件R，而進行使選擇用晶體管T的阻抗(impedance)逐漸降低的控制。

在優選的實施方式中，係對源極線SL施加電壓VSL，對位元線BL施加電壓VBL(VSL>VBL)，並對選擇用晶體管T的栅極施加如電壓從0V逐漸變大的脈衝。圖6(A)是以往在重設時施加至選擇用晶體管T的栅極的脈衝P1的波形，圖6(B)是本實施例的施加至選擇用晶體管T的栅極的脈衝P2的波形。如圖6(A)所示，如果將矩形狀的脈衝P1施加至選擇用晶體管T的栅極，那麽選擇用晶體管T會瞬間導通，大的電流從源極線SL急劇 地流至可變電阻元件R。由此，在電極間形成電流密度高的絲狀導電路徑，從而易於產生尾位元。相對於此，如果將如圖6(B)所示般的斜坡(ramp)形狀的脈衝P2施加至選擇用晶體管T的栅極，那麽選擇用晶體管T的電導(conductance)會以與脈衝P2的電壓成比例的方式逐漸變大，從而向可變電阻元件R供給的漏極電流逐漸變大。因此，可不使大量的電流瞬間流至可變電阻元件R，而逐漸增大提供至可變電阻元件R的，以抑制尾位元的產生。

另外，在本實施例的另一優選的實施方式中，還可以如圖6(C)所示般將多個脈衝串P3施加至選擇用晶體管T的栅極。多個脈衝串P3包含如電壓逐漸變大的多個脈衝。在將這種一系列的脈衝串P3施加至選擇用晶體管的情况下，供給至可變電阻元件R的電流的能量也會逐漸增加，因此，可抑制瞬間形成密度高的絲狀導電路徑。

接下來，將本實施例的可變電阻元件的設置、重設及讀出時的具體偏壓電壓的一例示於圖7，在圖8(A)、圖8(B)中表示重設可變電阻元件時的動作波形的例子。

當重設可變電阻元件時，如圖7、圖8(A)所示，對所選擇的記憶元件的位元線BL施加VBL=-0.5V，對源極線SL施加VSL=2.6V。接著，在約100ns的期間Tr，如圖6(B)的斜坡脈衝P2所示般的對所選擇的字線施加從0V變化至4V的栅極電壓(Vg=0V→4V)。由此，在可變電阻元件R中，電流從源極線SL流向位元線BL，而進行低電阻狀態的重設的寫入。另外，在 使用如圖6(C)所示般的多個脈衝串P3的情况下，如圖8(B)所示，在約100ns的期間Tr施加電壓逐漸變大的多個脈衝串P3。

另一方面，當設置可變電阻元件時，首先，對所選擇的記憶元件的位元線BL施加VBL=2.4V，對源極線SL施加VSL=0V。接著，對所選擇的字線施加2.3V的栅極電壓(Vg=2,3V)的脈衝。由此，電流從位元線BL流向源極線SL，而將可變電阻元件R設置為高電阻狀態。

接下來，對本實施例的電阻可變型記憶體的胞單元的讀出動作進行說明。控制器150響應來自外部輸入輸出端子的命令等而開始讀出，從而控制各部的動作。接著，接收從輸入輸出緩衝器120獲得的位址數據，向字線選擇電路160提供行位址Ax，向列選擇電路170提供列位址Ay。

在圖9中表示讀出動作時的各部的波形的例子。感測電路180對基於列選擇電路170的解碼結果而選擇的記憶元件的位元線BL施加VBL=0.2V，對源極線SL施加VSL=0V。優選為將位元線BL預充電(precharge)至0.2V。如果使位元線BL與源極線SL間的電位差過大，那麽大的電流會流至可變電阻元件。因此，電位差理想的是儘量小，也就是說，電位差為可通過感測電路180檢測出其變化的大小即可。接著，字線選擇電路160對基於行位址Ax而選擇的字線施加3V的栅極電壓(Vg=3V)。當可變電阻元件R為設置時，感測電路180幾乎檢測不到從位元線BL流至源極線SL的電流。另一方面，當可變電阻元件R為重設 時，感測電路180則會檢測到從位元線BL流至源極線SL的電流。

接下來，對本發明的優選實施方式進行說明。在優選的實施方式中，當向可變電阻元件進行寫入(重設、設置)時，實施判定該可變電阻元件是否合格的寫入驗證。可變電阻型記憶體能夠以位元單位對記憶元件進行存取，而進行被存取的記憶元件的讀出或寫入。因此，在一實施例中，當向一個記憶元件進行寫入時，可對該記憶元件進行寫入驗證。另外，在另一實施例中，當同時或連續地向一個頁面(page)(一根字線)內的多個記憶元件進行寫入(設置、重設)時，同時或連續地實施該頁面內的多個記憶元件各自的驗證。例如，當外部輸入輸出端子具有×16的數據寬度，且同時進行16位元的數據的寫入時，或者當一個頁面為2K位元(byte)時，於如在該頁面內連續地進行多個數據的寫入的情况下，對被實施寫入的頁面的記憶元件進行寫入驗證。

圖10是表示重設頁面內的多個可變電阻元件時的驗證的流程，圖11是設置頁面內的多個可變電阻元件時的驗證的流程。為方便起見，在圖10、圖11中係分別表示重設、設置的驗證的流程，但實際上，當重設及設置一個頁面內的多個可變電阻元件時，可同時實施這些驗證。

請參照圖10及圖11，基於從外部輸入輸出端子獲得的寫入數據，對所選擇的可變電阻元件進行重設(S100)或設置(S200)。重設及設置的偏壓條件如所述圖7所示，其中，栅極電壓Vg係透過如圖6(B)所示的斜坡脈衝P2或圖6(C)所示的 脈衝串P3的形式施加。當重設、設置結束時，接著進行可變電阻元件的驗證(S102、S202)。重設及設置的驗證時的偏壓條件分別與讀出動作時相同。接著，判定進行頁面內的寫入後的各個記憶元件是否合格(S104、S204)。

在判定為重設合格的情况下，將位元線BL的電壓變更為VBL=2.6V(S106)。由此，位元線BL與源極線SL成為相同電位，電流不會再繼續流至可變電阻元件。另一方面，在判定為不合格的情况下，維持與步驟S100相同的偏壓條件，進而再一次施加斜坡脈衝P2或脈衝串P3(S108)。

在判定為設置合格的情况下，將位元線BL的電壓變更為VBL=0V(S206)。由此，位元線BL與源極線SL成為相同電位，電流不會再繼續流至可變電阻元件。另一方面，在判定為不合格的情况下，對位元線BL施加略低於步驟S200所施加的電壓VBL=2.2V(S208)。這樣一來，對在頁面內進行寫入的所有可變電阻元件實施驗證。

根據本實施例，通過抑制向被重設的可變電阻元件急劇地供給電流，可防止瞬間形成密度高的絲狀導電路徑，從而減少經重設的可變電阻元件中流通過大的電流而產生尾位元。因此，可易於在通常的偏壓條件下設置經重設的可變電阻元件，從而能夠進行可靠性高的寫入。進而，通過抑制尾位元的產生，可抑制元件的故障，從而延長元件的壽命。

雖然對本發明的優選實施方式進行了詳細敘述，但本發 明並不限定於特定的實施方式，本領域通常知識者當可在權利要求所記載的範圍內進行各種變形或變更。

在所述實施例中，係以如圖5所示的記憶元件進行說明，即，可變電阻元件R的一端係串聯連接於選擇用晶體管T的一端，可變電阻元件R的另一端係連接於位元線BL，選擇用晶體管T的另一端係連接於源極線SL，但本發明不限於此，本發明亦可應用於如圖12(A)所示之記憶元件上，即，可變電阻元件R的另一端係連接於源極線SL，選擇用晶體管T的另一端係連接於位元線BL。此外，本發明亦可應用於如圖12(B)所示般包含兩個晶體管T1、T2+兩個可變電阻元件R1、R2的互補式(Complementary)記憶元件上。其中，互補式記憶元件係對可變電阻元件R1、可變電阻元件R2分別記憶(設置、重設)互補的數據，並對位元線BL、位元線輸出互補的數據。

Tr‧‧‧期間

VBL、VSL‧‧‧電壓

Vg‧‧‧栅極電壓

Claims (10)

1. 一種可變電阻型記憶體，包括：記憶體陣列，包含將可逆性且非揮發性的可變電阻元件與選擇用晶體管串聯連接在位元線與源極線之間而成的記憶元件；行選擇部，選擇行方向的選擇用晶體管；列選擇部，選擇列方向的可變電阻元件；及控制部，控制可變電阻元件的寫入；且所述控制部對所選擇的位元線及源極線施加用來重設可變電阻元件的偏壓電壓，且對由所述行選擇部選擇的選擇用晶體管的栅極施加電壓逐漸增加的脈衝，其中所述控制部包含檢驗經重設的可變電阻元件是否合格的驗證部，對利用所述驗證部判定為不合格的可變電阻元件進而施加所述脈衝，對利用所述驗證部判定為合格的可變電阻元件的位元線及源極線設定為相同電位。
2. 如申請專利範圍第1項所述的可變電阻型記憶體，其中：所述脈衝是斜坡波形的脈衝。
3. 如申請專利範圍第1項所述的可變電阻型記憶體，其中：所述脈衝是電壓逐漸變大的多個脈衝串。
4. 如申請專利範圍第1項所述的可變電阻型記憶體，其中：所述驗證部以字線單位執行所選擇的字線內的多個經重設的可變電阻元件各自的驗證。
5. 如申請專利範圍第1項所述的可變電阻型記憶體，其中：所述驗證部以字線單位執行所選擇的字線內的多個經重設及 設置的可變電阻元件各自的驗證。
6. 一種記憶體陣列的寫入方法，所述記憶體陣列包含將可變電阻元件與選擇用晶體管串聯連接在位元線與源極線之間而成的多個記憶元件；所述寫入方法的特徵在於：對所選擇的位元線及源極線施加用來重設可變電阻元件的偏壓電壓，且對所選擇的選擇用晶體管的栅極施加電壓逐漸變大的脈衝；檢驗經重設的可變電阻元件是否合格；對判定為合格的可變電阻元件的位元線及源極線設定為相同電位；以及對判定為不合格的可變電阻元件重新施加所述偏壓電壓與所述脈衝。
7. 如申請專利範圍第6項所述的寫入方法，其中：所述脈衝是斜坡波形的脈衝。
8. 如申請專利範圍第6項所述的寫入方法，其中：所述脈衝是電壓逐漸變大的多個脈衝串。
9. 如申請專利範圍第6項所述的寫入方法，其中在檢驗經重設的可變電阻元件是否合格的步驟前，更包括：以字線為單位執行所選擇的字線內的多個經重設的可變電阻元件各自的驗證。
10. 如申請專利範圍第6項所述的寫入方法，其中在檢驗經 重設的可變電阻元件是否合格的步驟前，更包括：以字線為單位執行所選擇的字線內的多個經重設及設置的可變電阻元件各自的驗證。