TWI514391B

TWI514391B - 半導體記憶裝置及其抹除方法

Info

Publication number: TWI514391B
Application number: TW102126318A
Authority: TW
Inventors: Yano Masaru
Original assignee: Winbond Electronics Corp
Priority date: 2013-07-23
Filing date: 2013-07-23
Publication date: 2015-12-21
Also published as: TW201505027A

Description

半導體記憶裝置及其抹除方法

本發明是有關於一種半導體記憶裝置，且特別是有關於一種以電流感測方式讀取(NAND)型快閃記憶體的資料的半導體記憶裝置，以及此半導體記憶裝置的抹除方法。

圖1繪示先前技術之快閃記憶體的位元線選擇電路及頁面緩衝(page buffer)/感測電路的一例，其中例示含偶數位元線GBL_e及奇數位元線GBL_o的一對位元線。此位元線選擇電路10包括：連接偶數位元線GBL_e的偶數選擇電晶體SEL_e、連接奇數位元線GBL_o的奇數選擇電晶體SEL_o、連接在偶數位元線GBL_e與虛擬電位VIR之間的偶數偏壓選擇電晶體YSEL_e、連接在奇數位元線GBL_o與虛擬電位VIR之間的奇數偏壓選擇電晶體YSEL_o，以及與偶數選擇電晶體SEL_e和奇數選擇電晶體SEL_o的共同節點N1連接的位元線選擇電晶體BLS。

偶數位元線GBL_e與奇數位元線GBL_o各自電性連接一個NAND串列NU。各NAND串列NU包含行方向串連的多個記憶胞以及電性連接在其兩端的汲極選擇電晶體及源極選擇電晶體，其中汲極選擇電晶體與偶數位元線GBL_e或奇數位元線GBL_o電性連接，源極選擇電晶體與共源極線SL電性連接。

感測電路20具有：供給預充(pre-charge)電位給位元線的預充電晶體BLPRE、與預充電晶體BLPRE和位元線選擇電晶體BLS之間所形成的感測節點SN電性連接的電容器C，以及將感測節點SN的電位轉送到閂鎖電路22的轉送電晶體BLCD。

當選擇偶數位元線GBL_e時，奇數位元線GBL_o不被選擇，偶數選擇電晶體SEL_e和位元線選擇電晶體BLS打開，且奇數選擇電晶體SEL_o關閉。而當選擇奇數位元線GBL_o時，偶數位元線GBL_e不被選擇，奇數選擇電晶體SEL_o和位元線選擇電晶體BLS打開，且偶數選擇電晶體SEL_e關閉。如此，一個感測電路20即為2條位元線GBL_e與GBL_o所共用。

在讀取操作中選擇偶數位元線GBL_e而不選奇數位元線 GBL_o時，偶數偏壓選擇電晶體YSEL_e關閉，奇數偏壓選擇電晶體YSEL_o打開，且奇數位元線GBL_o藉虛擬電位VIR而被供應接地電位。反之，不選偶數位元線GBL_e而選奇數位元線GBL_o時，偶數偏壓選擇電晶體YSEL_e打開，奇數偏壓選擇電晶體YSEL_o關閉，且偶數位元線GBL_e藉虛擬電位VIR而被供應接地電位。如此在讀偶數位元線時供應接地電位給奇數位元線、讀奇數位元線時供應接地電位給偶數位元線，即可提供使相鄰位元線間電容耦合造成的雜訊降低的位元線屏蔽效果，如日本專利公開第平11-176177號所述。

圖1所示感測電路20即所謂的電壓檢測型感測電路，藉由預充電晶體BLPRE供應預充電位給偶數位元線GBL_e或奇數位元線GBL_o。然後，對應被選記憶胞的儲存態而向位元線放電，並以感測節點SN檢測此放電狀態。然而，當位元線線寬減小而使電阻增加，且構成NAND串列的記憶胞數增加而使位元線的電容亦增加時，此種電壓檢測型感測電路的時間常數(time constant)會變大，位元線充放電所需的時間會變長，使資料讀出的時間增長。因此，電壓檢測型感測電路不再適用於集積度增大的快閃記憶體。

因此，現今感測電路改用電流檢測型。電流檢測型感測電路經由位元線來檢測對應記憶胞的儲存態的記憶胞電流，其與電壓檢測型相比可進行高速的感測。電流檢測型感測電路例如是利用進行電流-電壓轉換的疊接電路(cascode circuit)等。

然而，先前技術的電流檢測型感測電路有以下問題。在快閃記憶體中，程式化時是將電子蓄積在浮置閘中，而使記憶胞的啟始電壓正向變化，抹除時則使電子從浮置閘排出，而使記憶胞的啟始電壓負向變化。但是，在如此進行程式化及抹除時，必須將記憶胞的啟始電壓控制在0或1儲存態的分佈範圍內，或者在記憶胞儲存多位元的情形下控制在00、01、10或11儲存態的分佈範圍內。為了準確控制記憶胞的啟始電壓，先前以來使用段增脈衝抹除(Incremental Step Pulse Erase，ISPE)方式，其是先將初始抹除脈衝Vers0施加於被選區塊的記憶胞，並在藉抹除驗證判斷抹除不合格時，施加比抹除脈衝Vers0高一段電壓的抹除脈衝Vers1，如此逐步增加抹除脈衝的電壓，直到區塊內所有的記憶胞皆被判定抹除合格為止。

由於各記憶胞的大小或形狀隨製程參數的變異而產生的變異，以及程式化或抹除次數多時穿隧氧化層劣化等因素，使得各記憶胞之間有容易抹除及不易抹除的差別。詳言之，就是某些記憶胞的導電性較大使電流較易流動，某些記憶胞的導電性較小使電流較難流動。由於抹除驗證並非逐記憶胞檢查其抹除狀態，而是以位元線為單位判斷整個區塊是否合格，所以當1條位元線同時連接導電性大的記憶胞和導電性小的記憶胞時，導電性小的記憶胞會成為判定是否合格的基準，使得導電性大的記憶胞被過抹除(over-erased)。因此，在讀取資料時，過抹除的記憶胞有相對較大的電流，而使耗電量增大。同時，感測電路那邊也必須供應大電流，而妨礙了感測電路的小型化。

為了解決先前技術的上述問題，本發明提供一種可降低耗電量且可高速運作的半導體記憶裝置。

本發明並提供具有反及(NAND)型非揮發記憶胞的此種半導體記憶裝置的抹除方法。

本發明的半導體記憶裝置包括含多個記憶胞的記憶陣列、選擇列方向記憶胞的字元線選擇電路、與記憶陣列的各位元線電性連接以檢測被選位元線的電流的電流檢測型感測電路，以及用以抹除記憶陣列的被選區塊的記憶胞的資料的抹除單元。此抹除單元包含抹除程序及軟程式化程序。抹除程序包含判斷被抹除區塊的各位元線的電流是否大於第1值的抹除驗證，如是則結束抹除。軟程式化程序包含在被抹除區塊的所有字元線施加軟程式化電壓，並判斷各位元線的電流是否小於比第1值小的第2值的軟程式化驗證，如是則結束軟程式化。

在本發明一實施例中，軟程式化驗證對所有字元線施加讀取操作時加在非被選字元線的偏壓，並判斷各位元線的電流是否小於第2值。可對電流小於第2值的位元線施加防寫入電壓，並對與電流大於第2值的位元線電性連接的記憶胞進行軟程式化。

在本發明一實施例中，上述半導體記憶裝置更包括供應預充電壓給位元線的多個預充電路，配置於各區塊之間。各該預充電路可在藉由感測電路供應電流給位元線之前，供應預充電壓給位元線。該感測電路可包括連結偶數位元線的第1感測電路及連結奇數位元線的第2感測電路，其中第1感測電路配置在記憶陣列的一端，第2感測電路配置在記憶陣列的另一端，且該些預充電電路配置在該第1感測電路與該第2感測電路之間。各預充電路可包括從字元線選擇電路沿著記憶陣列的列方向延伸而與位元線連接的導線。

本發明之具有反及(NAND)型非揮發記憶胞的半導體記憶裝置的抹除方法包含抹除程序及軟程式化程序。抹除程序包含判斷被抹除區塊的各位元線的電流是否大於第1值的抹除驗證，如是則結束抹除。軟程式化程序包含在被抹除區塊的所有字元線施加軟程式化電壓，並判斷各位元線的電流是否小於比第1值小的第2值的軟程式化驗證，如是則結束軟程式化。

藉由本發明，即可提供一種可降低耗電量且可高速運作的利用電流檢測型感測電路的半導體記憶裝置。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10‧‧‧位元線選擇電路

20‧‧‧感測電路

22‧‧‧閂鎖電路

100‧‧‧快閃記憶體

110‧‧‧記憶陣列

120‧‧‧輸入輸出緩衝器

130‧‧‧位址暫存器

140‧‧‧資料暫存器

150‧‧‧控制器

160‧‧‧字元線選擇電路

170‧‧‧頁面緩衝/感測電路

180‧‧‧預充電路

190‧‧‧行選擇電路

200‧‧‧內部電壓產生電路

S110~S130、S200~S210‧‧‧步驟標號

Ax、Ay‧‧‧列位址資訊、行位址資訊

BL‧‧‧位元線

BLCD‧‧‧轉送電晶體

BLK‧‧‧區塊

BLPRE‧‧‧預充電晶體

BLS‧‧‧位元線選擇電晶體

C‧‧‧電容器

C1、C2、C3‧‧‧控制訊號

ERV‧‧‧抹除驗證

GBL_e、GBL_o‧‧‧偶數位元線、奇數位元線

IN‧‧‧反向器

M1、M2‧‧‧P通道金氧半電晶體、N通道金氧半電晶體

MC‧‧‧記憶胞

N1‧‧‧SEL_e和SEL_o的共同節點

N2‧‧‧節點

NU‧‧‧NAND串列

Out‧‧‧感測節點SN的輸出

PRE_e、PRE_o‧‧‧偶數預充電晶體、奇數預充電晶體

R‧‧‧電阻器

SEL_e、SEL_o‧‧‧偶數選擇電晶體、奇數選擇電晶體

SGD、SGS‧‧‧選擇閘極線

SL‧‧‧源極線

SN‧‧‧感測節點

SPGM‧‧‧軟程式化

TR1、TR2‧‧‧選擇電晶體

VIR‧‧‧虛擬電位

WL‧‧‧字元線

WL_SEL‧‧‧被選字元線

WP_e、WP_o‧‧‧金屬導線

YSEL_e、YSEL_o‧‧‧偶數偏壓電晶體、奇數偏壓電晶體

圖1繪示先前技術之快閃記憶體的位元線選擇電路及頁面緩衝/感測電路的一例。

圖2為顯示本發明實施例之快閃記憶體的結構例的區塊圖。

圖3為顯示本發明實施例之預充電電路及NAND串列的結構的電路圖。

圖4繪示本發明實施例之頁面緩衝/感測電路的例示結構。

圖5列出本發明實施例之快閃記憶體在各種操作模式時的各構件的電壓關係。

圖6為本發明實施例之快閃記憶體的抹除操作的流程圖。

圖7繪示本發明實施例之抹除模式中施加的訊號的計時圖(timing chart)。

圖8繪示抹除驗證時、軟程式化驗證時及頁面程式化驗證時的起始電壓的分佈狀態。

圖9繪示本發明實施例之軟程式化/驗證的操作流程。

圖10繪示本發明實施例之快閃記憶體的另一例示結構。

本發明之快閃記憶體利用電流檢測型感測電路判斷記憶胞電流的有無。為降低讀取時的耗電量，在抹除記憶胞的資料時，會採用可使記憶胞的負啟始電壓抑制在一定值以上的架構。如此讀取時由電流檢測型感測電路供至位元線的電流量就可以抑制在一定值以下，從而降低了耗電量。以下將參照圖式詳細說明本發明的實施例。另須特別說明的是，圖式中為了便於瞭解而強調了某些構件，其與實際的元件的尺寸比例不同。

圖2為顯示本發明實施例之快閃記憶體的例示結構的區塊圖。此例示結構只是一個例子，並非用以限制本發明的範圍。

本發明實施例的快閃記憶體100包括：具有排成多行多列的多個記憶胞的記憶陣列110、與外部輸入輸出端子I/O電性連接的保存輸入輸出資料的輸入輸出緩衝器120、從輸入輸出緩衝器120取得位址資料的位址暫存器130、保存輸入輸出的資料的資料暫存器140、基於來自輸入輸出緩衝器120的指令資料及外部控制訊號(未圖式的晶片致能(chip enable)或位址閂致能(address latch enable)等)而供應用以控制各構件的控制訊號C1、C2、C3等的控制器150、基於來自位址暫存器130的列位址資訊Ax的解碼結果來進行區塊選擇及字元線選擇等的字元線選擇電路160、保存從藉由字元線選擇電路160所選擇的頁面讀出的資料並保存被選頁面的寫入資料的頁面緩衝/感測電路170、供應預充電壓給位元線的預充電路180、基於來自位址暫存器130的行位址資訊Ay的解碼結果來選擇頁面緩衝/感測電路170中的行資料的行選擇電路190，以及用以產生資料讀取、程式化及抹除等所需的電壓(程式化電壓Vpgm、通過電壓(pass voltage)Vpass、讀取通過電壓(read pass voltage)Vread、抹除電壓Vers、軟程式化電壓Vsoft及非選擇讀取電壓VPASSR)的內部電壓產生電路200。

記憶陣列110具有沿行方向配置的多個區塊BLK(0)、 BLK(1)、...、BLK(m)。區塊的兩側配置有頁面緩衝/感測電路170，且區塊的行方向上配置有多個預充電路180。

圖3繪示形成在記憶區塊內的NAND串列的結構，以及配置在區塊間的預充電路。1個記憶區塊內形成有多個NAND串列NU，其各自包含在行方向上串接的多個記憶胞。在圖3的例子中，1個記憶區內有沿列方向排列的n+1個NAND串列NU。

各NAND串列NU含有在行方向上串接的多個記憶胞MCi(i=0,1,...,31)、與其一端的記憶胞MC31的汲極側電性連接的選擇電晶體TR1，及與另一端的記憶胞MC0的源極側電性連接的選擇電晶體TR2。選擇電晶體TR1的汲極與對應的1條位元線GBL電性連接，選擇電晶體TR2的源極與共源極線SL電性連接。

記憶胞MCi的控制閘與字元線WLi電性連接，選擇電晶體TR1、TR2的閘極與平行於字元線WL的選擇閘極線SGD、SGS電性連接。在基於列位址Ax選擇記憶區塊時，字元線選擇電路160是藉由該記憶區塊的選擇閘訊號SGD、SGS來選擇性地驅動選擇電晶體TR1、TR2。

一般來說，半導體基板及半導體層中會形成P井，1個P井內形成有1個區塊。各記憶胞具有MOS結構，包括為N型擴散區的源/汲極、源/汲極間的通道區上形成的穿隧氧化層、形成在穿隧氧化層上的電荷蓄積用浮置閘(或電荷蓄積層)，以及隔著介電層而形成在浮置閘上的控制閘。當浮置閘未蓄積電荷或被抹除後，即保持在「1」狀態時，啟始電壓為負值，使記憶胞為常開(normally On)狀態。當浮置閘有蓄積電荷或被程式化後，即保持在「0」狀態時，啟始電壓為正值，使記憶胞為常閉(normally Off)狀態。

又如圖3所示，區塊BLK(i)與區塊BLK(i+1)之間插入有預充電路180，以供應預充電壓給位元線GBL。預充電路180的插入位置及數目雖可任意，但其配置方式較佳是能夠使預充電路180與頁面緩衝/感測電路170之間所含的區塊的數目接近於預充電路180之間所含的區塊的數目。藉由設置預充電路180，即可縮短預充電位元線所需的時間。

在一較佳實施例中，預充電路180包含：與偶數位元線GBL_e電性連接的偶數預充電晶體PRE_e，以及與奇數位元線GBL_o電性連接的奇數預充電晶體PRE_o。偶數預充電晶體 PRE_e及奇數預充電晶體PRE_o皆形成在字元線選擇電路160之內，並基於來自控制器150的控制訊號來動作。各自與偶數預充電晶體PRE_e及奇數預充電晶體PRE_o電性連接的金屬導線WP_e及WP_o在記憶陣列110的列方向上延伸，其中金屬導線WP_e與偶數位元線GBL_e電性連接，且金屬導線WP_o與奇數位元線GBL_o電性連接。金屬導線WP_e及WP_o較佳延伸到源極線SL上方。在進行讀取操作時，例如偶數預充電晶體PRE_e或奇數預充電晶體PRE_o被打開，而供應預充電位Vpre給偶數位元線GBL_e或奇數位元線GBL_o。

與NAND串列NU電性連接的位元線GBL0、GBL1、...、GBLn經由位元線選擇電路與頁面緩衝/感測電路170電性連接。位元線選擇電路在讀取或程式化等的時候選擇偶數位元線或奇數位元線，而使被選的偶數位元線或奇數位元線與頁面緩衝/感測電路170電性連接。例如，當選擇偶數位元線時，偶數位元線即與圖面中記憶陣列110上方的頁面緩衝/感測電路170電性連接；當選擇奇數位元線時，奇數位元線即與圖面中記憶陣列110下方的頁面緩衝/感測電路170電性連接。

圖4為本發明實施例之頁面緩衝/感測電路的例示結構的電路圖，其是以與1條偶數位元線GBL_e電性連接的頁面緩衝/感測電路170為例。此頁面緩衝/感測電路170包含在讀取時檢測偶數位元線GBL_e的電流的感測電路，以及保存讀出的資料或程式化而得的資料的閂鎖電路(latch circuit)等等。

本實施例的感測電路為電流檢測型，其可以由周知的電路構成。圖4雖例示簡化的疊接電路，但除此之外亦可使用配置參考用疊接電路的，以基於2個疊接電路的微分放大電路來放大經電流-電壓轉換的訊號的電路。圖4所示的感測電路包含：與Vdd電源電性連接的P通道金氧半電晶體M1、與PMOS半電晶體M1在行方向上電性連接的電阻R、與電阻R在行方向上電性連接的N通道金氧半電晶體M2，以及與NMOS電晶體M2的閘極連接的CMOS反向器IN。

於電晶體M1的閘極輸入啟動感測電路用的訊號Active，使此電晶體M1發揮電流來源的功能。電晶體M2的閘極與反向器IN的輸出連結，使反向器IN對電晶體M2施加位元線GBL_e的反轉電位。也就是說，節點N2經由位元線選擇電路與偶數位元線GBL_e電性連接，以檢測偶數位元線GBL_e的電流。如果位元線GBL_e有電流，則節點N2電位低而打開電晶體M2，流過電晶體M1的檢測電流被電阻R轉換成電壓，且感測節點SN輸出對應檢測電流的電壓(電阻R的阻值×流過電阻R的檢測電流)。如果位元線GBL_e上沒有電流或電流很小，則電晶體M2關閉而不使檢測電流通過電阻R，因此感測節點SN的輸出Out為零。另外，亦可進行在讀取偶數位元線時使奇數位元線具參考電位、在讀取奇數位元線時使偶數位元線具參考電位的屏蔽讀取(shield reading)操作。本實施例的電流檢測型感測電路在運作時會如後述般將最大電流限制在一定值以下，以抑制讀取或驗證等時候的耗電量。

接著說明本實施例的快閃記憶體操作。圖5的表格列示抹除、寫入、讀取操作時施加的電壓的偏壓組態的一例，其中F表示浮置。控制器150在收到讀取、程式化或抹除的相關指令後即解讀該指令，然後控制字元線選擇電路160、行選擇電路190、內部電壓產生電路200等進行各種操作。

本實施例的快閃記憶體施行含有圖6所示流程的抹除操作。控制器150在收到抹除的相關指令後即進行圖6所示的抹除操作。此抹除操作包括：對被選區塊施加抹除脈衝以抹除記憶胞資料的ISPE抹除(S100)、確認記憶胞的啟始電壓是否在抹除驗證電壓以下的抹除驗證(S110)、使記憶胞的啟始電壓的分佈窄化的軟程式化(S120)，以及軟程式化驗證(S130)。

圖7繪示抹除驗證(ERV)及軟程式化(SPGM)時施加的訊號波形的計時圖(timing chart)。周知快閃記憶體的抹除是一次抹除被選區塊內所有記憶胞的資料，其方法例如是藉由控制器150的控制，在被選區塊的所有位元線施加0V，使選擇閘訊號SGD、SGS為浮置，並在P井施加約20V的抹除電壓Vers。

接著，控制器150控制下進行抹除驗證(ERV)，其如圖7所示般對被選區塊內所有字元線WL_SEL施加0V，於選擇閘極線SGD、SGS施加電源電壓Vdd，並以感測電路對所有位元線BL施加電壓(例如0.8V)。在進行抹除驗證期間，當預充電壓Vpre從預充電路180供應至位元線，且位元線與感測電路170耦接時，位元線的電壓不會改變。也就是說，在感測電路170與位元線耦接的時間點前的一定期間內，圖3所示的偶數預充電晶體PRE_e或奇數預充電晶體PRE_o會打開。由於位元線耦接到感測電路170時的電壓變異最小化，故可期待預充電壓Vpre與感測電路170供應的電壓相等。

在抹除被選區塊內的記憶胞的電荷時，啟始電壓會朝負向變化，使記憶胞變成「1」的狀態。然而，由於各記憶胞之間會因為記憶胞的穿隧氧化層劣化或其他因素而產生差異，所以各記憶胞的啟始電壓之間也會有差異。抹除驗證是用來確認被選區塊內的記憶胞的啟始電壓是否在驗證定限電壓Vth以下。在本實施例中，由於感測電路170是電流檢測型，所以當所有位元線各自的電流都在定限電流(threshold current)以上，例如1μA以上時，即判定為抹除合格。圖4所示的感測電路在電晶體M1電流為定限電流以上時，感測節點表現出對應此定限電流的相對較高電壓；而當對應位元線的記憶胞沒有電流或電流小於定限電流時，感測節點SN則表現出相對較低的電壓。抹除是否合格即可基於感測節點SN輸出的電壓來確認。如確認抹除不合格，即對P井施加比前次施加的抹除脈衝高一個定值的抹除脈衝，以使記憶胞的啟始電壓進一步朝負向改變。如此重複抹除-抹除驗證直至抹除驗證確認全部抹除合格時，區塊內的記憶胞的啟始電壓分佈的上限值Vmax即確保在對應於驗證定限電流的定限電壓Vth以下。圖8A繪示抹除驗證結束時記憶胞的啟始電壓分佈，其中啟始電壓分佈的上限值Vmax小於對應抹除驗證定限電流的定限電壓Vth。此處所謂記憶胞的電流為可用以特定出記憶胞啟始電壓的汲極電流Id。

接著進行使記憶胞的啟始電壓分佈窄化的軟程式化/驗證。雖然先前的資料抹除/抹除驗證操作使分佈的上限值Vmax小於定限電壓Vth，但未考慮到分佈的下限值Vmin。由於ISPE抹除/抹除驗證是為了電流最難流過的記憶胞對整個區塊施加抹除脈衝，所以區塊內會有過抹除的記憶胞，也就是啟始電壓負向改變過大的記憶胞存在。此處的軟程式化即是對區塊內的字元線施加比一般程式化時施加的電壓Vpgm小的軟程式化電壓Vsoft1，而提供將電荷注入記憶胞以使啟始電壓朝正向改變的動力。

圖9繪示本實施例的軟程式化/驗證的作流程。在軟程式化中，為記憶體等設定預設的初始軟程式化電壓Vsoft1(S200)，並如圖7所示對被選區塊內的所有字元線施加此軟程式化電壓Vsoft1，於選擇閘極線SGD、SGS施加電源電壓Vdd，並對所有位元線施加可用以程式化的電壓0V(S202)。此時，預充電路180和抹除驗證時同樣地供應預充電壓Vpre給位元線。軟程式化電壓Vsoft1比一般的程式化電壓低，相對來說較容易使電荷注入被過抹除的記憶胞，而較難使電荷注入啟始電壓在上限值附近的記憶胞。因此，如圖8B所示，在分佈的下限值附近的記憶胞的啟始電壓會朝正向改變，而使啟始電壓分佈的窄化。

在軟程式化驗證中，對被選區塊內的所有字元線施加非被選字元線上的通過電壓VPASSR(圖5表格的例子為4.5V) (S204)。此驗證和抹除驗證時一樣是以預充電路180進行充電，並於選擇閘極線SGD、SGS施加相同的偏壓。接著，以感測電路170檢測位元線的電流是否不到定限電流(Id<1μA？)，如是則確認軟程式化合格(S206)。也就是說，當圖4的感測節點SN的輸出為較低的電壓時，即確認合格。如果確認軟程式化不合格，即進行下一次軟程式化(S208)。此時是將高於前次的軟程式化電壓Vsoft1的軟程式化電壓Vsoft2施加於不合格的位元線。同時，對已確認軟程式化合格的位元線則例如是供應以升壓電路等升壓而得的防寫入電壓。如此即可使不合格的位元線對應的記憶胞的啟始電壓朝正向改變。此種軟程式化及驗證被重複直至全部的位元線都合格為止(S210)。最後，結束了軟程式化的區塊的各位元線的電流皆收斂到1μA左右。另外，圖8C繪示程式化驗證時的啟始電壓分佈。例如，對被選字元線施加1.5V時，位元線的電流Id小於0.15μA。

利用本實施例即可使啟始電壓分佈的下限值朝正向改變，而使記憶胞的啟始電壓分佈窄化，因此讀取資料時由感測電路經位元線而供應的電流的上限值可受限，而抑制耗電量。也就是說，由於軟程式化驗證時對所有字元線施加讀取時的非被選字元線的通過電壓VPASSR，並檢測出電流小於定限電流的位元線判定合格，所以可以抑制讀取時感測電路供應的最大電流。此事同時與感測電路的縮小化有關。又因為從感測電路開始連接NAND串列NU的位元之間的任意多處供應有預充電壓，由感測電路對位元線充電所需的時間可大幅縮短，而可使讀取或程式化高速化。

雖然上述實施例在圖面中記憶陣列的上下設置一對頁面緩衝/感測電路，且各頁面緩衝/感測電路與偶數位元線和奇數位元線電性連接，但1個頁面緩衝/感測電路也可以為偶數位元線和奇數位元線所共有。在此情況下，頁面緩衝/感測電路170如圖10所示般經由位元線選擇電路10與偶數位元線GBL_e和奇數位元線GBL_o選擇性地電性連接。再者，在如本實施例般一對頁面緩衝/感測電路各自與偶數位元線和奇數位元線電性連接的情況下，亦可進行位元線屏蔽操作，其是在讀取偶數位元線時使奇數位元線具有GND等參考電位，並在讀取奇數位元線時使偶數位元線具有GND等參考電位。

雖然上述實施例的抹除模式包含圖6所示的流程，但本發明的抹除模式亦可包含圖6所示的流程以外的流程。另上述實施例中的記憶胞雖是儲存1位元的資料，但本發明亦可用於多位元記憶胞。又，上述實施例中所述的各數值明顯只是舉例而已。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。