CN101290800A - 非易失性半导体存储器件 - Google Patents

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Abstract

本发明提供一种能够减少擦除电流的非易失性半导体存储器件。非易失性半导体存储器件的存储单元具有形成在半导体衬底上的源极区域和漏极区域。然后，在源极区域和漏极区域之间的半导体衬底上隔着栅极绝缘膜形成有选择栅电极。在选择栅电极的侧壁上隔着下部氧化硅膜和作为电荷蓄积膜的氮氧化硅膜形成有存储器栅电极。在这样构成的存储单元中，如下述那样进行擦除动作。通过对存储器栅电极施加正电压，从存储器栅电极向氮氧化硅膜注入空穴来使阈值电压从写入状态的阈值电压下降到一定电平，然后向氮氧化硅膜注入由能带间隧道效应产生的热空穴来完成擦除动作。

Description

非易失性半导体存储器件
技术领域
本发明涉及非易失性半导体存储器件，特别涉及适用于减小擦除电流的非易失性半导体存储器件。
背景技术
例如，在日本特开2005-317965号公报(专利文献1)中，记载有通过使用能带间隧道效应向作为电荷蓄积膜的氮化硅膜注入空穴来进行擦除动作(以下，称为BTBT(Band To Band Tunneling：带带隧穿)擦除)的技术。而且，记载有如下的技术：在BTBT擦除之前或之后，对栅电极施加-20V～-23V的电压，利用FN(FowlerNordheim)隧道效应通过上部氧化硅膜后从栅电极向作为电荷蓄积膜的氮化硅膜注入电子、或者通过下部氧化硅膜后从作为电荷蓄积膜的氮化硅膜向半导体衬底释放电子，从而改善作为BTBT擦除方式的课题之一的由电荷局部存在而引起的数据保持特性的恶化。
[专利文献1]日本特开2005-317965号公报
发明内容
作为可电写入/擦除的非易失性半导体存储器件，广泛使用EEPROM(Electrically Erasable and Programmable Read Only Memory：电可擦除可编程只读存储器)、闪存器。当前广泛使用的以EEPROM、闪存器为代表的这些非易失性半导体存储器件(存储器)在MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管的栅电极下具有用氧化硅膜包围的导电性的浮游栅电极、陷阱性绝缘膜等电荷蓄积膜，利用晶体管的阈值因浮游栅电极、陷阱性绝缘膜中的电荷蓄积状态而不同这一情况来存储信息。
所谓的这种陷阱性绝缘膜是指具有可蓄积电荷的陷阱能级的绝缘膜，作为一个例子，可列举氮化硅膜等。通过向该陷阱性绝缘膜注入/释放电荷，使MOS晶体管的阈值改变，并作为存储元件进行动作。将以这样的陷阱性绝缘膜作为电荷蓄积膜的非易失性半导体存储器件称为MONOS(Metal Oxide Nitride Oxide Semiconductor：金属氮氧化物半导体)型晶体管，与对电荷蓄积膜使用导电性的浮游栅电极的情况相比，在离散的陷阱能级中蓄积电荷，所以数据保持的可靠性优良。另外，由于数据保持的可靠性优良，所以具有可使陷阱性绝缘膜上下的氧化硅膜的膜厚薄膜化、可实现写入/擦除动作的低电压化等优点。
图34是表示一般的MONOS型晶体管的剖面结构的图。在图34中，在半导体衬底PSUB上形成有p型阱PWEL，在p型阱PWEL的离开一定距离的表面上形成有源极区域MS和漏极区域MD。在源极区域MS和漏极区域MD之间，隔着栅极绝缘膜SGOX形成有选择栅电极SG，形成了选择晶体管。另一方面，在该选择栅电极SG的一侧的侧壁上，隔着下部氧化硅膜BOTOX、氮化硅膜SIN以及上部氧化硅膜TOPOX形成有存储栅电极MG，形成了存储晶体管。图34所示的MONOS型晶体管由选择晶体管和存储晶体管构成。
在这样构成的MONOS型晶体管中，氮化硅膜SIN作为电荷蓄积膜发挥作用。通过向该氮化硅膜SIN注入电子来进行写入动作，通过从氮化硅膜SIN释放电子或向氮化硅膜SIN注入空穴来进行擦除动作。在向氮化硅膜SIN注入了电子的写入状态下，存储晶体管的阈值电压上升。而在从氮化硅膜SIN释放了电子的状态或向氮化硅膜注入了空穴的状态下，存储晶体管的阈值电压下降。因此，在读出动作时，通过在向氮化硅膜SIN注入了电子的状态下使存储晶体管的源极区域MS和漏极区域MD之间不流过电流，而在从氮化硅膜SIN释放了电子的状态或向氮化硅膜注入了空穴的状态下使存储晶体管的源极区域MS和漏极区域MD之间流过电流，从而能够在存储晶体管中存储信息。
作为MONOS型晶体管的擦除方式之一，有使用FN隧道效应或直接隧道效应来向电荷蓄积膜注入空穴或从电荷蓄积膜释放电子的方式。在使用该隧道效应的擦除方法中，具有擦除电流小这样的优点，另一方面存在无法充分地降低存储晶体管的阈值电压的问题。
因此，作为MONOS型晶体管的擦除方法之一，有向电荷蓄积膜注入由能带间隧道效应产生的热空穴的擦除方式(以下，称为BTBT擦除方式)。具体而言，通过对源极区域MS施加正电压，对存储栅电极MG施加负电压，从而在源极区域MS的端部由能带间隧道效应产生空穴(hole)。然后，通过对源极区域MS和存储栅电极MG施加的高电压形成的电场，使产生的空穴加速为热空穴，将生成的热空穴注入到作为电荷蓄积膜的氮化硅膜SIN中来进行擦除(参照图34)。根据该BTBT擦除方式，由于向电荷蓄积膜注入热空穴，所以电荷蓄积膜可超越电荷中性状态而成为正电荷蓄积状态，因此能够充分地降低存储晶体管的阈值电压，得到较大的读出电流，适合于高速动作。
但是，在BTBT擦除方式中，存在擦除电流变大的问题。具体而言，通过BTBT擦除方式流过的擦除电流，与利用FN隧道效应存取电荷的擦除方式的擦除电流相比，大约大9个数量级左右。当擦除电流较大时，就必须准备提供电流的大面积的电荷泵电路，其结果导致存储模块的面积变大。另外，当擦除电流较大时，存在同时进行擦除的存储单元的数量被限制，导致整个擦除块的擦除时间变长的问题。
本发明的目的在于提供可一边维持BTBT擦除方式的优点一边减小擦除电流的技术。
本发明的上述以及其他目的和新的特征根据本说明书的记述和附图将更加明确。
若简单地说明本申请公开的发明中的代表的发明的概要，如下所述。
本发明的非易失性半导体存储器件，包括存储单元，该存储单元具有(a)在半导体衬底内分开形成的第1半导体区域和第2半导体区域；以及(b)形成在上述第1半导体区域和上述第2半导体区域之间的上述半导体衬底的上部的第1绝缘膜，(c)形成在上述第1绝缘膜上的第1栅电极，上述第1绝缘膜包含(b1)氧化硅膜；以及(b2)形成在上述氧化硅膜上并具有蓄积电荷的功能的电荷蓄积膜，上述电荷蓄积膜和上述第1栅电极直接接触，上述非易失性半导体存储器件的特征在于：在实施了通过对上述第1栅电极施加大于施加给上述半导体衬底的电压的正电压，而使上述存储单元的阈值电压低于上述存储单元的写入状态的阈值电压的第1动作后，实施通过向上述电荷积蓄膜注入利用上述半导体衬底内的能带间隧道效应产生的空穴，进一步降低上述存储单元的阈值电压的第2动作，来完成擦除动作。
若简单地说明由本申请公开的发明中的代表的发明所取得的效果，如下所述。
能够减小非易失性半导体存储器件的擦除电流并减小电荷泵电路的占有面积，能够谋求存储模块的面积的减小。换言之，通过减小非易失性半导体存储器件的擦除电流，能够增大同时擦除的单元数、谋求擦除时间的缩短。
附图说明
图1是本发明实施方式1的非易失性半导体存储器件(存储单元)的要部剖视图。
图2是表示图1所示的非易失性半导体存储器件的写入/擦除/读出时的对选择存储单元的各部位的电压施加条件的图。
图3是表示图1所示的非易失性半导体存储器件的写入时的电荷的动作的图。
图4是表示本实施方式1的擦除动作的流程图。
图5是表示在图1所示的非易失性半导体存储器件中FN应力施加时的电荷的动作的图。
图6是表示在图1所示的非易失性半导体存储器件中对存储栅电极施加正电压(施加FN应力)时存储单元的阈值电压发生变化的状况的曲线图。
图7是表示在图1所示的非易失性半导体存储器件中BTBT擦除时的电荷的动作的图。
图8是表示在图1所示的非易失性半导体存储器件中在实施了FN应力施加的情况和没有实施FN应力施加的情况下，BTBT擦除中的擦除电流的时间变化的图。
图9是表示在图1所示的非易失性半导体存储器件中在实施了FN应力施加的情况和没有实施FN应力施加的情况下，BTBT擦除中的阈值电压的时间变化的图。
图10是表示实施方式1的存储器阵列的电路图。
图11是表示存储器阵列的写入/擦除/读出时对各布线施加的电压条件的图。
图12是表示擦除动作的电压施加时序的图。
图13是表示在FN应力施加后的BTBT擦除中阶段性地提高施加电压的电压条件的图。
图14是表示实施方式1的其他存储器阵列的电路图。
图15是表示实施方式1的其他存储器阵列的电路图。
图16是表示实施方式1的非易失性半导体存储器件的制造工序的要部剖视图。
图17是表示接着图16的非易失性半导体存储器件的制造工序的要部剖视图。
图18是表示接着图17的非易失性半导体存储器件的制造工序的要部剖视图。
图19是表示接着图18的非易失性半导体存储器件的制造工序的要部剖视图。
图20是表示接着图19的非易失性半导体存储器件的制造工序的要部剖视图。
图21是表示接着图20的非易失性半导体存储器件的制造工序的要部剖视图。
图22是表示接着图21的非易失性半导体存储器件的制造工序的要部剖视图。
图23是表示接着图22的非易失性半导体存储器件的制造工序的要部剖视图。
图24是实施方式1的另一个非易失性半导体存储器件的要部剖视图。
图25是实施方式1的又一个非易失性半导体存储器件的要部剖视图。
图26是实施方式1的又一个非易失性半导体存储器件的要部剖视图。
图27是实施方式2的非易失性半导体存储器件的要部剖视图。
图28是表示在实施方式2的非易失性半导体存储器件中写入/擦除/读出动作时施加给选择存储单元的各部位的电压条件的图。
图29是表示图27所示的非易失性半导体存储器件的写入时的电荷的动作的图。
图30是表示在图27所示的非易失性半导体存储器件中FN应力施加时的电荷的动作的图。
图31是表示在图27所示的非易失性半导体存储器件中BTBT擦除时的电荷的动作的图。
图32是表示实施方式2的存储器阵列的电路图。
图33是表示存储器阵列的写入/擦除/读出时施加给各布线的电压条件的图。
图34是表示本发明者研究的非易失性半导体存储器件的BTBT擦除动作的存储单元的要部剖视图。
标号说明
BIT 1存储单元
BIT 2存储单元
BL、BL 0、BL 1位线
BOTOX下部氧化硅膜
CAP 氧化硅膜
CONT 堵塞物
GAPSW 侧壁间隔物
INS 1 层间绝缘膜
INS 2 层间绝缘膜
M1 第1层布线
MD 漏极区域
MDM 低浓度n型杂质区域
ME  n 型杂质区域
MG、MG 1、MG 2 存储栅电极
MGL、MGL 0～MGL 3 存储栅极线
MGR 侧壁间隔物
MS 源极区域
MSM 低浓度n型杂质区域
NMG  n 型多晶硅层
NSG  n 型多晶硅层
PSUB 半导体衬底
PWEL p型阱
RES 1 光致抗蚀剂膜
SE p型杂质区域
SG、SG1、SG2 选择栅电极
SGL、SGL 0～SGL 3 选择栅极线
SGOX 栅极绝缘膜
SIN 氮化硅膜
SION 氮氧化硅膜
SL、SL 0～SL 3 源极线
STI 元件分离区域
SW 侧壁间隔物
TOPOX 上部氧化硅膜
Vd 电压(对漏极区域施加的电压)
Vmg 电压(对存储栅电极施加的电压)
Vs 电压(对源极区域施加的电压)
Vsg 电压(对选择栅电极施加的电压)
Vwell 电压(对p型阱施加的电压)
具体实施方式
在以下的实施方式中，为便于说明，分为多个部分或实施方式来说明，但除了特别明示的情况之外，这些并非相互无关系，而是存在一方是另一方的一部分或全部的变形例、详细说明、补充说明等关系。
另外，在以下的实施方式中，除了言及要素的数量等(包括个数、数值、量、范围等)的情况、特别明示的情况以及原理上明显限定于特定数量的情况等以外，不限于该特定的数量，既可以是特定的数量以上，还可以是特定的数量以下。
另外，在以下的实施方式中，其结构要素(还包括要素步骤等)除了特别明示的情况以及原理上明显认为是必须的情况等以外，当然未必是必须的。
同样地，在以下的实施方式中，在言及结构要素等的形状、位置关系等时，除了特别明示的情况以及原理上明显认为是否定的情况等以外，设为包括实质上近似或类似于其形状等的要素等。该情况对于上述数值和范围也是一样的。
另外，在用于说明实施方式的全部附图中，对相同部件原则上标记相同的标号，省略其重复的说明。为了易于理解附图，即使是俯视图，有时也标记剖面线。
在以下的实施方式中，以n沟道型的存储单元为基础进行说明。在p沟道型的存储单元的情况下，也可以与n沟道型的存储单元一样地进行处理。
(实施方式1)
图1是构成本实施方式1的代表性的非易失性半导体存储器件(闪存器)的存储单元的要部剖视图。在此所示的存储单元是对电荷蓄积膜使用陷阱性绝缘膜的分裂闸(split gate)型单元。陷阱性绝缘膜是指，在膜中具有离散的陷阱能级、并具有在该陷阱能级中蓄积电荷的功能的绝缘膜。
如图1所示，在半导体衬底PSUB上形成有p型阱PWEL，在该p型阱PWEL的离开一定距离的表面上形成有源极区域(源极扩散层、n型半导体区域)MS和漏极区域(漏极扩散层、n型半导体区域)MD。在源极区域MS和漏极区域MD之间，隔着栅极绝缘膜(第2绝缘膜)SGOX形成有选择栅电极(第2栅电极)SG，形成了选择晶体管。另一方面，在该选择栅电极SG的一侧的侧壁上，隔着下部氧化硅膜BOTOX、氮氧化硅膜SION形成有存储栅电极(第1栅电极)MG，形成了存储晶体管。图1所示的存储单元(MONOS型晶体管)由选择晶体管和存储晶体管构成。选择晶体管是指，由栅极绝缘膜SGOX和形成在该栅极绝缘膜SGOX上的选择栅电极SG、源极区域MS以及漏极区域MD构成的MOS晶体管。存储晶体管是指由形成在下部氧化硅膜上的氮氧化硅膜SION、与氮氧化硅膜SION直接接触的存储器栅电极MG、源极区域MS以及漏极区域MD构成的MOS晶体管。在此，将第1绝缘膜定义为下部氧化硅膜BOTOX和氮氧化膜SION的层叠膜。
半导体衬底PSUB由导入了p型杂质的硅衬底构成，p型阱PWEL由导入了p型杂质的半导体区域构成。源极区域MS和漏极区域MD由导入了n型杂质的半导体区域构成。选择栅电极SG例如由n型多晶硅膜(导电体)构成，同样地，存储器栅电极MG也例如由n型多晶硅膜(导电体)构成。在本实施方式1的存储单元中，使用作为陷阱性绝缘膜之一的氮氧化硅膜SION作为存储晶体管的电荷蓄积膜。
本实施方式1的存储单元如上述那样构成，接着，对其特征的结构进行说明。本实施方式1的特征之一为，使用作为陷阱性绝缘膜中一种的氮氧化硅膜SION作为电荷蓄积膜，与该氮氧化硅膜SION直接接触，形成了存储器栅电极MG。即，在氮氧化硅膜SION和存储器栅电极MG之间，没有形成上部氧化硅膜。
在以往的存储单元中，如图34所示，使用作为电荷蓄积膜的氮氧化硅膜SIN、和位于其上下的上部氧化硅膜TOPOX与下部氧化硅膜BOTOX来作为存储晶体管的栅极绝缘膜。与其对应地，在本实施方式1中，如图1所示，使用氮氧化硅膜SION作为电荷蓄积膜，并且，在氮氧化硅膜SION和存储器栅电极MG之间不存在上部氧化硅膜TOPOX。
这样构成的优点如下所述。即，在本实施方式1中，如后述那样，作为存储单元的擦除动作，其特征在于实施以下动作：利用FN隧道效应从存储器栅电极MG向作为电荷蓄积膜的氮氧化硅膜注入空穴的第1动作；和在实施第1动作之后，将在位于半导体衬底PSUB内的源极区域MS的端部由能带间隧道效应产生的空穴(热空穴)，经由下部氧化硅膜BOTOX注入到作为电荷蓄积膜的氮氧化硅膜SION的第2动作。因此，在上述的第1动作中，从存储器栅电极MG向氮氧化硅膜SION注入空穴。此时，构成为在氮氧化硅膜SION和存储器栅电极MG之间不形成成为势垒的上部氧化硅膜TOPOX，而使氮氧化硅膜SION与存储器栅电极MG直接接触，从而能够取得可增大从存储器栅电极MG对氮氧化硅膜SION的空穴注入量的显著效果。通过增大空穴注入量，能够有效地降低存储单元的阈值电压。进而，使用氮氧化硅膜SION作为电荷蓄积膜，氮氧化硅膜SION具有电荷的保持能力高的优点。由于具有该优点，在氮氧化硅膜中，即使没有形成上部氧化硅膜TOPOX，也能够取得优良的数据保持特性。即，通过使用数据保持特性优良的氮氧化硅膜SION作为电荷蓄积膜，也可以不形成上部氧化硅膜TOPOX。因此，能够不形成上部氧化硅膜TOPOX来使氮氧化硅膜SION和存储器栅电极MG直接接触，能够增加从存储器栅电极MG对氮氧化硅膜SION的空穴注入量。
在此，在专利文献1公开的存储单元中，使用了由作为电荷蓄积膜的氮化硅膜、和位于其上下的氧化硅膜的层叠膜构成的ONO膜来作为栅极绝缘膜。与之对应地，在本实施方式1中，使用氮氧化硅膜SION作为电荷蓄积膜，氮氧化硅膜SION和存储器栅电极MG直接接触这一点不同。另外，在专利文献1中，位于氮化硅膜的上部的氧化硅膜的膜厚为3nm～10nm，但在这样的厚度的氧化硅膜中，无法利用FN隧道效应从存储器栅电极注入空穴。
最初，在专利文献1中，通过对存储器栅电极施加-20V～23V的高电压，利用FN隧道效应从存储器栅电极向电荷蓄积膜注入电子，或者从电荷蓄积膜向半导体衬底释放电子。在专利文献1中，其目的在于，在将由能带间隧道效应产生的热空穴注入到电荷蓄积膜的擦除方式(以下，称为BTBT擦除方式)的前后实施上述的动作，从而抑制由在BTBT擦除方式中产生的电荷局部存在而引起的数据保持特性的劣化。即，在专利文献1中，使用电子的存取。
与之对应，本实施方式1的目的在于，由于在BTBT擦除方式中擦除电流变大，所以，使用FN隧道效应从存储器栅电极MG向氮氧化硅膜SION注入空穴来作为擦除动作的第1动作。通过进行该第1动作来降低蓄积在氮氧化硅膜SION中的电子，能够减小在第1动作后进行的BTBT擦除(第2动作)中的擦除电流。
这样在本实施方式1中，以谋求基于BTBT擦除方式的擦除电流的减小为目的这一点与专利文献1不同。进而，在本实施方式1中，利用了在第1动作中从存储器栅电极MG向氮化硅膜SION注入空穴这一点也不同。而且，在本实施方式1中，通过使用空穴，并且使氮氧化硅膜SION和存储器栅电极MG直接接触，从而在第1动作时，能够使对存储器栅电极MG施加的电压为10V～12V左右的电压。即，具有与专利文献1所记载的技术相比，能够以低电压实施第1动作的优点。这样，在本实施方式1和专利文献1所记载的技术中，目的、结构以及效果不同。
氮氧化硅膜SION在与氮化硅膜相比时，可蓄积的电荷量少。因此，在要确保充分的电荷蓄积量的情况下，也可以是在氮氧化硅膜SION中或在氮氧化硅膜SION和下部氧化硅膜BOTOX之间层叠有氮化硅膜的结构。即，作为电荷蓄积膜，既可以是氮化硅膜和氮氧化硅膜SION的层叠膜，还可以是由第1氮氧化硅膜、形成在该第1氮氧化硅膜上的氮化硅膜、以及形成在该氮化硅膜上的第2氮氧化硅膜构成电荷蓄积膜。另外，虽然空穴注入效率降低，但为了取得更优良的数据保持能力，也可以设置上部氧化硅膜。在该情况下，上述氧化硅膜的膜厚设为来自存储器栅电极MG的空穴的引起隧道效应的3nm以下。在该情况下，也能够不使用氮氧化硅膜而对电荷蓄积膜仅使用氮化硅膜。优选不形成上部氧化硅膜，但若是3nm以下的膜厚，则由于产生空穴的FN隧道效应，所以不会产生问题。即使是这样设置上部氧化硅膜的结构，在膜厚和使用空穴作为要注入的电荷这一点与专利文献1不同。即使在设置3nm以下的膜厚的上部氧化硅膜的情况下，也产生空穴的FN隧道效应，所以对存储器栅电极MG施加的电压为10V～12V左右，与专利文献1所记载的技术(-20V～-23V)相比，能够大幅度降低。进而，通过在氧化硅膜之间夹着纳米导电粒子、氮化硅膜或非晶形薄膜，有效隧道势垒变小。因此，在设置上部氧化硅膜的情况下，高效地利用FN隧道效应从存储器栅电极MG向电荷蓄积膜注入空穴，因此也可以是在上部氧化硅膜中夹着由氮化硅膜、纳米导电粒子或非晶形薄膜构成导电体的结构。
另外，通过对存储器栅电极MG使用p型多晶硅膜而不使用n型多晶硅膜，在利用FN隧道效应从存储器栅电极MG向电荷蓄积膜注入空穴时(第1动作)，能够增大空穴注入量。同样地，通过降低n型多晶硅膜的n型杂质浓度，也能够增大空穴注入量。
接着，对本实施方式1的存储单元的写入动作/擦除动作/读出动作进行说明。图2是表示“写入”、“擦除”以及“读出”时的对存储单元的各部位的电压的施加条件的图。在此，将对作为电荷蓄积膜的氮氧化硅膜SION的电子注入定义为“写入”，将对氮氧化硅膜SION的空穴(空穴)的注入定义为“擦除”。
写入动作是通过所谓的称为源极侧注入方式的热电子写入来进行的。作为写入电压，例如，将对源极区域MS施加的电压Vs设为5V，将对存储器源电极MG施加的电压Vmg设为11V，将对选择栅电极SG施加的电压Vsg设为1.5V。然后，对施加给漏极区域MD的电压Vd进行控制，使得写入时的隧道电流成为某设定值。此时的电压Vd由隧道电流的设定值和选择晶体管的阈值电压来确定，例如，设定电流值为1μA阈值电压为0.8V左右的、施加给p型阱PWEL的电压Vwell为0V。
图3表示写入时的电荷的动作。如图3所示，电子(electron)流过形成在源极区域MS和漏极区域MD之间的隧道区域。流过隧道区域的电子在选择栅电极SG和存储器栅电极MG的边界附近下方的隧道区域(源极区域MS和漏极区域MD之间)中加速成热电子。然后，利用基于对存储器栅电极MG施加的正电压(Vmg＝11V)的垂直方向电场，向存储器栅电极MG下方的氮氧化硅膜SION中注入热电子。被注入的热电子被氮氧化硅膜SION中的陷阱能级捕获，其结果，电子蓄积在氮氧化硅膜SION中，存储晶体管的阈值电压上升。
接着，进行作为本实施方式1的特征之一的擦除动作的说明。图4是表示本实施方式1的存储单元的擦除动作的流程图。如图4所示，首先，在进行了FN应力施加后，通过反复进行BTBT擦除直至达到所设定的阈值电压为止，来进行擦除动作。在此，由第1动作和第2动作构成擦除动作。第1动作是指利用FN隧道效应从存储器栅电极MG向作为电荷蓄积膜的氮氧化硅膜SION注入空穴的动作，在以下记载中，将该第1动作称为FN应力施加。而第2动作是指在p型阱PWEL和源极区域MS的边界附近，将由能带间隧道效应产生的空穴(热空穴)注入到作为电荷蓄积膜的氮氧化硅膜SION中的动作，在以下的记载中将该第2动作称为BTBT擦除。
图5表示FN应力施加时(第1动作时)的电荷的动作。在FN应力施加中，作为施加电压，例如将对存储器栅电极MG施加的电压设为11V，将对其他部位的施加电压(对源极区域MS施加的电压Vs、对选择栅电极SG施加的电压Vsg、对漏极区域MD施加的电压Vd、对p型阱PWEL施加的电压Vwell)设为0V。如图5所示，通过该FN应力施加，从存储器栅电极MG注入空穴，用写入动作减少蓄积在氮氧化硅膜SION中的电子，降低存储单元(存储晶体管)的阈值电压。
在FN应力施加时和写入时，对存储器栅电极MG施加的电压Vmg大致相同(11V)，所以在FN应力施加时，也可以任意使用在写入时对存储器栅电极MG施加电压的电源，也可以不准备用于FN应力施加的新电源。也就是说，能够在写入时和FN应力施加时共用对存储器栅电极MG施加电压的电源，因此不需要使电源电路的结构复杂化。因此，能够简化电源电路的结构，减小电源电路的占有面积。
另外，对漏极区域MD施加的电压Vd，也能与BTBT擦除时(第2动作时)一样地设为浮动状态。由此，无需转换FN应力施加后的转移到BTBT擦除时的电压。进而，FN应力施加时的对选择栅电极SG施加的电压Vsg也可以不是0V而是为1.5V。由此，在存储器栅电极MG和选择栅电极SG之间需要的电压变小，形成在存储器栅电极MG和选择栅电极SG之间的绝缘膜的可靠性确保变得容易。
图6表示基于FN应力施加的存储单元(存储晶体管)的阈值电压的变化。在该存储单元中，下部氧化硅膜BOTOX的膜厚为4nm，作为电荷蓄积膜的氮氧化硅膜SION的膜厚为19nm，没有形成上部氧化硅膜。从图6可知，为了通过FN应力施加使阈值电压从5V到3V、下降2V左右，当向存储器栅电极MG施加的电压Vmg为10V时，需要300ms左右。当向存储器栅电极MG施加的电压Vmg为11V时，需要30ms左右，当向存储器栅电极MG施加的电压Vmg为12V时，需要3ms左右。由此可知，向存储器栅电极MG施加的电压Vmg越大，对作为电荷蓄积膜的氮氧化硅膜SION的空穴注入量就越多，下降到一定的阈值电压的时间就越短。
另外，要通过FN应力施加使阈值电压从5V到2V、下降3V左右，当向存储器栅电极MG施加的电压Vmg为11V时，需要100ms左右。当向存储器栅电极MG施加的电压Vmg为12V时，需要10ms左右。在FN应力施加中流过的电流，每个存储单元仅为10-15A左右，该FN应力施加动作可对全部存储单元一并进行。在非易失性半导体存储器件的容量为512kB的情况下，可对该擦除块内的全部存储单元一并进行FN应力施加。一般全部擦除时间需要3秒以上，所以基于FN应力施加的擦除时间增加量绝对不大。这样，作为擦除动作的第1阶段，能够通过FN应力施加来减少蓄积在氮氧化硅膜SION内的电子，能够使存储单元(存储晶体管)的阈值电压下降到一定电平。
这样，在实施基于FN应力施加的第1动作后，实施基于BTBT擦除的第2动作。接着，对BTBT擦除进行说明。
图7是表示FN应力施加后的BTBT擦除时的电荷的动作的图。在BTBT擦除中，例如将对存储器栅电极MG施加的电压Vmg设为-6V，将对源极区域MS施加的电压Vs设为6V，将对选择栅电极SG施加的电压Vsg设为0V，漏电极区域MD开路(open)或施加1.5V。由此，利用在源极区域MS和存储器栅电极MG之间需要的电压，在源极区域MS端部由能带间隧道效应生成的空穴通过对源极区域MS施加的高电压被加速成为热空穴。然后，热空穴的一部分被对存储器栅电极MS施加的负电压吸引，注入到氮氧化硅膜SION中。被注入的热空穴在氮氧化硅膜SION内的陷阱能级中被捕获，存储单元(存储晶体管)的阈值电压下降。在BTBT擦除中，由于注入热空穴，所以电荷蓄积膜可超越电荷中性状态而成为正电荷蓄积状态，因此能够充分地降低存储晶体管的阈值电压，能取得较大的读出电流，适合于高速动作。
在BTBT擦除时，由能带间隧道效应产生的电子/空穴对中的、注入到电荷蓄积膜的氮氧化硅膜SION中的热空穴是极少的一部分，大部分的空穴流向半导体衬底PSUB，电子流向源极区域MS。其为BTBT擦除中的擦除电流，每个存储单元流过1μA以上的电流。为了提供这种较大的擦除电流，应准备较大的电荷泵电路。另外，当擦除电流较大时，则限制可一次擦除的存储单元的数量。例如，即使准备具有1mA以上的供给能力的电荷泵电路，也只可以每1kbit进行BTBT擦除。这样，在BTBT擦除中，造成擦除电流变大。于是，在本实施方式1中，作为擦除动作不单独进行BTBT擦除而在进行FN应力施加后进行BTBT擦除。这一点为本实施方式1的特征之一。也就是说，通过在BTBT擦除之前实施FN应力施加，能够减小BTBT擦除时的擦除电流。
图8是表示通过FN应力施加来减小BTBT擦除时的擦除电流的情况的图。图8示出了在施加FN应力来使阈值下降2V或3V的情况和不施加FN应力的情况下，之后的BTBT擦除中的擦除电流的时间变化。从该结果可知，通过利用FN应力施加使阈值下降2V，BTBT擦除的擦除电流减少40％，通过下降3V，BTBT擦除的擦除电流减少60％。
接着，说明通过在FN应力施加后实施BTBT擦除来减小BTBT擦除中的擦除电流的机构。决定BTBT擦除的擦除电流的大小的是由能带间隧道效应生成的电子/空穴的量。引起能带间隧道效应的位置的垂直方向电场越大，则由该能带间隧道效应生成的电子/空穴对越多。存在于发生能带间隧道效应的位置的上部的氮氧化硅膜SION中所蓄积的电子量越多，垂直方向电场就越大。因此，根据写入状态的阈值电压，将阈值电压下降得越多，擦除电流就越小。因此，通过利用FN应力施加来降低阈值电压，能够减小擦除电流。也就是说，在擦除动作的开始阶段，在作为电荷蓄积膜的氮化硅膜SION中蓄积有大量的电子。因此，通过蓄积在氮氧化硅膜SION中的大量的电子，垂直方向电场变大。当垂直方向电场变大时，由能带间隧道效应产生的电子/空穴对增多，擦除电流增大。于是，在本实施方式1中，首先，在擦除的初始阶段，使用与能带间隧道效应无关的FN隧道效应来从存储器栅电极MG向氮氧化硅膜SION注入了空穴。由此，减少蓄积在氮氧化硅膜SION中的电子量。因此，通过减少蓄积在氮氧化硅膜SION中的电子量，缓和垂直方向电场。在该阶段中，进行BTBT擦除。在BTBT擦除中，由能带间隧道效应产生电子/空穴对，但通过FN应力施加缓和了垂直方向电场，所以电子/空穴对的产生量变少。因此，能够减小BTBT擦除中的擦除电流。基于FN应力施加的擦除电流与BTBT擦除中的擦除电流相比很小，所以不会成为问题。与其相比，在擦除电流大的BTBT擦除中，能够大幅度减小擦除电流，所以根据本实施方式1，通过FN应力施加和BTBT擦除来实施擦除动作，能够减小擦除电流。
这样，与擦除电流减少的量相应地，可缩小电荷泵电路，能够与之相应地减小存储器模块的面积。换言之，与擦除电流减少的量相应地，还可增大一次擦除的存储单元的数量，缩短总的擦除时间。
在此，相对于BTBT擦除，由于FN应力施加，擦除电流很少，所以考虑仅以FN应力施加来进行存储单元的擦除动作。但是，在FN应力施加中，难以使存储单元(存储晶体管)的阈值电压下降到某一定值以上。即，当向氮氧化硅膜SION注入某个量的空穴时，从半导体衬底PSUB(硅衬底)侧注入电子后，造成阈值电压饱和。与之对应，在BTBT擦除中，在不易引起电子的注入的条件下注入热空穴，所以电荷蓄积膜可超越电荷中性状态而成为正电荷蓄积状态，所以具有能够充分地降低存储晶体管的阈值电压，能取得较大的读出电流，适合于高速动作的优点。但是，在BTBT擦除中，存在擦除电流变大这样的问题。于是，在本实施方式1中，作为存储器的擦除动作，在实施FN应力施加后实施BTBT擦除，从而能够产生可一边维持BTBT擦除的优点一边减小擦除电流的显著效果。
图9是表示通过FN应力施加来降低阈值电压的情况和没有降低阈值电压的情况下的BTBT擦除的擦除特性的图。如图9所示，通过FN应力施加来降低阈值电压，可知使阈值电压下降到某电平所需的BTBT擦除的时间也缩短。这样，根据本实施方式1，除了缩短整个擦除时间的效果之外，还能够取得可减少基于BTBT擦除的下部氧化硅膜BOTOX的劣化的效果。
接着，对读出动作进行说明。
如图2所示，将对漏极区域MD施加的电压Vd设为1.5V，将对源极区域MS施加的电压Vs设为0V，将对选择栅电极SG施加的电压Vsg设为1.5V，将对存储器栅极电压MG施加的电压Vmg设为1.5V，在与写入时相反的方向上流过电流来进行读出。也可以变换对漏极区域MD施加的电压Vd和对源极区域MS施加的电压Vs，分别设为0V、1.5V，进行电流的方向与写入时相同的读出。此时，在存储单元处于写入状态且阈值电压较高的情况下，在存储单元中不流过电流。而在存储单元处于擦除状态且阈值电压较低的情况下，在存储单元中流过电流。
这样，通过检测在存储单元中有无电流流过，能够判别存储单元处于写入状态或者处于擦除状态。
在读出动作时，对存储器栅电极MG施加的电压Vmg设定为写入状态中的存储单元(存储晶体管)的阈值电压和擦除状态中的存储单元(存储晶体管)的阈值电压之间的值。例如，当将写入状态的阈值电压设为4V、将擦除状态的阈值电压设为-1V时，读出时的对存储器栅电极MG施加的电压Vmg设为两者的中间值(2.5V)。通过将读出时的对存储器栅电极MG施加的电压Vmg设为两者的中间值，即使在数据保持中写入状态的阈值电压下降2V、或擦除状态的阈值电压上升2V，也能够判别写入状态和擦除状态，数据保持特性的界限变宽。若使擦除状态中的存储单元(存储晶体管)的阈值电压充分地下降，则还能够将读出时的对存储器栅电极MG施加的电压Vmg设为0V。通过将读出时的对存储器栅电极MG施加的电压Vmg设为0V，可抑制读出干扰、即基于对存储器栅电极MG的电压施加的阈值电压的变动。
接着，对由多个存储单元构成了阵列时的存储动作进行说明。
图10是表示本实施方式1的存储器阵列的电路图。为了简化说明，在图10中仅示出了2×4个存储单元。
如图10所示，各存储单元(存储单元BIT 1、BIT 2等)的连接选择栅电极SG的选择栅极线(字线)SGL 0～SGL 3、连接存储器栅电极MG的存储器栅极线MGL 0～MGL 3以及连接2个相邻的存储单元共有的源极区域MS的源极线SL 0、SL 1分别在X方向上平行地延伸。
另外，连接存储单元的漏极区域MD的位线BL 0、BL 1在Y方向、即与选择栅极线SGL 0～SGL 3等正交的方向上延伸。
这些布线不仅在电路图上，而且在各元件或布线的布局上也在上述的方向延伸。另外，选择栅极线SGL 0～SGL 3等也可以由选择栅电极SG构成，还可以由与选择栅电极SG连接的布线构成。图10所示的WORD 1～4表示擦除时的擦除块。
在图10中省略图示，但在源极线SL 0、SL 1等和存储器栅极线MGL 0～MGL 3等上，为了在写入/擦除时施加高电压而连接有由高耐压的MOS晶体管构成的升压驱动器。另外，在选择栅极线SGL 0～SGL 3等上，由于仅施加1.5V左右的低电压所以连接有低耐压且高速的升压驱动器。位线BL 0、BL 1等表示局部位线。在1根局部位线上连接16个、32个或64个存储单元，局部位线经由选择局部位线的MOS晶体管与全局位线连接，全局位线与读出放大器相连接。
图11表示在图10所示的存储器阵列中在写入/擦除/读出时对各布线施加的电压条件的图。
首先，对图11所示的电压条件下的写入动作进行说明。要进行写入，在沟道中流过电流、即选择晶体管为导通状态是必要条件。
图11所示的写入条件是选择了图10所示的存储单元BIT 1时的条件。使选择栅极线SGL 0从0V升压到1.0V左右，仅使位线BL 0从1.5V降压到0.8V左右的电压。然后，对连接有作为选择单元的存储单元BIT1的源极线SL 0施加5V，对存储器栅极线MGL 0施加11V。其结果，仅在图10所示的存储单元BIT 1中，选择栅极线SGL0的电位比位线BL 0的电位大，选择晶体管变为导通状态，满足图2所示的写入条件后进行写入。
此时，对与连接存储单元BIT 1的选择栅极线SGL 0相连接的另一个存储单元BIT 2等的选择栅电极SG也施加1.0V的电位，但对与另一个存储单元BIT 2等相连接的位线BL 1等施加选择栅极线SGL 0的电位(1.0V)以上的电位(在图11中，为1.5V)。由此，在另一个存储单元BIT 2等中，选择晶体管为截止状态，不进行写入。
接着，对图11所示的电压条件下的擦除动作进行说明。首先，在FN应力施加中，对所有存储器栅极线MGL 0～MGL 3施加11V，将除此之外的选择栅极线SGL 0～SGL 3、源极线SL 0、SL 1、位线BL 0、BL 1全部设为0V。由此，对所有的存储单元进行FN应力施加。如图2中说明的那样，位线BL 0、BL 1也可以与BTBT擦除时一样地设为浮动状态。另外，还可以对选择栅极线SGL 0～SGL 3施加1.5V。
在之后的BTBT擦除中，将位线BL 0、BL 1全部设为浮动状态，将选择栅极线SGL 0～SGL 3设为0V。然后，对源极线SL 0施加6V，对存储器栅极线MGL 0施加-6V。由此，在与栅极线SL 0和存储器栅极线MGL 0相连接的WORD1的存储单元BIT 1、BIT 2中，实施BTBT擦除。
图12是表示本实施方式1的擦除动作中的电压施加时序的一例的图。最初，对所有的存储单元一并施加FN应力。对所有存储器栅极线MGL 0～3施加11V，源极线SL 0、SL 1、选择栅极线SGL 0～3设为0V。位线BL 0、BL 1还可以设为0V，但当设为与BTBT擦除时相同的浮动状态时，在从FN应力施加到BTBT擦除转移时不进行电压的转换也行。对于FN应力施加的时间，预先调查电压施加时间和阈值电压下降量的关系，确定阈值电压下降到期待的电平的时间。例如，设定成对存储器栅极线MGL 0～3施加电压11V仅30ms时间。由于造成整个擦除时间增加，所以不进行FN应力施加后的阈值电压的验证动作为宜。但是，在基于FN应力施加的阈值电压下降的速度很大程度上依赖于改写次数的情况下，也可以在FN应力施加后进行阈值电压的验证动作，形成反复进行FN应力施加直到达到期待的阈值电压为止的时序。
在实施了FN应力施加之后，以共有相同的存储器栅极线和源极线的多个存储单元为单位，依次进行BTBT擦除。在图12所示的电压施加时序中，图10所示的WORD 1～WORD 4成为BTBT擦除的擦除单位(擦除块)。首先，为了对WORD 1的存储单元进行BTBT擦除，将选择栅极线SGL 0～3设为0V，将位线BL 0BL 1设为浮动状态或1.5V。然后，对源极线SL 0施加6V，对存储器栅极线MGL 0施加-6V。
对没有连接WORD 1的存储单元的源极线SL 1、存储器栅极线MGL 1～3不施加高电压而设为0V。这样，在对WORD 1的存储单元施加了BTBT擦除的电压之后，如WORD 2、WORD 3、WORD 4那样，依次改变为BTBT擦除对象的存储单元后进行BTBT擦除。用于进行1次BTBT擦除的电压的施加时间例如设为100μs。
在对WORD 1～WORD 4的一组存储单元进行了BTBT擦除之后，进行调查阈值电压是否下降到指定的擦除电平的验证动作，在验证动作没有通过的情况下，进行BTBT擦除直到通过为止。在该方法中，在进行了最初的一组BTBT擦除的阶段中，没有处于高阈值状态的存储单元，所以在第2次以后的BTBT擦除时流过非选择存储单元的擦除电流(在擦除WORD 1的存储单元时，流过连接在共用的源极线SL 0上的WORD 2的存储单元的擦除电流)变少，可进行擦除电流更少的BTBT擦除。即，在BTBT擦除中，例如，在对WORD 1的存储单元实施了BTBT擦除的情况下，当然在WORD 1的存储单元中流过擦除电流。此时，没有成为BTBT擦除的对象的WORD 1的存储单元和连接在共用的源极线SL 0上的WORD 2的存储单元中，都流过擦除电流。但是，当实施BTBT擦除的存储单元和连接在共用的源极线SL 0上的存储单元的数量增加时，即使在没有成为BTBT擦除的对象的每个存储单元中流过的擦除电流小于成为BTBT擦除的对象的存储单元的擦除电流，若数量增多，则整个的擦除电流变大。
于是，当如上所述那样，对WORD 1～WORD 4的一组存储单元依次实施BTBT擦除时，具有WORD 1～WORD 4的存储单元的阈值电压下降的优点。之后，在没有通过验证动作的情况下，再次对WORD1～WORD 4的一组存储单元依次实施BTBT擦除。此时，例如，当对WORD1的存储单元实施第2次的BTBT擦除时，在WORD 1的存储单元和连接在共用的源极线SL 0上的未选择的WORD 2的存储单元中也流过电流。但是，对WORD 2～WORD 4也实施了第1次的BTBT擦除，所以没有成为BTBT擦除的对象的WORD 2的存储单元也下降了某种程度的阈值电压。因此，在对WORD1的存储单元实施第2次的BTBT擦除时，在WORD 2～WORD 4的存储单元中，阈值电压下降了某种程度，所以可以减少流过没有成为BTBT擦除的对象的存储单元的擦除电流。根据该方法，符合基于FN应力施加的擦除电流的减小，能够进一步实现擦除电流的减小。
也就是说，具有对每个BTBT擦除块反复进行BTBT擦除和验证动作直到擦除完全结束为止，并从完全结束擦除开始进行其他的擦除块的BTBT擦除的方法，但在该情况下，例如直到完全结束WORD 1的存储单元的擦除为止，在其他的WORD 2～WORD 4的存储单元中，不实施BTBT擦除。于是，在WORD 2～WORD 4的存储单元中，在阈值电压没有充分地下降的状态下，实施WORD 1的存储单元的BTBT擦除。因此，在实施WORD1的存储单元的BTBT擦除时，有可能流过实施BTBT擦除的存储单元和连接在共用的源极线SL 0上的没有成为BTBT擦除的对象的WORD 2的存储单元的擦除电流变大。但是，在该方法的情况下，也对所有的存储单元实施了FN应力施加，所以实现了基于FN应力施加的擦除电流的减小。
对于BTBT擦除的单位，在图12所示的擦除时序中设为与1根存储器栅极线相连接的存储单元，但也可以设为与多个存储器栅极线相连接的存储单元。例如，在以与2根存储器栅极线相连接的存储单元为BTBT擦除的单位的情况下，对WORD 1和WODR 2、WORD 3和WORD 4同时进行BTBT擦除。要一次擦除多个存储单元，就需要电流供给能力更高的电荷泵电路，就需要面积更大的电荷泵电路，但能够缩短擦除所需的时间。即，根据本实施方式1，在实施了FN应力施加之后实施了BTBT擦除，所以能够减小擦除电流。因此，可使电荷泵电路小型化，但反之，若使用电流供给能力相同的电荷泵电路时，流过每个存储单元的擦除电流减小，所以可对更多的存储单元一并进行BTBT擦除，能够缩短擦除所有的存储单元的时间。
图13是表示除了减小基于FN应力施加的BTBT擦除电流以外，进一步减小BTBT擦除电流的BTBT擦除的电压施加条件。在图13所示的电压施加条件中，在进行BTBT擦除的同时，阶段性地提高对存储器栅极线MGL施加的电压的绝对值和对源极线SL施加的电压的绝对值。在流过较大的擦除电流的BTBT擦除初始的阈值电压较高的状态下施加较低的电压，若通过BTBT擦除而使阈值电压下降，就施加较高的电压。由此，能够减少在阈值电压较高的状态下流过的较大的擦除电流，且在阈值电压下降之后通过对存储器栅极线MGL和源极线SL施加较高的电压(绝对值)，能取得不使擦除速度大幅度下降的效果。
也就是说，图13所示的BTBT擦除的电压施加条件是以对每个存储单元实施多次BTBT擦除为前提的。例如，在图13中，分为Step1～Step 6这6次来实施了BTBT擦除。此时，每当累计BTBT擦除的次数时，就使对存储器栅极线MGL施加的电压的绝对值和对源极线SL施加的电压的绝对值上升。由此，在最初的BTBT擦除中，由于是存储单元的阈值电压没有充分地下降的状态，所以减小对存储器栅极线MGL施加的电压的绝对值和对源极线SL施加的电压的绝对值来抑制擦除电流的增加。然后，当BTBT擦除的次数增加时，存储单元的阈值电压充分下降，所以能够抑制擦除电流的增加，其结果，增大对存储器栅极线MGL施加的电压的绝对值和对源极线SL施加的电压的绝对值来提高擦除速度。例如，在Step 1中，对存储器栅极线MGL施加的电压和对源极线SL施加的电压的施加时间为10μs，在Step 2～Step 6中，对存储器栅极线MGL施加的电压和对源极线SL施加的电压的施加时间为100μs。
接着，对图11所示电压条件中的读出动作进行说明。
在选择存储单元BIT 1来进行读出的情况下，将与作为选择单元的存储单元BIT 1相连接的选择栅极线SGL 0、位线BL 0以及存储器栅极线MGL 0的电压设为1.5V，将不与存储单元BIT 1相连接的选择栅极线SGL 1～3、位线BL 1以及存储器栅极线MGL 1～3的电压设为0V，将源极线SL 0、SL 1的电压全部设为0V。于是，作为选择单元的存储单元BIT 1的选择晶体管成为导通状态，进行读出动作。为了取得更大的读出电流，存储单元BIT 1的存储器栅极线MGL 0的电压设为1.5V，但为了避免读出的干扰，也可以设为0V。
在上述的条件中，源极区域MS和漏极区域MD间的电场为与写入相反的方向，但还可以进行相同方向的读出。在该情况下，通过将与存储单元BIT 1相连接的选择栅极线SGL 0和位线BL 0的电位分别设为1.5V和0V，将不与存储单元BIT 1相连接的选择栅极线SGL1～3和位线BL 1的电位分别设为0V和1.5V，将源极线SL 0、SL 1的电位全部设为1.5V，从而能够实施。
接着，对本实施方式1的另一个存储器阵列结构进行说明。图14是表示本实施方式1的另一个存储器阵列的电路图。相对于图10所示的存储器阵列结构，在图14所示的存储器阵列中，连接多个源极线来作为共用的源极线SL。另外，连接多个存储器栅极线来作为共用的存储器栅极线MGL。通过使源极线SL、存储器栅极线MGL共用化，削减驱动各个线的高耐压的驱动器数，能够谋求芯片面积的减小。对于构成存储器的布线的共用化，也可以是源极线SL或存储器栅极线MGL中的一个。
另外，对本实施方式1的又一个存储器阵列结构进行说明。图15是表示本实施方式1的又一个存储器阵列的电路图。当与图10所示的存储器阵列结构相比较时，在图15所示的存储器阵列中，为变换了存储晶体管和选择晶体管的位置的配置，在存储晶体管侧的扩散层(漏极区域MD)上连接有位线BL，在选择晶体管侧的扩散层(源极区域MS)上连接有源极线SL。
图14和图15所示的存储器阵列中的写入/擦除/读出动作的施加电压与图10所示的存储器阵列基本相同，通过对选择单元和非选择单元施加与图11所示的电压相同的电压来进行动作。
以上，在图2、图11、图12、图13中示出了存储单元和存储器阵列的动作电压条件，但这些条件为一例，本发明并不限于在此所示的数值。
接着，一边参照图16～图23，一边对图1所示的非易失性半导体存储器件(存储单元)的制造方法的一例进行说明。图16～图23是表示本实施方式1的非易失性半导体存储器件的制造方法的要部剖视图。在各图中，示出了共有源极区域MS的2个存储单元区域的剖面。
首先，说明图16。在由p型硅衬底构成的半导体衬底PSUB上形成元件分离区域STI，并形成作为存储单元区域的p型阱区域PWEL。
在该p型阱区域PWEL的表面部，形成调整选择晶体管的阈值的p型杂质区域(沟道区域)SE。接着，在对半导体衬底PSUB的表面实施了清洁处理之后，通过热氧化法形成选择晶体管的栅极绝缘膜SGOX，在其上依次沉积作为选择栅电极的n型多晶硅层NSG(100nm左右)和选择栅电极的保护用的氧化硅膜CAP。
接着，说明图17。使用光刻技术和干刻蚀技术，对在图16中形成在半导体衬底PSUB上的n型多晶硅层NSG进行加工，形成选择晶体管的选择栅电极SG 1、SG 2。这些选择栅电极SG 1、SG 2在图的深度方向延伸，形成了线状的图案形状。该图案形状相当于存储器阵列的选择栅极线SGL(参照图10等)。在形成该图案形状时，在栅极绝缘膜SGOX的表面露出的阶段停止干刻蚀，以使不会对半导体衬底PSUB的表面造成不必要的损伤。接着，在位于半导体衬底PSUB的表面上的存储晶体管的沟道区域形成阈值调整用的n型杂质区域ME。例如，n型杂质区域ME的杂质浓度为1×1012/cm2左右。
接着，说明图18。使用氟酸去除在图17中用于半导体衬底PSUB表面的保护而残留的栅极绝缘膜SGOX，层叠作为存储晶体管的栅极绝缘膜的下部氧化硅膜BOTOX和氮氧化硅膜SION。此外，也可以在去除栅极绝缘膜SGOX时，同时去除形成在选择栅电极SG 1、SG 2上的氧化硅膜CAP。
在形成作为存储晶体管的栅极绝缘膜的下部氧化硅膜BOTOX和氮氧化硅膜SION时，例如通过热氧化法或ISSG(In-situ StreamGeneration：现场蒸汽产生技术)氧化法来形成下部氧化硅膜BOTOX(3nm～10nm左右)之后，利用减压化学气相沉积法来沉积氮氧化硅膜SION(5～30nm左右)。在此，优选的是，下部氧化硅膜BOTOX的膜厚为不易引起隧道效应的3nm以上。
接着，在下部氧化硅膜BOTOX和氮氧化硅膜SION的层叠膜之上，沉积作为存储器栅电极的n型多晶硅层NMG(100nm左右)。
接着，说明图19。利用各向异性蚀刻技术，去除在图18中沉积的n型多晶硅层NMG直到氮氧化硅膜SION露出为止，在选择栅电极SG 1、SG 2的侧壁上隔着下部氧化硅膜BOTOX和氮氧化硅膜SION形成存储器栅电极MG 1、MG 2。该存储器栅电极MG 1、MG 2的间隔物(spacer)宽度为40～90nm即可。此时，在与存储器栅电极MG 1、MG 2相反的一侧的选择栅电极SG 1、SG 2的侧壁上，也形成由多晶硅膜构成的侧壁间隔物MGR。
接着，为了去除侧壁间隔物MGR，使用光刻技术，用光致抗蚀剂膜RES 1来覆盖存储器栅电极MG 1、MG 2。此时，光致抗蚀剂膜RES1的端部在选择栅电极SG 1、SG 2上来形成光致抗蚀剂膜RES 1。
接着，说明图20。通过干刻蚀技术去除在图19中制成的由多晶硅膜构成的侧壁间隔物MGR，进而去除光致抗蚀剂膜RES 1。之后，使用热磷酸去除露出来的氮氧化硅膜SION。然后，对半导体衬底PSUB进行低浓度的n型杂质的离子注入，形成低浓度n型杂质区域MDM。在该离子注入时，还形成低浓度n型杂质区域MSM。对于低浓度n型杂质区域MDM、MSM，也可以使用光刻技术和抗蚀剂膜分别形成。
在图20中去除由多晶硅膜构成的侧壁间隔物MGR是为了形成低浓度n型杂质区域MDM。例如，在图17中，在形成了n型杂质区域ME之后，若利用光刻技术使用光致抗蚀剂膜来覆盖源极区域的上部，形成低浓度n型杂质区域MDM，则不需要去除由多晶硅膜构成的侧壁间隔物MGR。
接着，说明图21。在使用氟酸去除下部氧化硅膜BOTOX中的在表面露出来的部分之后，沉积氧化硅膜，利用各向异性蚀刻技术进行蚀刻，从而在选择栅电极SG 1、SG 2的侧壁和存储器栅电极MG 1、MG 2的侧壁上形成侧壁间隔物SW。
接着，说明图22。通过对半导体衬底PSUB内进行n型杂质的离子注入，形成选择晶体管的漏极区域MD和存储晶体管的源极区域MS。在此，记载有漏极区域MD和源极区域MS，但漏极区域由漏极区域MD和低浓度n型杂质区域MDM构成，源极区域由源极区域MS和低浓度n型杂质区域MSM构成。
接着，说明图23。在半导体衬底PSUB的整个面上沉积层间绝缘膜INS 1。然后，使用光刻技术和干刻蚀技术，在漏极区域MD上开口出通孔，在开口部沉积由金属层构成的堵塞物(plug)CONT。之后，使用光刻技术和蚀刻技术，在层间绝缘膜INS 1上形成与堵塞物CONT电连接的第1层布线M1。
如图23所示，存储器栅电极MG 1、MG 2和选择栅电极SG 1、SG 2例如在与纸面垂直的方向延伸，与漏极区域MD相连接。作为位线BL的第1层布线M1在与存储器栅电极MG 1、MG 2或选择栅电极SG 1、SG 2正交的方向延伸(参照图10等)。在图15所示的电路图的情况下，变换存储器栅电极MG 1、MG 2和选择栅电极SG 1、SG 2的位置。
接着，在第1层布线M1上沉积层间绝缘膜INS 2。以下，省略了图示，但在层间绝缘膜INS 2上形成堵塞物，进而沉积导电膜来进行图案形成，从而形成第2层布线。这样，通过反复进行层间绝缘膜和布线的形成工序，可形成多层布线。这样，能够制造本实施方式1的非易失性半导体存储器件。
接着，使用图24～图26来示出实现本实施方式1的擦除方式的另一个分裂闸型的存储单元。图24～图26是本实施方式1的另一个非易失性半导体存储器件(存储单元)的要部剖视图。
图24示出了以存储器栅电极MG的侧壁间隔物的形状构成了选择栅电极SG的存储单元。在这样的存储单元的情况下，首先形成存储晶体管的下部氧化硅膜BOTOX、氮氧化硅膜SION以及存储器栅电极MG，在该侧壁上形成由绝缘膜构成的侧壁间隔物GAPSW。进而，在该侧壁上，与参照图1等来说明的存储单元的存储器栅电极MG一样地，利用各向异性蚀刻技术来形成选择栅电极SG。
通过使用厚度比选择晶体管的栅极绝缘膜SGOX厚的氧化膜来形成侧壁间隔物GAPSW，能够使存储器栅电极MG和选择栅电极SG之间的耐压提高。
另外，存储器栅电极MG之下的沟道区域(n型杂质区域)和选择栅电极SG之下的沟道区域(p型杂质区域)的杂质的注入，分别在存储器栅电极MG的形成前后进行。
图25示出了将存储器栅电极MG置于选择栅电极SG上的结构的存储单元。在这样的存储单元的情况下，与参照图1等来说明的存储单元的情况一样地，先形成选择栅电极区域SG，使用光刻技术来形成下部氧化硅膜BOTOX、氮氧化硅膜SION以及存储器栅电极MG。存储晶体管的沟道区域(n型杂质区域)和选择晶体管的沟道区域(p型杂质区域)的杂质的注入，与参照图16和图17来说明的情况一样地进行。
图26示出了将选择栅电极SG放置在存储器栅电极MG上的结构的存储单元。在这样的存储单元的情况下，除了使用光刻技术形成选择栅电极SG以外，还能够与图24所示的存储单元一样地形成。即，在先形成下部氧化硅膜BOTOX、氮氧化硅膜SION以及存储器栅电极MG之后，形成选择栅电极SG。存储晶体管的沟道区域(n型杂质区域)和选择晶体管的沟道区域(p型杂质区域)的杂质的注入，分别在存储器栅电极MG的形成前后进行。
对于如这样图24～图26所示的存储单元结构，使用与图2～图15所示的存储器阵列和电压条件，可进行与图1所示的存储单元一样的动作。
(实施方式2)
图27表示本实施方式2的代表性的非易失性半导体存储器件(存储单元)的要部剖视图。在此示出的非易失性半导体存储器件的存储单元是对电荷蓄积膜使用陷阱性绝缘膜的单闸型单元。
如图27所示，存储单元具有作为电荷蓄积膜的氮氧化硅膜SION、位于其下的由下部氧化硅膜BOTOX构成的栅极绝缘膜、以及由如n型多晶硅膜那样的导电体构成的存储器栅电极MG。而且，还具有由导入有n型的杂质的半导体区域(硅区域)构成的源极区域(源极扩散层、n型半导体区域)MS、和由导入有n型的杂质的半导体区域(硅区域)构成的漏极区域(漏极扩散层、n型半导体区域)。源极区域MS和漏极区域MD形成在由p型的硅衬底构成的半导体衬底PSUB上所设置的p型阱区域PWEL中。
与上述实施方式1的存储单元一样地，在实施了FN应力施加时，为了易于从存储器栅电极MG向电荷蓄积膜注入空穴，使用氮氧化硅膜SION代替氮化硅膜来作为电荷蓄积膜，氮氧化硅膜SION与存储器栅电极MG直接接触，形成为没有上部氧化硅膜的结构。通过这样构成，能够增加从存储器栅电极MG对作为电荷蓄积膜的氮氧化硅膜SION的空穴注入量，能够有效地降低存储单元的阈值电压。另外，由于氮氧化硅膜SION的较高的电荷保持能力，即使没有上部氧化硅膜，也能取得优良的数据保持特性。
另外，也可以与上述实施方式1的存储单元一样地，为了确保充分的电荷蓄积量，形成在氮氧化硅膜SION中或氮氧化硅膜SION和下部氧化硅膜BOTOX之间层叠有氮化硅膜的结构。另外，为了取得更优良的数据保持能力，也可以设置引起从存储器栅电极MG向电荷蓄积膜注入的空穴的隧道效应的3nm以下的上部氧化硅膜。在设置有上部氧化硅膜的情况下，通过在上部氧化硅膜之间夹着纳米导电粒子、氮化硅膜或非晶形薄膜，能够有效地进行利用隧道效应的空穴的注入。
对于存储器栅电极MG，也可以与上述实施方式1的存储单元一样地，通过使用p型多晶硅膜而不使用n型多晶硅膜，并且通过降低n型多晶硅膜的n型杂质浓度，从而能够增大FN应力施加时的从存储器栅电极MG对电荷蓄积膜的空穴注入量。
接着，对本实施方式2的存储单元的写入/擦除/读出动作进行说明。图28表示“写入”、“擦除”以及“读出”时的对各部位的电压的施加条件。通过使对源极区域MS施加的电压和对漏极区域MD施加的电压相反地来进行写入动作、擦除动作以及读出动作，使电荷的蓄积位置形成为氮氧化硅膜SION的源极侧的第1局部存在区域和漏极侧的第2局部存在区域这2个位置，可进行2位/单元动作。在此，对在源极侧的第1局部存在区域蓄积电荷时的写入动作、擦除动作以及读出动作进行说明。
写入动作是通过沟道热电子注入法(CHE)来进行的。作为写入电压，例如可将对源极区域MS施加的电压设为5V，将对存储器栅电极MG施加的电压设为7V。而且，将对漏极区域MD施加的电压设为0V，将p型阱PWEL施加的电压设为0V。写入动作除了通过沟道热电子注入法来进行以外，还可以通过沟道诱发2次电子注入(CHISEL)等其他的方法来进行写入。
图29表示通过沟道热电子注入法写入时的电荷的动作。流过沟道的电子(electron)在通过对源极区域MS施加了高电压而产生的源极区域MS端的强电场中加速为热电子，利用基于对存储器栅电极MG施加的正电压的垂直方向电场而向存储器栅电极MG下的氮氧化硅膜SION中注入热电子。被注入的电子(热电子)在氮氧化硅膜SION中的某个陷阱能级被捕获，其结果，电子蓄积在氮氧化硅膜SION中，存储单元的阈值电压上升。
在此，在本实施方式2中，使用沟道热电子注入法来进行写入动作，与之对应，在上述实施方式1中，使用了源极侧注入方式。不论哪一种注入方式，在生成热电子并将热电子注入到电荷蓄积膜这一点上是相同的，但不同之处在于，对存储单元的各部位施加的电压条件不同。由于该电压条件不同，所以产生热电子的位置不同。在上述实施方式1中使用的源极侧注入方式中，如图3所示，在选择栅电极SG和存储器栅电极MG的边界附近正下方生成热电子。与之对应，在本实施方式2中使用的沟道热电子注入法中，如图29所示，可知在p型阱PWEL和源极区域MS的边界附近产生了热电子。通过使用该沟道热电子注入法，能够使电子的蓄积位置形成在氮氧化硅膜SION的源极侧的第1局部存在区域。
接着，进行擦除动作的说明。擦除动作的流程与在图4所示的上述实施方式1中的流程图相同，其特征之一为，首先在进行FN应力施加之后，反复进行BTBT热空穴擦除直到达到所设定的阈值电压为止。
图30是表示FN应力施加时的电荷的动作的图。在FN应力施加中，作为施加电压，例如，将对存储器栅电极MG施加的电压设为11V，将对其他部位的施加电压(对源极区域MS施加的电压、对漏极区域MD施加的电压、对p型阱PWEL施加的电压Vwell)全部设为0V。利用基于该FN应力施加的FN隧道效应，如图30所示，从存储器栅电极MG向氮氧化硅膜SION注入空穴。此时，在写入动作中向氮氧化硅膜SION蓄积有电子的位置，由于蓄积的电子而使存储器栅电极MG和氮氧化硅膜SION的界面的氮氧化硅膜SION所需的垂直电场变大，因此空穴的注入量增多。通过该空穴的注入在写入动作中减少蓄积在氮氧化硅膜SION中的电子，降低存储单元的阈值电压。对漏极区域MD施加的电压，无需进行向BTBT擦除转移时的电压的切换，所以还能够设为与BTBT擦除时相同的浮动状态。基于FN应力施加的存储单元的阈值电压的变化与图6所示的特性相同。
图31表示FN应力施加后的BTBT擦除时的电荷的动作。在BTBT擦除中，例如，将对存储器栅电极MG施加的电压设为-6V，将对源极区域MS施加的电压设为6V，将漏极区域MD设为浮动状态。利用源极区域MS和存储器栅电极MG之间所需的电压，在源极区域MS端部由能带间隧道效应生成的空穴通过对源极区域MS施加的高电压加速为热空穴，其一部分被对存储器栅电极MG施加的负电压吸引而注入到氮氧化硅膜SION中。被注入的热空穴在氮氧化硅膜SION中的陷阱能级中被捕获，存储单元的阈值电压下降。然后，反复进行BTBT擦除，直到存储单元的阈值电压充分下降为止(直到验证动作通过为止)。在BTBT擦除中，由于注入热空穴，所以电荷蓄积膜可超越电荷中性状态而成为正电荷蓄积状态，所以具有能够充分地降低存储晶体管的阈值电压，取得大的读出电流，适合于高度动作的优点。
这样，在本实施方式2中，也与上述实施方式1一样，通过基于FN应力施加的阈值电压的降低，在产生能带间隧道效应的位置的垂直方向电场变小，由能带间隧道产生的电子/空穴量减少，与上述实施方式1一样地能取得擦除电流的减小的效果。
接着，对读出方法进行说明。对于读出动作，例如，将对漏极区域MD施加的电压设为1.5V，将对源极区域MS施加的电压设为0V，将对存储器栅电极MG施加的电压设为3V。然后，使源极区域MS和漏极区域MD之间的电压与写入时的方向相反地来进行。由此，能够进行读出动作。
接着，对用多个存储单元构成了存储器阵列时的动作进行说明。
图32是表示本实施方式2的存储器阵列的电路图。为简化说明，仅示出了2×4个存储单元。如图32所示，为了使电荷蓄积膜的源极区域MS侧和漏极区域MD侧这2个位置形成为局部存在区域来进行2位/单元动作，采用了左右对称的称为虚拟接地阵列的阵列结构。
如图32所示，各存储单元的连接存储器栅电极MG的存储器栅极线MGL 0～MGL 3在X方向平行地延伸。
另外，存储单元的连接源极区域MS和漏极区域MD的位线BL0～BL 2在Y方向、即与存储器栅极线MGL 0～MGL 3正交的方向延伸。这些布线不仅在电路图上，在各元件或布线的布局上也在上述的方向延伸。
在图32中省略图示，但在位线BL 0～BL 2等和存储器栅极线MGL 0～MGL 3等上，为了在写入/擦除时施加高电压而连接有由高耐压的MOS晶体管构成的升压驱动器。位线BL 0～BL 2等构成了局部位线。在1根局部位线上，连接有16个、32个或64个存储单元，局部位线经由选择局部位线的MOS晶体管与全局位线连接，全局位线与读出放大器相连接。
图33表示在图32所示的存储器阵列中当写入/擦除/读出时对各布线施加的电压条件的图。
首先，对图33所示的电压条件下的读入动作进行说明。图33所示的写入条件是向图32所示的存储单元BIT 1的位线BL 1侧注入电荷的条件。对与作为选择单元的存储单元BIT 1的注入电荷的一侧相连接的位线BL 1施加5V，对存储器栅极线MGL 0施加7V，将与存储单元BIT 1的没有注入电荷的一侧相连接的位线BL 0设为0V。其结果，满足图28中所示的写入条件后向存储单元BIT 1的位线BL 1侧的电荷蓄积膜内注入电荷来进行写入动作。此时，对与存储单元BIT 2相连接的位线BL 2施加3V，使得不向非选择的存储单元BIT 2的位线BL 1侧注入电荷。除此之外，未连接选择单元的存储器栅极线MGL 1～3设为0V。
接着，对图33所示的电压条件下的擦除动作进行说明。在一定时间的FN应力施加后，以对每个BTBT擦除单位依次进行BTBT擦除的时序，进行擦除动作。在最初的FN应力施加中，对所有的存储器栅极线MGL 0～MGL 3施加11V，将位线BL 0～BL 2全部设为0V。在该条件下，对所有的存储单元施加FN应力。在之后的BTBT擦除中，对连接有包含在WORD 1中的存储单元的位线BL 0～2施加6V，对存储器栅极线MGL 0施加-6V。在对位线BL 0～BL 2和存储器栅极线MGL 0都施加高电压的WORD 1的存储单元中，进行BTBT的擦除。同样地，对WORD 2、WORD 3、WORD 4依次进行BTBT擦除。
接着，对图33所示的电压条件下的读出动作进行说明。在读出蓄积在存储单元BIT1的位线BL 1侧的电荷时，对连接有作为选择单元的存储单元BIT 1的位线BL 0施加1.5V，对位线BL 1施加0V，对存储器栅极线MGL 0施加3V。流过与写入时的电流相反方向的电流来进行读出。
以上，在图28以及图33中示出了驱动本实施方式2的存储单元的电压条件，但这些条件为一例，本发明并不限于在此示出的数值。
图27所示的非易失性半导体存储器件(存储单元)的制造方法除了存储晶体管的栅极绝缘膜的形成方法以外，与NROM(NitrideROM：氮化物只读存储器)的制造方法相同。
对于存储晶体管的栅极绝缘膜的形成，通过热氧化法或ISSG(In-situ Stream Generation)氧化法来形成下部氧化硅膜BOTOX(3nm～10nm左右)之后，通过减压化学气相沉积法沉积氮氧化硅膜SION(5～30nm左右)来进行。在此，优选的是，下部氧化硅膜BOTOX的膜厚为不易引起隧道效应的3nm以上。这样，能够制造本实施方式2的非易失性半导体存储器件。
以上，根据实施方式具体说明了由本发明者完成的发明，但本发明不限于上述实施方式，在不脱离其要旨的范围内可进行各种变更。
在上述实施方式1和上述实施方式2中，使用氮氧化硅膜或氮化硅膜来作为存储单元的电荷蓄积膜，但也可以使用氧化钽膜、氧化铝膜等具有陷阱能级的陷阱性绝缘膜。
另外，在上述实施方式1和上述实施方式2中，对作为FN应力施加，利用FN隧道效应从存储器栅电极向电荷蓄积膜注入空穴的例子进行了说明，但不限于此，例如，也可以通过利用FN隧道效应，从电荷蓄积膜向存储器栅电极吸引电子，减少蓄积在电荷蓄积膜中的电子。
本发明广泛应用于制造非易失性半导体存储器件的制造业。

Claims (20)

1.一种非易失性半导体存储器件，包括存储单元，该存储单元具有
(a)在半导体衬底内分开形成的第1半导体区域和第2半导体区域；以及
(b)形成在上述第1半导体区域和上述第2半导体区域之间的上述半导体衬底的上部的第1绝缘膜，
(c)形成在上述第1绝缘膜上的第1栅电极，上述第1绝缘膜包含
(b1)氧化硅膜；以及
(b2)形成在上述氧化硅膜上并具有蓄积电荷的功能的电荷蓄积膜，
上述电荷蓄积膜和上述第1栅电极直接接触，
上述非易失性半导体存储器件的特征在于：
在实施了通过对上述第1栅电极施加大于施加给上述半导体衬底的电压的正电压，而使上述存储单元的阈值电压低于上述存储单元的写入状态的阈值电压的第1动作后，实施通过向上述电荷积蓄膜注入利用上述半导体衬底内的能带间隧道效应产生的空穴，进一步降低上述存储单元的阈值电压的第2动作，来完成擦除动作。
2.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述电荷蓄积膜是氧氮化硅膜。
3.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述第1动作是通过从上述第1栅电极向上述电荷蓄积膜注入空穴来进行的。
4.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述非易失性半导体存储器件具有多个上述存储单元，
对所有的上述存储单元一并进行上述第1动作，然后以划分了所有的上述存储单元的块为单位进行上述第2动作。
5.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述第1动作不反复进行，而上述第2动作反复进行直到上述存储单元的阈值电压下降到预定的阈值电压为止。
6.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
在上述第1动作中，对上述第1栅电极施加的电压为10V以上且12V以下。
7.根据权利要求5所述的非易失性半导体存储器件，其特征在于：
上述第2动作是通过对上述第1栅电极施加预定的负电压且对上述第2半导体区域施加大于施加给上述半导体衬底的电压的预定的正电压来进行的，通过反复进行上述第2动作，来增大施加给上述第1栅电极的电压的绝对值和施加给上述第2半导体区域的电压的绝对值。
8.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述存储单元的写入动作是通过利用沟道热电子注入法向上述电荷蓄积膜注入热电子来进行的。
9.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
通过在上述电荷蓄积膜的作为上述第1半导体区域侧的第1局部存在区域、和上述电荷蓄积膜的作为上述第2半导体区域侧的第2局部存在区域中独立地蓄积电荷，使1个上述存储单元存储2位的信息。
10.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
在上述存储单元中，形成有选择上述存储单元的选择晶体管，上述选择晶体管具有：
(d)形成在上述第1半导体区域和上述第2半导体区域之间的上述半导体衬底的上部的第2绝缘膜；以及
(e)形成在上述第2绝缘膜上的第2栅电极。
11.根据权利要求10所述的非易失性半导体存储器件，其特征在于：
上述存储单元的写入动作是通过利用源极侧注入法向上述电荷蓄积膜注入热电子来进行的。
12.根据权利要求11所述的非易失性半导体存储器件，其特征在于：
在上述存储单元的写入动作时施加给上述第1栅电极的电压的电压值、与在构成上述存储单元的擦除动作的一部分的上述第1动作时施加给上述第1栅电极的电压的电压值相等。
13.根据权利要求12所述的非易失性半导体存储器件，其特征在于：
使用在上述存储单元的写入动作时对上述第1栅电极提供电压的电源电路，在构成上述存储单元的擦除动作的一部分的上述第1动作时，对上述第1栅电极提供电压。
14.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述氧化硅膜的膜厚为3nm以上。
15.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述电荷蓄积膜由氮化硅膜和形成在上述氮化硅膜上的氧氮化硅膜构成。
16.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述电荷蓄积膜是第1氧氮化硅膜、形成在上述第1氧氮化硅膜上的氮化硅膜、以及形成在上述氮化硅膜上的第2氧氮化硅膜的层叠膜。
17.根据权利要求3所述的非易失性半导体存储器件，其特征在于：
上述第1栅电极由p型多晶硅膜构成。
18.一种非易失性半导体存储器件，包括存储单元，该存储单元具有
(a)在半导体衬底内分开形成的第1半导体区域和第2半导体区域；以及
(b)形成在上述第1半导体区域和上述第2半导体区域之间的上述半导体衬底的上部的第1绝缘膜；以及
(c)形成在上述第1绝缘膜上的第1栅电极，
上述第1绝缘膜包含：
(b1)第1氧化硅膜；以及
(b2)形成在上述第1氧化硅膜上并具有蓄积电荷的功能的电荷蓄积膜，
上述非易失性半导体存储器件的特征在于：
在实施了通过对上述第1栅电极施加大于施加给上述半导体衬底的电压的正电压，从上述第1栅电极向上述电荷蓄积膜注入空穴，使上述存储单元的阈值电压低于上述存储单元的写入状态的阈值电压的第1动作后，实施通过向上述电荷蓄积膜注入利用上述半导体衬底内的能带间隧道效应产生的空穴，进一步降低上述存储单元的阈值电压的第2动作，来完成擦除动作。
19.根据权利要求18所述的非易失性半导体存储器件，其特征在于：
在上述电荷蓄积膜和上述第1栅电极之间形成有第2氧化硅膜。
20.根据权利要求19所述的非易失性半导体存储器件，其特征在于：
上述第2氧化硅膜的膜厚为3nm以下。
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