KR20080093872A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

불휘발성 반도체 기억 장치의 소거 전류를 저감한다. 불휘발성 반도체 기억 장치의 메모리 셀은, 반도체 기판에 형성된 소스 영역과 드레인 영역을 갖는다. 그리고, 소스 영역과 드레인 영역 사이의 반도체 기판 위에 게이트 절연막을 개재하여 선택 게이트 전극이 형성되어 있다. 선택 게이트 전극의 측벽에는, 하부 산화 실리콘막과 전하 축적막인 산질화 실리콘막을 개재하여 메모리 게이트 전극이 형성되어 있다. 이와 같이 구성된 메모리 셀에서, 이하와 같이 소거 동작을 행한다. 메모리 게이트 전극에의 정전압의 인가에 의해 메모리 게이트 전극으로부터 산질화 실리콘막에 정공을 주입하여 기입 상태의 임계값 전압으로부터 일정 레벨까지 임계값 전압을 내리고, 그 후, 밴드간 터널링 현상에 의해 발생한 핫 홀을 산질화 실리콘막에 주입하여 소거 동작을 완료한다.
불휘발성 반도체 기억 장치, 메모리 셀, 소거 동작, 전하 축적막, 산화 실리콘막, 산질화 실리콘막

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 특히, 소거 전류의 저감에 적합한 불휘발성 반도체 기억 장치에 관한 것이다.
예를 들면, 일본 특개 2005-317965호 공보(특허 문헌1)에는, 밴드간 터널링 현상을 이용하여 전하 축적막인 질화 실리콘막에 정공을 주입함으로써 소거 동작(이하, BTBT(Band To Band Tunneling) 소거라고 함)을 행하는 기술이 기재되어 있다. 그리고, BTBT 소거의 전이나 후에, 게이트 전극에 -20V∼-23V의 전압을 인가하여, FN(Fowler Nordheim) 터널링 현상에 의해 상부 산화 실리콘막을 통하여 게이트 전극으로부터 전하 축적막인 질화 실리콘막에 전자를 주입하거나, 혹은, 하부 산화 실리콘막을 통하여 전하 축적막인 질화 실리콘막으로부터 반도체 기판에 전자를 방출함으로써, BTBT 소거 방식의 과제의 하나인 전하 국재(局在)에 의한 데이터 유지 특성의 악화를 개선하는 기술이 기재되어 있다.
[특허 문헌1] 일본 특개 2005-317965호 공보
전기적으로 기입·소거가 가능한 불휘발성 반도체 기억 장치로서, EEPROM(Electrically Erasable and Programmable Read Only Memory)이나 플래시 메모리가 널리 사용되어 있다. 현재 널리 이용되고 있는 EEPROM이나 플래시 메모리에 대표되는 이들 불휘발성 반도체 기억 장치(메모리)는, MOS(Metal 0xide Semiconductor) 트랜지스터의 게이트 전극 아래에, 산화 실리콘막에서 둘러싸여진 도전성의 부유 게이트 전극이나 트랩성 절연막 등 전하 축적막을 갖고 있어, 부유 게이트 전극이나 트랩성 절연막에서의 전하 축적 상태에 의해 트랜지스터의 임계값이 서로 다른 것을 이용하여 정보를 기억한다.
이 트랩성 절연막이란, 전하의 축적 가능한 트랩 준위를 갖는 절연막을 말하며, 일례로서, 질화 실리콘막 등을 들 수 있다. 이러한 트랩성 절연막에의 전하의 주입·방출에 의해 MOS 트랜지스터의 임계값을 시프트시켜 기억 소자로서 동작시킨다. 이러한 트랩성 절연막을 전하 축적막으로 하는 불휘발성 반도체 기억 장치를 MONOS(Metal Oxide Nitride Oxide Semiconductor)형 트랜지스터라고 부르고 있으며, 전하 축적막에 도전성의 부유 게이트 전극을 사용하는 경우에 비해, 이산적인 트랩 준위에 전하를 축적하기 때문에 데이터 유지의 신뢰성이 우수하다. 또한, 데이터 유지의 신뢰성이 우수하기 때문에 트랩성 절연막 상하의 산화 실리콘막의 막 두께를 박막화할 수 있어, 기입·소거 동작의 저전압화가 가능하다는 등의 이점을 갖는다.
도 34는, 일반적인 MONOS형 트랜지스터의 단면 구조를 도시하는 도면이다. 도 34에서, 반도체 기판 PSUB에는 p형 웰 PWEL이 형성되어 있고, p형 웰 PWEL의 일 정 거리 이격한 표면에 소스 영역 MS와 드레인 영역 MD가 형성되어 있다. 소스 영역 MS와 드레인 영역 MD 사이에는, 게이트 절연막 SGOX를 개재하여 선택 게이트 전극 SG가 형성되어 있어 선택 트랜지스터를 형성하고 있다. 한편, 이 선택 게이트 전극 SG의 편측의 측벽에는, 하부 산화 실리콘막 BOTOX, 질화 실리콘막 SIN 및 상부 산화 실리콘막 TOPOX를 개재하여 메모리 게이트 전극 MG가 형성되어 있어, 메모리 트랜지스터를 형성하고 있다. 도 34에 도시하는 MONOS형 트랜지스터는, 선택 트랜지스터와 메모리 트랜지스터로 구성되어 있다.
이와 같이 구성된 MONOS형 트랜지스터에서는, 질화 실리콘막 SIN이 전하 축적막으로서 기능하다. 이 질화 실리콘막 SIN에 전자를 주입함으로써 기입 동작을 행하고, 질화 실리콘막 SIN으로부터 전자를 방출하거나, 질화 실리콘막 SIN에 정공을 주입함으로써 소거 동작을 행한다. 질화 실리콘막 SIN에 전자가 주입되어 있는 기입 상태에서는, 메모리 트랜지스터의 임계값 전압이 상승한다. 한편, 질화 실리콘막 SIN으로부터 전자가 방출된 상태나 질화 실리콘막에 정공이 주입되어 있는 상태에서는, 메모리 트랜지스터의 임계값 전압이 저하한다. 따라서, 읽어내기 동작에서, 질화 실리콘막 SIN에 전자가 주입되어 있는 상태에서는 메모리 트랜지스터의 소스 영역 MS와 드레인 영역 MD 사이를 전류가 흐르지 않도록 하는 한편, 질화 실리콘막 SIN으로부터 전자가 방출된 상태나 질화 실리콘막에 정공이 주입되어 있는 상태에서는, 메모리 트랜지스터의 소스 영역 MS와 드레인 영역 MD 사이를 전류가 흐르도록 함으로써, 메모리 트랜지스터에 정보를 기억할 수 있다.
MONOS형 트랜지스터의 소거 방식의 하나로서, FN 터널링 현상 혹은 직접 터 널링 현상을 사용하여 전하 축적막에 홀을 주입하거나 혹은 전하 축적막으로부터 전자를 방출하는 방식이 있다. 이 터널링 현상을 사용하는 소거 방식에서는, 소거 전류가 작다고 하는 이점이 있는 한편, 메모리 트랜지스터의 임계값 전압을 충분히 내릴 수 없는 문제점이 있다.
따라서, MONOS형 트랜지스터의 소거 방법의 하나로서, 밴드간 터널링 현상에 의해 발생시킨 핫 홀을 전하 축적막에 주입하는 소거 방식(이하, BTBT 소거 방식이라고 함)이 있다. 구체적으로는, 소스 영역 MS에 정전압을 인가하고, 메모리 게이트 전극 MG에 부전압을 인가함으로써, 소스 영역 MS의 단부에서 밴드간 터널링 현상에 의해 정공(홀)을 발생시킨다. 그리고, 발생한 정공을 소스 영역 MS와 메모리 게이트 전극 MG에 인가한 고전압이 만드는 전계에 의해 가속하여 핫 홀로 하고, 생성된 핫 홀을 전하 축적막인 질화 실리콘막 SIN 내에 주입하여 소거를 행한다(도 34 참조). 이 BTBT 소거 방식에 따르면, 핫 홀을 전하 축적막에 주입하기 때문에, 전하 축적막이 전하 중성 상태를 초과하여 정전하 축적 상태로 되도록 할 수 있으므로, 메모리 트랜지스터의 임계값 전압을 충분히 내릴 수 있어, 큰 읽어내기 전류가 얻어져, 고속 동작에 적합하다.
그러나, BTBT 소거 방식에서는, 소거 전류가 커지는 문제점이 있다. 구체적으로, BTBT 소거 방식에서 흐르는 소거 전류는, FN 터널링 현상에서 전하를 출입시키는 소거 방식의 소거 전류와 비교하여, 약 9자릿수 정도나 크다. 소거 전류가 크면, 전류를 공급하는 대면적의 차지 펌프 회로를 준비해야만 하고, 그 결과, 메모리 모듈의 면적이 커지게 된다. 또한, 소거 전류가 크면, 동시에 소거하는 메모 리 셀의 수가 제한되어, 소거 블록 전체의 소거 시간이 길어지게 된다는 문제점이 있다.
본 발명의 목적은, BTBT 소거 방식의 이점을 유지하면서 소거 전류를 저감할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 따른 불휘발성 반도체 기억 장치는, (a) 반도체 기판 내에 이격하여 형성된 제1 반도체 영역 및 제2 반도체 영역과, (b) 상기 제1 반도체 영역 및 상기 제2 반도체 영역 사이 위의 상기 반도체 기판의 상부에 형성된 제1 절연막과, (c) 상기 제1 절연막 위에 형성된 제1 게이트 전극을 구비하고, 상기 제1 절연막은, (b1) 산화 실리콘막과, (b2) 상기 산화 실리콘막 위에 형성되고, 전하를 축적하는 기능을 갖는 전하 축적막을 갖고, 상기 전하 축적막과 상기 제1 게이트 전극이 직접 접촉하고 있는 메모리 셀을 포함하는 불휘발성 반도체 기억 장치로서, 상기 반도체 기판에 인가하는 전압보다도 큰 정전압을 상기 제1 게이트 전극에 인가함으로써, 상기 메모리 셀의 임계값 전압을 상기 메모리 셀의 기입 상태의 임계값 전압보다도 내리는 제1 동작을 실시한 후, 상기 반도체 기판 내에서의 밴드간 터널링 현상을 이용하여 발생시킨 정공을 상기 전하 축적막에 주입함으로써, 상기 메모 리 셀의 임계값 전압을 더 내리는 제2 동작을 실시함으로써 소거 동작을 완료하는 것을 특징으로 한다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
불휘발성 반도체 기억 장치의 소거 전류를 저감하여 차지 펌프 회로의 점유 면적을 줄일 수 있어, 메모리 모듈의 면적 저감을 도모할 수 있다. 바꿔 말하면, 불휘발성 반도체 기억 장치의 소거 전류를 저감함으로써, 동시 소거 셀수를 늘려서, 소거 시간의 단축을 도모할 수 있다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관한 것은 아니고, 한쪽은 다른쪽의 일부 또는 모든 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이나 이하도 된다.
또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명확하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수는 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명확하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙으로서 동일한 부호를 붙여서, 그 반복된 설명은 생략한다. 또한, 도면을 알기 쉽게 하기 위해 평면도라도 해칭을 긋는 경우가 있다.
이하의 실시 형태에서는, n채널형의 메모리 셀에 기초하여 설명을 행한다. p 채널형의 메모리 셀인 경우도, n채널형의 메모리 셀과 마찬가지로 취급하는 것이 가능하다.
[실시 형태 1]
도 1은, 본 실시 형태 1에서의 대표적인 불휘발성 반도체 기억 장치(플래시 메모리)를 구성하는 메모리 셀의 주요부 단면도이다. 여기에서 나타내는 메모리 셀은, 전하 축적막에 트랩성 절연막을 이용한 스플리트 게이트형 셀이다. 트랩성 절연막은, 막 내에 이산적인 트랩 준위를 갖고, 이 트랩 준위에 전하를 축적하는 기능을 갖는 절연막이다.
도 1에 도시한 바와 같이, 반도체 기판 PSUB 위에 p형 웰 PWEL이 형성되어 있고, 이 p형 웰 PWEL의 일정 거리 이격한 표면에 소스 영역(소스 확산층, n형 반도체 영역) MS와 드레인 영역(드레인 확산층, n형 반도체 영역) MD가 형성되어 있 다. 소스 영역 MS와 드레인 영역 MD 사이에는, 게이트 절연막(제2 절연막) SGOX를 개재하여 선택 게이트 전극(제2 게이트 전극) SG가 형성되어 있어 선택 트랜지스터를 형성하고 있다. 한편, 이 선택 게이트 전극 SG의 편측의 측벽에는, 하부 산화 실리콘막 BOTOX, 산질화 실리콘막 SION을 개재하여 메모리 게이트 전극(제1 게이트 전극) MG가 형성되어 있어, 메모리 트랜지스터를 형성하고 있다. 도 1에 도시하는 메모리 셀(MONOS형 트랜지스터)은, 선택 트랜지스터와 메모리 트랜지스터로 구성되어 있다. 선택 트랜지스터는, 게이트 절연막 SGOX와 이 게이트 절연막 SGOX 위에 형성된 선택 게이트 전극 SG, 소스 영역 MS 및 드레인 영역 MD로 이루어지는 MOS 트랜지스터를 말한다. 메모리 트랜지스터는, 하부 산화 실리콘막 위에 형성된 산질화 실리콘막 SION, 산질화 실리콘막 SION에 직접 접촉하는 메모리 게이트 전극 MG, 소스 영역 MS 및 드레인 영역 MD로 이루어지는 MOS 트랜지스터를 말한다. 여기에서, 제1 절연막을 하부 산화 실리콘막 BOTOX와 산질화 실리콘막 SION의 적층막으로서 정의한다.
반도체 기판 PSUB는 p형 불순물을 도입한 실리콘 기판으로 구성되고, p형 웰 PWEL은 p형 불순물을 도입한 반도체 영역으로 구성된다. 소스 영역 MS 및 드레인 영역 MD는, n형 불순물을 도입한 반도체 영역으로 구성된다. 선택 게이트 전극 SG는, 예를 들면, n형 폴리실리콘막(도전체)으로 구성되고, 마찬가지로, 메모리 게이트 전극 MG도, 예를 들면, n형 폴리실리콘막(도전체)으로 구성된다. 본 실시 형태 1에서의 메모리 셀에서는, 메모리 트랜지스터의 전하 축적막으로서 트랩성 절연막의 하나인 산질화 실리콘막 SION을 이용하고 있다.
본 실시 형태 1에서의 메모리 셀은 상기한 바와 같이 구성되어 있고, 다음으로, 그 특징적인 구성에 대하여 설명한다. 본 실시 형태 1의 특징 중 하나는, 전하 축적막으로서 트랩성 절연막의 일종인 산질화 실리콘막 SION을 사용하고, 이 산질화 실리콘막 SION에 직접 접촉하도록 메모리 게이트 전극 MG를 형성하고 있는 점에 있다. 즉, 산질화 실리콘막 SION과 메모리 게이트 전극 MG 사이에 상부 산화 실리콘막이 형성되지 않은 점에 특징이 있다.
종래의 메모리 셀에서는, 도 34에 도시한 바와 같이, 메모리 트랜지스터의 게이트 절연막으로서, 전하 축적막인 질화 실리콘막 SIN과, 그 상하에 위치하는 상부 산화 실리콘막 TOPOX와 하부 산화 실리콘막 BOTOX가 사용되어 있다. 이에 대하여, 본 실시 형태 1에서는, 도 1에 도시한 바와 같이, 전하 축적막으로서 산질화 실리콘막 SION을 사용하고, 또한, 산질화 실리콘막 SION과 메모리 게이트 전극 MG 사이에 상부 산화 실리콘막 TOPOX가 존재하지 않는다.
이와 같이 구성하는 이점은 이하와 같다. 즉, 본 실시 형태 1에서는, 후술하는 바와 같이 메모리 셀의 소거 동작으로서, 메모리 게이트 전극 MG로부터 전하 축적막인 산질화 실리콘막에 FN 터널링 현상을 이용하여 정공을 주입하는 제1 동작과, 제1 동작을 실시한 후, 반도체 기판 PSUB 내에 있는 소스 영역 MS의 단부에서 밴드간 터널링 현상에 의해 발생시킨 정공(핫 홀)을, 하부 산화 실리콘막 BOTOX를 개재하여 전하 축적막인 산질화 실리콘막 SION에 주입하는 제2 동작을 실시하는 점에 특징이 있다. 이 때문에, 전술한 제1 동작에서는, 메모리 게이트 전극 MG로부터 산질화 실리콘막 SION에 정공을 주입하게 된다. 이 때, 산질화 실리콘막 SION 과 메모리 게이트 전극 MG 사이에 장벽으로 되는 상부 산화 실리콘막 TOPOX를 형성하지 않고, 산질화 실리콘막 SION과 메모리 게이트 전극 MG를 직접 접촉하도록 구성함으로써, 메모리 게이트 전극 MG로부터 산질화 실리콘막 SION에의 정공 주입량을 늘릴 수 있다고 하는 현저한 효과가 얻어진다. 정공 주입량을 늘림으로써, 효율적으로 메모리 셀의 임계값 전압을 내릴 수 있다. 또한, 전하 축적막으로서 산질화 실리콘막 SION을 사용하고 있지만, 산질화 실리콘막 SION은 전하의 유지 능력이 높다고 하는 이점이 있다. 산질화 실리콘막에는, 이 이점이 있기 때문에, 상부 산화 실리콘막 TOPOX를 형성하지 않아도, 우수한 데이터 유지 특성을 얻을 수 있다. 즉, 전하 축적막으로서, 데이터 유지 특성이 우수한 산질화 실리콘막 SION을 사용함으로써, 상부 산화 실리콘막 TOPOX를 형성하지 않아도 되게 된다. 이 때문에, 상부 산화 실리콘막 TOPOX를 형성하지 않고, 산질화 실리콘막 SION과 메모리 게이트 전극 MG를 직접 접촉시킬 수 있어, 메모리 게이트 전극 MG로부터 산질화 실리콘막 SION에의 정공 주입량을 증가시킬 수 있는 것이다.
여기서, 특허 문헌1에 기재된 메모리 셀에서는, 게이트 절연막으로서, 전하 축적막인 질화 실리콘막과, 그 상하에 위치하는 산화 실리콘막의 적층막으로 이루어지는 ONO막을 이용하고 있다. 이에 대하여, 본 실시 형태 1에서는, 전하 축적막으로서 산질화 실리콘막 SION을 사용하여, 산질화 실리콘막 SION과 메모리 게이트 전극 MG가 직접 접촉하고 있는 점이 상위하다. 또한, 특허 문헌1에서는, 질화 실리콘막의 상부에 위치하는 산화 실리콘막의 막 두께가 3㎚∼10㎚로 되어 있지만, 이러한 두꺼운 산화 실리콘막에서는 메모리 게이트 전극으로부터 정공을 FN 터널 현상에 의해 주입할 수 없다.
원래, 특허 문헌1에서는, 메모리 게이트 전극에 -20V∼-23V의 고전압을 인가함으로써, FN 터널링 현상에서 메모리 게이트 전극으로부터 전하 축적막에 전자를 주입하거나, 혹은, 전하 축적막으로부터 반도체 기판에 전자를 방출하도록 하고 있다. 특허 문헌1에서는, 밴드간 터널링 현상에 의해 발생시킨 핫 홀을 전하 축적막에 주입하는 소거 방식(이하, BTBT 소거 방식이라고 함)의 전후에 전술한 동작을 실시함으로써, BTBT 소거 방식에 의해 발생하는 전하 국재에 의한 데이터 유지 특성의 열화를 억제하는 것을 목적으로 하고 있다. 즉, 특허 문헌1에서는, 전자의 출입을 사용하고 있다.
이에 대하여, 본 실시 형태 1의 목적은, BTBT 소거 방식에서는 소거 전류가 커지게 되기 때문에, 소거 동작의 제1 동작으로서 FN 터널링 현상을 이용하여 메모리 게이트 전극 MG로부터 산질화 실리콘막 SION에 정공을 주입하고 있다. 이 제1 동작을 행하여 산질화 실리콘막 SION에 축적되어 있는 전자를 줄임으로써, 제1 동작 후에 행해지는 BTBT 소거(제2 동작)에서의 소거 전류를 저감할 수 있는 것이다.
이와 같이 본 실시 형태 1에서는, BTBT 소거 방식에 의한 소거 전류의 저감을 도모하는 것을 목적으로 하고 있는 점에서 특허 문헌1과 상위하다. 또한, 본 실시 형태 1에서는, 제1 동작에서 정공을 메모리 게이트 전극 MG로부터 산질화 실리콘막 SION에 주입하는 것을 이용하고 있는 점도 상위하다. 그리고, 본 실시 형태 1에서는, 정공을 이용함과 함께, 산질화 실리콘막 SION과 메모리 게이트 전극 MG를 직접 접촉하도록 구성함으로써, 제1 동작 시에, 메모리 게이트 전극 MG에 인 가하는 전압을 10V∼12V 정도의 전압으로 할 수 있다. 즉, 특허 문헌1에 기재된 기술에 비교하여 저전압으로 제1 동작을 실시할 수 있는 이점이 있다. 이와 같이 본 실시 형태 1과 특허 문헌1에 기재된 기술에서는, 목적, 구성 및 효과가 서로 다르다.
또한, 산질화 실리콘막 SION, 질화 실리콘막과 비교하면 축적할 수 있는 전하량이 적다. 이 때문에, 충분한 전하 축적량을 확보하고자 하는 경우, 산질화 실리콘막 SION 내 혹은 산질화 실리콘막 SION과 하부 산화 실리콘막 BOTOX 사이에, 질화 실리콘막을 적층한 구조로 해도 된다. 즉, 전하 축적막으로서, 질화 실리콘막과 산질화 실리콘막 SION과의 적층막으로 해도 되고, 제1 산질화 실리콘막과 이 제1 산질화 실리콘막 위에 형성된 질화 실리콘막과 이 질화 실리콘막 위에 형성된 제2 산질화 실리콘막으로 전하 축적막을 구성하여도 된다. 또한, 홀 주입 효율은 떨어지지만, 더 우수한 데이터 유지 능력을 얻기 위해, 상부 산화 실리콘막을 형성해도 된다. 그 경우, 상부 산화 실리콘막의 막 두께는, 메모리 게이트 전극 MG로부터의 정공의 터널 현상이 일어나는 3㎚ 이하로 한다. 이 경우, 산질화 실리콘막을 사용하지 않고, 질화 실리콘막만을 전하 축적막에 사용할 수도 있다. 상부 산화 실리콘막은 형성하지 않는 쪽이 바람직하지만, 3㎚ 이하의 막 두께이면, 정공의 FN 터널링 현상이 생기므로 문제는 생기지 않는다. 이와 같이 상부 산화 실리콘막을 형성하는 구성이라도, 특허 문헌1과는 막 두께 및 주입하는 전하로서 정공을 이용하는 점이 상위하다. 3㎚ 이하의 막 두께의 상부 산화 실리콘막을 형성하는 경우라도, 정공의 FN 터널링 현상이 생기므로, 메모리 게이트 전극 MG에 인가하는 전 압은, 10V∼12V 정도이며, 특허 문헌1에 기재되어 있는 기술(-20V∼-23V)에 비하여 대폭 저감할 수 있다. 또한 산화 실리콘막 사이에 나노 도전 입자, 질화 실리콘막 혹은 아몰퍼스 박막을 둠으로써, 실효적인 터널 장벽이 작아진다. 따라서, 상부 산화 실리콘막을 형성하는 경우에는, 효과적으로 정공을 FN 터널 현상에서 메모리 게이트 전극 MG로부터 전하 축적막에 주입하기 위해, 상부 산화 실리콘막 내에 질화 실리콘막, 나노 도전 입자 혹은 아몰퍼스 박막으로 이루어지는 도전체를 두는 구조로 해도 된다.
또한, 메모리 게이트 전극 MG에 n형 폴리실리콘막이 아니고, p형 폴리실리콘막을 사용함으로써, 메모리 게이트 전극 MG로부터 전하 축적막에 정공을 FN 터널 현상에서 주입할 때(제1 동작), 정공 주입량을 늘릴 수 있다. 마찬가지로, n형 폴리실리콘막의 n형 불순물 농도를 내림으로써도, 정공 주입량을 늘릴 수 있다.
다음으로, 본 실시 형태 1에서의 메모리 셀의 기입 동작·소거 동작·읽어내기 동작에 대하여 설명한다. 도 2는, 「기입」, 「소거」 및 「읽어내기」 시에서의 메모리 셀의 각 부위에의 전압의 인가 조건을 도시하는 도면이다. 여기에서는, 전하 축적막인 산질화 실리콘막 SION에의 전자의 주입을 「기입」, 산질화 실리콘막 SION에의 정공(홀)의 주입을 「소거」라고 정의한다.
기입 동작은, 소위 소스 사이드 주입 방식이라고 불리는 핫 일렉트론 기입에 의해 행해진다. 기입 전압으로서는, 예를 들면, 소스 영역 MS에 인가하는 전압 Vs를 5V, 메모리 게이트 전극 MG에 인가하는 전압 Vmg를 11V, 선택 게이트 전극 SG에 인가하는 전압 Vsg를 1.5V로 한다. 그리고, 드레인 영역 MD에 인가하는 전압 Vd는 기입 시의 채널 전류가 임의의 설정값으로 되도록 제어한다. 이 때의 전압 Vd는 채널 전류의 설정값과 선택 트랜지스터의 임계값 전압에 의해 정해져서, 예를 들면, 설정 전류값 1㎂에서 0.8V 정도로 되는, p형 웰 PWEL에 인가되는 전압 Vwell은 0V이다.
도 3에 기입 시에서의 전하의 움직임을 나타낸다. 도 3에 도시한 바와 같이, 소스 영역 MS와 드레인 영역 MD 사이에 형성되는 채널 영역을 전자(일렉트론)가 흐른다. 채널 영역을 흐르는 전자는, 선택 게이트 전극 SG와 메모리 게이트 전극 MG와의 경계 부근 아래의 채널 영역(소스 영역 MS와 드레인 영역 MD 사이)에서 가속되어 핫 일렉트론으로 된다. 그리고, 메모리 게이트 전극 MG에 인가한 정전압(Vmg=11V)에 의한 수직 방향 전계에서, 메모리 게이트 전극 MG 아래의 산질화 실리콘막 SION 내에 핫 일렉트론이 주입된다. 주입된 핫 일렉트론은, 산질화 실리콘막 SION 내의 트랩 준위에 포획되고, 그 결과, 산질화 실리콘막 SION에 전자가 축적되어 메모리 트랜지스터의 임계값 전압이 상승한다.
다음으로, 본 실시 형태 1의 특징의 하나인 소거 동작의 설명을 행한다. 도 4는 본 실시 형태 1에서의 메모리 셀의 소거 동작을 나타내는 플로우차트이다. 도 4에 도시한 바와 같이, 우선 FN 스트레스 인가를 행한 후, 설정한 임계값 전압에 도달할 때까지 BTBT 소거를 반복하여 행함으로써 소거 동작을 행하게 되어 있다. 여기에서, 소거 동작을 제1 동작과 제2 동작으로 구성한다고 한다. 제1 동작은, 메모리 게이트 전극 MG로부터 전하 축적막인 산질화 실리콘막 SION에 FN 터널 현상을 사용하여 정공을 주입하는 동작을 말하며, 이하의 기재에서는, 이 제1 동작을 FN 스트레스 인가라고 하는 것으로 한다. 한편, 제2 동작과는, p형 웰 PWEL과 소스 영역 MS와의 경계 부근에서, 밴드간 터널링 현상에서 발생시킨 정공(핫 홀)을 전하 축적막인 산질화 실리콘막 SION에 주입하는 동작을 말하며, 이하의 기재에서는 이 제2 동작을 BTBT 소거라고 하는 것으로 한다.
도 5는, FN 스트레스 인가 시(제1 동작 시)에서의 전하의 움직임을 나타낸다. FN 스트레스 인가에서는, 인가 전압으로서, 예를 들면, 메모리 게이트 전극 MG에 인가하는 전압을 11V, 그 밖의 부위에의 인가 전압(소스 영역 MS에 인가하는 전압 Vs, 선택 게이트 전극 SG에 인가하는 전압 Vsg, 드레인 영역 MD에 인가하는 전압 Vd, p형 웰 PWEL에 인가하는 전압 Vwell)을 0V로 한다. 이 FN 스트레스 인가에서, 도 5에 도시한 바와 같이, 메모리 게이트 전극 MG로부터 정공을 주입하고, 기입 동작에서 산질화 실리콘막 SION에 축적한 전자를 줄이고, 메모리 셀(메모리 트랜지스터)의 임계 전압을 내린다.
FN 스트레스 인가 시와 기입 시에 메모리 게이트 전극 MG에 인가하는 전압 Vmg는 거의 동일(11V)하므로, 기입 시에, 메모리 게이트 전극 MG에 전압을 인가하는 전원을 FN 스트레스 인가 시에도 돌려 쓸 수 있고, FN 스트레스 인가용의 새로운 전원을 준비하지 않아도 된다. 즉, 메모리 게이트 전극 MG에 전압을 인가하는 전원을 기입 시와 FN 스트레스 인가 시에 공용할 수 있으므로, 전원 회로의 구성을 복잡화할 필요가 없어진다. 이 때문에, 전원 회로의 구성이 간소화되어, 전원 회로의 점유 면적을 저감할 수 있다.
또한, 드레인 영역 MD에 인가하는 전압 Vd는, BTBT 소거 시(제2 동작 시)와 마찬가지로 플로팅 상태로 할 수도 있다. 이와 같이 함으로써, FN 스트레스 인가 후의 BTBT 소거로 이행할 때의 전압의 절환이 불필요해진다. 또한, FN 스트레스 인가 시에서의 선택 게이트 전극 SG에 인가하는 전압 Vsg도 0V가 아니고 1.5V로 해도 된다. 이에 의해, 메모리 게이트 전극 MG와 선택 게이트 전극 SG 사이에 걸리는 전압이 작아져서, 메모리 게이트 전극 MG와 선택 게이트 전극 SG 사이에 형성되는 절연막의 신뢰성 확보가 용이해진다.
도 6은, FN 스트레스 인가에 의한 메모리 셀(메모리 트랜지스터)의 임계값 전압의 변화를 나타낸다. 이 메모리 셀에서, 하부 산화 실리콘막 BOTOX의 막 두께는 4㎚, 전하 축적막인 산질화 실리콘막 SION의 막 두께는 19㎚이며, 상부 산화 실리콘막은 형성되지 않는다. 도 6으로부터 알 수 있는 바와 같이, FN 스트레스 인가에 의해 임계값 전압을 5V로부터 3V로 2V 정도 내리기 위해서는, 메모리 게이트 전극 MG에 인가하는 전압 Vmg가 10V일 때, 300㎳ 정도 인가된다. 메모리 게이트 전극 MG에 인가하는 전압 Vmg가 11V일 때, 30㎳ 정도이며, 메모리 게이트 전극 MG에 인가하는 전압 Vmg가 12V일 때 3㎳ 정도로 시간으로 된다. 이로 인해, 메모리 게이트 전극 MG에 인가하는 전압 Vmg를 크게 할수록, 전하 축적막인 산질화 실리콘막 SION에의 정공 주입량이 많아지고, 일정한 임계값 전압까지 내려가는 시간이 짧아지는 것을 알 수 있다.
또한, FN 스트레스 인가에 의해 임계값 전압을 5V로부터 2V로 3V 정도 내리기 위해서는, 메모리 게이트 전극 MG에 인가하는 전압 Vmg가 11V일 때, 100㎳ 정도인가된다. 메모리 게이트 전극 MG에 인가하는 전압 Vmg가 12V일 때, 10㎳ 정도이 다. FN 스트레스 인가 중에 흐르는 전류는, 1메모리셀당 불과 10-15A 정도이며, 이 FN 스트레스 인가 동작은, 전체 메모리 셀에 대하여 일괄하여 행할 수 있다. 불휘발성 반도체 기억 장치의 용량이 512kB인 경우, 그 소거 블록 내의 모든 메모리 셀을 일괄하여 FN 스트레스 인가할 수 있게 한다. 일반적으로 전체 소거 시간은 3초이상 걸리므로, FN 스트레스 인가에 의한 소거 시간 증가분은 결코 큰 것은 아니다. 이와 같이 하여, 소거 동작의 제1 단계로서, FN 스트레스 인가에 의해 산질화 실리콘막 SION 내에 축적된 전자를 저감할 수 있어, 일정 레벨까지 메모리 셀(메모리 트랜지스터)의 임계값 전압을 내릴 수 있다.
이와 같이 FN 스트레스 인가에 의한 제1 동작을 실시한 후, BTBT 소거에 의한 제2 동작을 실시한다. 다음으로, BTBT 소거에 대하여 설명한다.
도 7은 FN 스트레스 인가 후의 BTBT 소거 시의 전하의 움직임을 도시하는 도면이다. BTBT 소거에서는, 예를 들면, 메모리 게이트 전극 MG에 인가하는 전압 Vmg를 -6V, 소스 영역 MS에 인가하는 전압 Vs를 6V, 선택 게이트 전극 SG에 인가하는 전압 Vsg를 0V로 하고, 드레인 영역 MD는 오픈 혹은 1.5V를 인가한다. 이에 의해, 소스 영역 MS와 메모리 게이트 전극 MG 사이에 걸리는 전압에 의해 소스 영역 MS 단부에서 밴드간 터널링 현상에서 생성된 정공이, 소스 영역 MS에 인가되어 있는 고전압에 의해 가속되어 핫 홀로 된다. 그리고, 핫 홀의 일부가 메모리 게이트 전극 MG에 인가된 부전압에 가까이 당겨져, 산질화 실리콘막 SION 내에 주입된다. 주입된 핫 홀은, 산질화 실리콘막 SION 내의 트랩 준위에 포획되고, 메모리 셀(메 모리 트랜지스터)의 임계값 전압이 저하한다. BTBT 소거에서는, 핫 홀을 주입하기 위해서, 전하 축적막이 전하 중성 상태를 초과하여 정전하 축적 상태로 되도록 할 수 있으므로, 메모리 트랜지스터의 임계값 전압을 충분히 내릴 수 있어, 큰 읽어내기 전류가 얻어져, 고속 동작에 적합하다.
BTBT 소거 시에는, 밴드간 터널링 현상에 의해 생기는 전자·정공쌍 중, 전하 축적막의 산질화 실리콘막 SION에 주입되는 핫 홀은 지극히 일부이며, 대부분의 정공은 반도체 기판 PSUB에, 전자는 소스 영역 MS에 흐른다. 이것이 BTBT 소거에서의 소거 전류이며, 1메모리셀당 1㎂ 이상의 전류가 흐른다. 이 큰 소거 전류를 공급하기 위해서는, 큰 차지 펌프 회로를 준비해야만 한다. 또한, 소거 전류가 크면, 한번에 소거할 수 있는 메모리 셀의 수가 제한되게 된다. 예를 들면, 1㎃ 이상의 공급 능력을 갖는 차지 펌프 회로를 준비해도, 1kbit마다에만 BTBT 소거를 행할 수 있다. 이와 같이 BTBT 소거에서는, 소거 전류가 커지게 된다. 따라서, 본 실시 형태 1에서는, 소거 동작으로서 BTBT 소거를 단독으로 행하지 않고, FN 스트레스 인가를 행한 후에 BTBT 소거를 행하고 있다. 이 점은 본 실시 형태 1의 특징 중 하나이다. 즉, BTBT 소거의 전에 FN 스트레스 인가를 실시함으로써, BTBT 소거 시에서의 소거 전류를 저감할 수 있는 것이다.
도 8은, FN 스트레스 인가에 의해 BTBT 소거 시의 소거 전류가 저감되는 것을 도시하는 도면이다. FN 스트레스를 인가하여 임계값 전압을 2V 혹은 3V 내린 경우와 FN 스트레스를 인가하지 않은 경우에, 그 후의 BTBT 소거 내의 소거 전류의 시간 변화를 도 8은 도시하고 있다. 이 결과로 알 수 있는 바와 같이, BTBT 소거 의 소거 전류는, FN 스트레스 인가에 의해 임계값 전압을 2V 내림으로써 40% 감소, 3V 내림으로써 60% 감소하는 것을 알 수 있다.
다음으로, FN 스트레스 인가 후에 BTBT 소거를 실시함으로써, BTBT 소거에서의 소거 전류가 저감되는 메카니즘에 대하여 설명한다. BTBT 소거의 소거 전류의 크기를 정하는 것은 밴드간 터널링 현상에서 생성되는 전자·정공의 양이다. 이 밴드간 터널링 현상에서 생성되는 전자·정공쌍은, 밴드간 터널링 현상이 일어나는 위치에서의 수직 방향 전계가 커질수록 많아진다. 수직 방향 전계는, 밴드간 터널링 현상이 발생하는 위치의 상부에 존재하는 산질화 실리콘막 SION에 축적되어 있는 전자의 양이 많을수록 커진다. 이 때문에, 기입 상태의 임계값 전압으로부터 임계값 전압을 내릴수록, 소거 전류는 작아진다. 따라서, FN 스트레스 인가에서 임계값 전압을 내림으로써, 소거 전류의 저감이 가능하게 되는 것이다. 즉, 소거 동작의 시작의 단계에서는, 전하 축적막인 산질화 실리콘막 SION 내에 다량의 전자가 축적되어 있다. 이 때문에, 산질화 실리콘막 SION에 축적되어 있는 다량의 전자에 의해 수직 방향 전계가 커진다. 수직 방향 전계가 커지면, 밴드간 터널링 현상에서 발생하는 전자·정공쌍이 많아져서, 소거 전류가 커진다. 따라서, 본 실시 형태 1에서는, 우선, 소거의 초기 단계에서 밴드간 터널링 현상과는 관계없는 FN 터널링 현상을 사용하여 메모리 게이트 전극 MG로부터 산질화 실리콘막 SION에 정공을 주입하고 있다. 이에 의해, 산질화 실리콘막 SION에 축적되어 있는 전자량이 저감된다. 따라서, 산질화 실리콘막 SION에 축적되어 있는 전자량이 저감됨으로써, 수직 방향 전계가 완화된다. 이 단계에서 BTBT 소거를 행한다. BTBT 소거에 서는, 밴드간 터널링 현상에 의해 전자·정공쌍이 발생하지만, FN 스트레스 인가에서 수직 방향 전계가 완화되어 있으므로, 전자·정공쌍의 발생량은 적어진다. 이로 인해, BTBT 소거에서의 소거 전류를 저감할 수 있는 것이다. 또한, FN 스트레스 인가에 의한 소거 전류는, BTBT 소거에서의 소거 전류에 비하여 매우 작으므로 문제로 되지 않는다. 그것보다도, 소거 전류가 큰 BTBT 소거에서, 소거 전류를 대폭 저감할 수 있으므로, 본 실시 형태 1에 따르면, 소거 동작을 FN 스트레스 인가와 BTBT 소거에 의해 실시함으로써 소거 전류를 저감할 수 있다.
이와 같이 소거 전류가 감소한 분만큼, 차지 펌프 회로를 축소할 수 있어, 메모리 모듈의 면적을 저감할 수 있다. 바꿔 말하면, 소거 전류가 감소한 분, 한번에 소거하는 메모리 셀의 수를 늘려서, 토탈의 소거 시간을 짧게 하는 것도 가능하다.
여기서, BTBT 소거에 대하여 FN 스트레스 인가에 따르면, 소거 전류가 적기 때문에 메모리 셀의 소거 동작을 FN 스트레스 인가만으로 행하는 것이 생각된다. 그러나, FN 스트레스 인가에서는, 메모리 셀(메모리 트랜지스터)의 임계값 전압을 임의의 일정값 이상으로 내리는 것이 곤란해진다. 즉, 산질화 실리콘막 SION에 임의의 양의 정공이 축적하면 반도체 기판 PSUB(실리콘 기판)측으로부터 전자가 주입되어, 임계값 전압이 포화하게 된다. 이에 대하여, BTBT 소거에서는, 전자의 주입이 일어나기 어려운 조건에서 핫 홀을 주입하기 때문에, 전하 축적막이 전하 중성 상태를 초과하여 정전하 축적 상태로 되도록 할 수 있으므로, 메모리 트랜지스터의 임계값 전압을 충분히 내릴 수 있어, 큰 읽어내기 전류가 얻어져, 고속 동작에 적 합하다는 이점이 있다. 그러나, BTBT 소거에서는, 소거 전류가 커진다고 하는 문제점이 있다. 따라서, 본 실시 형태 1에서는, 메모리 셀의 소거 동작으로서, FN 스트레스 인가를 실시한 후, BTBT 소거를 실시함으로써, BTBT 소거의 이점을 유지하면서 소거 전류를 저감할 수 있는 현저한 효과를 발휘할 수 있는 것이다.
도 9는, FN 스트레스 인가에서 임계값 전압을 내린 경우와 내리지 않은 경우의 BTBT 소거의 소거 특성을 도시하는 도면이다. 도 9에 도시한 바와 같이, FN 스트레스 인가에 의해 임계값 전압을 내립으로써, 임의의 레벨까지 임계값 전압을 내리는 데에 걸리는 BTBT 소거의 시간도 짧아지고 있는 것을 알 수 있다. 이와 같이 본 실시 형태 1에 따르면, 전체의 소거 시간을 짧게 하는 효과 외에, BTBT 소거에 의한 하부 산화 실리콘막 BOTOX의 열화도 적게 할 수 있는 효과가 얻어진다.
다음으로, 읽어내기 동작에 대하여 설명한다.
읽어내기는, 도 2에 도시한 바와 같이, 드레인 영역 MD에 인가하는 전압 Vd를 1.5V, 소스 영역 MS에 인가하는 전압 Vs를 0V, 선택 게이트 전극 SG에 인가하는 전압 Vsg를 1.5V, 메모리 게이트 전극 MG에 인가하는 전압 Vmg를 1.5V로 하고, 기입 시와 역방향으로 전류를 흘려서 행한다. 드레인 영역 MD에 인가하는 전압 Vd와 소스 영역 MS에 인가하는 전압 Vs를 교체하여, 각각 0V, 1.5V로 하여, 기입 시와 전류의 방향이 동일한 읽어내기를 행해도 된다. 이 때, 메모리 셀이 기입 상태에 있어 임계값 전압이 높은 경우에는, 메모리 셀에 전류가 흐르지 않는다. 한편, 메모리 셀이 소거 상태에 있어, 임계값 전압이 낮은 경우에는, 메모리 셀에 전류가 흐른다.
이와 같이 메모리 셀이 기입 상태에 있거나, 혹은, 소거 상태에 있는지를 메모리 셀에 흐르는 전류의 유무를 검출함으로써 판별할 수 있다.
읽어내기 동작 시에, 메모리 게이트 전극 MG에 인가하는 전압 Vmg는, 기입 상태에서의 메모리 셀(메모리 트랜지스터)의 임계값 전압과 소거 상태에서의 메모리 셀(메모리 트랜지스터)의 임계값 전압 사이의 값으로 설정한다. 예를 들면, 기입 상태의 임계값 전압을 4V, 소거 상태의 임계값 전압을 -1V로 설정하면, 읽어내기 시의 메모리 게이트 전극 MG에 인가하는 전압 Vmg는 양자의 중간값(2.5V)으로 한다. 읽어내기 시의 메모리 게이트 전극 MG에 인가하는 전압 Vmg를 양자의 중간값으로 함으로써, 데이터 유지 중에 기입 상태의 임계값 전압이 2V 저하하여도, 혹은, 소거 상태의 임계값 전압이 2V 상승하여도, 기입 상태와 소거 상태를 판별할 수 있어, 데이터 유지 특성의 마진이 넓어진다. 소거 상태에서의 메모리 셀(메모리 트랜지스터)의 임계값 전압을 충분히 낮게 해 두면, 읽어내기 시의 메모리 게이트 전극 MG에 인가하는 전압 Vmg를 0V로 할 수도 있다. 읽어내기 시의 메모리 게이트 전극 MG에 인가하는 전압 Vmg를 0V로 함으로써, 읽어내기 디스터브, 즉, 메모리 게이트 전극 MG에의 전압 인가에 의한 임계값 전압의 변동을 억제하는 것이 가능하게 된다.
계속해서, 복수의 메모리 셀에서 어레이를 구성했을 때의 메모리 동작에 대하여 설명한다.
도 10은, 본 실시 형태 1에서의 메모리 어레이를 도시하는 회로도이다. 간략화를 위해, 도 10에서는 2×4개의 메모리 셀만을 나타내고 있다.
도 10에 도시한 바와 같이, 각 메모리 셀(메모리 셀 BIT1, BIT2 등)의 선택 게이트 전극 SG를 접속하는 선택 게이트선(워드선) SGL0∼SGL3, 메모리 게이트 전극 MG를 접속하는 메모리 게이트선 MGL0∼MGL3 및 2개의 인접한 메모리 셀이 공유하는 소스 영역 MS를 접속하는 소스선 SL0, SL1은, X방향으로 각각 평행하게 연장한다.
또한, 메모리 셀의 드레인 영역 MD를 접속하는 비트선 BL0, BL1은, Y 방향, 즉, 선택 게이트선 SGL0∼SGL3 등과 직교하는 방향으로 연장한다.
또한, 이들의 배선은, 회로도 상뿐만 아니라, 각 소자나 배선의 레이아웃 상도 전술한 방향으로 연장하도록 구성되어 있다. 또한, 선택 게이트선 SGL0∼SGL3 등은, 선택 게이트 전극 SG로 구성해도 되고, 또한, 선택 게이트 전극 SG에 접속되는 배선으로 구성해도 된다. 도 10에 도시하는 WORD1∼4는 소거 시의 소거 블록을 나타내고 있다.
도 10에서는 도시를 생략하지만, 소스선 SL0, SL1 등과 메모리 게이트선 MGL0∼MGL3 등에는, 기입·소거 시에 고전압을 인가하기 위해 고내압의 MOS 트랜지스터로 이루어지는 승압 드라이버가 접속되어 있다. 또한, 선택 게이트선 SGL0∼SGL3 등에는, 1.5V 정도의 저전압만을 인가하므로 저내압에서 고속의 승압 드라이버가 접속된다. 비트선 BL0, BL1 등은, 로컬 비트선을 나타내고 있다. 1개의 로컬 비트선에는, 16개, 32개 혹은 64개의 메모리 셀을 접속하고, 로컬 비트선은 로컬 비트선을 선택하는 MOS 트랜지스터를 통하여 글로벌 비트선에 접속되고, 글로벌 비트선은 센스 앰프에 접속되어 있다.
도 11은 도 10에 도시하는 메모리 어레이에서 기입·소거·읽어내기 시에 각 배선에 인가하는 전압 조건을 도시하는 도면이다.
우선, 도 11에 도시한 전압 조건에서의 기입 동작에 대하여 설명한다. 기입을 행하는 것은, 채널에 전류가 흐르는 것, 즉, 선택 트랜지스터가 온 상태인 것이 필요 조건으로 된다.
도 11에 도시한 기입 조건은, 도 10에 도시하는 메모리 셀 BIT1을 선택한 경우의 조건이다. 선택 게이트선 SGL0을 0V로부터 1.0V 부근에 승압하고, 비트선 BL0만을 1.5V 내지 0.8V 부근의 전압으로 강압한다. 그리고, 선택 셀인 메모리 셀 BIT1이 접속되어 있는 소스선 SL0에는 5V, 메모리 게이트선 MGL0에는 11V를 인가한다. 이 결과, 도 10에 도시하는 메모리 셀 BIT1에서만 선택 게이터선 SGL0의 전위가 비트선 BL0의 전위보다 커져서 선택 트랜지스터가 온 상태로 되어, 도 2에서 도시한 기입 조건을 충족시키고, 기입이 행해진다.
이 때, 메모리 셀 BIT1이 접속되는 선택 게이트선 SGL0에 접속되는 다른 메모리 셀 BIT2 등의 선택 게이트 전극 SG에도 1.0V의 전위가 인가되지만, 다른 메모리 셀 BIT2 등에 접속되는 비트선 BL1 등에는, 선택 게이트선 SGL0의 전위(1.0V) 이상의 전위(도 11에서는 1.5V)를 인가한다. 이에 의해, 다른 메모리 셀 BIT2 등에서는, 선택 트랜지스터가 오프 상태로 되어, 기입은 행해지지 않는다.
다음으로, 도 11에 도시한 전압 조건에서의 소거 동작에 대하여 설명한다. 우선, FN 스트레스 인가에서는, 모든 메모리 게이트선 MGL0∼MGL3에 11V를 인가하고, 그 밖의 선택 게이트선 SGL0∼SGL3, 소스선 SL0, SL1, 비트선 BL0, BL1은 모두 0V로 한다. 이에 의해, 모든 메모리 셀에 대하여 FN 스트레스 인가가 행해진다. 도 2에서 설명한 바와 같이, 비트선 BL0, BL1은, BTBT 소거 시와 마찬가지로 플로팅 상태로 해도 된다. 또한, 선택 게이트선 SGL0∼SGL3에는 1.5V를 인가할 수도 있다.
그 후의 BTBT 소거에서는, 비트선 BL0, BL1은 모두 플로팅 상태로 하고, 선택 게이트선 SGL0∼SGL3을 0V로 한다. 그리고, 소스선 SL0에 6V, 메모리 게이트선 MGL0에 -6V를 인가한다. 이에 의해, 소스선 SL0과 메모리 게이트선 MGL0에 접속되어 있는 WORD1의 메모리 셀 BIT1, BIT2에서, BTBT 소거가 실시된다.
도 12는, 본 실시 형태 1의 소거 동작에서의 전압 인가 시퀀스의 일례를 도시한 도면이다. 처음에, 모든 메모리 셀에 대하여 일괄하여 FN 스트레스를 인가한다. 메모리 게이터선 MGL0∼3의 모두에 11V를 인가하고, 소스선 SL0, SL1, 선택 게이트선 SGL0∼3은 0V로 한다. 비트선 BL0, BL1은, 0V로 할 수도 있지만, BTBT 소거 시와 동일한 플로팅 상태로 하면, FN 스트레스 인가로부터 BTBT 소거로 이행할 때에 전압의 절환을 행하지 않아도 된다. FN 스트레스 인가의 시간은, 미리 전압 인가 시간과 임계값 전압 저하량의 관계를 조사하여, 임계값 전압이 기대하는 레벨까지 내려가는 시간을 결정해 둔다. 예를 들면, 메모리 게이트선 MGL0∼3에 전압 11V를 30㎳의 시간만큼 인가하도록 설정한다. 토탈의 소거 시간이 증가하게 되므로, FN 스트레스 인가 후의 임계값 전압의 베리파이(verify) 동작은 행하지 않는 쪽이 좋다. 단, FN 스트레스 인가에 의한 임계값 전압 저하의 속도가, 재기입 횟수에 크게 의존하는 경우에는, FN 스트레스 인가 후에 임계값 전압의 베리파이 동작을 행하여, 기대하는 임계값 전압에 도달할 때까지 FN 스트레스 인가를 반복하여 행하는 시퀀스로 하여도 된다.
FN 스트레스 인가를 실시한 후에는, 동일한 메모리 게이트선과 소스선을 공유하고 있는 복수의 메모리 셀을 단 위에 하고, 순차적으로 BTBT 소거를 행해 간다. 도 12에 도시하는 전압 인가 시퀀스에서는, 도 10에 도시하는 WORD1∼WORD4가 BTBT 소거의 소거 단위(소거 블록)로 된다. 우선, WORD1의 메모리 셀을 BTBT 소거하기 위해, 선택 게이트선 SGL0∼3은 0V, 비트선 BL0, BL1은 플로팅 상태로 1.5V로 한다. 그리고, 소스선 SL0에는 6V, 메모리 게이트선 MGL0에는 -6V를 인가한다.
WORD1의 메모리 셀이 접속되어 있지 않은 소스선 SL1, 메모리 게이트선 MGL1∼3에는 고전압은 인가하지 않고, 0V로 한다. 이와 같이 하여, WORD1의 메모리 셀에 BTBT 소거의 전압을 인가한 후, WORD2, WORD3, WORD4의 메모리 셀이라고 한 바와 같이, 순차적으로 BTBT 소거의 대상으로 되는 메모리 셀을 바꾸어, BTBT 소거를 행해 간다. 1회의 BTBT 소거를 행하기 위한 전압의 인가 시간은, 예를 들면, 100㎲로 한다.
WORD1∼WORD4의 한가지의 메모리 셀을 BTBT 소거한 후, 지정한 소거 레벨까지 임계값 전압이 내려갔는지를 조사하는 베리파이 동작을 행하고, 베리파이 동작을 패스하지 않은 경우에는, 패스할 때까지 BTBT 소거를 반복하여 행한다. 이 방법으로는, 최초의 한가지의 BTBT 소거를 행한 단계에서 높은 임계값 상태에 있는 메모리 셀이 없어지기 때문에, 2번째 이후의 BTBT 소거 시에 비선택 메모리 셀을 흐르는 소거 전류(WORD1의 메모리 셀을 소거할 때에 공통의 소스선 SL0에 접속된 WORD2의 메모리 셀을 흐르는 소거 전류)가 적어져서, 보다 소거 전류가 적은 BTBT 소거를 행할 수 있다. 즉, BTBT 소거에서는, 예를 들면, WORD1의 메모리 셀에 대하여 BTBT 소거를 실시하고 있는 경우, 물론 WORD1의 메모리 셀에는 소거 전류가 흐른다. 이 때, BTBT 소거가 대상으로 되어 있지 않은 WORD1의 메모리 셀과 공통의 소스선 SL0에 접속된 WORD2의 메모리 셀에서도 소거 전류가 흐르는 것이다. 그러나, BTBT 소거를 실시하는 메모리 셀과 공통의 소스선 SL0에 접속된 메모리 셀의 수가 증가하면, BTBT 소거가 대상으로 되어 있지 않은 개개의 메모리 셀에 흐르는 소거 전류는 BTBT 소거가 대상으로 되어 있는 메모리 셀의 소거 전류보다 적어도, 수가 많아지면 토탈의 소거 전류는 커진다.
따라서, 전술한 바와 같이 WORD1∼WORD4의 한가지의 메모리 셀에 대하여 순차적으로 BTBT 소거를 실시하면, WORD1∼WORD4의 메모리 셀의 임계값 전압이 저하하는 이점이 있다. 그 후, 베리파이 동작을 패스하지 않았던 경우에는, 다시, WORD1∼WORD4의 한가지의 메모리 셀에 대하여 순차적으로 BTBT 소거를 실시한다. 이 때, 예를 들면, WORD1의 메모리 셀에 대하여 2회째의 BTBT 소거를 실시하면, WORD1의 메모리 셀과 공통의 소스선 SL0에 접속된 선택되어 있지 않은 WORD2의 메모리 셀에 대해서도 소거 전류가 흐른다. 그러나, 1회째의 BTBT 소거를 WORD2∼WORD4에 대해서도 실시하고 있으므로, BTBT 소거가 대상으로 되어 있지 않은 WORD2의 메모리 셀에 대해서도 어느 정도 임계값 전압이 저하하고 있다. 이로 인해, WORD1의 메모리 셀에 대하여 2회째의 BTBT 소거를 실시할 때, WORD2∼WORD4의 메모리 셀에서, 임계값 전압이 어느 정도 저하하고 있으므로, BTBT 소거가 대상으로 되 어 있지 않은 메모리 셀을 흐르는 소거 전류를 적게 할 수 있는 것이다. 이 방법에 따르면, FN 스트레스 인가에 의한 소거 전류의 저감과 맞추어, 한층 더 소거 전류의 저감을 도모할 수 있다.
즉, BTBT 소거 블록마다, 소거가 완전히 끝날 때까지 BTBT 소거와 베리파이 동작을 반복하고, 소거를 완전하게 끝내고 나서 별도의 소거 블록의 BTBT 소거를 행하는 방법이 있지만, 이 경우, 예를 들면, WORD1의 메모리 셀의 소거를 완전히 완료하기까지는, 다른 WORD2∼WORD4의 메모리 셀에서, BTBT 소거가 실시되지 않는다. 그렇게 하면, WORD2∼WORD4의 메모리 셀에서, 임계값 전압이 충분히 내려 가지 않는 상태에서, WORD1의 메모리 셀의 BTBT 소거가 실시되게 된다. 따라서, WORD1의 메모리 셀의 BTBT 소거가 실시되어 있을 때, BTBT 소거를 실시하는 메모리 셀과 공통의 소스선 SL0에 접속된 BTBT 소거가 대상으로 되어 있지 않은 WORD2의 메모리 셀을 흐르는 소거 전류가 커지는 우려가 있다. 그러나, 이 방법의 경우에도, 모든 메모리 셀에 대하여 FN 스트레스 인가가 실시되어 있으므로, FN 스트레스 인가에 의한 소거 전류의 저감은 실현되어 있다.
BTBT 소거의 단위는, 도 12에 도시하는 소거 시퀀스에서는 1개의 메모리 게이트선에 접속된 메모리 셀로 했지만, 복수의 메모리 게이트선에 접속된 메모리 셀로 해도 된다. 예를 들면, 2개의 메모리 게이트선에 접속된 메모리 셀을 BTBT 소거의 단 위에 하는 경우, WORD1과 WORD2, WORD3과 WORD4를 동시에 BTBT 소거한다. 한번에 보다 다수의 메모리 셀을 소거하기 위해서는, 보다 전류 공급 능력이 높은 차지 펌프 회로가 필요하여, 보다 큰 면적의 차지 펌프 회로가 필요하지만, 소거에 요하는 시간을 짧게 할 수 있다. 즉, 본 실시 형태 1에 따르면, FN 스트레스 인가를 실시한 후, BTBT 소거를 실시하고 있으므로, 소거 전류를 저감할 수 있다. 이로 인해, 차지 펌프 회로를 소형화하는 것이 가능하게 되지만, 반대로, 전류 공급 능력이 동일한 차지 펌프 회로를 사용하는 것으로 하면, 개개의 메모리 셀을 흐르는 소거 전류가 저감되므로, 보다 많은 메모리 셀을 일괄하여 BTBT 소거하는 것이 가능해져서, 모든 메모리 셀을 소거하는 시간을 짧게 할 수 있다.
도 13은, FN 스트레스 인가에 의한 BTBT 소거 전류의 저감 외에, BTBT 소거 전류를 더 저감하는 BTBT 소거의 전압 인가 조건을 나타낸다. 도 13에 도시하는 전압 인가 조건에서는, 메모리 게이트선 MGL에 인가하는 전압의 절대값과 소스선 SL에 인가하는 전압의 절대값을, BTBT 소거의 진행과 함께 단계적으로 올려 간다. 큰 소거 전류가 흐르는 BTBT 소거 초기의 임계값 전압이 높은 상태에서는 낮은 전압을 인가하고, BTBT 소거에 의해 임계값 전압이 내려 가면 높은 전압을 인가한다. 이에 의해, 임계값 전압이 높은 상태에서 흐르는 큰 소거 전류를 줄일 수 있고, 또한, 임계값 전압이 내려간 후에 메모리 게이트선 MGL 및 소스선 SL에 높은 전압(절대값)을 인가함으로써 소거 속도를 크게 떨어뜨리지 않고 완료하는 효과가 얻어진다.
즉, 도 13에 도시하는 BTBT 소거의 전압 인가 조건은, 개개의 메모리 셀에 대하여 복수회 BTBT 소거를 실시하는 것이 전제로 되어 있다. 예를 들면, 도 13에서는, Step1∼Step6의 6회로 나누어서 BTBT 소거를 실시하고 있다. 이 때, BTBT 소거의 횟수를 겹칠 때마다 메모리 게이트선 MGL에 인가하는 전압의 절대값과 소스 선 SL에 인가하는 전압의 절대값을 상승시키고 있다. 이에 의해, 최초의 BTBT 소거에서는, 메모리 셀의 임계값 전압이 충분히 내려가 있지 않은 상태이므로, 메모리 게이트선 MGL에 인가하는 전압의 절대값과 소스선 SL에 인가하는 전압의 절대값을 낮게 하여 소거 전류의 증가를 억제하고 있다. 그리고, BTBT 소거의 횟수가 진행하면 메모리 셀의 임계값이 충분히 내려 가므로, 소거 전류의 증가를 억제할 수 있는 결과, 메모리 게이트선 MGL에 인가하는 전압의 절대값과 소스선 SL에 인가하는 전압의 절대값을 높게 하여 소거 속도를 향상시키고 있다. 예를 들면, Step1에서는 메모리 게이트선 MGL에 인가하는 전압과 소스선 SL에 인가하는 전압의 인가 시간이 10㎲이며, Step2∼Step6에서는, 메모리 게이트선 MGL에 인가하는 전압과 소스선 SL에 인가하는 전압의 인가 시간이 100㎲로 되어 있다.
계속해서, 도 11에 도시하는 전압 조건에서의 읽어내기 동작에 대하여 설명한다.
메모리 셀 BIT1을 선택하여 읽어내기를 행하는 경우, 선택 셀인 메모리 셀 BIT1과 접속되어 있는 선택 게이트선 SGL0과 비트선 BL0과 메모리 게이트선 MGL0의 전압을 1.5V, 메모리 셀 BIT1과 접속되어 있지 않은 선택 게이트선 SGL1∼3과 비트선 BL1과 메모리 게이트선 MGL1∼3의 전압을 0V, 소스선 SL0, SL1의 전압을 모두 0V로 한다. 그렇게 하면, 선택 셀인 메모리 셀 BIT1의 선택 트랜지스터가 온 상태로 되어, 읽어내기 동작이 행해진다. 메모리 셀 BIT1의 메모리 게이트선 MGL0의 전압은, 보다 큰 읽어내기 전류를 얻기 위하여 1.5V로 하고 있지만, 읽어내기의 디스터브를 피하기 위해 0V로 하여도 된다.
전술한 조건에서, 소스 영역 MS와 드레인 영역 MD 사이의 전계가 기입과 역방향이지만, 동일 방향의 읽어내기도 행할 수 있다. 그 경우, 메모리 셀 BIT1과 접속되어 있는 선택 게이트선 SGL0과 비트선 BL0의 전위를 각각 1.5V와 0V, 메모리 셀 BIT1과 접속되어 있지 않은 선택 게이트선 SGL1∼3과 비트선 BL1의 전위를 각각 0V와 1.5V, 소스선 SL0, SL1의 전위를 모두 1.5V로 함으로써 실시할 수 있다.
다음으로, 본 실시 형태 1에서의 다른 메모리 어레이 구성에 대하여 설명한다. 도 14는, 실시 형태 1에서의 다른 메모리 어레이를 도시하는 회로도이다. 도 10에 도시하는 메모리 어레이 구성에 대하여, 도 14에 도시하는 메모리 어레이에서는, 복수의 소스선을 접속하여 공통의 소스선 SL로 하고 있다. 또한, 복수의 메모리 게이트선을 접속하여 공통의 메모리 게이트선 MGL로 하고 있다. 소스선 SL, 메모리 게이트선 MGL을 공통화함으로써, 각각의 선을 구동하는 고내압의 드라이버수가 삭감되어, 칩 면적의 저감을 도모할 수 있다. 메모리 어레이를 구성하는 배선의 공통화는, 소스선 SL 혹은 메모리 게이트선 MGL의 어느 하나이어도 된다.
또한, 본 실시 형태 1에서의 다른 메모리 어레이 구성에 대하여 설명한다. 도 15는, 본 실시 형태 1에서의 다른 메모리 어레이를 도시하는 회로도이다. 도 10에 도시하는 메모리 어레이 구성과 비교하면, 도 15에 도시하는 메모리 어레이에서는, 메모리 트랜지스터와 선택 트랜지스터의 위치를 교체한 배치로 되어 있어, 메모리 트랜지스터측의 확산층(드레인 영역 MD)에 비트선 BL, 선택 트랜지스터측의 확산층(소스 영역 MS)에 소스선 SL이 접속되어 있다.
도 14와 도 15에 도시하는 메모리 어레이에서의 기입·소거·읽어내기 동작 의 인가 전압은, 도 10에 도시하는 메모리 어레이와 기본적으로는 동일하며, 선택 셀과 비선택 셀에 도 11에 도시하는 전압과 동일한 전압을 인가함으로써 동작시킨다.
이상, 도 2, 도 11, 도 12, 도 13에서 메모리 셀 및 메모리 어레이의 동작 전압 조건을 도시해 왔지만, 이들 조건은 일례이며, 여기에서 나타낸 수치를 갖고 본 발명이 한정되는 것은 아니다.
다음으로, 도 16∼도 23을 참조하면서, 도 1에 도시하는 불휘발성 반도체 기억 장치(메모리 셀)의 제조 방법의 일례를 설명한다. 도 16∼도 23은, 본 실시 형태 1의 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 주요부 단면도이다. 각 도면에는, 소스 영역 MS를 공유하는 2개의 메모리 셀 영역의 단면이 도시되어 있다.
우선, 도 16을 설명한다. p형 실리콘 기판으로 이루어지는 반도체 기판 PSUB 위에 소자 분리 영역 STI를 형성하고, 메모리 셀 영역으로 되는 p형 웰 영역 PWEL을 형성한다.
이 p형 웰 영역 PWEL의 표면부에, 선택 트랜지스터의 임계값을 조정하는 p형 불순물 영역(채널 영역) SE를 형성한다. 다음으로, 반도체 기판 PSUB의 표면에 대하여 청정화 처리를 실시한 후, 선택 트랜지스터의 게이트 절연막 SGOX를 열산화법으로 형성하고, 그 위에, 선택 게이트 전극으로 되는 n형 폴리실리콘층 NSG(100㎚ 정도) 및 선택 게이트 전극의 보호용의 산화 실리콘막 CAP를, 순차적으로 퇴적한다.
다음으로, 도 17을 설명한다. 포토리소그래피 기술과 드라이 에칭 기술을 이용하여. 도 16에서 반도체 기판 PSUB 위에 형성한 n형 폴리실리콘층 NSG를 가공하고, 선택 트랜지스터의 선택 게이트 전극 SG1, SG2를 형성한다. 이들 선택 게이트 전극 SG1, SG2는, 도면의 깊이 방향으로 연장하여, 선 형상의 패턴 형상을 하고 있다. 이 패턴 형상은, 메모리 어레이의 선택 게이트 SGL에 상당한다(도 10 등 참조). 또한, 이 패턴 형상을 형성할 때에는, 반도체 기판 PSUB의 표면에 불필요한 데미지가 들지 않도록, 게이트 절연막 SGOX의 표면이 노출한 단계에서 드라이 에칭을 정지한다. 계속해서, 반도체 기판 PSUB의 표면에 있는 메모리 트랜지스터의 채널 영역에 임계값 조정용의 n형 불순물 영역 ME를 형성한다. 예를 들면, n형 불순물 영역 ME의 불순물 농도는, 1×1012/㎠ 정도이다.
다음으로, 도 18을 설명한다. 도 17에서 반도체 기판 PSUB 표면의 보호용으로 남긴 게이트 절연막 SGOX를 불산으로 제거하고, 메모리 트랜지스터의 게이트 절연막으로 되는 하부 산화 실리콘막 BOTOX와 산질화 실리콘막 SION을 적층한다. 또한, 게이트 절연막 SGOX를 제거할 때에 선택 게이트 전극 SG1, SG2 위에 형성되어 있는 산화 실리콘막 CAP를 맞추어 제거해도 상관없다.
메모리 트랜지스터의 게이트 절연막으로 되는 하부 산화 실리콘막 BOTOX와 산질화 실리콘막 SION을 형성하기 위해서는, 예를 들면 하부 산화 실리콘막 BOTOX(3㎚∼10㎚정도)을 열산화법 혹은 ISSG(In-situ Stream Generation) 산화법에 의해 형성한 후, 산질화 실리콘막 SION(5∼30㎚ 정도)을 감압 화학적 기상 성장법 으로 퇴적한다. 여기에서, 하부 산화 실리콘막 BOTOX의 막 두께는, 터널링 현상이 일어나기 어려운 3㎚ 이상인 것이 바람직하다.
계속해서, 하부 산화 실리콘막 BOTOX와 산질화 실리콘막 SION의 적층막 위에, 메모리 게이트 전극으로 되는 n형 폴리실리콘층 NMG(100㎚ 정도)를 퇴적한다.
다음으로, 도 19를 설명한다. 이방성 에칭 기술에 의해, 도 18에서 퇴적한 n형 폴리실리콘층 NMG를 산질화 실리콘막 SION이 노출할 때까지 제거하고, 선택 게이트 전극 SG1, SG2의 측벽에 하부 산화 실리콘막 BOTOX와 산질화 실리콘막 SION을 개재하여 메모리 게이트 전극 MG1, MG2를 형성한다. 이 메모리 게이트 전극 MG1, MG2의 스페이서 폭은, 40∼90㎚로 하면 된다. 이 때, 메모리 게이트 전극 MG1, MG2과는 반대측의 선택 게이트 전극 SG1, SG2의 측벽에도, 폴리실리콘막으로 이루어지는 측벽 스페이서 MGR이 만들어진다.
다음으로, 측벽 스페이서 MGR을 제거하기 위해서, 포토리소그래피 기술을 이용하여, 포토레지스트막 RES1에서 메모리 게이트 전극 MG1, MG2를 덮는다. 이 때, 포토레지스트막 RES1의 단부가 선택 게이트 전극 SG1, SG2 위로 되도록 포토레지스트막 RES1을 형성한다.
계속해서, 도 20을 설명한다. 도 19에서 만들어진 폴리실리콘막으로 이루어지는 측벽 스페이서 MGR을 드라이 에칭 기술로 제거하고, 또한, 포토레지스트막 RES1을 제거한다. 그 후, 노출한 산질화 실리콘막 SION을 열 인산으로 제거한다. 그리고, 반도체 기판 PSUB에 저농도의 n형 불순물의 이온 주입을 행하고, 저농도 n형 불순물 영역 MDM을 형성한다. 이 이온 주입 시에, 저농도 n형 불순물 영역 MSM 도 형성된다. 저농도 n형 불순물 영역 MDM, MSM은, 포토리소그래피 기술과 레지스트막을 이용하여, 별도로 형성해도 상관없다.
도 20에서 폴리실리콘막으로 이루어지는 측벽 스페이서 MGR을 제거한 것은, 저농도 n형 불순물 영역 MDM을 형성하기 위함이다. 예를 들면, 도 17에서, n형 불순물 영역 ME을 형성한 후에, 포토리소그래피 기술을 이용하여 포토레지스트막으로 소스 영역의 상부를 덮어, 저농도 n형 불순물 영역 MDM을 형성하면, 폴리실리콘막으로 이루어지는 측벽 스페이서 MGR을 제거할 필요는 없다.
다음으로, 도 21을 설명한다. 하부 산화 실리콘막 BOTOX 중 표면에 노출한 부분을 불산으로 제거한 후, 산화 실리콘막을 퇴적하고, 이방성 에칭 기술을 이용하여 에칭함으로써, 선택 게이트 전극 SG1, SG2의 측벽과 메모리 게이트 전극 MG1과 MG2의 측벽에 측벽 스페이서 SW를 형성한다.
계속해서, 도 22를 설명한다. 반도체 기판 PSUB 내에 n형 불순물의 이온 주입을 행함으로써 선택 트랜지스터의 드레인 영역 MD와 메모리 트랜지스터의 소스 영역 MS를 형성한다. 여기에서는, 드레인 영역 MD와 소스 영역 MS로 기재되어 있지만, 드레인 영역은 드레인 영역 MD와 저농도 n형 불순물 영역 MDM으로 구성되고, 소스 영역은 소스 영역 MS와 저농도 n형 불순물 영역 MSM으로 구성된다.
다음으로, 도 23을 설명한다. 반도체 기판 PSUB의 전체면에 층간 절연막 INS1을 퇴적한다. 그리고, 포토리소그래피 기술과 드라이 에칭 기술을 이용하여, 드레인 영역 MD 위에 컨택트 홀을 개구하고, 개구부에 금속층으로 이루어지는 플러그 CONT를 퇴적한다. 그 후, 포토리소그래피 기술과 에칭 기술을 이용하여, 층간 절연막 INS1에 플러그 CONT와 전기적으로 접속하는 제1층 배선 M1을 형성한다.
도 23에 도시한 바와 같이, 메모리 게이트 전극 MG1, MG2 및 선택 게이트 전극 SG1, SG2는, 예를 들면 지면에 수직인 방향으로 연장하고, 드레인 영역 MD에 접속된다. 비트선 BL이 되는 제1 층배선 M1은, 메모리 게이트 전극 MG1, MG2나 선택 게이트 전극 SG1, SG2와 직교하는 방향으로 연장한다(도 10 등 참조). 또한, 도 15에 도시하는 회로도의 경우에는, 메모리 게이트 전극 MG1, MG2와 선택 게이트 전극 SG1, SG2의 위치가 교체한다.
계속해서, 제1 층배선 M1 위에 층간 절연막 INS2를 퇴적한다. 이후, 도시는 생략하지만, 층간 절연막 INS2에 플러그를 형성하고, 또한, 도전 성막을 퇴적해서 패터닝함으로써 제2 층배선을 형성한다. 이와 같이, 층간 절연막과 배선의 형성 공정을 반복함으로써, 다층의 배선을 형성하는 것이 가능하게 된다. 이와 같이 하여, 본 실시 형태 1에서의 불휘발성 반도체 기억 장치를 제조할 수 있다.
다음으로, 도 24∼도 26을 이용하여 본 실시 형태 1에서의 소거 방식을 실현 하는 다른 스플리트 게이트형의 메모리 셀을 나타낸다. 도 24∼도 26은, 본 실시 형태 1에서의 다른 불휘발성 반도체 기억 장치(메모리 셀)의 주요부 단면도이다.
도 24는, 선택 게이트 전극 SG를 메모리 게이트 전극 MG의 측벽 스페이서의 형상으로 구성한 메모리 셀을 나타내고 있다. 이러한 메모리 셀의 경우에는, 먼저, 메모리 트랜지스터의 하부 산화 실리콘막 BOTOX, 산질화 실리콘막 SION 및 메모리 게이트 전극 MG를 형성하고, 그 측벽에 절연막으로 이루어지는 측벽 스페이서GAPSW를 형성한다. 또한, 그 측벽에, 도 1 등을 참조하면서 설명한 메모리 셀의 메모리 게이트 전극 MG와 마찬가지로, 이방성 에칭 기술을 이용하여 선택 게이트 전극 SG를 형성한다.
또한, 선택 트랜지스터의 게이트 절연막 SGOX보다도 두꺼운 산화막으로 측벽 스페이서 GAPSW를 형성함으로써, 메모리 게이트 전극 MG와 선택 게이트 전극 SG 사이의 내압을 향상시킬 수 있다.
또한, 메모리 게이트 전극 MG 아래의 채널 영역(n형 불순물 영역)과 선택 게이트 전극 SG 아래의 채널 영역(p형 불순물 영역)의 불순물의 주입은, 각각, 메모리 게이트 전극 MG의 형성 전후에 행한다.
도 25는, 메모리 게이트 전극 MG를 선택 게이트 전극 SG 위에 올라 탄 구성의 메모리 셀을 나타내고 있다. 이러한 메모리 셀의 경우에는, 도 1등을 참조하면서 설명한 메모리 셀인 경우와 마찬가지로, 선택 게이트 전극 SG를 먼저 형성하고, 하부 산화 실리콘막 BOTOX, 산질화 실리콘막 SION 및 메모리 게이트 전극 MG를, 포토리소그래피 기술을 이용하여 형성한다. 메모리 트랜지스터의 채널 영역(n형 불순물 영역)과 선택 트랜지스터의 채널 영역(p형 불순물 영역)의 불순물의 주입은, 도 16 및 도 17을 참조하면서 설명한 경우와 마찬가지로 행한다.
도 26은, 선택 게이트 전극 SG를 메모리 게이트 전극 MG 위에 올라 탄 구성의 메모리 셀을 나타내고 있다. 이러한 메모리 셀의 경우에는, 포토리소그래피 기술에서 선택 게이트 전극 SG를 형성하는 이외에는, 도 24에 도시한 메모리 셀과 마찬가지로 형성할 수 있다. 즉, 하부 산화 실리콘막 BOTOX, 산질화 실리콘막 SION 및 메모리 게이트 전극 MG를 먼저 형성한 후, 선택 게이트 전극 SG를 형성한다. 메모리 트랜지스터의 채널 영역(n형 불순물 영역)과 선택 트랜지스터의 채널 영역(p형 불순물 영역)의 불순물의 주입은, 각각, 메모리 게이트 전극 MG의 형성 전후에 행한다.
이와 같이 도 24∼도 26에 도시한 메모리 셀 구조에 대해서도, 도 2∼도 15에 도시한 메모리 어레이와 전압 조건으로, 도 1에 도시한 메모리 셀과 마찬가지의 동작을 행하게 하는 것이 가능하다.
[실시 형태 2]
도 27에, 본 실시 형태 2에서의 대표적인 불휘발성 반도체 기억 장치(메모리 셀)의 주요부 단면도를 나타낸다. 여기에서 나타내는 불휘발성 반도체 기억 장치의 메모리 셀은, 전하 축적막에 트랩성 절연막을 이용한 싱글 게이트형 셀이다.
도 27에 도시한 바와 같이, 메모리 셀은, 전하 축적막인 산질화 실리콘막 SION과, 그 아래에 위치하는 하부 산화 실리콘막 BOTOX로 이루어지는 게이트 절연막, n형 폴리실리콘막과 같은 도전체로 이루어지는 메모리 게이트 전극 MG를 갖고 있다. 그리고, n형의 불순물이 도입된 반도체 영역(실리콘 영역)으로 이루어지는 소스 영역(소스 확산층, n형 반도체 영역) MS, n형의 불순물이 도입된 반도체 영역(실리콘 영역)으로 이루어지는 드레인 영역(드레인 확산층, n형 반도체 영역) MD를 갖는다. 소스 영역 MS 및 드레인 영역 MD는, p형의 실리콘 기판으로 이루어지는 반도체 기판 PSUB 위에 형성된 p형 웰 영역 PWEL 내에 형성된다.
상기 실시 형태 1의 메모리 셀과 마찬가지로, FN 스트레스 인가를 실시했을 때에 메모리 게이트 전극 MG로부터 전하 축적막에 정공을 주입하기 쉽게 하기 위 해, 전하 축적막으로서 질화 실리콘막 대신에 산질화 실리콘막 SION을 이용하여, 산질화 실리콘막 SION이 메모리 게이트 전극 MG에 직접 접촉하도록 구성하고, 상부 산화 실리콘막이 없는 구조로 되어 있다. 이와 같이 구성함으로써, 메모리 게이트 전극 MG으로부터 전하 축적막인 산질화 실리콘막 SION에의 정공 주입량을 늘릴 수 있어, 효율적으로 메모리 셀의 임계값 전압을 내릴 수 있다. 또한, 산질화 실리콘막 SION의 높은 전하 유지 능력에 의해 상부 산화 실리콘막이 없어도 우수한 데이터 유지 특성이 얻어진다.
또한, 상기 실시 형태 1의 메모리 셀과 마찬가지로, 충분한 전하 축적량을 확보하기 위해, 산질화 실리콘막 SION 내 혹은 산질화 실리콘막 SION과 하부 산화 실리콘막 BOTOX 사이에 질화 실리콘막을 적층한 구조로 해도 된다. 또한, 더욱 우수한 데이터 유지 능력을 얻기 위해서, 메모리 게이트 전극 MG로부터 전하 축적막에 주입되는 정공의 터널 현상이 일어나는 3㎚ 이하의 상부 산화 실리콘막을 형성해도 된다. 상부 산화 실리콘막을 형성한 경우, 상부 산화 실리콘막 사이에 나노 도전 입자, 질화 실리콘막 혹은 아몰퍼스 박막을 둠으로써, 효과적으로 터널 현상에서의 정공의 주입을 행할 수 있다.
메모리 게이트 전극 MG에 관해서도, 상기 실시 형태 1의 메모리 셀과 마찬가지로, n형 폴리실리콘막은 아니고, p형 폴리실리콘막을 사용함으로써, 또한, n형 폴리실리콘막의 n형 불순물 농도를 내림으로써, FN 스트레스 인가 시의 메모리 게이트 전극 MG로부터 전하 축적막에의 정공 주입량을 늘릴 수 있다.
다음으로, 본 실시 형태 2에서의 메모리 셀의 기입·소거·읽어내기 동작에 대해서 설명한다. 도 28에, 「기입」, 「소거」 및 「읽어내기」시에서의 각 부위에의 전압의 인가 조건을 나타낸다. 기입 동작, 소거 동작 및 읽어내기 동작을, 소스 영역 MS와 드레인 영역 MD에 인가하는 전압을 반대로 하여 행함으로써, 전하의 축적 개소를 산질화 실리콘막 SION의 소스측의 제1 국재 영역과 드레인측의 제2 국재 영역의 2개소로 하여, 2비트/셀 동작으로 하는 것이 가능하다. 여기에서는, 소스측의 제1 국재 영역에 전하를 축적 하는 경우의 기입 동작, 소거 동작 및 읽어내기 동작에 대해서 설명한다.
기입 동작은, 채널 핫 일렉트론 주입법(CHE)에 의해 행한다. 기입 전압으로서는, 예를 들면, 소스 영역 MS에 인가하는 전압을 5V, 메모리 게이트 전극 MG에 인가하는 전압을 7V로 할 수 있다. 그리고, 드레인 영역 MD에 인가하는 전압을 0V, p형 웰 PWEL에 인가하는 전압을 0V로 한다. 또한, 기입 동작은, 채널 핫 일렉트론 주입법 외에 채널 유기 2차 전자 주입(CHISEL) 등의 다른 방법에서도 기입을 행할 수도 있다.
도 29는, 채널 핫 일렉트론 주입법에서의 기입 시의 전하의 움직임을 나타낸다. 채널을 흐르는 전자(일렉트론)는, 소스 영역 MS에 고전압을 인가함으로써 생기는 소스 영역 MS 끝의 강전계로 가속해서 핫 일렉트론으로 되고, 메모리 게이트 전극 MG에 인가한 정전압에 의한 수직 방향 전계에 의해 메모리 게이트 전극 MG 아래의 산질화 실리콘막 SION 내에 핫 일렉트론이 주입된다. 주입된 전자(핫 일렉트론)는, 산질화 실리콘막 SION에 있는 트랩 준위에 포획되고, 그 결과, 산질화 실리콘막 SION에 전자가 축적되어 메모리 셀의 임계값 전압이 상승한다.
여기서, 본 실시 형태 2에서는, 채널 핫 일렉트론 주입법을 이용하여 기입 동작을 행하고 있는 데에 대해, 상기 실시 형태 1에서는, 소스 사이드 주입 방식을 이용하고 있다. 어느쪽의 주입 방식에서도 핫 일렉트론을 생성해서 핫 일렉트론을 전하 축적막에 주입하는 점에서는 동일하지만, 상위한 점은, 메모리 셀의 각 부위에 인가하는 전압 조건이 서로 다르다. 이 전압 조건이 서로 다름으로써, 핫 일렉트론이 발생하는 장소가 서로 다르다. 상기 실시 형태 1에서 이용하고 있는 소스 사이드 주입 방식에서는, 도 3에 도시한 바와 같이, 선택 게이트 전극 SG와 메모리 게이트 전극 MG의 경계 부근의 바로 아래에서 핫 일렉트론이 생성된다. 이에 대하여, 본 실시 형태 2에서 이용하고 있는 채널 핫 일렉트론 주입법에서는, 도 29에 도시한 바와 같이, p형 웰 PWEL과 소스 영역 MS의 경계 부근에서 핫 일렉트론이 발생하고 있는 것을 알 수 있다. 이 채널 핫 일렉트론 주입법을 이용함으로써, 전자의 축적 개소를 산질화 실리콘막 SION의 소스측의 제1 국재 영역으로 할 수 있다.
다음으로, 소거 동작의 설명을 행한다. 소거 동작의 플로우차트는, 도 4에 도시하는 상기 실시 형태 1에서의 플로우차트와 동일하며, 우선 FN 스트레스 인가를 행한 후, 설정한 임계값 전압에 도달할 때까지 BTBT핫 홀 소거를 반복하여 행하는 것에 특징 중 하나가 있다.
도 30은, FN 스트레스 인가 시의 전하의 움직임을 도시하는 도면이다. FN 스트레스 인가에서는, 인가 전압으로서, 예를 들면, 메모리 게이트 전극 MG에 인가하는 전압을 11V, 그 밖의 부위에의 인가 전압(소스 영역 MS에 인가하는 전압, 드레인 영역 MD에 인가하는 전압, p형 웰 PWEL에 인가하는 전압)을 전부 0V로 한다. 이 FN 스트레스 인가에 의한 FN 터널 현상에서, 도 30에 도시한 바와 같이, 메모리 게이트 전극 MG로부터 산질화 실리콘막 SION에 정공을 주입한다. 이 때, 기입 동작에서 산질화 실리콘막 SION에 전자를 축적한 개소에서는, 축적한 전자에 의해 메모리 게이트 전극 MG와 산질화 실리콘막 SION과의 계면의 산질화 실리콘막 SION에 걸리는 수직의 전계가 커지기 때문에, 정공의 주입량이 많아진다. 이 정공의 주입에 의해 기입 동작에서 산질화 실리콘막 SION에 축적한 전자를 줄여서, 메모리 셀의 임계값 전압을 내린다. 드레인 영역 MD에 인가하는 전압은, BTBT 소거로 이행할 때의 전압의 절환을 불필요로 하기 때문에, BTBT 소거 시와 동일한 플로팅 상태로 할 수도 있다. FN 스트레스 인가에 의한 메모리 셀의 임계값 전압의 변화는, 도 6에 도시한 특성과 마찬가지이다.
도 31에 FN 스트레스 인가 후의 BTBT 소거 시의 전하의 움직임을 나타낸다. BTBT 소거에서는, 예를 들면, 메모리 게이트 전극 MG에 인가하는 전압을 -6V, 소스 영역 MS에 인가하는 전압을 6V로 하고, 드레인 영역 MD를 플로팅 상태로 한다. 소스 영역 MS와 메모리 게이트 전극 MG 사이에 걸리는 전압에 의해 소스 영역 MS단부에서 밴드간 터널링 현상에서 생성된 정공이, 소스 영역 MS에 인가되어 있는 고전압에 의해 가속되어 핫 홀로 되고, 그 일부가 메모리 게이트 전극 MG에 인가된 부전압으로 가까이 당겨져서 산질화 실리콘막 SION 내에 주입된다. 주입된 핫 홀은, 산질화 실리콘막 SION의 트랩 준위에 포획되어, 메모리 셀의 임계값 전압이 저하한다. 그리고, 메모리 셀의 임계 전압이 충분히 내려갈 때까지(베리파이 동작을 패스할 때까지), BTBT 소거를 반복하여 행한다. BTBT 소거에서는, 핫 홀을 주입하기 위해서, 전하 축적막이 전하 중성 상태를 초과해서 정전하 축적 상태로 되도록 할 수 있으므로, 메모리 트랜지스터의 임계값 전압을 충분히 내릴 수 있어, 큰 읽어내기 전류가 얻어져, 고속 동작에 적합하다는 이점이 있다.
이와 같이 본 실시 형태 2에서도 상기 실시 형태 1와 마찬가지로, FN 스트레스 인가에 의한 임계값 전압의 저하에 의해, 밴드간 터널링 현상이 발생하는 위치에서의 수직 방향 전계가 작아져서, 밴드간 터널링에 의해 생기는 전자·정공량이 감소하여, 상기 실시 형태 1과 마찬가지로 소거 전류의 저감 효과를 얻을 수 있다.
다음으로, 읽어내기 방법에 대해서 설명한다. 읽어내기 동작은, 예를 들면, 드레인 영역 MD에 인가하는 전압을 1.5V, 소스 영역 MS에 인가하는 전압을 0V, 메모리 게이트 전극 MG에 인가하는 전압을 3V로 한다. 그리고, 소스 영역 MS와 드레인 영역 MD 사이의 전압을 기입 시와 역방향으로 하여 행한다. 이에 의해 읽어내기 동작을 행할 수 있다.
계속해서, 복수의 메모리 셀에서 메모리 어레이를 구성했을 때의 동작에 대해서 설명한다.
도 32는, 본 실시 형태 2에서의 메모리 어레이를 도시하는 회로도이다. 간략화를 위해, 2×4개의 메모리 셀만을 나타내고 있다. 도 32에 도시한 바와 같이, 전하 축적막의 소스 영역 MS측과 드레인 영역 MD측의 2개소를 국재 영역으로 하여 2비트/셀 동작을 행하기 위해, 좌우 대칭의 버철 그라운드 어레이라고 부르는 어레이 구성을 채용하고 있다.
도 32에 도시한 바와 같이, 각 메모리 셀의 메모리 게이트 전극 MG를 접속하 는 메모리 게이트 선 MGL0∼MGL3은, X방향으로 평행하게 연장한다.
또한, 메모리 셀의 소스 영역 MS와 드레인 영역 MD를 접속하는 비트선 BL0∼BL2는, Y방향, 즉, 메모리 게이트 선 MGL0∼MGL3과 직교하는 방향으로 연장한다. 또한, 이들의 배선은, 회로도 상뿐만 아니라, 각 소자나 배선의 레이아웃 상도 상기 방향으로 연장하도록 구성되어 있다.
도 32에서는 도시를 생략하지만, 비트선 BL0∼BL2 등과 메모리 게이트 선 MGL0∼MGL3 등에는, 기입·소거 시에 고전압을 인가하기 위해서 고내압의 MOS 트랜지스터로 이루어지는 승압 드라이버가 접속되어 있다. 비트선 BL0∼BL2 등은, 로컬 비트선을 구성하고 있다. 1개의 로컬 비트선에는, 16개, 32개 혹은 64개의 메모리 셀을 접속하고, 로컬 비트선은 로컬 비트선을 선택하는 M0S 트랜지스터를 통해서 글로벌 비트선에 접속되고, 글로벌 비트선은 센스 앰프에 접속되어 있다.
도 33은, 도 32에 도시하는 메모리 어레이에 있어서 기입·소거·읽어내기 시에 각 배선에 인가하는 전압 조건을 도시하는 도면이다.
우선, 도 33에 도시한 전압 조건에서의 기입 동작에 대해서 설명한다. 도 33에 도시한 기입 조건은, 도 32에 도시하는 메모리 셀 BIT1의 비트선 BL1측에 전하를 주입하는 조건이다. 선택 셀인 메모리 셀 BIT1의 전하를 주입하는 측에 접속되어 있는 비트선 BL1에는 5V, 메모리 게이트 선 MGL0에는 7V를 인가하고, 메모리 셀 BIT1의 전하를 주입하지 않는 측에 접속되어 있는 비트선 BL0은 0V로 한다. 이 결과, 도 28에서 도시하는 기입 조건을 충족시켜서 메모리 셀 BIT1의 비트선 BL1측의 전하 축적막 내에 전자가 주입되어 기입 동작이 행해진다. 이 때, 비선택의 메 모리 셀 BIT2의 비트선 BL1측에 전하가 주입되지 않도록 메모리 셀 BIT2에 접속된 비트선 BL2에는 3V를 인가한다. 그 외의, 선택 셀이 접속되지 않고 있는 메모리 게이트 선 MGL1∼3은 0V로 한다.
다음으로, 도 33에 도시한 전압 조건에서의 소거 동작에 대해서 설명한다. 일정 시간의 FN 스트레스 인가 후에, BTBT 소거 단위마다 순차적으로 BTBT 소거를 행해 가는 시퀀스에서, 소거 동작을 행한다. 최초의 FN 스트레스 인가에서는, 모든 메모리 게이트 선 MGL0∼MGL3에 11V를 인가하고, 비트선 BL0∼BL2는 모두 0V로 한다. 이 조건에서, 모든 메모리 셀에 대하여 FN 스트레스가 인가된다. 그 후의 BTBT 소거에서는, WORD1에 포함되는 메모리 셀이 접속되어 있는 비트선 BL0∼2에는 6V, 메모리 게이트 선 MGL0에는 -6V를 인가한다. 비트선 BL0∼BL2와 메모리 게이트 선 MGL0에 모두 고전압이 인가되어 있는 WORD1의 메모리 셀에서, BTBT의 소거가 행해진다. 마찬가지로 하여, WORD2, WORD3, WORD4와 순차적으로 BTBT 소거를 행해간다.
계속해서, 도 33에 도시한 전압 조건에서의 읽어내기 동작에 대해서 설명한다. 메모리 셀 BIT1의 비트선 BL1측에 축적한 전하를 읽어내는 경우, 선택 셀인 메모리 셀 BIT1이 접속되어 있는 비트선 BL0에 1.5V, 비트선 BL1에 0V, 메모리 게이트 선 MGL0에 3V를 인가한다. 기입과는 역방향의 전류를 흘려서 읽어내기를 행하게 된다.
이상, 도 28 및 도 33에서 본 실시 형태 2에서의 메모리 셀을 구동하는 전압 조건을 나타내어 왔지만, 이들의 조건은 일례로서, 여기에서 나타낸 수치를 갖고 본 발명이 한정되는 것은 아니다.
도 27에 도시하는 불휘발성 반도체 기억 장치(메모리 셀)의 제조 방법은, 메모리 트랜지스터의 게이트 절연막의 형성 방법을 제외하고, NROM(Nitride R0M)의 제조 방법과 동일하다.
메모리 트랜지스터의 게이트 절연막의 형성은, 하부 산화 실리콘막 BOTOX(3㎚∼10㎚ 정도)를 열산화법 혹은 ISSG(In-situ Stream Generation) 산화법에 의해 형성한 후, 산질화 실리콘막 SION(5∼30㎚ 정도)을 감압 화학적 기상 성장법으로 퇴적하여 행한다. 여기에서, 하부 산화 실리콘막 BOTOX의 막 두께는, 터널링 현상이 일어나기 어려운 3㎚ 이상인 것이 바람직하다. 이와 같이 하여, 본 실시 형태 2에서의 불휘발성 반도체 기억 장치를 제조할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
상기 실시 형태 1 및 상기 실시 형태 2에서는, 메모리 셀의 전하 축적막으로서 산질화 실리콘막 혹은 질화 실리콘막을 이용했지만, 산화 탄탈막, 산화 알루미늄막 등의 트랩 준위를 갖는 트랩성 절연막을 이용해도 된다.
또한, 상기 실시 형태 1 및 상기 실시 형태 2에서는, FN 스트레스 인가로서, FN 터널링 현상을 이용하여 메모리 게이트 전극으로부터 전하 축적막에 정공을 주입하는 예에 대해서 설명하고 있지만, 이에 한하지 않고, 예를 들면, FN 터널링 현상을 이용하여, 전하 축적막으로부터 메모리 게이트 전극에 전자를 뽑아냄으로써, 전하 축적막에 축적되어 있는 전자를 저감하여도 된다.
본 발명은, 불휘발성 반도체 기억 장치를 제조하는 제조업에 폭넓게 이용할 수 있다.
도 1은 본 발명의 실시 형태 1에서의 불휘발성 반도체 기억 장치(메모리 셀)의 주요부 단면도.
도 2는 도 1에 도시하는 불휘발성 반도체 기억 장치의 기입·소거·읽어내기 시에서의 선택 메모리 셀의 각 부위에의 전압 인가 조건을 도시하는 도면.
도 3은 도 1에 도시하는 불휘발성 반도체 기억 장치의 기입 시에서의 전하의 움직임을 도시하는 도면.
도 4는 본 실시 형태 1에서의 소거 동작을 나타내는 플로우차트.
도 5는 도 1에 도시하는 불휘발성 반도체 기억 장치에서, FN 스트레스 인가 시의 전하의 움직임을 도시하는 도면.
도 6은 도 1에 도시하는 불휘발성 반도체 기억 장치에서, 메모리 게이트 전극에 플러스의 전압을 인가(FN 스트레스 인가)했을 때, 메모리 셀의 임계값 전압이 변화되는 모습을 나타내는 그래프.
도 7은 도 1에 도시하는 불휘발성 반도체 기억 장치에서, BTBT 소거 시의 전하의 움직임을 도시하는 도면.
도 8은 도 1에 도시하는 불휘발성 반도체 기억 장치에서, FN 스트레스 인가를 실시한 경우와 실시하지 않았던 경우, BTBT 소거에서의 소거 전류의 시간 변화를 도시하는 도면.
도 9는 도 1에 도시하는 불휘발성 반도체 기억 장치에서, FN 스트레스 인가를 실시한 경우와 실시하지 않았던 경우, BTBT 소거에서의 임계값 전압의 시간 변 화를 도시하는 도면.
도 10은 실시 형태 1에서의 메모리 어레이를 도시하는 회로도.
도 11은 메모리 어레이에서의 기입·소거·읽어내기 시에 각 배선에 인가하는 전압 조건을 도시하는 도면.
도 12는 소거 동작의 전압인가 시퀀스를 도시하는 도면.
도 13은 FN 스트레스 인가 후의 BTBT 소거에서, 인가 전압을 단계적으로 올리는 전압 조건을 도시하는 도면.
도 14는 실시 형태 1에서의 다른 메모리 어레이를 도시하는 회로도.
도 15는 실시 형태 1에서의 다른 메모리 어레이를 도시하는 회로도.
도 16은 실시 형태 1에서의 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 주요부 단면도.
도 17은 도 16에 후속하는 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 주요부 단면도.
도 18은 도 17에 후속하는 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 주요부 단면도.
도 19는 도 18에 후속하는 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 주요부 단면도.
도 20은 도 19에 후속하는 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 주요부 단면도.
도 21은 도 20에 후속하는 불휘발성 반도체 기억 장치의 제조 공정을 도시하 는 주요부 단면도.
도 22는 도 21에 후속하는 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 주요부 단면도.
도 23은 도 22에 후속하는 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 주요부 단면도.
도 24는 실시 형태 1에서의 다른 불휘발성 반도체 기억 장치의 주요부 단면도.
도 25는 실시 형태 1에서의 다른 불휘발성 반도체 기억 장치의 주요부 단면도.
도 26은 실시 형태 1에서의 다른 불휘발성 반도체 기억 장치의 주요부 단면도.
도 27은 실시 형태 2에서의 불휘발성 반도체 기억 장치의 주요부 단면도.
도 28은 실시 형태 2에서의 불휘발성 반도체 기억 장치에서, 기입·소거·읽어내기 동작 시에, 선택 메모리 셀의 각부위에 인가하는 전압 조건을 도시하는 도면．
도 29는 도 27에 도시하는 불휘발성 반도체 기억 장치의 기입 시에서의 전하의 움직임을 도시하는 도면．
도 30은 도 27에 도시하는 불휘발성 반도체 기억 장치에서, FN 스트레스 인가 시의 전하의 움직임을 도시하는 도면．
도 31은 도 27에 도시하는 불휘발성 반도체 기억 장치에서, BTBT 소거 시의 전하의 움직임을 도시하는 도면．
도 32는 실시 형태 2에서의 메모리 어레이를 도시하는 회로도.
도 33은 메모리 어레이에서의 기입·소거·읽어내기 시에 각 배선에 인가하는 전압 조건을 도시하는 도면．
도 34는 본 발명자들이 검토한 불휘발성 반도체 기억 장치에서의 BTBT 소거 동작을 도시하는 메모리 셀의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
BIT1 : 메모리 셀
BIT2 : 메모리 셀
BL, BL0, BL1 : 비트선
BOTOX : 하부 산화 실리콘막
CAP : 산화 실리콘막
CONT : 플러그
GAPSW : 측벽 스페이서
INS1 : 층간 절연막
INS2 : 층간 절연막
M1 : 제1 층배선
MD : 드레인 영역
MDM : 저농도 n형 불순물 영역
ME : n형 불순물 영역
MG, MG1, MG2 : 메모리 게이트 전극
MGL, MGL0∼MGL3 : 메모리 게이트선
MGR : 측벽 스페이서
MS : 소스 영역
MSM : 저농도 n형 불순물 영역
NMG : n형 폴리실리콘층
NSG : n형 폴리실리콘층
PSUB : 반도체 기판
PWEL : p형 웰
RES1 : 포토레지스트막
SE : p형 불순물 영역
SG, SG1, SG2 : 선택 게이트 전극
SGL, SGL0∼SGL3 : 선택 게이트 선
SGOX : 게이트 절연막
SIN : 질화 실리콘막
SION : 산질화 실리콘막
SL, SL0∼SL3 : 소스선
STI : 소자 분리 영역
SW : 측벽 스페이서
TOPOX : 상부 산화 실리콘막
Vd : 전압(드레인 영역에 인가하는 전압)
Vmg : 전압(메모리 게이트 전극에 인가하는 전압)
Vs : 전압(소스 영역에 인가하는 전압)
Vsg : 전압(선택 게이트 전극에 인가하는 전압)
Vwell : 전압(p형 웰에 인가하는 전압)

Claims (20)

  1. (a) 반도체 기판 내에 이격하여 형성된 제1 반도체 영역 및 제2 반도체 영역과,
    (b) 상기 제1 반도체 영역 및 상기 제2 반도체 영역 사이 위의 상기 반도체 기판의 상부에 형성된 제1 절연막과,
    (c) 상기 제1 절연막 위에 형성된 제1 게이트 전극을 포함하고,
    상기 제1 절연막은,
    (b1) 산화 실리콘막과,
    (b2) 상기 산화 실리콘막 위에 형성되고, 전하를 축적하는 기능을 갖는 전하 축적막을 갖고, 상기 전하 축적막과 상기 제1 게이트 전극이 직접 접촉하고 있는 메모리 셀을 포함하는 불휘발성 반도체 기억 장치로서,
    상기 반도체 기판에 인가하는 전압보다도 큰 정전압을 상기 제1 게이트 전극에 인가함으로써, 상기 메모리 셀의 임계값 전압을 상기 메모리 셀의 기입 상태의 임계값 전압보다도 내리는 제1 동작을 실시한 후, 상기 반도체 기판 내에서의 밴드간 터널링 현상을 이용하여 발생시킨 정공을 상기 전하 축적막에 주입함으로써, 상기 메모리 셀의 임계값 전압을 더 내리는 제2 동작을 실시함으로써 소거 동작을 완료하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 전하 축적막은, 산질화 실리콘막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 동작은, 상기 제1 게이트 전극으로부터 상기 전하 축적막에의 정공의 주입에 의해 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 불휘발성 반도체 기억 장치는, 복수의 상기 메모리 셀을 갖고,
    상기 제1 동작을 모든 상기 메모리 셀에 대하여 일괄하여 행하고, 그 후, 상기 제2 동작을 모든 상기 메모리 셀을 구분한 블록 단위로 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제1 동작은 반복하지 않는 한편, 상기 제2 동작은, 상기 메모리 셀의 임계값 전압이 소정의 임계값 전압으로 내려갈 때까지 반복하여 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제1 동작에서, 상기 제1 게이트 전극에 인가하는 전압은, 10V 이상 12V 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 제2 동작은, 상기 제1 게이트 전극에 소정의 부전압을 인가하고, 또한, 상기 제2 반도체 영역에 상기 반도체 기판에 인가하는 전압보다도 큰 소정의 정전압을 인가함으로써 행하고, 상기 제1 게이트 전극에 인가하는 전압의 절대값 및 상기 제2 반도체 영역에 인가하는 전압의 절대값을, 상기 제2 동작을 반복함에 따라서 올리는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 메모리 셀의 기입 동작은, 채널 핫 일렉트론 주입법에 의해 상기 전하 축적막에 핫 일렉트론을 주입함으로써 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 전하 축적막의 상기 제1 반도체 영역측인 제1 국재(局在) 영역과 상기 전하 축적막의 상기 제2 반도체 영역측인 제2 국재 영역에 독립적으로 전하를 축적함으로써, 1개의 상기 메모리 셀에 2비트의 정보를 기억시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 메모리 셀에는, 상기 메모리 셀을 선택하는 선택 트랜지스터가 형성되고,
    상기 선택 트랜지스터는,
    (d) 상기 제1 반도체 영역 및 상기 제2 반도체 영역 사이 위의 상기 반도체 기판의 상부에 형성된 제2 절연막과,
    (e) 상기 제2 절연막 위에 형성된 제2 게이트 전극을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 메모리 셀의 기입 동작은, 소스 사이드 주입법에 의해 상기 전하 축적막에 핫 일렉트론을 주입함으로써 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 메모리 셀의 기입 동작 시에 상기 제1 게이트 전극에 인가되는 전압의 전압값과, 상기 메모리 셀의 소거 동작의 일부를 구성하는 상기 제1 동작 시에 상기 제1 게이트 전극에 인가되는 전압의 전압값이 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 메모리 셀의 기입 동작 시에 상기 제1 게이트 전극에 전압을 공급하는 전원 회로를 이용하여, 상기 메모리 셀의 소거 동작의 일부를 구성하는 상기 제1 동작 시에 상기 제1 게이트 전극에 전압을 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제1항에 있어서,
    상기 산화 실리콘막의 막 두께는, 3㎚ 이상인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제1항에 있어서,
    상기 전하 축적막은, 질화 실리콘막과 상기 질화 실리콘막 위에 형성된 산질화 실리콘막으로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제1항에 있어서,
    상기 전하 축적막은, 제1 산질화 실리콘막과 상기 제1 산질화 실리콘막 위에 형성된 질화 실리콘막과 상기 질화 실리콘막 위에 형성된 제2 산질화 실리콘막과의 적층막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제3항에 있어서,
    상기 제1 게이트 전극은, p형 폴리실리콘막으로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. (a) 반도체 기판 내에 이격하여 형성된 제1 반도체 영역 및 제2 반도체 영역과,
    (b) 상기 제1 반도체 영역 및 상기 제2 반도체 영역 사이 위의 상기 반도체 기판의 상부에 형성된 제1 절연막과,
    (c) 상기 제1 절연막 위에 형성된 제1 게이트 전극을 포함하고,
    상기 제1 절연막은,
    (b1) 제1 산화 실리콘막과,
    (b2) 상기 제1 산화 실리콘막 위에 형성되고, 전하를 축적하는 기능을 갖는 전하 축적막을 갖는 메모리 셀을 포함하는 불휘발성 반도체 기억 장치로서,
    상기 반도체 기판에 인가하는 전압보다도 큰 정전압을 상기 제1 게이트 전극에 인가함으로써 상기 제1 게이트 전극으로부터 상기 전하 축적막에 정공을 주입하여, 상기 메모리 셀의 임계값 전압을 상기 메모리 셀의 기입 상태의 임계값 전압보다도 내리는 제1 동작을 실시한 후, 상기 반도체 기판 내에서의 밴드간 터널링 현상을 이용하여 발생시킨 정공을 상기 전하 축적막에 주입함으로써, 상기 메모리 셀의 임계값 전압을 더 내리는 제2 동작을 실시함으로써 소거 동작을 완료하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 전하 축적막과 상기 제1 게이트 전극 사이에 제2 산화 실리콘막이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제19항에 있어서,
    상기 제2 산화 실리콘막의 막 두께는, 3㎚ 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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