JP4664707B2 - 半導体記憶装置 - Google Patents
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Description
(3)保持時、電荷は絶縁膜MONOS中に注入されたキャリアの電荷として保持される。絶縁膜中でのキャリア移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。
(4)読み出し時、選択ゲート側拡散層200に正電位を与え、選択ゲート500に正電位を与えることで、選択ゲート下のチャネルをオン状態にする。ここで、書きこみ、消去状態により与えられるメモリゲートの閾値差を判別できる適当なメモリゲート電位、(すなわち、書きこみ状態の閾値と消去状態の閾値の中間電位)を与えることで、保持していた電荷情報を電流として読み出すことができる。
そこで、この交点を用いることで、安定したメモリ保持特性を得ることができる。
半導体によるアレイを構成した集積不揮発性メモリにおいて、書き込み、消去動作を安定に行うため、いわゆる‘ベリファイ動作’が、広く用いられている。これは、書き込みや消去時に、書き込み消去動作印加後、閾値のレベルを確認し、設定電位に達するように、書き込み消去動作を繰り返し行えるようにするものである。正孔注入を行うセルにおいても、十分な消去状態を作り出すため、消去パルスを印加した後、消去状態の確認をベリファイ動作が、広く用いられている。
そこで、図6に示すように、時間変化を受けない交点であるメモリゲート電圧VAにおいて、電流IAとの比較を行うことで、ベリファイを行う。この電流点は注入後の時間変動を受けないため、消去状態を容易に判定することができる。
また、ベリファイ点を外挿することができる。すなわち、交点より低い電圧VFにおいてベリファイ点を設定する際、VFにおける電流と相互コンダクタンスをもとに、交点における電流値を予測することができる。これを基に、VF点でベリファイを行うことができる。
この傾きの変化は、電荷をトランジスタ特性の差として読み出すメモリセルにとっては、結局、閾値の変化として現れてくる。すなわち、図9において、IDをベリファイ電流値とした場合、書き込み直後では、ベリファイレベルがVDであるのに対して、時間経過後では、VEに変化してしまう問題とみることができる。
これらの参照表は、不揮発性メモリアレイの制御プログラムとして形成することができる。また、メモリアレイの回路中に、素子により回路構成として組み込むことができる。例えば、図37に示すように、印加パルスのステップ数のカウンタを設け、異なる電位をもつ電源線(Vd1,Vd2,Vd3,Vd4)のセレクタを介してメモリゲート(MGL)のドライバを駆動させることで、ステップにより異なる電圧を印加することができる。
ステップ1を十分に弱い電子注入を用いて行う場合、ステップ1を行った後にベリファイを行っても、ベリファイ基準に達していないことは明らかである。そこで、ステップ1の後のベリファイを行わないことで書き込み時間を短縮することができる。ここでは、ステップ1を用いて説明を行ったが、多段ステップを用いる場合に、ステップ2以降においても不要なベリファイを省き、繰り返し書き込みをおこなってから、ベリファイを行うことが書き込み時間を短縮するうえで有効である。始めの2段ではベリファイを行わず、その後のパルス印加時にはベリファイを行う場合の書き込みシーケンスを図19にまとめた。
書き換えを繰り返すことで電荷保持膜が劣化し、より強い書き込みを行うことが必要になる。そのため、書き換え回数の少ないうちは早いステップにおいて最初のベリファイを行い、書き換え回数が増加した場合、より遅れたステップにおいて最初のベリファイを行うようにすることで、書き込み時間の短縮を図ることができる。ここでは書き込みについて説明したが、多段の消去を行う場合においても有効である。
また、ここまで表中において、すべての端子電圧を与える場合を例示してきた。
また、図23にしめすようにメモリゲート電位が低い設定に対して拡散層電極電位Vsを高く設定することでより広く電子を注入することができる。
また、消去パルスを加えることで正孔注入を行うと、蓄積されたホールの電荷により、ホール発生が抑制されることが知られている。そのため、十分な消去をするためには、段階的に電界を強くすることが有効である。一方、ホール注入は絶縁膜にストレスを与え、膜劣化を引き起こすことが知られている。そのため、過度のホール注入を避ける必要がある。そこで、図26に示した参照表のように、ベリファイを行いながら段階的に電界を上げ、十分な消去が行われたところで、それ以上の消去をやめることで、不要なホールの注入を避けることができる。また、図27に示すように、メモリゲートのバイアス設定により、効率的な消去を行うことができる。
この正孔注入方式では、拡散層電圧(Vs)を小さくしても、正孔を注入できる特徴がある。そこで、図33に示した参照表のような多段消去を行うことが、リーク電流低減に有効である。すなわち、ステップ1では蓄積された電子のため、拡散層−メモリゲート間に強い電界が生じ、大きなリーク電流を生むことになる。そこで、ステップ1のとき、拡散層電圧を下げることが、リーク電流低減に効果的である。ステップ1により蓄積された電子を緩和したのち、消去を進めればよい。
図12にその構成図を示した。チップ上では、高速に動作させる必要があるメモリアレイと、例えば消費電力低減のため低速で動作させる必要があるアレイを混載する必要がでてくる。このとき、高速で動作させる必要があるアレイでは、上述したようにホットホール注入方式を用いることができる。この場合、同じメモリセルでも必要に応じて動作方式を変えることができる。図12で示した構成においては、高速メモリアレイのみに実施例1および2で述べたベリファイ動作を適用することができる。
200,300,210,310…拡散層、
500,1500…選択トランジスタ、
550,1550…メモリトランジスタ、
800,810,820…キャリア発生領域、
850,851…電子注入領域、
900…選択ゲート絶縁膜、
940…サイドウオール、
950…メモリゲート絶縁膜、
954,956…シリコン酸化膜、
955…シリコン窒化膜、
960…メモリアレイ、
970…メモリアレイブロック、
VA,VB,VC,VD,VE,VF…閾値。
Claims (11)
- 半導体基板上に絶縁膜を介してゲート電極が積層されてなる第1ゲートを有する第1の絶縁ゲート型電界効果トランジスタと、
前記第1の絶縁ゲート型電界効果トランジスタに隣接する前記半導体基板の領域上に形成された電荷蓄積膜を含む第2ゲートを有する第2の絶縁ゲート型電界効果トランジスタと、
前記第1の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に形成された第1のチャンネルと、
前記第2の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に、前記第1のチャンネルと電気的に接続されるように隣接して形成された第2のチャンネルと、
前記第1のチャンネルと前記第2のチャンネルとが形成された前記半導体基板の領域を挟み込むように前記第1のチャンネルの一端側と前記第2のチャンネルの他端側にそれぞれ形成された第1の拡散層電極および第2の拡散層電極と
を有し、
前記第2ゲートに電圧を印加し、前記第2のチャネル領域から前記電荷蓄積膜へ電子およびホールを注入させることにより書き込みおよび消去を行う集積半導体不揮発性メモリであって、
前記消去は、前記第2ゲートに複数回パルス電圧を印加するパルス印加と、前記第2ゲートに印加されるゲート電圧に対してセル電流の値が実質的に経時変化しないゲート電圧を基準としたセル電流の比較によるベリファイとを含み、
前記パルス電圧の各々は、予め用意された参照表に従って決定される
ことを特徴とする集積半導体不揮発性メモリ。 - 前記参照表にパルス幅が規定されている
ことを特徴とする請求項1に記載の集積半導体不揮発性メモリ。 - 少なくとも2回の書き込みパルスの印加を行った後、ベリファイを行う
ことを特徴とする請求項1に記載の集積半導体不揮発性メモリ。 - 前記消去における前記ベリファイは、少なくとも2回の消去パルスの印加を行った後に行われる
ことを特徴とする請求項1記載の集積半導体不揮発性メモリ。 - 少なくとも2回の書き込みパルスの印加を行った後、ベリファイを行い、少なくとも2回の消去パルスの印加を行った後、前記消去における前記ベリファイを行う
ことを特徴とする請求項1に記載の集積半導体不揮発性メモリ。 - 半導体基板上に絶縁膜を介してゲート電極が積層されてなる第1ゲートを有する第1の絶縁ゲート型電界効果トランジスタと、
前記第1の絶縁ゲート型電界効果トランジスタに隣接する前記半導体基板の領域上に形成された電荷蓄積膜を含む第2ゲートを有する第2の絶縁ゲート型電界効果トランジスタと、
前記第1の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に形成された第1のチャンネルと、
前記第2の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に、前記第1のチャンネルと電気的に接続されるように隣接して形成された第2のチャンネルと、
前記第1のチャンネルと前記第2のチャンネルとが形成された前記半導体基板の領域を挟み込むように前記第1のチャンネルの一端側と前記第2のチャンネルの他端側にそれぞれ形成された第1の拡散層電極および第2の拡散層電極と
を有し、
前記第2ゲートに電圧を印加し、前記第2のチャネル領域から前記電荷蓄積膜へ電子およびホールを注入させることにより書き込みおよび消去を行う
集積半導体不揮発性メモリであって、
前記書き込みは、前記第2ゲートに複数回パルス電圧を印加するパルス印加と、前記第2ゲートに印加されるゲート電圧に対してセル電流の値が実質的に経時変化しないゲート電圧を基準としたセル電流の比較によるベリファイとを含み、
前記パルス電圧の各々は、予め用意された参照表に従って決定される
ことを特徴とする集積半導体不揮発性メモリ。 - 前記参照表が回路素子構成により記憶されている
ことを特徴とする請求項6記載の集積半導体不揮発性メモリ。 - 半導体基板上に絶縁膜を介してゲート電極が積層されてなる第1ゲートを有する第1の絶縁ゲート型電界効果トランジスタと、
前記第1の絶縁ゲート型電界効果トランジスタに隣接する前記半導体基板の領域上に形成された電荷蓄積膜を含む第2ゲートを有する第2の絶縁ゲート型電界効果トランジスタと、
前記第1の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に形成された第1のチャンネルと、
前記第2の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に、前記第1のチャンネルと電気的に接続されるように隣接して形成された第2のチャンネルと、
前記第1のチャンネルと前記第2のチャンネルとが形成された前記半導体基板の領域を挟み込むように前記第1のチャンネルの一端側と前記第2のチャンネルの他端側にそれぞれ形成された第1の拡散層電極および第2の拡散層電極と
を有し、
前記第2ゲートに電圧を印加し、前記第2のチャネル領域から前記電荷蓄積膜へ電子およびホールを注入させることにより書き込みおよび消去を行う
集積半導体不揮発性メモリであって、
前記書き込みは、前記第2ゲートに多段ステップの電圧を印加する多段ステップ電圧印加と、前記第2ゲートに印加されるゲート電圧に対してセル電流の値が実質的に経時変化しないゲート電圧を基準としたセル電流の比較によるベリファイとを含み、
前記多段ステップの電圧の各々は、予め用意された参照表に従って決定される
ことを特徴とする集積半導体不揮発性メモリ。 - 前記参照表が回路素子構成により記憶されている
ことを特徴とする請求項8記載の集積半導体不揮発性メモリ。 - 半導体基板上に絶縁膜を介してゲート電極が積層されてなる第1ゲートを有する第1の絶縁ゲート型電界効果トランジスタと、
前記第1の絶縁ゲート型電界効果トランジスタに隣接する前記半導体基板の領域上に形成された電荷蓄積膜を含む第2ゲートを有する第2の絶縁ゲート型電界効果トランジスタと、
前記第1の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に形成された第1のチャンネルと、
前記第2の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に、前記第1のチャンネルと電気的に接続されるように隣接して形成された第2のチャンネルと、
前記第1のチャンネルと前記第2のチャンネルとが形成された前記半導体基板の領域を挟み込むように前記第1のチャンネルの一端側と前記第2のチャンネルの他端側にそれぞれ形成された第1の拡散層電極および第2の拡散層電極と
を有し、
前記第2ゲートに電圧を印加し、前記第2のチャネル領域から前記電荷蓄積膜へ電子およびホールを注入させることにより書き込みおよび消去を行う集積半導体不揮発性メモリであって、
前記消去は、前記第2ゲートに多段ステップの電圧を印加する多段ステップ電圧印加と、前記第2ゲートに印加されるゲート電圧に対してセル電流の値が実質的に経時変化しないゲート電圧を基準としたセル電流の比較によるベリファイとを含み、
前記多段ステップの電圧の各々は、予め用意された参照表に従って決定される
ことを特徴とする集積半導体不揮発性メモリ。 - 前記参照表が回路素子構成により記憶されている
ことを特徴とする請求項10記載の集積半導体不揮発性メモリ。
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