KR101064765B1 - 반도체 기억 장치 - Google Patents

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KR101064765B1
KR101064765B1 KR1020050043978A KR20050043978A KR101064765B1 KR 101064765 B1 KR101064765 B1 KR 101064765B1 KR 1020050043978 A KR1020050043978 A KR 1020050043978A KR 20050043978 A KR20050043978 A KR 20050043978A KR 101064765 B1 KR101064765 B1 KR 101064765B1
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간 야스이
데쯔야 이시마루
신이찌로 기무라
다이스께 오까다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

불휘발성 반도체 기억 장치를 안정적으로 동작시키기 위한 동작 방식을 제공한다. 스플리트 게이트 구조의 불휘발성 반도체 기억 장치에 있어서, 핫 홀 주입을 행하는 경우, 시간 변화하지 않는 교점을 이용하여, 핫 홀 주입 동작의 베리파이를 행한다. 이에 의해, 경시 변화를 고려하지 않고 소거 상태의 베리파이를 할 수 있다. 또한, 복수회의 펄스 전압 또는 다단 스텝 전압을 게이트부에 인가함으로써 기입 또는 기입/소거를 행한다.
캐리어 발생 영역, 전자 주입 영역, 임계값, 실리콘 산화막, 메모리 어레이.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1a는 스플리트 메모리 셀의 평면도,
도 1b는 도 1a에서 설명하는 스플리트 메모리 셀의 대표적 등가 회로도,
도 1c는 도 1a에서 나타내는 스플리트 메모리 셀의 단면도,
도 2는 스플리트 메모리 셀을 이용한 메모리 어레이의 등가 회로도,
도 3은 메모리 셀 구조 및 기입 동작을 설명하기 위한 모식적 소자 단면 구조도,
도 4는 메모리 셀 구조 및 소거 동작을 설명하기 위한 모식적 소자 단면 구조도,
도 5는 기입 및 소거 상태를 설명하기 위한 메모리 트랜지스터 동작 특성을 도시하는 도면.
도 6은 소거 상태에서의 IV 특성의 경시 변화를 나타내는 메모리 트랜지스터 동작 특성을 도시하는 도면.
도 7은 소거 상태에서의 임계값의 경시 변화를 도시하는 도면.
도 8은 본 발명에 따른 소거 동작을 나타내는 소거 동작 시퀀스를 도시하는 도면.
도 9는 기입 상태에서의 IV 특성의 경시 변화를 나타내는 메모리 트랜지스터 동작 특성을 도시하는 도면.
도 10은 계면 준위가 기입 임계값에 미치는 효과의 설명도,
도 11은 계면 준위가 기입 임계값에 미치는 효과의 설명도,
도 12는 칩 구성도,
도 13은 메모리 셀 단자명,
도 14는 기입 펄스 설정 참조표,
도 15는 기입 동작을 설명하기 위한 모식적 소자 단면 구조도,
도 16은 기입 동작을 설명하기 위한 모식적 소자 단면 구조도,
도 17은 기입 펄스 설정 참조표,
도 18은 기입 펄스 설정 참조표,
도 19는 기입 펄스 및 베리파이 시퀀스 설명도,
도 20은 메모리 셀 어레이 등가 회로도,
도 21은 기입 펄스 설정 참조표,
도 22는 기입 펄스 설정 참조표,
도 23은 기입 펄스 설정 참조표,
도 24는 소거 펄스 설정 참조표,
도 25는 소거 펄스 설정 참조표,
도 26은 소거 펄스 설정 참조표,
도 27은 소거 펄스 설정 참조표,
도 28은 메모리 어레이 구성도,
도 29는 소거 펄스 설정 참조표,
도 30은 소거 펄스 설정 참조표,
도 31은 소거 펄스 설정 참조표,
도 32는 소거 펄스 설정 참조표,
도 33은 소거 펄스 설정 참조표,
도 34는 소거 펄스 설정 참조표,
도 35는 소거 펄스 설정 참조표,
도 36은 소거 펄스 설정 참조표,
도 37은 기입 펄스 설정표에 대응한 인가 펄스를 발생시키기 위한 회로 구성도,
도 38은 본 실시예에서의 기입시의 인가 펄스를 나타내는 타이밍차트도,
도 39는 다른 실시예에서의 기입시의 인가 펄스를 나타내는 타이밍차트도,
도 40은 다른 실시예에서의 기입시의 인가 펄스를 나타내는 타이밍차트도.
* 도면의 주요 부분에 대한 부호의 설명
100… 기판,
200, 300, 210, 310… 확산층,
500, 1500… 선택 트랜지스터,
550, 1550… 메모리 트랜지스터,
800, 810, 820… 캐리어 발생 영역,
850, 851… 전자 주입 영역,
900… 선택 게이트 절연막,
940… 사이드월,
950… 메모리 게이트 절연막,
954, 956… 실리콘 산화막,
955… 실리콘 질화막,
960… 메모리 어레이,
970… 메모리 어레이 블록,
VA, VB, VC, VD, VE, VF… 임계값.
[종래기술의 문헌정보]
[특허 문헌1] 미국 특허 005969383호 명세서
[특허 문헌2] 미국 특허 US6477084호 명세서
[비특허 문헌1] S.Sze저, 「피직스 오브 세미컨덕터 디바이스(Physics of Semiconductor Devices, 2nd edition)」 제2판, 윌리 출판(Wiley-Interscience pub.), p.496∼506
[비특허 문헌2] S.Sze저, 「피직스 오브 세미컨덕터 디바이스(Physics of Semiconductor Devices, 2nd edition)」 제2판, 윌리 출판(Wiley-Interscience pub.), p.447
[비특허 문헌3] 「1997년 심포지움 온 VLSI 테크놀러지(1997 Symposium on VLSI Technology)」, 1997년, p.63∼64
[비특허 문헌4] 「1986년 아이·이·이·이, 인터내셔날 일렉트론 디바이스 미팅, 테크니컬 다이제스트(1986 IEEE, International Electron Device Meeting, Technical Digest)」, 1986년, p.584, 585
[비특허 문헌5] 「1987년 아이·이·이·이, 인터내셔날 일렉트론 디바이스 미팅, 테크니컬 다이제스트(1987 IEEE, International Electron Device Meeting, Technical Digest)」, p.718∼721
[비특허 문헌6] 「2001년 아이·이·이·이, 인터내셔날 일렉트론 디바이스 미팅, 테크니컬 다이제스트(2001 IEEE, International Electron Device Meeting, Technical Digest)」, p.719∼722
본 발명은 반도체 기억 장치 중, 특히 불휘발성 메모리 구조를 유효하게 동작시키는 방식을 갖는 반도체 기억 장치에 관한 것이다.
LSI에 조립된 집적 반도체 메모리의 하나로 불휘발성 메모리가 있다. 이것은, LSI의 전원을 끄더라도 기억 정보가 남는 소자로서, LSI를 다양한 응용에 이용하기 위해서는 매우 중요한 소자로 되어 있다.
반도체 소자의 불휘발성 메모리에 대해서는, 비특허 문헌1에 소위 부유 게이트형 메모리나 절연막을 이용한 메모리가 기재되어 있다. 여기에도 기재되어 있는 바와 같이, 절연막을 적층하고, 그 계면이나 절연막 안의 트랩 등에 전하를 축적하 는 것은, 부유 게이트형에 비해서 새로운 도전층을 형성할 필요가 없어, CMOSLSI 프로세스와 정합성 좋게 메모리를 형성할 수 있다는 것이 알려져 있다.
그러나, 지금까지의 절연막 안에 전하를 축적하는 것에서는, 전하의 주입과 방출을 행하게 하면서, 또한, 충분히 전하 보유 특성을 갖게 하는 것이 요구되기 때문에, 실현이 곤란한 것으로 되어 있다. 이에 대하여, 전하를 방출시키는 대신에, 서로 다른 부호를 가진 전하를 주입함으로써 기억 정보의 재기입을 행하는 것이 제안되어 있다. 이 동작에 대해서는, 비특허 문헌3에 기술되어 있다. 이 구조에서는, 메모리 동작시키는 다결정 실리콘 게이트와 셀의 선택을 행하는 게이트가 분리되어 형성되어 있다. 또한, 마찬가지의 기재를 특허 문헌1이나 특허 문헌2에서도 볼 수 있다.
이 메모리 셀 구조에서는, 기본적으로는 NMOS를 베이스로 한 2개의 트랜지스터가, 선택 트랜지스터의 옆에 메모리 트랜지스터를, 소위 '세로 적층'의 배치로 연결시키도록 놓여져 있다. 이것을 등가 회로로서 나타낸 것이 도 1c이다. 또한, 도 1a 및 도 1b에는 각각 도 1c에 도시하는 회로에 대응하는 메모리 소자의 평면도 및 단면도를 일례로서 도시한다. 또한, 이 메모리 셀을 이용하여 어레이를 구성한 경우의 배치 구성예를 도 2에 도시했다. 선택 트랜지스터와 메모리 트랜지스터의 게이트(선택 게이트, 메모리 게이트)가, 각각 SGL, MGL로 나타낸 워드 라인을 구성하고, 선택 트랜지스터의 확산층이 비트선(BL)으로, 또한, 메모리 트랜지스터의 확산층이 소스선(SL)으로 되어 있다.
도 3, 도 4에, 이 메모리 셀의 대표적 기입 소거 동작 오퍼레이션을 도시했 다. 메모리 게이트의 게이트 절연막(950)은 실리콘 산화막 사이에 실리콘 질화막을 끼우는 구조로 형성하고 있고, 소위 MONOS 구조(Metal-Oxide-Nitride-Oxide Semiconductor(Silicon))로 되어 있다. 선택 게이트의 게이트 절연막(900)은 실리콘 산화막이다. 확산층 전극(200, 300)은, 각각, 선택 게이트와 메모리 게이트를 마스크로 형성하고 있다. 이 메모리 셀의 기본적인 동작으로서, (1) 기입, (2) 소거, (3) 보유, (4) 판독의 4개의 상태가 고려된다. 단, 이 4개의 상태의 호명은, 대표적인 것으로서 이용하고 있고, 기입과 소거에 대해서는, 반대의 호명 방법을 사용할 수도 있다. 또한, 동작 오퍼레이션도 대표적인 것을 이용하여 설명하지만, 서로 다른 다양한 오퍼레이션법이 고려되고 있다. 여기서는, 설명을 위해 NMOS 타입으로 형성한 메모리 셀에 대해서 설명하지만, PMOS 타입이라도 원리적으로는 마찬가지로 형성할 수 있다.
(1) 기입시를 모식적으로 도 3에 도시했다. 메모리 게이트측 확산층(200)에 플러스 전위를 부여하고, 선택 게이트측 확산층(300)에는 기판(100)과 동일한 접지 전위를 부여한다. 메모리 게이트(550)에 기판(100)에 대하여 높은 게이트 오버 드라이브 전압을 가함으로써, 메모리 게이트 아래의 채널을 온 상태로 한다. 여기서 선택 게이트의 전위를 임계값보다 0.1 내지 0.2V 높은 값을 취함으로써, 온 상태로 한다. 이 때, 2개의 게이트의 경계 부근에 가장 강한 전계를 발생시키기 때문에, 많은 핫 일렉트론이 발생하여, 메모리 게이트측에 주입된다. 임팩트 이온화에 의한 캐리어의 발생 상태를 부호 800으로서 도시했다. 전자를 흰 동그라미 표시, 정공을 해칭 처리를 한 동그라미로 나타냈다. 이 현상은 소스 사이드 인젝션(Source Side Injection:SSI)으로서 알려져 있는 것으로, 이에 대해서는, 비특허 문헌4에 A.T.Wu 등에 의한 기술에서 볼 수 있다. 여기서의 기술은, 부유 게이트형의 메모리 셀을 이용하고 있지만, 절연막형에 있어서도 주입 기구는 마찬가지이다. 이 방식에서의 핫 일렉트론 주입의 특장으로서, 전계가 선택 게이트와 메모리 게이트 경계 부근에 집중하기 때문에, 메모리 게이트의 선택 게이트측 단부에 집중적으로 주입이 행해지는 것이다. 또한, 부유 게이트형에서는, 전하 보유층이 전극에 의해 구성되어 있지만, 절연막형에서는, 절연막 안에 축적되도록 되기 때문에, 매우 좁은 영역에 전자가 보유되게 된다.
(2) 소거시를 도 4에 모식적으로 도시했다. 메모리 게이트(550)에 마이너스 전위를 부여하고, 메모리 게이트측 확산층(200)에 플러스 전위를 부여함으로써, 확산층 단부의 메모리 게이트와 확산층이 오버랩한 영역에서, 강한 반전이 발생하도록 함으로써, 밴드간 터널 현상을 일으켜, 홀을 생성할 수 있다. 이것을 부호 810으로 도시했다. 이 밴드간 터널 현상에 대해서는, 예를 들면 비특허 문헌5에 있어서 T.Y.Chan 등에 의한 기술에서 볼 수 있다. 이 메모리 셀에 있어서는, 발생한 홀이 채널 방향으로 가속되어, 메모리 게이트의 바이어스에 의해 이끌려 MONOS막 안에 주입됨으로써 소거 동작이 행해진다. 또한, 발생한 홀이 2차적인 전자-정공쌍을 발생시키는 상태를 부호 820으로 나타냈다. 이들의 캐리어도 MONOS막 안에 주입된다. 즉, 일렉트론의 전하에 의해 상승하고 있던 메모리 게이트의 임계값을, 주입된 홀의 전하에 의해 낮출 수 있다.
(3) 보유시, 전하는 절연막 MONOS 안에 주입된 캐리어의 전하로서 보유된다. 절연막 중에서의 캐리어 이동은 매우 적고 느리기 때문에 전극에 전압이 걸려 있지 않더라도, 양호하게 보유할 수 있다.
(4) 판독시, 선택 게이트측 확산층(200)에 플러스 전위를 부여하고, 선택 게이트(500)에 플러스 전위를 부여함으로써, 선택 게이트 아래의 채널을 온 상태로 한다. 여기서, 기입, 소거 상태에 의해 부여되는 메모리 게이트의 임계값 차를 판별할 수 있는 적당한 메모리 게이트 전위(즉, 기입 상태의 임계값과 소거 상태의 임계값의 중간 전위)를 부여함으로써, 보유하고 있던 전하 정보를 전류로서 판독할 수 있다.
이 동작 오퍼레이션을 이용한 메모리 셀의 특징은, 2극성의 캐리어의 전하를 이용하고 있기 때문에, 메모리 트랜지스터의 설정 임계값을 크게 변경할 수 있는 것이다. 도 5는, 횡축에 메모리 게이트 전압, 종축에 셀 판독 전류를 표시한 것이다. 측정에는, 상기, 판독 상태를 이용한 것이다. 초기 상태의 I-V 특성에 비해서, 전자를 주입함으로써 임계값을 높게 한 것이, 기입 상태 'H' 이다. 또한, 정공 주입에 의해 임계값을 낮게 한 것이 소거 상태 'L'이다. 예를 들면, 전자의 주입, 방출을 이용하여 임계값을 변경하는 것에서는, 초기 상태로부터 마이너스측으로, 임계값을 변경할 수 없다. 그 때문에, 기입과 초기 상태 사이에서 동작시키는 것이 필요하게 된다. 이에 대하여, 2극성을 이용함으로써, 큰 임계값 변화가 실현되어 있다. 이에 의해, 소거 상태에서, 큰 판독 셀 전류를 얻을 수 있다는 것이 특징으로 된다. 또한, 이 넓은 동작 영역은 다치 동작을 시키는 데 있어서도 유효 하다.
한편, 정공 주입을 이용한 셀에서는, 정공의 이탈 현상에 의해, 임계값이 변경되는 문제가 알려져 있다. 이 현상에 대해서는, 예를 들면, 비특허 문헌6에 W. J.Tsai 등에 의한 기술에서 볼 수 있다. 정공의 플러스 전하가 감소함으로써, 정공 주입 후, 시간과 함께, 임계값은 높은 방향으로 시프트해 간다. 메모리 셀의 정보 보유 능력에 대해서는, 이 임계값의 변동에 의해 결정되기 때문에, 이 정공 이탈에 의한 변화는 큰 문제로서, 정공 주입에 의한 메모리 형성을 방해하는 하나의 원인으로 되어 있다.
따라서, 본 발명의 목적은, 상기 문제점을 해결하여, 안정된 동작을 행할 수 있는 절연 게이트형 불휘발성 메모리를 제공하는 것이다.
도 6에, 이 현상에 의한 판독 전류의 변화를 도시했다. 횡축은 메모리 게이트의 게이트 전압, 종축은 판독 셀 전류이다. 소거 직후와, 일정 시간 경과 후의 I-V 특성을 플로팅하고 있다. 화살표 850으로 나타내는 바와 같이 정공 이탈에 의해 임계값이 상승하여 파형이 우측 방향으로 이동해 있는 것을 알 수 있다. 한편, 메모리 게이트 전압이 큰 영역에서는, 반대로 파형은 좌측 방향으로 움직이고 있는 것을 볼 수 있다(화살표(860)). 이것은, 정공 이탈에 수반하는 계면 특성의 회복에 의한 것이다. 이와 같이 2개의 현상이 동시에 일어나기 때문에, 전류 파형은, 교점을 경계로 역방향으로 움직이는 것처럼 나타난다. 이 교점은, 엄밀하게는, 1점에서 교차하는 것은 아니지만, 경과 시간 의존성이 작아, 실효적으로는, 1점에서 교차하는 것처럼 볼 수 있다. 즉, 정공 이탈이 일어나더라도, 움직이지 않은 점이 존재하는 것으로 볼 수 있다.
이 모습을 도 7에 정리했다. 도 6에 있어서, 교점에서의 전류값을 IA, 또, 교점을 사이에 두는 전류값을 IB 및 IC로 한다. 이 때, 각각의 전류값을 임계값으로 정의하고, Vth-A, Vth-B, Vth-C로 해서, 도 7에 그 시간 변화를 나타내고 있다. 횡축은 소거 후(정공 주입후)의 경과 시간이다. 화살표 850 및 화살표 860에 대응하여, 각각, Vth-C는 상승을, 또한, Vth-B는 감소하고 있다. 이에 반해, Vth-A에서는, 시간 변동을 하지 않고, 일정한 값을 취하고 있다. 그래서, 이 교점을 이용함으로써, 안정된 메모리 보유 특성을 얻을 수 있다.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시 형태에 대하여 도면을 이용하여 상세히 설명한다.
[제1 실시예]
이하, 본 발명의 대표적인 소거 동작에 대하여 설명한다. 도 8이, 본 발명에 따른 소거 동작 시퀀스를 나타내는 흐름도가다.
반도체에 의한 어레이를 구성한 집적 불휘발성 메모리에 있어서, 기입, 소거 동작을 안정적으로 행하기 위해, 소위 '베리파이 동작'이 널리 이용되고 있다. 이것은, 기입이나 소거시에, 기입 소거 동작 인가 후, 임계값의 레벨을 확인하고, 설정 전위에 도달하도록, 기입 소거 동작을 반복해서 행할 수 있도록 하는 것이다. 정공 주입을 행하는 셀에 있어서도, 충분한 소거 상태를 만들어내기 위해, 소거 펄 스를 인가한 후, 소거 상태를 확인하는 베리파이 동작이 널리 이용되고 있다.
또한, 도 8에 있어서, VMG는 메모리 게이트 전압을, VA는 도 6에서의 교점에서의 게이트 전압을, Icell은 메모리 셀을 흐르는 판독 전류(셀 전류)를, IA는 VA에서의 셀 전류를 나타내고, N은 소거 펄스의 인가 횟수를 나타낸다.
종래, 정공 이탈에 의해, 임계값이 시간 변동해 가기 때문에, 예를 들면, IC(Vth-C)를 이용하여 베리파이를 행하면, 이탈에 의한 시간 변화 때문에, 전류가 감소하여, 필요한 판독 전류를 확보할 수 없게 된다. 또한, 소거 펄스 인가후, 베리파이 동작을 행할 때까지의 경과 시간에 의해, 전류 변동이 발생하기 때문에, 소거 상태의 적정한 평가를 행할 수 없게 된다.
그래서, 도 6에 도시하는 바와 같이, 시간 변화를 받지 않는 교점인 메모리 게이트 전압 VA에 있어서, 전류 IA와의 비교를 행함으로써, 베리파이를 행한다. 이 전류점은 주입 후의 시간 변동을 받지 않기 때문에, 소거 상태를 용이하게 판정할 수 있다.
판독 전류를, 이 교점의 전류값으로 하면, 소거 후, 장시간 경과해도, 안정된 판독 전류를 얻을 수 있다. 또한, 셀의 판독 전류로서는, 이 베리파이 전압에 기초하여 설정할 수 있다. 예를 들면, 판독 전류로서 IA보다 큰 것 IB가 필요한 경우, 초기 상태에서의 Vth-B와 Vth-A의 차 VBST를 예측하고, 판독시의 메모리 게이트 전압 VA를 설정하면 된다. VA보다 높은 영역에서는, 전류는 증가하는 변화를 하기 때문에, 이러한 판독 전위 설정을 행함으로써, 판독 전류를 확보할 수 있다. 반대로, 그 정도의 전류를 필요로 하지 않는 경우에 있어서도, 메모리 게이트 전압 VA으로 베리파이를 행함으로써, 소거 상태를 평가할 수 있기 때문에, 그 후의 전류 변화를 예측할 수 있다. 즉, Vth-C의 경시 변화를 알고 있기 때문에, 일정한 IA를 알면, 이 효과를 감안하여 환산할 수 있다.
또한, 베리파이점을 외삽할 수 있다. 즉, 교점보다 낮은 전압 VF에 있어서 베리파이점을 설정할 때, VF에서의 전류와 상호 컨덕턴스에 기초하여, 교점에서의 전류값을 예측할 수 있다. 이것에 기초하여, VF점에서 베리파이를 행할 수 있다.
[제2 실시예]
다음으로, 본 발명의 방식을 이용한 경우의 기입 소거 동작에서의, 베리파이 조건의 설정법에 대하여 설명한다. 소거 상태에 있어서는, 상술한 바와 같이 교점에 의해 베리파이된 경우, 이 교점과, 기입 상태에서의 베리파이점 사이를, 이 메모리 셀의 실제의 동작 윈도우로 할 수 있다.
한편, 기입 상태에서는, 핫 홀을 절연막에 주입한 경우, 절연막-산화막 계면에 계면 준위를 생성하는 것이 알려져 있다. 계면 준위가 있으면, 게이트의 전계 효과에 의해 표면 전위를 변화시켜 감으로써, 전자가 계면 준위에 트랩되게 되고, 이 전자가 갖는 전하에 의해, 전류로 정의하는 임계값은 크게 변하게 된다. 그 때문에, 불휘발성 메모리의 동작에 있어서는, 임계값의 변동이 가해지게 되어, 중요 한 과제라고 볼 수 있다. 이 효과는, 주로 전자의 트랩에 의해 발생하기 때문에, 기입측에서 큰 문제로 되고 있다. 이 현상을, 도 9를 이용하여 설명한다. 도 9에서는, 횡축에 메모리 게이트의 게이트 전위, 종축에 셀의 판독 전류를 대수 표시를 이용하여 나타내고 있다. 기입 직후와, 일정 시간 경과 후의 IV 특성이 도시되어 있다. 기입 직후에서는, 소거시의 정공 주입에 의해 발생한 계면 준위 때문에, 판독 전류의 기울기는 작은 것으로 되어 있다. 그러나, 시간이 지남에 따라, 계면 준위가 회복하여, 판독 전류의 기울기는 작아지게 되어, 파형은 세운 것으로 되어 가고 있다. 이 회복 현상은, 고온 상태에서 보다 강하게 나타나고, 특히 100℃ 이상으로 되면 현저하게 되는 것이 알려져 있다. 통상의 반도체 칩의 사용 동작 온도가 -40℃ 내지 100℃ 정도인 것을 고려하면, 이 현상을 피할수 없는 것이라고 할 수 있다.
이 기울기의 변화는, 전하를 트랜지스터 특성의 차로서 판독하는 메모리 셀에 있어서는, 결국 임계값의 변화로서 나타난다. 즉, 도 9에 있어서, ID를 베리파이 전류값으로 한 경우, 기입 직후에서는 베리파이 레벨이 VD인 데 반해, 시간 경과 후에서는 VE로 변화해 버리는 문제라고 볼 수 있다.
이하에 이 변화량에 대하여 설명한다. 이 임계값의 변화량에 대해서는, 비특허 문헌2에 기술되어 있다. 즉, 발생하는 계면 준위의 양과, 메모리 게이트 전압의 기울기에 대한 관계가 명확하게 되어 있다. 그래서, 이것에 기초하여, 계면 준위의 양과, 베리파이 레벨의 변화량(임계값 전압의 변화량)의 관계를 구한 것이, 도 10, 도 11이다.
도 10, 도 11에 있어서는, 메모리 게이트의 게이트 절연막 두께를 파라미터로 하고 있다. 이 메모리 셀 구조에 있어서는, 메모리 게이트의 게이트 절연막(950)은 실리콘 산화막과 실리콘 질화막의 적층 구조를 이용하고 있다. 여기에서는, 산화막으로 환산한 실효 막 두께 Tox를 이용하여 나타내고 있다. 메모리 게이트의 막 두께를 얇게 함으로써, 계면 준위의 효과를 억제할 수 있다. 그러나, 이 막 두께를 얇게 하면, 전하 보유 특성 등의, 다른 디바이스 특성에 영향을 미치는 것이 알려져 있다. 또한, 두껍게 하면, 기입 소거 특성이 열화하는 것이 알려져 있기 때문에, 서브미크론(1미크론 이하) 세대 상당의 선택 트랜지스터 및 메모리 트랜지스터를 이용하는 것을 생각하면, 실효적으로 이용할 수 있는 것은, Tox<25nm라고 생각할 수 있다. 또한, 메모리에서의 'L' 상태와 'H' 상태의 전류비의 설정 방법은, 어레이 및 주변의 센스 앰프 특성에 강하게 의존하는 것이라고 고려된다. 그러나, 일반적으로 어레이 구성으로서, 동일한 라인에 셀이 256 비트 정도의 수가 붙는 것으로 고려하면, 그 비로서, 3자리의 확보가 목표라고 볼 수 있다. 이 때, 계면 준위에 의한 효과로 2V의 임계값 변동이 일어나게 된다. 여기서, 정공이 만드는 계면 준위가 1012cm-2 오더인 것이 보고되어 있기 때문에, 임계값 변동의 필요 조건을 구하는 상한으로서 1013cm-2를 가정했다. 도 11은, 그 계면 준위와 임계값 변동의 관계를 구한 것이다. 1013cm-2를 가정한 경우, 2V의 변화를 예측할 필요가 있다. 이것에는, 기입측에서의 베리파이를 행할 때에, 필요한 설정 베리파이 레벨 을, 이 계면 준위에 의한 효과를 가하여, 2V 높게 설정함으로써, 장시간 경과해도 안정된 판독 전류를 얻을 수 있다. 여기에서의 시산(試算)에는, 기본적인 동작을 설명하기 위해 실온을 가정하고 있지만, 사용 설정에 기초하여 온도 특성을 감안할 수 있다.
여기서는, 실용적인 셀 전류를 고려함으로써, 임계값의 변화로서 설정 방법에 대하여 설명했다. 한편, 도 9에 도시한 바와 같이, 계면 준위의 회복은 IV의 기울기가 세워지는 것으로서 관측할 수 있다. 계면 준위의 경우, 밴드 갭의 전자 전도대측에서는 정공 트랩이 중심으로 되고, 가전자대에서는 전자 트랩이 작용하기 때문에, 표면 포텐셜이 미드 갭으로 되는 게이트 전압을 축으로 이 회복 현상이 일어나는 것으로 볼 수 있다. 도 9에서는, x축 상에 이 교점이 나타나는 상태를 볼 수 있다. 이 경우, 이 점은 기입 상태에서의 부동점으로 볼 수 있기 때문에, 이 점을 베리파이에 이용하면 유효하게 사용할 수 있다. 그러나, 실제로는, 이 교점에서의 전류값은 도 9에도 도시한 바와 같이 매우 작은 것으로 되기 때문에, 실용적이지 않다. 그러나, 여기에 부동점이 나타나고 IV 파형은 대수축에 대하여 거의 직선인, 소위 서브 스레쉬홀드 특성을 나타내고 있기 때문에, 직접이 아니더라도 외삽함으로써 이용할 수 있다.
설정예를 이하에 설명하면, 도 6에 도시하는 소거 상태에서, 메모리 게이트 전압 2V, 셀 전류 100μA/μm로 되는 셀에 있어서, 초기 상태에서는, 이 셀 전류값에 대응하는 메모리 게이트 전압이 4V로 되어 있던 경우, 기입측에서의 메모리 게이트 전압을 6V로 설정하는 바, 상기에 설명한 계면 순위의 효과를 고려하여, 또한 2V 높게 설정한 8V로 하면 된다. 단, 기울기에 의한 효과를 환산함으로써, 기입측 베리파이 전압을 낮추고, 또한, 낮은 전류값으로 행할 수 있다.
이 높은 기입을 실시함에 있어서, 복수의 기입 펄스를 이용함으로써, 양호한 메모리 동작을 얻을 수 있다. 상술한 바와 같이, SSI 기입한 전자는 좁은 영역에 국소적으로 주입되는 특징이 있다. 전자가 국소적인 주입에 의해 형성된 포텐셜 장벽은, 채널 방향의 전계의 침투에 의해 낮춰지고, 펀치 스루라고 불리는 리크 전류가 발생하는 것이 알려져 있다. 그 때문에, 높은 임계값을 실현하기 위해서는, 매우 많은 전자를 주입하는 것이 필요하게 된다. 또한 소거에 있어서는, 이 전자를 소거하기 위해, 매우 많은 정공을 주입하는 것이 필요하게 되어, 막의 열화나 소거 부족 등의 문제를 야기시킨다. 이것을 회피하기 위해서는, 채널 핫 일렉트론(CHE) 방식에 의한 전자의 기입법과 SSI 방식을 조합하는 것이 유효하다. CHE라 함은, 채널 및 확산층단의 전계에 의해 전자를 가속함으로써 핫 일렉트론을 생성하고, 전하 보유부에 주입하는 것이다. 이 때문에, SSI에 비해서 확산층에 가깝게 걸치는 넓은 영역에 주입이 행해지게 된다. 물론 CHE와 SSI는, 전자 주입 기구를 설명하기 위한 모델로서, 엄밀하게 구별되는 것은 아니다. 여기서는, 서로 다른 2종의 펄스를 설명하기 위해 이용한 것이고, CHE로 한 펄스에 있어서도 SSI적 주입을 포함하고 있고, 또한, SSI로 한 펄스도 CHE적 주입을 포함하는 것이다.
CHE적인 주입은 SSI에 비해서, 메모리 게이트의 전압을 작게 설정함으로써 실현된다. 그래서, 높은 기입을 실현하기 위해, 처음에, 메모리 게이트 전압을 낮게 설정하고, CHE에 의한 주입을 행한 후, 메모리 게이트 전압을 높게 한 기입을 행한다. 이 경우, CHE에 의해 넓게 전자가 주입된 상태로, SSI에 의해 국소적인 주입을 행하기 때문에, 적은 전자 주입으로 유효하게 높은 기입을 행할 수 있다. 그 때문에, SSI 주입 시간을 짧게, 또한, 확산층에 거는 전압을 낮게 할 수 있다. 예를 들면, 처음에 메모리 게이트 전압 8V에서 기입을 행한 후, 메모리 게이트 전압 11V에서 기입을 행하면 된다. 또한, 이것과 아울러, 확산층 전압을 6.5V로부터 5.5V로 변경할 수 있다.
다단 기입에 의한 효과를 더욱 상세하게 나타낸다. 다단 기입에 있어서, 비교적 약하게 메모리 게이트 전압을 높게 하고 있던 경우, 이미 주입 전자가 존재하기 때문에, 그 후의 전자 주입 분포가 변화하게 된다. CHE 주입은 메모리 게이트 전압을 높게, 메모리 게이트측 확산층 전압을 낮게 설정한 상태일 때 발생하는 것을 설명했다. 다단 기입에서의 2회째 이후에서는, 그때까지의 주입 전자가 존재하기 때문에, 동일한 기구가 발생하는 것이라고 볼 수 있다. 이하, 설명을 명확하게 하기 위해, 도 1c에 기초하여, 각 단자의 바이어스 명칭을 도 13에 도시하고, 도 14에 도시하는 대표적인 동작 바이어스 조건을 이용하여 설명한다. 이들은, 이미지를 부여하기 위한 것으로, 수치를 특정하는 것이 아니다. Step 1에 있어서 메모리 게이트 전압을 6V로 설정한 기입 펄스에 의해, 전자 주입을 행한다(도 15). 도 15에 있어서 전하 축적층을, 실리콘 산화막(954), 실리콘 질화막(955), 실리콘 산화막(956)의 적층 구조에 의해 나타냈다. 스텝 1에 있어서, 부호 850으로 나타낸 바와 같이, 우선 선택 트랜지스터측에 전자 주입이 행해진다. 스텝 2에 있어서는, 메모리 게이트 전압을 높게 해도 부호 850에 축적된 전자 전하 때문에, 실효적인 메모리 게이트 전압은 낮은 것으로 된다. 그 때문에, 도 16에 화살표 830으로 나타내는 바와 같이, 보다 확산층 전극(200)에 가까운 영역(851)에 전자 주입이 행해지게 된다. 물론 이 동안에도 부호 850으로의 전자 주입이 완전히 방해받는 것은 아니므로, 부호 850의 전자 밀도 및 막 두께 방향으로의 분포는 확산되도록 변화해 간다. 이것은, 후단의 기입시에, CHE적인 주입 기구가 보다 강하게 작용하고 있기 때문이라고 고려할 수 있다. 그 때문에, 다스텝의 스텝 주입을 행함으로써, 최종적인 메모리 게이트 전압을 높게 해도, CHE를 이용한 전자 주입을 행할 수 있는 것이라고 할 수 있다. 주입된 전자는 메모리 게이트 영역에 넓게 분포하는 형태로 할 수 있기 때문에, 넓어진 분포에 의해 임계값을 유효하게 높게 할 수 있다. 또 반대로, 임계값이 동일한 경우, 넓어진 분포에 있어서는, 주입 장소마다의 주입된 전자의 단위 전하 밀도는 낮게 할 수 있기 때문에, 기입 후의 전자 보유 특성을 양호한 것으로 할 수 있다.
도 17은, 또한 다단의 스텝을 이용한 주입예를 도시한다. 상술한 베리파이 동작을 조합하여 이용할 수 있다. 즉, 필요한 스텝에 있어서 베리파이를 행함으로써, 불필요한 높은 메모리 게이트 전압을 걸지 않고, 필요한 임계값 상태까지 전자 주입을 행할 수 있다. 예를 들면, 스텝 3에서 충분한 높이까지 기입할 수 있으면, 스텝 4를 행할 필요가 없기 때문에, 메모리 게이트는 9V까지 기입 처리할 수 있다. 본 기입 방식은, 도 17에 도시한 펄스 설정의 참조표를 준비하고, 스텝마다 참조표에 따라 기입 동작을 행하는 것이라고 할 수 있다. 스텝 1의 전자 주입시에는, 전자에 의한 전압 강하가 작기 때문에, 단시간의 펄스 폭으로 설정할 수 있다. 그 상태를 도 18에 도시했다.
이들 참조표는, 불휘발성 메모리 어레이의 제어 프로그램으로서 형성할 수 있다. 또한, 메모리 어레이의 회로 중에, 소자에 의해 회로 구성으로서 편성할 수 있다. 예를 들면, 도 37에 도시하는 바와 같이 인가 펄스의 스텝 수의 카운터를 설치하고, 서로 다른 전위를 갖는 전원선(Vd1, Vd2, Vd3, Vd4)의 셀렉터를 통하여 메모리 게이트(MGL)의 드라이버를 구동시킴으로써, 스텝에 따라 서로 다른 전압을 인가할 수 있다.
스텝 1을 충분히 약한 전자 주입을 이용하여 행하는 경우, 스텝 1을 행한 후에 베리파이를 행해도, 베리파이 기준에 미치지 않은 것은 분명하다. 따라서, 스텝 1 후의 베리파이를 행하지 않음으로써 기입 시간을 단축할 수 있다. 여기서는, 스텝 1을 이용하여 설명을 행했지만, 다단 스텝을 이용하는 경우에, 스텝 2 이후에 있어서도 불필요한 베리파이를 생략하고, 반복 기입을 행하고 나서, 베리파이를 행하는 것이 기입 시간을 단축하는 데에 있어서 유효하다. 처음의 2단에서는 베리파이를 행하지 않고, 그 후의 펄스 인가시에는 베리파이를 행하는 경우의 기입 시퀀스를 도 19에 정리했다.
도 38에, 기입시의 인가 펄스의 조합을, 타이밍차트를 이용하여 도시한다. 여기서는, 하나의 셀에 주목함으로써 설명을 행한다. 여기서는 기입 펄스, P1, P2, P3을 가한 후, 베리파이 동작(V1)을 행하고, 필요에 따라 기입 펄스 P 4를 인가하고 있다. 여기서는, P1, P2, P3을 분할한 펄스로 부여하고 있지만, 도 39에 도시하는 바와 같이 하나의 펄스로 통합해서 행할 수 있다. 이 도면에 있어서는, 타이밍 외에, 각각 P1, P2, P3에 대응하여 인가되는 서로 다른 메모리 게이트 바이어스의 상황을 나타냈다. Vd1이 베리파이 포인트에 대응한다. 또한, 도 40에 도시하는 바와 같이, 동일한 펄스 중에서도, 잠시 전압을 바꿔감으로써, 마찬가지의 효과를 이끌어낼 수 있다.
재기입을 반복함으로써 전하 보유막이 열화하여, 보다 강한 기입을 행하는 것이 필요하게 된다. 그 때문에, 재기입 횟수가 적은 동안에는 빠른 스텝에 있어서 최초의 베리파이를 행하고, 재기입 횟수가 증가한 경우, 보다 지연된 스텝에 있어서 최초의 베리파이를 행하도록 함으로써, 기입 시간의 단축을 도모할 수 있다. 여기서는 기입에 대하여 설명했지만, 다단의 소거를 행하는 경우에 있어서도 유효하다.
또한, 여기까지 표 중에 있어서, 모든 단자 전압을 부여하는 경우를 예시하였다.
그러나, 도 20에 도시하는 바와 같은 어레이 동작, 구성을 취하는 경우에는, 참조표는 전압에 의한 파라미터가 아니고, 파라미터로서 전류값을 이용하여 구성할 수 있다. 도 20의 2개의 메모리 셀(Bit0과 Bit1)에의 기입에 의해 설명한다. 이 때, 각각의 드레인측 확산층 전위(Vd)는, BL0, BL1에 의해 주어지게 된다. BL0 및 BL1은 상하에 있는 MP0, MP1과 MN0, MP1 사이에 끼워져 있고, 그 게이트 전위는 정전류원 CCS1, CCS2를 연결한 회로에 의해 주어진다. CCS1 및 CCS2는 전류 I1, I2를 흘리는 것이기 때문에, MP0, MP1의 게이트에, I1의 전류가 흐르는 전위가 주어지도록 설정된다. 또한 마찬가지로 하여, MN0, MN1에 있어서는 I2의 전류가 흐르 는 게이트 전위로 설정된다. 이 때, “H”로 기입하는 셀에서는 BS0 및 BS1을 온으로 함으로써 선택한다. 이 때 상측으로부터 전류 I1이 유입되고, 하측으로부터 I2가 유출되기 때문에, 메모리 셀에는 전류 Ip가 흐르는 상태를 취할 수 있다. 즉, Vd를 Ip= I1-I2인 관계의 전위로 할 수 있다. 예를 들면, 셀 전류 Ip를 1μA로 하면, 도 14에 있어서 선택 트랜지스터의 게이트 오버 드라이브(Vcg-Vd)는 0.5V이고, 이것에 대응하여 도 21에 있어서는 Vd는 약 1V 정도의 전위가 주어지게 된다. 여기서는, 설명을 알기 쉽게 하기 위해, 기판 효과에 대하여 생략하고 있다. 이러한 어레이 구성에서는, 셀 전류에 의해 규정할 수 있기 때문에, 선택 트랜지스터의 게이트 전위의 설정 자유도가 증가하는 특징이 있다. 즉, 도 21에 있어서 1.5V로 설정하고 있던 메모리 셀에 있어서도 도 22에 도시하는 바와 같이 1V로 설정할 수 있다. 이 경우, Vs가 동일한 값(5V)이더라도, Vd를 작게 할 수 있기 때문에, Vs-Vd를 크게 할 수 있다. 이에 의해, 기입 효율을 높게 할 수 있다.
또한, 도 23에 도시하는 바와 같이 메모리 게이트 전위가 낮은 설정에 대하여 확산층 전극 전위 Vs를 높게 설정함으로써 보다 넓게 전자를 주입할 수 있다.
소거에 있어서도, 이 펄스의 참조표를 이용하는 방식이 유효하다. 소거 동작에서는, 'H' 상태에 기입된 셀에서는, 축적된 전자의 전하 때문에 높은 전계가 발생한다. 즉, 소거 펄스는, 메모리 게이트를 마이너스로, 메모리 게이트측 확산층 전극 전위를 플러스로 바이어스를 가한다. 이 때, 전자의 전하가 있는 것에 의해, 실효적인 메모리 게이트의 마이너스 바이어스는 강해져, 메모리 게이트-확산층 전극간의 전위차가 커진다. 그 때문에, 매우 다량의 홀이 발생하여, 큰 소거 전류 가 흐르게 된다. 그래서, 도 24에 도시하는 바와 같이 스텝 1에서는 Vs를 낮추어 약(弱)소거하는 것이 유효하다. 또한, 도 25에 도시한 바와 같이 펄스 폭을 설정함으로써, 소거 전류를 조작할 수 있다.
또한, 소거 펄스를 가함으로써 정공 주입을 행하면, 축적된 홀의 전하에 의해, 홀 발생이 억제되는 것이 알려져 있다. 그 때문에, 충분한 소거를 하기 위해는, 단계적으로 전계를 강하게 하는 것이 유효하다. 한편, 홀 주입은 절연막에 스트레스를 주어, 막 열화를 야기시키는 것이 알려져 있다. 그 때문에, 과도한 홀 주입을 피할 필요가 있다. 그래서, 도 26에 도시한 참조표와 같이, 베리파이를 행하면서 단계적으로 전계를 높이고, 충분한 소거가 행해진 시점에서, 그 이상의 소거를 멈춤으로써, 불필요한 홀의 주입을 피할 수 있다. 또한, 도 27에 도시하는 바와 같이, 메모리 게이트의 바이어스 설정에 의해, 효율적인 소거를 행할 수 있다.
도 28에 도시하는 바와 같이, 메모리 어레이(960)를 블록(970)으로 나누어 소거 동작을 행함으로써, 소거 전류를 작게 할 수 있다. 도 28은, 어레이를 A0 내지 A7의 8블록으로 나눈 예를 도시한 것이다. 이것에 대응시킨 참조표를 도 29에 도시한다. 도 29에서는, 선택 블록의 항이 부가되어 있다. 스텝 1 내지 24까지는, 블록마다의 선택을 행하고, 25 스텝에서는 전체 블록의 선택을 행하고 있다. 이것은, 소거 초기에 축적된 전자 때문에 강한 전계가 발생하여, 큰 소거 전류가 흐르기 때문이다. 이 초기 소거는 블록마다 행함으로써 전류를 저감할 수 있다. 또한, 블록마다 소거함으로써, 소거시에 있어서도 비선택 셀이 생성되게 된다. 그 때문에, 디스터브에 대하여 배려할 필요가 생긴다. 그래서, 스텝 25에 나타내는 바와 같이, 모든 블록을 선택하는 소거 시퀀스가 유효하다. 한번 소거를 행하고 있기 때문에, 모든 블록을 선택해도, 적은 전류로 억제할 수 있다. 이 방식에 의한 소거에서는 선택하는 블록의 순서를 도 30에 도시하는 바와 같이 전체 블록을 순차적으로 선택하면서, 다단의 펄스 인가를 행할 수 있다.
도 31은, 선택 트랜지스터에 전류를 흘리면서 소거를 행하는 경우의 참조표를 나타낸 것이다. 채널 전류에 기인한 핫 캐리어 성분을 가함으로써, 소거 효율을 좋게 할 수 있다. 또한, 이 방식을 이용한 경우, 과잉 핫 캐리어가 발생하여, 소자의 내압 파괴에 이르는 과제가 있다. 그래서, 도 20에 도시한 전류 제어를 이용하는 것이 유효하다. 그 경우의 참조표가 도 32이다. 예를 들면 Vd로서, 채널 전류 Ip가 1μA 흐르게 하면 된다.
이 정공 주입 방식에서는, 확산층 전압(Vs)을 작게 해도, 정공을 주입할 수 있다는 특징이 있다. 그래서, 도 33에 도시한 참조표와 같은 다단 소거를 행하는 것이, 리크 전류 저감에 유효하다. 즉, 스텝 1에서는 축적된 전자 때문에, 확산층-메모리 게이트 사이에 강한 전계가 발생하여, 큰 리크 전류를 발생시키게 된다. 따라서, 스텝 1일 때, 확산층 전압을 낮추는 것이, 리크 전류 저감에 효과적이다. 스텝 1에 의해 축적된 전자를 완화한 후, 소거를 진행시키면 된다.
또한, 이 스텝 1의 소거 동작을 기입 및 동작과 비교하면, 메모리 게이트의 설정 전위가 플러스, 마이너스 반대로 되어 있을 뿐인 것을 알 수 있다. 그래서, 스텝 1에 있어서, CHE적 효과가 강한 기입의 설정을 취함으로써, 재기입을 중첩시 킴으로써 확산층단에 축적되는 정공을 저감시킬 수 있다. 이 때의 다단 스텝에 의한 참조표를 도 34에 도시했다. 이와 같이, 기입, 또는 소거 동작과 동시에 행하는 처리는, 참조표에 부가해서 행할 수 있다. 도 35에 도시한 참조표에서는, 다단 소거를 행한 후, 메모리 게이트에 플러스 전위를 부가함으로써, 과잉 정공을 제거하는 시퀀스를 나타낸 것이다. 도 36의 참조표에 도시하는 바와 같이 블록마다의 소거를 행한 후, 전체 블록에 대하여, 메모리 게이트를 플러스 바이어스하는 시퀀스를 취할 수 있다.
[제3 실시예]
다음으로, 메모리 모듈을 복수 집적하는 경우에 대해 설명한다.
도 12에 그 구성도를 도시했다. 칩 상에서는, 고속으로 동작시킬 필요가 있는 메모리 어레이와, 예를 들면 소비 전력 저감을 위해 저속으로 동작시킬 필요가 있는 어레이를 혼재시킬 필요가 생긴다. 이 때, 고속으로 동작시킬 필요가 있는 어레이에서는, 상술한 바와 같이 핫 홀 주입 방식을 이용할 수 있다. 이 경우, 동일한 메모리 셀이라도 필요에 따라 동작 방식을 변경할 수 있다. 도 12에 도시한 구성에 있어서는, 고속 메모리 어레이에만 제1 실시예 및 제2 실시예에서 설명한 베리파이 동작을 적용할 수 있다.
선택 게이트와 절연막 안에 전하를 보유하는 메모리 게이트를 갖고, 정공 주입을 이용한 불휘발성 반도체 장치에 있어서, 시간 변동하지 않는 판독 전류값을 얻을 수 있기 때문에, 안정된 메모리 동작을 시킬 수 있다.

Claims (28)

  1. 반도체 기판 상에 절연막을 개재하여 게이트 전극이 적층되어 이루어지는 제1 게이트를 갖는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 절연 게이트형 전계 효과 트랜지스터에 인접하는 상기 반도체 기판의 영역 위에 형성된 전하 축적막을 포함하는 제2 게이트를 갖는 제2 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 절연 게이트형 전계 효과 트랜지스터의 하방의 상기 반도체 기판 내에 형성된 제1 채널과,
    상기 제2 절연 게이트형 전계 효과 트랜지스터의 하방의 상기 반도체 기판 내에, 상기 제1 채널과 전기적으로 접속되도록 인접하여 형성된 제2 채널과,
    상기 제1 채널과 상기 제2 채널이 형성된 상기 반도체 기판의 영역을 끼워 넣도록 상기 제1 채널의 일단측과 상기 제2 채널의 타단측에 각각 형성된 제1 확산층 전극 및 제2 확산층 전극을 갖고,
    상기 제2 게이트에 전압을 인가하고, 상기 제2 채널 영역으로부터 상기 전하 축적막에 전자 및 홀을 주입시킴으로써 기입 및 소거를 행하는 집적 반도체 불휘발성 메모리로서,
    상기 기입 및 소거는, 상기 제2 게이트에 복수회의 펄스 인가를 행하고, 상기 펄스 전압의 각각은, 미리 준비된 참조표에 따라 결정되는 것을 특징으로 하는 집적 반도체 불휘발성 메모리.
  2. 제1항에 있어서,
    상기 참조표에 펄스폭이 규정되어 있는 것을 특징으로 하는 집적 반도체 불휘발성 메모리.
  3. 제1항에 있어서,
    적어도 2회의 기입 펄스의 인가를 행한 후, 베리파이를 행하는 것을 특징으로 하는 집적 반도체 불휘발성 메모리.
  4. 제1항에 있어서,
    적어도 2회의 소거 펄스의 인가를 행한 후, 베리파이를 행하는 것을 특징으로 하는 집적 반도체 불휘발성 메모리.
  5. 제1항에 있어서,
    적어도 2회의 기입 펄스의 인가를 행한 후, 베리파이를 행하고, 적어도 2회의 소거 펄스의 인가를 행한 후, 베리파이를 행하는 것을 특징으로 하는 집적 반도체 불휘발성 메모리.
  6. 반도체 기판 상에 절연막을 개재하여 게이트 전극이 적층되어 이루어지는 제1 게이트를 갖는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 절연 게이트형 전계 효과 트랜지스터에 인접하는 상기 반도체 기판의 영역 위에 형성된 전하 축적막을 포함하는 제2 게이트를 갖는 제2 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 절연 게이트형 전계 효과 트랜지스터의 하방의 상기 반도체 기판 내에 형성된 제1 채널과,
    상기 제2 절연 게이트형 전계 효과 트랜지스터의 하방의 상기 반도체 기판 내에, 상기 제1 채널과 전기적으로 접속되도록 인접하여 형성된 제2 채널과,
    상기 제1 채널과 상기 제2 채널이 형성된 상기 반도체 기판의 영역을 끼워 넣도록 상기 제1 채널의 일단측과 상기 제2 채널의 타단측에 각각 형성된 제1 확산층 전극 및 제2 확산층 전극을 갖고,
    상기 제2 게이트에 전압을 인가하고, 상기 제2 채널 영역으로부터 상기 전하 축적막에 전자 및 홀을 주입시킴으로써 기입을 행하는 집적 반도체 불휘발성 메모리로서,
    상기 기입은, 상기 제2 게이트에 복수회의 펄스 인가를 행하고, 상기 펄스 전압의 각각은, 미리 준비된 참조표에 따라 결정되는 것을 특징으로 하는 집적 반도체 불휘발성 메모리.
  7. 제6항에 있어서,
    상기 참조표가 회로 소자 구성에 의해 기억되어 있는 것을 특징으로 하는 집적 반도체 불휘발성 메모리.
  8. 반도체 기판 상에 절연막을 개재하여 게이트 전극이 적층되어 이루어지는 제1 게이트를 갖는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 절연 게이트형 전계 효과 트랜지스터에 인접하는 상기 반도체 기판의 영역 위에 형성된 전하 축적막을 포함하는 제2 게이트를 갖는 제2 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 절연 게이트형 전계 효과 트랜지스터의 하방의 상기 반도체 기판 내에 형성된 제1 채널과,
    상기 제2 절연 게이트형 전계 효과 트랜지스터의 하방의 상기 반도체 기판 내에, 상기 제1 채널과 전기적으로 접속되도록 인접하여 형성된 제2 채널과,
    상기 제1 채널과 상기 제2 채널이 형성된 상기 반도체 기판의 영역을 끼워 넣도록 상기 제1 채널의 일단측과 상기 제2 채널의 타단측에 각각 형성된 제1 확산층 전극 및 제2 확산층 전극을 갖고,
    상기 제2 게이트에 전압을 인가하고, 상기 제2 채널 영역으로부터 상기 전하 축적막에 전자 및 홀을 주입시킴으로써 기입을 행하는 집적 반도체 불휘발성 메모리로서,
    상기 기입은, 상기 제2 게이트에 다단 스텝의 전압 인가를 행하고, 상기 다단 스텝 전압의 각각은, 미리 준비된 참조표에 따라 결정되는 것을 특징으로 하는 집적 반도체 불휘발성 메모리.
  9. 제8항에 있어서,
    상기 참조표가 회로 소자 구성에 의해 기억되어 있는 것을 특징으로 하는 집적 반도체 불휘발성 메모리.
  10. 반도체 기판 상에 절연막을 개재하여 게이트 전극이 적층되어 이루어지는 제1 게이트를 갖는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 절연 게이트형 전계 효과 트랜지스터에 인접하는 상기 반도체 기판의 영역 위에 형성된 전하 축적막을 포함하는 제2 게이트를 갖는 제2 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 절연 게이트형 전계 효과 트랜지스터의 하방의 상기 반도체 기판 내에 형성된 제1 채널과,
    상기 제2 절연 게이트형 전계 효과 트랜지스터의 하방의 상기 반도체 기판 내에, 상기 제1 채널과 전기적으로 접속되도록 인접하여 형성된 제2 채널과,
    상기 제1 채널과 상기 제2 채널이 형성된 상기 반도체 기판의 영역을 끼워 넣도록 상기 제1 채널의 일단측과 상기 제2 채널의 타단측에 각각 형성된 제1 확산층 전극 및 제2 확산층 전극을 갖고,
    상기 제2 게이트에 전압을 인가하고, 상기 제2 채널 영역으로부터 상기 전하 축적막에 전자 및 홀을 주입시킴으로써 기입 및 소거를 행하는 집적 반도체 불휘발성 메모리로서,
    상기 기입 및 소거는, 상기 제2 게이트에 다단 스텝의 전압 인가를 행하고, 상기 다단 스텝 전압의 각각은, 미리 준비된 참조표에 따라 결정되는 것을 특징으로 하는 집적 반도체 불휘발성 메모리.
  11. 제10항에 있어서,
    상기 참조표가 회로 소자 구성에 의해 기억되어 있는 것을 특징으로 하는 집적 반도체 불휘발성 메모리.
  12. 반도체 기판 상에 절연막을 개재하여 형성된 제1 게이트 전극을 갖는 제1 전계 효과형 트랜지스터와,
    상기 제1 전계 효과형 트랜지스터에 인접하고, 상기 반도체 기판 상에 전하 축적막을 개재하여 형성된 제2 게이트 전극을 갖는 제2 전계 효과형 트랜지스터와,
    기입 소거가, 상기 제2 게이트 전극에의 전압 인가, 및 상기 전하 축적막에 대하여 상기 반도체 기판측으로부터의 홀의 주입에 의해 행해지고,
    상기 기입 소거는, 상기 제2 게이트 전극에 대한 복수회의 반복 펄스 인가에 의해 실행되고,
    상기 기입 소거의 실행 중에, 제1 기간 및 상기 제1 기간 후의 제2 기간을 갖고,
    베리파이 전압이, 상기 제1 기간에서 상기 제2 게이트 전극에 인가되지 않고 상기 제2 기간에서 상기 제2 게이트 전극에 인가되는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 제2 기간에서의 펄스의 높이가, 상기 제1 기간에서의 높이보다 높은 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 소거가 홀의 주입에 의해 행해지고, 상기 기입이 전자의 주입에 의해 행해지는 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서,
    제2 펄스에 의해 상기 전하 축적막에 전자가 주입되는 위치는, 제1 펄스에 의해 상기 전하 축적막에 전자가 주입되는 위치보다 상기 제1 게이트로부터 먼 것을 특징으로 하는 반도체 기억 장치.
  16. 제12항에 있어서,
    제1 기입 소거가, 제2 기입 소거보다 빠르고,
    상기 제1 기입 소거의 제1 기간은, 상기 제2 기입 소거의 제1 기간보다 긴 것을 특징으로 하는 반도체 기억 장치.
  17. 제12항에 있어서,
    상기 전하 축적막은, 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  18. 반도체 기판 상에 전하 축적막을 개재하여 형성된 게이트 전극을 갖는 전계 효과형 트랜지스터와,
    기입 소거는, 상기 게이트 전극에 대한 복수회의 반복 펄스 인가에 의해 실행되고,
    기입 소거가, 상기 게이트 전극에의 전압 인가, 및 상기 반도체 기판으로부터 상기 전하 축적막에의 홀 주입에 의해 행해지고,
    상기 기입 소거의 실행 중에, 제1 기간 및 상기 제1 기간 후의 제2 기간을 갖고,
    베리파이 전압이, 상기 제1 기간에서 상기 게이트 전극에 인가되지 않고 상기 제2 기간에서 상기 게이트 전극에 인가되는 것을 특징으로 하는 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 제2 기간에서의 펄스의 높이가, 상기 제1 기간에서의 높이보다 높은 것을 특징으로 하는 반도체 기억 장치.
  20. 제18항에 있어서,
    상기 소거가 홀의 주입에 의해 행해지고, 상기 기입이 전자의 주입에 의해 행해지는 것을 특징으로 하는 반도체 기억 장치.
  21. 제20항에 있어서,
    제2 펄스에 의해 상기 전하 축적막에 전자가 주입되는 위치는, 제1 펄스에 의해 상기 전하 축적막에 전자가 주입되는 위치보다 상기 제1 게이트로부터 먼 것을 특징으로 하는 반도체 기억 장치.
  22. 제18항에 있어서,
    제1 기입 소거가, 제2 기입 소거보다 빠르고,
    상기 제1 기입 소거의 제1 기간은, 상기 제2 기입 소거의 제1 기간보다 긴 것을 특징으로 하는 반도체 기억 장치.
  23. 제18항에 있어서,
    상기 전하 축적막은, 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  24. 반도체 기판 상에 절연막을 개재하여 게이트 전극이 적층되어 이루어지는 제1 게이트를 갖는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 절연 게이트형 전계 효과 트랜지스터에 인접하는 상기 반도체 기판의 영역 위에 형성된 전하 축적막을 포함하는 제2 게이트를 갖는 제2 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 절연 게이트형 전계 효과 트랜지스터의 하방의 상기 반도체 기판 내에 형성된 제1 채널과,
    상기 제2 절연 게이트형 전계 효과 트랜지스터의 하방의 상기 반도체 기판 내에, 상기 제1 채널과 전기적으로 접속되도록 인접하여 형성된 제2 채널과,
    상기 제1 채널과 상기 제2 채널이 형성된 상기 반도체 기판의 영역을 끼우도록 상기 제1 채널의 일단측과 상기 제2 채널의 타단측에 각각 형성된 제1 불순물 확산층 및 제2 불순물 확산층을 구비하는 반도체 기억 장치로서,
    상기 반도체 기억 장치는, 상기 전하 축적막에 전자를 주입함으로써 기입을 행하고, 상기 전자가 주입된 전하 축적막에 홀을 주입함으로써 소거를 행하는 소거ㆍ기입 동작을 갖고,
    상기 제2 절연 게이트형 전계 효과 트랜지스터에 홀을 주입한 상태에서의 전류와 상기 제2 게이트와의 전류 전압 특성에서, 판독 전류값을 I1이라고 하고, 기입 소거의 전하 주입 동작을 행하지 않고 일정한 시간 경과 후의 판독 전류값을 I2라고 할 때, I1 > I2인 관계를 나타내는 메모리 게이트 전압을 V1이라고 하고,
    상기 홀을 주입한 상태에서, 판독 전류값을 I3이라고 하고, 기입 소거의 전하 주입 동작을 행하지 않고 일정한 시간 경과 후의 판독 전류값을 I4라고 할 때, I3 < I4로 되는 관계를 나타내는 메모리 게이트 전압을 V2라고 했을 경우,
    상기 전하 축적막의 메모리 소거 동작은, V1 < Vv < V2의 관계를 만족시키는 메모리 게이트 전압 Vv 상태에서 행해지는 것을 특징으로 하는 반도체 기억 장치.
  25. 제24항에 있어서,
    상기 메모리 게이트 전압 Vv에서, 소거 전류의 베리파이 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
  26. 제24항에 있어서,
    상기 전하 축적막에 전하 주입되지 않은 상태에서의 메모리 게이트 전압이 Vi인 때의 판독 전류가 Ii이고, 상기 전하 축적막에 전자 주입 후의 판독 전류가 I5이며, Ii>I5을 만족할 때, 메모리 게이트 전압 (Vi+2V)을 기입 상태로서 설정하는 것을 특징으로 하는 반도체 기억 장치.
  27. 제26항에 있어서,
    상기 메모리 게이트 전압 (Vi+2V)에서 기입의 베리파이를 행하는 것을 특징으로 하는 반도체 기억 장치.
  28. 반도체 기판 상에 형성된 불휘발성 반도체 메모리 어레이를 복수 갖는 반도체 기억 장치로서,
    적어도, 하나의 불휘발성 반도체 메모리 어레이에 이용되고 있는 메모리 셀의 저임계값 상태가 홀 주입에 의해 만들어지는 경우에, 상기 불휘발성 반도체 메모리 어레이의 기입 임계값을 다른 불휘발성 반도체 메모리 어레이의 메모리 셀에 비교해 높게 설정하는 것을 특징으로 하는 반도체 기억 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170134722A (ko) * 2015-04-09 2017-12-06 실리콘 스토리지 테크놀로지 인크 분리형 게이트, 비휘발성 메모리 셀들을 프로그래밍하기 위한 시스템 및 방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4664707B2 (ja) 2004-05-27 2011-04-06 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5038741B2 (ja) * 2007-02-27 2012-10-03 ルネサスエレクトロニクス株式会社 不揮発性メモリ用電圧生成回路及び不揮発性メモリの書込み及び消去の方法
JP5164400B2 (ja) * 2007-03-12 2013-03-21 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
CN101652816B (zh) * 2007-04-05 2013-10-09 Nxp股份有限公司 存储器单元、存储器阵列和对存储器单元进行编程的方法
JP2008270343A (ja) * 2007-04-17 2008-11-06 Renesas Technology Corp 不揮発性半導体記憶装置
KR101401558B1 (ko) 2007-08-20 2014-06-09 삼성전자주식회사 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8565019B2 (en) * 2007-11-20 2013-10-22 Kabushiki Kaisha Toshiba Method for controlling threshold value in nonvolatile semiconductor memory device
JP2009146497A (ja) * 2007-12-13 2009-07-02 Renesas Technology Corp 半導体装置
JP5422886B2 (ja) * 2007-12-25 2014-02-19 凸版印刷株式会社 半導体装置
JP5365028B2 (ja) 2008-03-03 2013-12-11 富士通セミコンダクター株式会社 半導体記憶装置
JP2009301691A (ja) * 2008-06-17 2009-12-24 Renesas Technology Corp 不揮発性半導体記憶装置
JP2010267341A (ja) * 2009-05-15 2010-11-25 Renesas Electronics Corp 半導体装置
JP5316299B2 (ja) * 2009-08-07 2013-10-16 富士通セミコンダクター株式会社 半導体メモリ、システムおよび半導体メモリの動作方法
JP2011076685A (ja) * 2009-10-01 2011-04-14 Fujitsu Semiconductor Ltd 不揮発性半導体記憶装置及びその書き込み方法
JP2011210969A (ja) 2010-03-30 2011-10-20 Renesas Electronics Corp 半導体装置およびその製造方法
KR101177215B1 (ko) 2010-10-26 2012-08-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
EP2498258B1 (en) * 2011-03-11 2016-01-13 eMemory Technology Inc. Non-volatile memory device with program current clamp and related method
US9894501B2 (en) * 2012-03-30 2018-02-13 Arris Enterprises Llc Handover of on-hold session between fixed packet network and cellular network
US9378821B1 (en) * 2013-01-18 2016-06-28 Cypress Semiconductor Corporation Endurance of silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
JP5596822B2 (ja) * 2013-06-18 2014-09-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
CN103700399A (zh) * 2014-01-07 2014-04-02 上海华虹宏力半导体制造有限公司 闪存及对应的编程方法、读取方法和擦除方法
CN107405950A (zh) * 2015-02-20 2017-11-28 麦格纳国际公司 车辆扭转车桥组件
WO2016164229A1 (en) * 2015-04-09 2016-10-13 Silicon Storage Technology, Inc. System and method for programming split-gate, non-volatile memory cells
JP2018049674A (ja) 2016-09-21 2018-03-29 ルネサスエレクトロニクス株式会社 半導体装置
US11257547B2 (en) * 2020-07-07 2022-02-22 Macronix International Co., Ltd. Operation method for memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010004332A1 (en) 1998-05-20 2001-06-21 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7A (en) * 1836-08-10 Thomas blanchard
US4799207A (en) * 1985-08-14 1989-01-17 Staar, S.A. Apparatus and method for maintaining progression of recovery of recorded information
US5268870A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
JP3626221B2 (ja) * 1993-12-13 2005-03-02 株式会社東芝 不揮発性半導体記憶装置
US5914896A (en) * 1996-08-01 1999-06-22 Aplus Flash Technology, Inc. Flash memory with high speed erasing structure using thin oxide and thick oxide semiconductor devices
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
US5930167A (en) * 1997-07-30 1999-07-27 Sandisk Corporation Multi-state non-volatile flash memory capable of being its own two state write cache
JPH1187658A (ja) 1997-09-05 1999-03-30 Mitsubishi Electric Corp メモリセルおよびそれを備える不揮発性半導体記憶装置
FR2770326B1 (fr) * 1997-10-28 2001-12-28 Sgs Thomson Microelectronics Procede d'ecriture dans une memoire non volatile modifiable electriquement
KR100290474B1 (ko) * 1998-06-11 2001-06-01 박종섭 다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의소거 방법
JP2000251485A (ja) * 1999-02-26 2000-09-14 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP2002109890A (ja) * 2000-10-03 2002-04-12 Hitachi Ltd 不揮発性半導体メモリ
JP2003046002A (ja) * 2001-07-26 2003-02-14 Sony Corp 不揮発性半導体メモリ装置およびその動作方法
WO2003073431A1 (fr) * 2002-02-28 2003-09-04 Renesas Technology Corp. Memoire a semi-conducteurs non volatile
JP2003346484A (ja) * 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2004023044A (ja) * 2002-06-20 2004-01-22 Toshiba Corp 不揮発性半導体記憶装置
US6894931B2 (en) 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2004071094A (ja) * 2002-08-08 2004-03-04 Renesas Technology Corp 不揮発性半導体記憶装置
JP4601287B2 (ja) 2002-12-26 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7035147B2 (en) * 2003-06-17 2006-04-25 Macronix International Co., Ltd. Overerase protection of memory cells for nonvolatile memory
US7187590B2 (en) * 2004-04-26 2007-03-06 Macronix International Co., Ltd. Method and system for self-convergent erase in charge trapping memory cells
US7313649B2 (en) * 2004-04-28 2007-12-25 Matsushita Electric Industrial Co., Ltd. Flash memory and program verify method for flash memory
JP4664707B2 (ja) * 2004-05-27 2011-04-06 ルネサスエレクトロニクス株式会社 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010004332A1 (en) 1998-05-20 2001-06-21 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170134722A (ko) * 2015-04-09 2017-12-06 실리콘 스토리지 테크놀로지 인크 분리형 게이트, 비휘발성 메모리 셀들을 프로그래밍하기 위한 시스템 및 방법
KR102134505B1 (ko) * 2015-04-09 2020-07-15 실리콘 스토리지 테크놀로지 인크 분리형 게이트, 비휘발성 메모리 셀들을 프로그래밍하기 위한 시스템 및 방법

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Publication number Publication date
US7751255B2 (en) 2010-07-06
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US7212444B2 (en) 2007-05-01
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CN101847437B (zh) 2012-06-20

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