JP5038741B2 - 不揮発性メモリ用電圧生成回路及び不揮発性メモリの書込み及び消去の方法 - Google Patents

Description

本発明は不揮発性メモリ用電圧生成回路に関し、特に昇圧回路を有する不揮発性メモリ用電圧生成回路に関する。

従来から、窒化膜などの誘電体膜に電子をトラップさせることによりデータの書込みあるいは、消去を行うＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造の不揮発性半導体記憶装置が用いられている。図２７は、窒化膜６１に電子をトラップさせて書込み情報を保持するＭＯＮＯＳ構造のメモリを示す図である。図２７に示す構造のメモリにデータを書き込む場合、ドレイン電極６２、ゲート電極６３及びソース電極６４に対して、例えば４．５Ｖ、５．５Ｖ、０Ｖの電圧をそれぞれ印加する。それぞれの端子にこのような電圧を印加することで、ゲート直下に反転層が生じ、ソースからドレインに向かう電子が生成される。このソースからドレインに向かう電子の中に、ドレインの周りにできた空乏層の中で加速されホットエレクトロンが発生する。このホットエレクトロンはドレイン近傍からゲート側へ注入され、ホットエレクトロンが窒化膜６１にトラップされて書込みが完了する。

書込み時において、ホットエレクトロンはメモリセルのドレイン近傍で多数発生する（図２７参照）。よって、窒化膜６１へトラップされる電子はメモリセルのドレイン近傍に多くトラップされる。そして、ドレイン近傍にトラップされた電子は、書込み後一定時間が経過すると窒化膜６１の中を少しずつ移動する。その結果、電子はある程度平均化されてトラップされた状態となる（図２８参照）。このため、メモリセルのしきい値は、書込み後に時間とともに変動することとなる（図３１参照）。この変動の結果、書込み後にメモリセルのしきい値が大きく下がると、正しくデータが読出しできなくなり、書き込まれた情報がなくなってしまうといった問題が生じる。

図２９は、窒化膜６１に蓄積されたデータを消去する場合のＭＯＮＯＳメモリを示す図である。データを消去する場合、例えばドレイン電極６２、ゲート電極６３、ソース電極６４及び基板６５に対してそれぞれ５Ｖ、−３Ｖ、０Ｖ、０Ｖの電圧を印加する。このように電圧を印加すると、ドレイン基板間は、逆バイアス状態となるためドレイン近傍に空乏層が形成される。また、基板電圧に対してドレイン電極６２の電圧が高いため、基板６５のＰ型領域の価電子帯とドレイン電極６２のＮ型の伝導帯の距離が極めて小さくなる。すると、基板６５のＰ型の電子がドレイン電極６２の周りの空乏層を通り抜け、ドレイン電極６２のＮ型の伝導帯中に移動できるようになり、ドレイン電極６２から基板６５へ電流が流れる。また、ドレイン電極６２と基板６５間の電圧差が大きくなるにつれて、電流は急激に増加する。さらに、基板６５のＰ型領域からドレイン電極６２へ移動する電子は空乏層の中を通過する際に、ドレイン電極６２と基板６５間の電圧により発生した高電界により大きなエネルギーを持つことになる。このため、ドレイン電極６２へ飛び込むときの衝突により２次電子とホールが発生する。発生したホールは空乏層の中の高電界により大きなエネルギーを持つホットホールとなる。そして、ホットホールはゲート電圧によりゲート電極側へ注入される。そして、電子が蓄積された窒化膜６１にホールが注入されることにより、電子とホールが中和して消去が完了する。

従来の消去時においては、ホールもドレイン近傍の窒化膜に注入されるため、トラップされたホットエレクトロンの位置と注入されるホールの位置があっていない場合、トラップされたホットエレクトロンを完全に消去することはできない。また、消去後一定時間が経過すると、ホールと電子が少しずつ移動してホールと電子とが結合していく（図３０参照）。このため、メモリセルのしきい値は、消去後に時間とともに高くなっていく。（図３１参照）。メモリセルのしきい値が高くなるにつれ、メモリセルトランジスタの電流は次第に小さくなる。このため、読出し回路の反応が鈍くなり、読出しスピードが低下してしまう。このように、従来の書込み及び消去を行った後では、メモリセルのしきい値（メモリセルの電流）が変動していた。このような、書込み後及び消去後に生じるメモリセルのしきい値の変動を抑制するための対策が特許文献１に記載されている。

特許文献１に記載の技術では、書込み直後、メモリセルの窒化膜などの絶縁膜にトラップされた電子の状態を均一にするために、電子がトラップされた絶縁膜の上に存在する上部電極（ゲート）に対し非常に低い電圧を印加する。このことにより、書込み時にドレイン近傍に多くトラップされていた電子の状態を均一にする。つまり、電子が動きづらい均整状態を書込み直後に作り出すことにより、書込み直後の時間経過によるメモリセルのしきい値変動を抑えることを可能としている。

また、消去後には、絶縁膜の上層のゲート電極へ非常に低い電圧を印加する。このことにより消去動作時に消せなかった電子やトラップされた電子とホールの結合が直ちに発生し、消去後一定時間が経過するとホールと電子が少しずつ移動してホールと電子の結合により電子が消えていく現状がすでに消去直後に完了されている。よって、メモリセルの消去後、メモリセルのしきい値の変動を極力抑制することを可能としている。

なお、特許文献２に記載の技術では、メモリセルの書込み時、絶縁膜にトラップする電子の位置によりメモリセルのしきい値が違って見えることが記載されている。そこで、特許文献２に記載の技術では、このしきい値の見え方を利用して、メモリセルに流れる電流の方向やしきい値を検出し、これらの情報からメモリセルに記憶された多値情報を読み出すことが示されている。

しかしながら、特許文献１に記載の技術では、書込み直後あるいは消去直後にメモリセルのゲートに非常に低い電圧を印加する必要があるため、書込み一連の動作時間及び消去一連の動作時間が長くなってしまう。さらに、書込み直後あるいは消去直後にメモリセルのゲートに印加する非常に低い電圧を生成する回路を設ける必要がある。従って、回路規模が増大してしまう。
特開２００５−３１７１９１号公報 特開２００１−９３９９５号公報

従来の半導体メモリ回路では、メモリセルのしきい値の変動を抑制しようとする場合、書込み動作及び消去動作が非常に長くなると共に回路規模が増大する。

本発明の１態様による不揮発性メモリ用電圧生成回路は、不揮発性メモリに印加される印加電圧を生成するための不揮発性メモリ用電圧生成回路であって、前記印加電圧に応じた第１の電圧を生成する第１の電圧生成回路と、参照電圧を生成する参照電圧生成回路と、前記第１の電圧と前記参照電圧とを比較し、当該比較した結果に応じて昇圧動作制御信号を出力する比較回路と、前記昇圧動作制御信号に基づいて昇圧動作の起動あるいは停止を行い、パルス状の電圧波形を形成するように前記印加電圧を生成する昇圧回路とを有し、前記第１の電圧あるいは前記参照電圧のいずれか一方を変化させることにより、前記昇圧動作制御信号が反転するときの前記第１の電圧に対応する前記印加電圧は１つの前記パルス状の電圧波形内において変化することを特徴とする。

また、本発明の１態様による不揮発性メモリの書込み及び消去の方法は、所定の印加電圧を印加して不揮発性メモリに対する書込み及び消去を行なう不揮発性メモリの書込み及び消去の方法であって、前記印加電圧に応じた第１の電圧を生成するステップと、参照電圧を生成するステップと、前記第１の電圧あるいは前記参照電圧のいずれか一方を変動させるステップと、前記第１の電圧と前記参照電圧とを比較し、当該比較した結果に応じて昇圧動作制御信号を生成するステップと、前記昇圧動作制御信号に基づいて昇圧動作の起動あるいは停止を行い、パルス状の電圧波形を形成するように前記印加電圧を生成するステップと、前記印加電圧を生成するステップで生成された前記印加電圧を不揮発性メモリに印加するステップとを有し、前記変動させるステップにより、前記昇圧動作制御信号が反転するときの前記第１の電圧に対応する前記印加電圧は１つの前記パルス状の電圧波形内において変化することを特徴とする。

本発明の不揮発性メモリ用電圧生成回路によれば、書込み時に、誘電体膜にトラップされる電子が一箇所に集中することなく均一にトラップされることによって、書込み直後のしきい値と書込み後一定時間経過後のしきい値がほとんど変わらないようにすることにより保持抜け現象をなくすことが可能となる。

また、本発明の不揮発性メモリ用電圧生成回路によれば、消去時に、書込み時にトラップされた誘電体膜にトラップされる電子を全て消すために、誘電体膜へ注入するホールの位置を時間的に変化させてまんべんなく電子を中和して全ての電子を消すようにすることにより、消去直後のしきい値と消去後一定時間経過後のしきい値がほとんど変わらないようにすることが可能となる。よって、メモリセルの特性変動を抑えることが可能となる。

本発明の半導体メモリ回路によれば、書込み後あるいは消去後のしきい値の変動を抑制することが可能となる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わる不揮発性メモリ用電圧生成回路を有する不揮発性メモリが内蔵されたマイクロコンピュータのブロック図である。図１に示すようにマイクロコンピュータ３０は、ＣＰＵ３１、不揮発性メモリ１００、ＣＰＵインターフェース３３、ファームＲＯＭ３４、フラッシュ制御回路３５、バス３６を有している。

ＣＰＵ３１は、与えられた命令に基づいた処理を実行する。フラッシュ制御回路３５は、不揮発性メモリ１００へ入力するＣＰＥＮ、Ｅｆｆｅｃｔｉｖｅ、ＥＲＡＳＥ、ＤＣＬＫ、ＷＲＩＴＥ、アドレス信号Ａ０〜Ａ２等の制御信号を生成する回路である。不揮発性メモリ１００は、フラッシュ制御回路３５によって生成された制御信号に基づいて、データの書込みあるいは消去を実行する回路である。ファームＲＯＭ３４は、フラッシュメモリでの書換え動作を制御する制御用プログラムを格納するメモリである。ＣＰＵインターフェース３３は、ＣＰＵとメモリ（ファームＲＯＭ、フラッシュメモリ）との間で、データの表現形式あるいは動作タイミングを調整し、データの入出力を正確に実行させる回路である。

本実施の形態のマイクロコンピュータ３０は、上記した他にも、ＣＰＵ３１あるいは、フラッシュ制御回路３５とバス３６を介して設けられ、マイクロコンピュータとしての機能を実現する機能回路（Ａ／Ｄ（アナログ／デジタルコンバータ）、シリアルＩ／Ｆ（シリアルインターフェース）、タイマ等）を有している。これらの機能回路は、マイクロコンピュータの種類によって異なるためその説明を省略する。

図２は、本発明の実施の形態１に関わる不揮発性メモリ用電圧生成回路を有する不揮発性メモリ１００を示すブロック図である。図２に示すように、本実施の形態の不揮発性メモリ１００は、メモリセルアレイ１、不揮発性メモリ用電圧生成回路２、セレクタ３、Ｘ−デコーダ回路４、ソース回路５、書込み回路６、読出し回路７を有している。なお、不揮発性メモリ用電圧生成回路２は、不揮発性メモリ用ドレイン電圧生成回路２ａ及び不揮発性メモリ用ゲート電圧生成回路２ｂによって構成されている。

メモリセルアレイ１は、行列状に形成された複数のメモリセルトランジスタＴｒ１１〜Ｔｒ１４、Ｔｒ２１〜Ｔｒ２４、Ｔｒ３１〜Ｔｒ３４、Ｔｒ４１〜Ｔｒ４４によって構成されている。メモリセルトランジスタＴｒ１１〜Ｔｒ１４のゲートは共通に接続されている。また、メモリセルトランジスタＴｒ２１〜Ｔｒ２４、Ｔｒ３１〜Ｔｒ３４、Ｔｒ４１〜Ｔｒ４４のゲートもまた、それぞれ共通に接続されている。メモリセルトランジスタＴｒ１１のドレインはトランジスタＴｒ２１のソースに接続されている。また、メモリセルトランジスタＴｒ２１のドレインはトランジスタＴｒ３１のソースに接続され、トランジスタＴｒ３１のドレインはトランジスタＴｒ４１のソースに接続されている。また、列状に形成されているメモリセルトランジスタＴｒ１２〜Ｔｒ４２、Ｔｒ１３〜Ｔｒ４３、Ｔｒ１４〜Ｔｒ４４の接続関係については、Ｔｒ１１〜Ｔｒ４１と同一であるためその説明を省略する。なお、本実施の形態におけるメモリセルトランジスタでは、印加する電圧が大きい方をドレインとし、印加する電圧が小さい方をソースとして説明する。

不揮発性メモリ用ドレイン電圧生成回路２ａは、メモリセルアレイ１の書込みあるいは、消去に必要なドレイン電圧を生成する回路である。不揮発性メモリ用ドレイン電圧生成回路２ａによって生成された電圧は、昇圧回路イネーブル信号ＣＰＥＮの入力に基づいて、ソース回路５へと出力される。

ソース回路５は、第１のレベルシフタＬ１及びＯＲ回路ＯＲ１によって構成されている。第１のレベルシフタＬ１は、ＯＲ回路ＯＲ１によって出力されるレベル信号（"Ｈ"レベルあるいは"Ｌ"レベル）に基づいて、不揮発性メモリ用ドレイン電圧生成回路２ａによって出力された電圧をメモリセルアレイ１のドレイン電極へ出力する回路である。

不揮発性メモリ用ゲート電圧生成回路２ｂは、メモリセルアレイ１の書込みあるいは、消去に必要なゲート電圧を生成する回路である。不揮発性メモリ用ゲート電圧生成回路２ｂによって生成された電圧は、昇圧回路イネーブル信号ＣＰＥＮの入力に基づいて、Ｘ−デコーダ回路４へと出力される。

Ｘ−デコーダ回路４は、第２のレベルシフタＬ２ａ〜Ｌ２ｄ、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ４、及びＮＯＴ回路ＮＯＴ１、ＮＯＴ２によって構成されている。レベルシフタＬ２ａ〜Ｌ２ｄは、入力される最小電圧あるいは最大電圧のいずれか一方をゲート端子に出力する回路である。レベルシフタＬ２ａ〜Ｌ２ｄの入力部にはそれぞれ、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ４の出力部が接続されている。また、レベルシフタＬ２ａ〜Ｌ２ｄの出力部はそれぞれＴ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４のゲート電極に接続されている。ＡＮＤ回路ＡＮＤ１にはＮＯＴ回路ＮＯＴ１を介して出力されるアドレス信号Ａ１、ＮＯＴ回路ＮＯＴ２を介して出力されるアドレス信号Ａ０及び、ＮＯＴ回路ＮＯＴ３を介して出力されるＥｒａｓｅ（"Ｌ"レベル）信号が入力される。ＡＮＤ回路ＡＮＤ２には、ＮＯＴ回路ＮＯＴ１を介して出力されるアドレス信号Ａ１、アドレス信号Ａ０及びＮＯＴ回路ＮＯＴ３を介して出力されるＥｒａｓｅ（"Ｌ"レベル）信号が入力される。ＡＮＤ回路ＡＮＤ３には、アドレス信号Ａ１、ＮＯＴ回路ＮＯＴ２を介して出力されるアドレス信号Ａ０及び、ＮＯＴ回路ＮＯＴ３を介して出力されるＥｒａｓｅ（"Ｌ"レベル）信号が入力される。ＡＮＤ回路ＡＮＤ４には、アドレス信号Ａ１、アドレス信号Ａ０及び、ＮＯＴ回路ＮＯＴ３を介して出力されるＥｒａｓｅ（"Ｌ"レベル）信号が入力される。

セレクタ３は、メモリセルに書込みあるいは消去の場合に、複数の行列状に形成されたメモリセルトランジスタの中から任意の列を選択する回路である。セレクタ３は、第１〜第４のＮＭＯＳトランジスタＮ１〜Ｎ４を有している。ＮＭＯＳトランジスタＮ１のドレインはメモリセルトランジスタＴ１１、Ｔ２１、Ｔ３１、Ｔ４１のソースに接続され、ソースは書込み回路６及び読出し回路７に接続されている。また、ＮＭＯＳトランジスタＮ２のドレインは、メモリセルトランジスタＴ１２、Ｔ２２、Ｔ３２、Ｔ４２のソースに接続され、ソースは書込み回路６及び読出し回路７に接続されている。また、ＮＭＯＳトランジスタＮ３のドレインは、メモリセルトランジスタＴ１３、Ｔ２３、Ｔ３３、Ｔ４３のソースに接続され、ソースは書込み回路６及び読出し回路７に接続されている。また、ＮＭＯＳトランジスタＮ４のドレインは、メモリセルトランジスタＴ１４、Ｔ２４、Ｔ３４、Ｔ４４のソースに接続され、ソースは書込み回路６及び読出し回路７に接続されている。第１及び第３のＮＭＯＳトランジスタＮ１、Ｎ３のゲートには、ＯＲ回路ＯＲ２の出力部が接続され、第２及び第４のＮＭＯＳトランジスタＮ２、Ｎ４のゲートには、ＯＲ回路ＯＲ３の出力部が接続されている。また、ＯＲ回路ＯＲ２の入力部には、ｅｒａｓｅ（"Ｌ"レベル）信号及びＮＯＴ回路ＮＯＴ４を介してアドレス信号Ａ２が入力される。また、ＯＲ回路ＯＲ３の入力部には、Ｅｒａｓｅ信号及びアドレス信号Ａ２が入力される。

書込み回路６は、実書込み信号Ｅｆｆｅｃｔｉｖｅの入力に基づいてアドレス信号Ａ０〜Ａ２によって選択されたメモリセルトランジスタに書込みデータＤＩＮ０あるいはＤＩＮ１を出力する回路である。また、読出し回路７は、データラッチ信号ＤＣＬＫの入力に基づいて、アドレス信号Ａ０〜Ａ２によって選択されたメモリセルトランジスタから読み出された読出しデータＤＯＵＴ０あるいはＤＯＵＴ１を出力する回路である。このように構成された不揮発性半導体メモリ１００内部の不揮発性メモリ用ドレイン電圧生成回路２ａ及び不揮発性メモリ用ゲート電圧生成回路２ｂに関して、以下、図４を参照して詳細に説明する。

不揮発性メモリ用ドレイン電圧生成回路２ａは、参照電圧生成回路８、比較回路９、クロック信号生成回路１０、演算回路１１、昇圧回路１２、及び第１の電圧生成回路を構成する第１の抵抗Ｒ１、第２の抵抗Ｒ２を有している。なお、本実施の形態では演算回路としてＮＡＮＤ回路を用いるものとする。

参照電圧生成回路８は、基準電圧発生回路１３、低周波発振回路１４及びコンデンサＣ１によって構成されている。基準電圧発生回路１３は、基準電圧を生成する回路である。このとき、低周波発振回路１４の出力レベルを変動させることによって、基準電圧発生回路１３の出力レベルが低周波発振回路１４の発振周波数に同期して変動する。また、コンデンサＣ１の容量値を変更させることにより、基準電圧発生回路１３の出力レベルの変動量（振幅）を変更することができる。コンデンサＣ１は基準電圧発生回路１３の出力部と低周波発振回路１４の出力部との間に接続されている。

参照電圧生成回路８によって生成された振幅を有する参照電圧Ｖａは、比較回路９の非反転入力端子へと入力される。また、比較回路９の反転入力端子には、昇圧回路１２の出力端子Ｖｏｕｔと接地電位との間に直列に接続された第１の抵抗Ｒ１及び第２の抵抗Ｒ２の間のノード（Ａ点）が接続されている。

比較回路９は、第１の抵抗Ｒ１と第２の抵抗Ｒ２との間のノードの電圧（以下、第１の電圧Ｖ１と称す）と振幅を有する参照電圧Ｖａとを比較し、比較結果である昇圧動作制御信号をＮＡＮＤ回路１１へと出力する。ＮＡＮＤ回路１１は、クロック信号生成回路１０によって生成されたクロック信号及び比較回路９によって出力される昇圧動作制御信号に基づいて、昇圧回路１２に所定の信号を出力する（図５参照）。

昇圧回路１２は、電源電圧ＶＤＤ、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ５、コンデンサＣ２、Ｃ３、ダイオートＤｉ１、Ｄｉ２を有している。昇圧回路１２は、ＮＡＮＤ回路によって出力される"Ｈ"レベルあるいは"Ｌ"レベルの信号に基づいて、それぞれＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ５のゲートを駆動する。ここで、ＮＡＮＤ回路によって出力される"Ｈ"レベルの信号に基づいて、ＮＭＯＳトランジスタＮ５がオン状態でＰＭＯＳトランジスタＰ１がオフ状態の場合、コンデンサＣ２には電源電圧ＶＤＤ−ＶＦ（ダイオードの順方向電圧）の電圧がチャージされる。次に、ＮＡＮＤ回路によって出力される"Ｌ"レベルの信号に基づいて、ＰＭＯＳトランジスタＰ１がオン状態でＮＭＯＳトランジスタＮ５がオフ状態の場合、コンデンサＣ３には２ＶＤＤ−２ＶＦが発生する。また、ＮＡＮＤ回路の出力が"Ｈ"レベル固定の場合は、昇圧回路１２は昇圧を停止する。このようにして、昇圧回路１２は、電源電圧ＶＤＤを昇圧させた電圧（２ＶＤＤ−２ＶＦ）を出力端子Ｖｏｕｔに出力している。

なお、不揮発性メモリ用ゲート電圧生成回路２ｂの構成については、第１の抵抗Ｒ１と第２の抵抗Ｒ２の抵抗比の設定を除いては不揮発性メモリ用ドレイン電圧生成回路２ａの構成と同一であるため、その詳細な説明を省略する。以下、図４及び図７に示す電圧波形を参照して不揮発性メモリ用ドレイン電圧生成回路２ａの動作について説明する。なお、参照電圧生成回路８は０．９Ｖ±０．１Ｖの振幅を有する参照電圧を出力するものとする。また、第１の抵抗Ｒ１と第２の抵抗Ｒ２の抵抗比を４：１とする。

まず、振幅を有する電圧を出力する参照電圧生成回路８の出力電圧が、例えば１．０Ｖの場合について説明する。ＮＡＮＤ回路１１によって出力される信号に基づいて、昇圧回路１２の出力は０Ｖから上昇を始める。そして、昇圧回路１２の出力電圧が５．０Ｖに達したときに、Ａ点は参照電圧生成回路８の出力電圧と同一の１．０Ｖとなる。そして、昇圧回路１２がさらに昇圧を続けるとＡ点は１．０Ｖより高い電圧となるため、比較回路９からは"Ｌ"レベルの信号が出力される（図７、ｔ１参照）。よって、ＮＡＮＤ回路１１の出力は"Ｈ"レベルに固定されるため、昇圧回路１２は昇圧を停止する。この場合、昇圧回路１２の出力電圧は５．０Ｖより少しだけ高いレベルとなる。

その後、昇圧回路１２の出力部に設けた第１の抵抗Ｒ１及び第２の抵抗Ｒ２によって、昇圧回路１２の出力電圧は低下を始める。そして、昇圧回路１２の出力電圧が５．０Ｖを下回ると、Ａ点が１．０Ｖより低くなる。すると、比較回路９からは"Ｈ"レベルの信号が出力される（図７、ｔ２参照）。従って、ＮＡＮＤ回路１１の出力はクロック信号生成回路１０の振幅に応じて変化し、昇圧回路１２は再び昇圧を開始する。このような動作を繰り返すことによって、振幅を有する電圧を出力する参照電圧生成回路８の出力電圧が１．０Ｖの場合、昇圧回路１２はほぼ５．０Ｖ近傍の電圧を出力端子Ｖｏｕｔへと出力する。

次に、振幅を有する電圧を出力する参照電圧生成回路８の出力電圧が、例えば０．９Ｖの場合について説明する。昇圧回路１２の出力端子Ｖｏｕｔが４．５Ｖに達すると、Ａ点は参照電圧生成回路８の出力電圧と同一の０．９Ｖとなる。そして、昇圧回路１２がさらに昇圧を続けるとＡ点は０．９Ｖより高い電圧となるため、比較回路９からは"Ｌ"レベルの信号が出力される（図７、ｔ３参照）。よって、ＮＡＮＤ回路１１の出力は"Ｈ"レベルに固定されるため、昇圧回路１２は昇圧を停止する。この場合、昇圧回路１２の出力電圧は４．５Ｖより少しだけ高いレベルとなる。

その後、昇圧回路１２の出力部に設けた第１の抵抗Ｒ１及び第２の抵抗Ｒ２によって、昇圧回路１２の出力電圧は低下を始める。そして、昇圧回路１２の出力電圧が４．５Ｖを下回ると、Ａ点が０．９Ｖより低くなる。すると、比較回路９からは"Ｈ"レベルの信号が出力される（図７、ｔ４参照）。従って、ＮＡＮＤ回路１１の出力はクロック信号生成回路１０の振幅に応じて変化し、昇圧回路１２は再び昇圧を開始する。このような動作を繰り返すことによって、振幅を有する電圧を出力する参照電圧生成回路８の出力電圧が０．９Ｖの場合、昇圧回路１２はほぼ４．５Ｖ近傍の電圧を出力端子Ｖｏｕｔへと出力する。

最後に、振幅を有する電圧を出力する参照電圧生成回路８の出力電圧が、例えば０．８Ｖの場合について説明する。昇圧回路１２の出力電圧が４．０Ｖに達すると、Ａ点は参照電圧生成回路８の出力電圧と同一の０．８Ｖとなる。そして、昇圧回路１２がさらに昇圧を続けるとＡ点は０．８Ｖより高い電圧となるため、比較回路９からは"Ｌ"レベルの信号が出力される（図７、ｔ５参照）。よって、ＮＡＮＤ回路１１の出力は"Ｈ"レベルに固定されるため、昇圧回路１２は昇圧を停止する。この場合、昇圧回路１２の出力電圧は４．０Ｖより少しだけ高いレベルとなる。

その後、昇圧回路１２の出力部に設けた第１の抵抗Ｒ１及び第２の抵抗Ｒ２によって、昇圧回路１２の出力電圧は低下を始める。そして、昇圧回路１２の出力電圧が４．０Ｖを下回ると、Ａ点が０．８Ｖより低くなる。すると、比較回路９からは"Ｈ"レベルの信号が出力される（図７、ｔ６参照）。従って、ＮＡＮＤ回路１１の出力はクロック信号生成回路１０の振幅に応じて変化し、昇圧回路１２は再び昇圧を開始する。このような動作を繰り返すことによって、振幅を有する電圧を出力する参照電圧生成回路８の出力電圧が０．８Ｖの場合、昇圧回路はほぼ４．０Ｖ近傍の電圧を出力端子Ｖｏｕｔへと出力する。

このように、不揮発性メモリ用ドレイン電圧生成回路２ａは、振幅レベルの小さな電圧を変換して、より大きなレベルの振幅電圧を出力している。つまり、参照電圧生成回路８が０．９Ｖ±０．１Ｖの振幅を有する電圧を出力することによって、昇圧回路１２からは４．５±０．５Ｖの振幅を有する印加電圧が出力される。なお、不揮発性メモリ用ゲート生成回路２ｂでは、第１の抵抗Ｒ１と第２の抵抗Ｒ２の比を５．１１：１に設定している。不揮発性メモリ用ゲート電圧生成回路２ｂにおいても同様に、参照電圧生成回路８によって出力される０．９Ｖ±０．１Ｖの振幅を有する電圧に基づいて、昇圧回路１２からは５．５±０．５Ｖの振幅を有する印加電圧が出力される。

このように生成されたドレイン電圧及びゲート電圧をそれぞれ、メモリセルトランジスタにおけるドレイン電極、ゲート電極に印加する。図３は、複数のメモリセルトランジスタのうちの任意のメモリセルトランジスタ（例えばメモリセルトランジスタＴ３２）の断面を示す図である。メモリセルトランジスタＴ３２は、基板２１、第１の絶縁膜２２、誘電体膜２３、第２の絶縁膜２４、コントロールゲート電極２５を有している。なお、本実施の形態では、基板にシリコン基板を用い、さらに誘電体膜には窒化膜を用いるものとする。シリコン基板２１中には、ソース拡散領域２６とドレイン拡散領域２７とが形成されている。また、第１の絶縁膜２２は、シリコン基板２１上に形成されている。また、第１の絶縁膜２２上にはフローティングゲートとして窒化膜２３が形成され、窒化膜２３上には第２の絶縁膜２４が形成されている。そして、第２の絶縁膜２４上にはコントロールゲート電極２５が形成されている。

以下、図８及び、図９に示すタイミングチャート図を参照して、書込み動作について説明する。まず、ドレイン電極及びゲート電極両方にそれぞれ、振幅を有する電圧を印加する場合について説明する。なお、このような振幅を有する電圧の印加は、一回の書込みで行なわれるものとする。

例えば、ゲート電極及びドレイン電極にそれぞれ、５．５Ｖ±０．５Ｖ、４．５Ｖ±０．５Ｖの振幅を有する電圧を印加する。まず、昇圧回路イネーブル信号ＣＰＥＮが"Ｌ"レベルから"Ｈ"レベルに切り替わり、不揮発性メモリ用ドレイン電圧生成回路２ａ及び不揮発性メモリ用ゲート電圧生成回路２ｂが昇圧動作を開始する（図９、ｔ１参照）。不揮発性メモリ用ドレイン電圧生成回路及び不揮発性メモリ用ゲート電圧生成回路が振幅電圧を出力する状態で、実書込み信号Ｅｆｆｅｃｔｉｖｅを"Ｌ"レベルから"Ｈ"レベルへと切り替える（図９、ｔ２参照）。例えば、メモリセルトランジスタＴ３２に書込み動作を行なう場合、アドレス信号Ａ０及びＡ１をそれぞれ、"Ｌ"レベル、"Ｈ"レベルとする。すると、ＡＮＤ回路ＡＮＤ１〜４からはそれぞれ、"Ｌ""Ｌ""Ｈ""Ｌ"レベルの信号が出力される。よって、"Ｈ"レベル信号の入力に基づいてレベルシフタＬ２ｃからは、５．５Ｖ±０．５Ｖのゲート電圧がトランジスタＴ３１〜Ｔ３４のゲート電極へと印加される。一方、アドレス信号Ａ２は"Ｈ"レベルの信号とする。すると、セレクタ３におけるＮＭＯＳトランジスタＮ２がオン状態となるため、書込み回路６とメモリセルトランジスタＴ３２のソースとが接続される。このように、アドレス端子Ａ０、Ａ１、Ａ２にそれぞれ"Ｌ""Ｈ""Ｈ"レベルの信号を入力することでメモリセルトランジスタＴ３２が選択される。また、メモリセルトランジスタＴ３２のドレイン電極にはレベルシフタＬ１によって出力される４．５Ｖ±０．５Ｖのドレイン電圧が印加される。

メモリセルトランジスタＴ３２のドレイン電極及びゲート電極それぞれに、振幅を有する電圧を印加する場合、窒化膜に均等に電子をトラップさせるために、ドレイン電圧及びゲート電圧の位相が異なっていることが好ましい。図６は、９０°の位相差を有するドレイン電圧及びゲート電圧を生成する不揮発性メモリ用電圧生成回路を示す図である。

図６に示す不揮発性メモリ用ドレイン電圧生成回路２ａ及び不揮発性メモリ用ゲート電圧生成回路２ｂのそれぞれに設けられているコンデンサＣ１に、スイッチＳＷ６、スイッチＳＷ７を介して低周波発振器１５によって出力されるクロック信号ＣＬ２及びＣＬ３がそれぞれ接続されている。低周波発振器１５は第１の遅延回路１６ａ〜第４の遅延回路１６ｄによって構成されている。第１の遅延回路１６ａによって生成されるクロック信号ＣＬ１は、第２の遅延回路１６ｂへと入力される。第２の遅延回路１６ｂは、第１のクロック信号ＣＬ１の入力に基づき、第１のクロック信号ＣＬ１と９０°の位相差を有する第２のクロック信号ＣＬ２を第３の遅延回路１６ｃへと出力する。このようにして、例えば、第２の遅延回路１６ｂによって出力されるクロック信号ＣＬ２、第３の遅延回路１６ｃによって出力されるクロック信号ＣＬ３がそれぞれ、不揮発性メモリ用ドレイン電圧生成回路２ａにおけるコンデンサＣ１、不揮発性メモリ用ゲート電圧生成回路２ｂにおけるコンデンサＣ１へと出力される。なお、スイッチＳＷ６及びスイッチＳＷ７はオン状態とする。

このように、９０°の位相差を有する第２のクロック信号ＣＬ２及び第３のクロック信号ＣＬ３がそれぞれ、不揮発性メモリ用ドレイン電圧生成回路２ａ、不揮発性メモリ用ゲート電圧生成回路２ｂに入力される。すると、第２のクロック信号ＣＬ２、第３のクロック信号ＣＬ３に同期して、不揮発性メモリ用ドレイン電圧生成回路２ａ、不揮発性メモリ用ゲート電圧生成回路２ｂからは、それぞれ９０°の位相差を有するドレイン電圧、ゲート電圧が出力される（図１０（ａ）参照）。また、本実施の形態では９０°の位相差を有する電圧を印加する場合について説明するが、ドレイン電極、ゲート電極のそれぞれに周期の異なった振幅を有する電圧を印加してもよい（図１０（ｂ）参照）。

このようにして、ドレイン電極及びゲート電極それぞれに、４．５Ｖ±０．５Ｖ、５．５Ｖ±０．５Ｖの振幅を有する電圧が印加される（図１１参照）。ドレイン電圧が４．５Ｖ±０．５Ｖの振幅を有する電圧である場合、空乏層の広がりが変化する。空乏層は、ドレイン電圧が大きいほど、よりソース領域方向へと拡大する。よって、ホットエレクトロンが生成される位置が変化する。また、ゲート電圧が５．５±０．５Ｖの振幅を有する電圧である場合、窒化膜２３へ注入される電子の速度が変化する。

例えば、ドレイン電圧及びゲート電圧がそれぞれ、５．０Ｖ、６．０Ｖである場合、電子は窒化膜２３のＡ領域近傍にトラップされる（図１２参照）。また、ドレイン電圧及びゲート電圧がそれぞれ、４．０Ｖ、５．０Ｖである場合、電子は窒化膜２３のＤ領域近傍にトラップされる（図１２参照）。

このように、ゲート電圧とドレイン電圧の強弱により窒化膜２３にトラップする電子の位置を適宜調整することができる。よって、窒化膜２３へトラップされる電子の位置が均等になる。したがって、書込み直後のしきい値と書込み後一定時間が経過した後のしきい値の変動を最小限に抑制することができる。（図１３参照）。

その後、書込み回路に入力する実書込み信号Ｅｆｆｅｃｔｉｖｅを"Ｌ"レベルにすることによって、書込み動作が停止する（図９、ｔ３参照）。また、不揮発性メモリ用ドレイン電圧生成回路２ａ及び不揮発性メモリ用ゲート電圧生成回路２ｂに入力する昇圧回路イネーブル信号ＣＰＥＮを"Ｌ"レベルにすることによって、昇圧回路動作を停止させる（図９、ｔ４参照）。以上のように、ゲート電極及びドレイン電極に振幅を有する電圧を印加することによって書込み動作が実行される。

その後、窒化膜２３へ電子が書込まれた後はメモリセルアレイ１へ正しく書込みが行われたかを確認するために書込みベリファイを行う。図１４に書込みベリファイのフローを示す。メモリセルトランジスタＴ３２への書込みが行われると（図１４、ｓ１参照）、書込みベリファイを実行する（図１４、ｓ２参照）。

ここで、図１５及び図１６を参照して書込みベリファイ時の例としてメモリセルトランジスタＴ３２へ１．５Ｖのゲート電圧を印加する場合について説明する。メモリセルトランジスタのしきい値が１．５Ｖより低い場合（図１６、参照）はメモリセルがオン状態となるため、ソース−ドレイン間に電流が流れる。よって、この場合は書込みが完了していないと判断し、再度書込みを行う（図１４、ｓ１参照）。一方、メモリセルトランジスタのしきい値が１．５Ｖより高い場合（図１６参照）はメモリセルがオフ状態となるため電流が流れなくなる。この場合は、書込みが正常に完了したと判断し書込みを終了する（図１４、ｓ３参照）。

このように、ドレイン電極及びゲート電極それぞれに振幅を有する電圧を印加することによって、窒化膜２３へトラップされる電子の位置が均等になるため、書込み直後のしきい値と書込み後一定時間が経過した後のしきい値の変動を最小限に抑制することができる。

次に、ゲート電極あるいはドレイン電極のいずれか一方に印加する電圧を変動させる場合について説明する。なお、不揮発性メモリ用ドレイン電圧生成回路２ａ及び不揮発性メモリ用ゲート電圧生成回路２ｂの動作については、上記したドレイン電極及びゲート電極に振幅を有する電圧を印加する場合と同一であるため、詳細な説明は省略する。例えば、ゲート電極及びドレイン電極にそれぞれ、６．０Ｖの固定電圧、４．５Ｖ±０．５Ｖの振幅を有する電圧を印加する。なお、ゲート電極に固定電圧を印加する場合、不揮発性メモリ用ゲート電圧生成回路２ｂの低周波発振回路１４の発振を停止させることにより、６．０Ｖの固定電圧を出力することが可能である。また、図６に示す不揮発性メモリ用電圧生成回路を用いる場合、スイッチＳＷ６をオン状態とし、スイッチＳＷ７をオフ状態とする。このようにすることで、不揮発性メモリ用ドレイン電圧生成回路２ａからは、振幅を有する電圧が出力され、不揮発性メモリ用ゲート電圧生成回路２ｂからは、固定電圧が出力される。

ドレイン電圧が４．５Ｖ±０．５Ｖの振幅を有する電圧である場合、空乏層の広がりが変化する。空乏層は、ドレイン電圧が大きいほど、よりソース領域方向へと拡大する。よって、ホットエレクトロンが生成される位置が変化する。また、ゲート電圧は６．０Ｖの固定電圧であるため、窒化膜２３へ注入される電子の速度は一定である。ゲート電極に６．０Ｖの固定電圧、ドレイン電極に４．５Ｖ±０．５Ｖの振幅を有する電圧を印加する場合、電子はａに示す線上にトラップされる（図１２参照）。

次に、ゲート電極及びドレイン電極にそれぞれ、５．５Ｖ±０．５Ｖの振幅を有する電圧、５．０Ｖの固定電圧を印加する場合について説明する。なお、回路動作については、上記したドレイン電極に固定電圧、ゲート電極に振幅を有する電圧を印加する場合と同一であるため、詳細な説明は省略する。ゲート電圧が５．５±０．５Ｖの振幅を有する電圧である場合、窒化膜２３へ注入される電子の速度が変化する。よって、ゲート電極及びドレイン電極にそれぞれ、５．５Ｖ±０．５Ｖの振幅を有する電圧、５．０Ｖの固定電圧を印加する場合、電子はｂに示す線上にトラップされる（図１２参照）。このように、ゲート電極あるいはドレイン電極のいずれか一方に印加する電圧を変動させた場合、窒化膜２３の線上に電子がトラップされる。

このように、書込み時において、ドレイン電極、ゲート電極のいずれか一方に振幅を有する電圧を印加する場合、窒化膜２３へトラップされる電子の位置が均等になるため書込み直後のしきい値と書込み後一定時間が経過した後のしきい値の変動を最小限に抑制することができる。

次に、図１７に示すタイミングチャートを参照して消去動作について説明する。まず、ドレイン電極及びゲート電極にそれぞれ、振幅を有する電圧を印加する場合について説明する。なお、消去動作において、各制御信号の入出力あるいは、９０°の位相差を有する振幅電圧の生成方法については書込み動作で示した内容と同一であるため、ここでは省略する。また、このような振幅を有する電圧の印加は、一回の消去で行なわれるものとする。なお、消去動作の場合には、メモリセルアレイ１内部すべてのメモリセルトランジスタのゲート電極及びドレイン電極に電圧を印加することによって、一括した消去が行われる。

例えば、ドレイン電極及びゲート電極それぞれに、５．０±０．５Ｖ、−３．０±０．５Ｖの振幅を有する電圧を印加する（図１８参照）。ドレイン電圧が５．０Ｖ±０．５Ｖの振幅を有する電圧である場合、空乏層の広がりが変化する。空乏層は、ドレイン電圧が大きいほど、よりソース領域方向へと拡大する。よって、ホットホールが生成される位置が変化する。また、ゲート電圧が−３．０±０．５Ｖの振幅を有する電圧である場合、窒化膜２３へ注入されるホットホールの速度が変化する。

図１９は窒化膜２３の断面を示した図である。例えば、ゲート電圧（絶対値）が高く（−３．５Ｖ）、ドレイン電圧が高い（＋５．５Ｖ）場合、ホールは窒化膜２３のＡの領域に注入される。また、ゲート電圧（絶対値）が低く（−２．５Ｖ）、ドレイン電圧が低い（＋４．５Ｖ）場合、ホールは窒化膜２３のＤの領域に注入される。このように、ゲート電圧とドレイン電圧の強弱により窒化膜２３に注入されるホールの位置を適宜調整することができる。よって、窒化膜２３へ注入されるホールの位置が均等になる。したがって、消去直後のしきい値と消去後一定時間が経過した後のしきい値の変動を最小限に抑制することができる。（図１３参照）。

消去後は、メモリセルアレイ１で正しく消去が行われたかを確認するために消去ベリファイを行う。図２０に消去ベリファイのフローを示す。メモリセルの消去が行われると（図２０、ｓ１参照）、消去ベリファイを実行する（図２０、ｓ２参照）。

ここで、図２１及び図２２を参照して消去ベリファイ時の例としてメモリセルトランジスタＴ３２へ−１．５Ｖのゲート電圧を印加する場合について説明する。メモリセルトランジスタＴ３２のしきい値が−１．５Ｖより高い場合（図２２参照）はメモリセルトランジスタＴ３２がオフ状態となるためソース−ドレイン間に電流は流れない。よって、この場合は消去が完了していないと判断し、再度消去を行う（図２０、ｓ１参照）。一方、メモリセルトランジスタＴ３２のしきい値が−１．５Ｖより低い場合（図２２参照）、メモリセルトランジスタＴ３２がオン状態となるためソース−ドレイン間に電流が流れる。この場合は、消去が正常に完了したと判断し消去を終了する（図２０、ｓ３参照）。

このように、ドレイン電極及びゲート電極それぞれに振幅を有する電圧を印加することによって、窒化膜２３へトラップされるホットホールの位置が均等になるため消去直後のしきい値と消去後一定時間が経過した後のしきい値の変動を最小限に抑制することができる。また、書込み動作で示したように、ドレイン電極、ゲート電極のいずれか一方に振幅を有する電圧を印加してもよい。

また、書込み時と同様に消去時の場合において、ゲート電極あるいはドレイン電極のいずれか一方に印加する電圧を変動させてもよい。例えば、ゲート電極及びドレイン電極にそれぞれ、−３．０Ｖの固定電圧、５．０Ｖ±０．５Ｖの振幅を有する電圧を印加する。すると電子はａに示す線上にトラップされる（図１２参照）。また、ゲート電極及びドレイン電極にそれぞれ、−３Ｖ±０．５Ｖの振幅を有する電圧、５．５Ｖの固定電圧を印加する。すると、電子はｂに示す線上にトラップされる（図１２参照）。このように、ゲート電極あるいはドレイン電極のいずれか一方に印加する電圧を変動させた場合、窒化膜２３の線上に電子がトラップされる。

このように、消去時において、ドレイン電極、ゲート電極のいずれか一方に振幅を有する電圧を印加する場合、窒化膜２３へトラップされる電子の位置が均等になるため、消去直後のしきい値と消去後一定時間が経過した後のしきい値の変動を最小限に抑制することができる。

以上、本実施の形態では、書込み時あるいは消去時にメモリセルトランジスタのゲート及びドレインに印加する電圧を意図的に変動させた。書込み時には、窒化膜などの絶縁膜にトラップされる電子が一箇所に集中することなく均一にトラップされるため、書込み直後のしきい値と書込み後一定時間経過後のしきい値の変動を最小限に抑制することが可能となる。また、電子がトラップされている部分の窒化膜が一部破壊された場合でも電子の抜けが少ないため、しきい値の変動を最小限に抑制することが可能となる。

また、消去時には、書込み時にトラップされた窒化膜などの絶縁膜にトラップされる電子を全て消すために、窒化膜などの絶縁膜へ注入するホールの位置を時間的に変化させてまんべんなく電子を中和して全ての電子を消すようにする。従って、消去直後のしきい値と消去後一定時間経過後のしきい値の変動を最小限に抑制することが可能となる。

実施の形態２
図２３は、本実施の形態２に関する不揮発性メモリ用ドレイン電圧生成回路２００を示す図である。なお、図２３において、図４と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。図２３に示す不揮発性メモリ用ドレイン電圧生成回路２００では、第１の抵抗Ｒ１及び第２の抵抗Ｒ２と、比較回路９と第１の抵抗Ｒ１と第２の抵抗Ｒ２との間のノードとの間に並列に接続された第１のスイッチＳＷ１〜第５のスイッチＳＷ５とによって構成される第１の電圧生成回路１７を有している。以下、図２３及び図２４を参照して本実施の形態２にかかる不揮発性メモリ用ドレイン電圧生成回路２００の動作について説明する。なお、基準電圧発生回路１３の出力レベルは１Ｖ固定とする。また、昇圧回路１２の出力側に設けた第１の抵抗Ｒ１及び第２の抵抗Ｒ２の抵抗比を以下のように設定する。

まず、スイッチＳＷ１における第１の抵抗Ｒ１と第２の抵抗Ｒ２の抵抗比を３．９：１．１とする。次いで、スイッチＳＷ２における第１の抵抗Ｒ１と第２の抵抗Ｒ２の抵抗比を３．９５：１．０５、スイッチＳＷ３における第１の抵抗Ｒ１と第２の抵抗Ｒ２の抵抗比を４．０：１．０、スイッチＳＷ４における第１の抵抗Ｒ１と第２の抵抗Ｒ２の抵抗比を４．０５：０．９５とする。そして、スイッチＳＷ５における第１の抵抗Ｒ１と第２の抵抗Ｒ２の抵抗比を４．１：０．９とする。

スイッチＳＷ１〜スイッチＳＷ５は、例えばマイコンによって制御される。そして、マイコンのポート１〜５のうちの一つのポートによって出力される"Ｈ"レベルの信号によって、ポート１〜５のそれぞれに対応するスイッチＳＷ１〜ＳＷ５の制御を行なう。また、スイッチＳＷ１〜ＳＷ５の制御には、マイコンではなく、デコーダ回路あるいは順序回路を用いてもよい。

例えばスイッチＳＷ３のみをオン状態とする場合について説明する。ＮＡＮＤ回路１１によって出力される信号に基づいて、昇圧回路１２の出力は０Ｖから上昇を始める。また、第１の抵抗Ｒ１と第２の抵抗Ｒ２との間のノード（以下、Ａ点とする）の電圧は、昇圧回路１２の出力端子Ｖｏｕｔの電圧の上昇に応じて上昇する。ここで、出力Ｖｏｕｔは、Ａ点×｛（Ｒ１＋Ｒ２）／Ｒ１｝として示される。よって、Ａ点は、出力端子Ｖｏｕｔ／５と表される。

つまり、昇圧回路１２の出力Ｖｏｕｔが５．０Ｖに達したときに、Ａ点は基準電圧発生回路１３の出力電圧と同一の１．０Ｖとなる。そして、昇圧回路１２がさらに昇圧を続けるとＡ点は１．０Ｖより高い電圧となるため、比較回路９からは"Ｌ"レベルの信号が出力される。よって、ＮＡＮＤ回路１１の出力は"Ｈ"レベルに固定されるため、昇圧回路１２は昇圧を停止する。この場合、昇圧回路１２の出力電圧は５．０Ｖより少しだけ高いレベルとなる。

その後、昇圧回路１２の出力部に設けた第１の抵抗Ｒ１及び第２の抵抗Ｒ２によって、昇圧回路１２の出力電圧は低下を始める。そして、昇圧回路１２の出力電圧が５．０Ｖを下回ると、Ａ点が１．０Ｖより低くなる。すると、比較回路９からは"Ｈ"レベルの信号が出力される。従って、ＮＡＮＤ回路１１の出力はクロック信号生成回路１０の振幅に応じて変化し、昇圧回路１２は再び昇圧を開始する。このような動作を繰り返すことによって、昇圧回路１２はほぼ５．０Ｖ近傍の電圧を出力端子Ｖｏｕｔへと出力する。なお、ＮＡＮＤ回路の出力信号及びクロック信号生成回路の出力については、図７に示す比較回路の出力信号とＮＡＮＤ回路の出力信号との関係性と同一であるため、図２４中では省略する。

次に、スイッチＳＷ４のみをオン状態とする場合について説明する。ＮＡＮＤ回路１１によって出力される信号に基づいて、昇圧回路１２の出力は０Ｖから上昇を始める。そして、昇圧回路１２の出力電圧が５．２６Ｖに達したときに、Ａ点は基準電圧発生回路１３の出力電圧と同一の１．０Ｖとなる。そして、昇圧回路１２がさらに昇圧を続けるとＡ点は１．０Ｖより高い電圧となるため、比較回路９からは"Ｌ"レベルの信号が出力される。よって、ＮＡＮＤ回路１１の出力は"Ｈ"レベルに固定されるため、昇圧回路１２は昇圧を停止する。この場合、昇圧回路１２の出力電圧は５．２６Ｖより少しだけ高いレベルとなる。

その後、昇圧回路１２の出力部に設けた第１の抵抗Ｒ１及び第２の抵抗Ｒ２によって、昇圧回路１２の出力電圧は低下を始める。そして、昇圧回路１２の出力電圧が５．２６Ｖを下回ると、Ａ点が１．０Ｖより低くなる。すると、比較回路９からは"Ｈ"レベルの信号が出力される。従って、ＮＡＮＤ回路１１の出力はクロック信号生成回路１０の振幅に応じて変化し、昇圧回路１２は再び昇圧を開始する。このような動作を繰り返すことによって、昇圧回路１２はほぼ５．２６Ｖ近傍の電圧を出力端子Ｖｏｕｔへと出力する。

以上のように、スイッチＳＷ３を選択した場合の昇圧回路の出力は５Ｖとなり、スイッチＳＷ４を選択した場合の昇圧回路の出力は５．２６Ｖとなる。また、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ５を選択した場合の昇圧回路の出力はそれぞれ、４．５５Ｖ、４．７６Ｖ、５．５６Ｖとなる。

書込み時には、スイッチを例えば、スイッチＳＷ５、スイッチＳＷ４、スイッチＳＷ３、スイッチＳＷ２、スイッチＳＷ１、スイッチＳＷ２、といった順番に切り替えていく。すると、昇圧回路の平均出力電圧は、５．５６Ｖ、５．２６Ｖ、５Ｖ、４．７６Ｖ、４．５５Ｖ、４．７６Ｖといった順番で出力される（図２４参照）。

このように、スイッチＳＷ１〜ＳＷ５を切り替えることによって、不揮発性メモリ用ドレイン電圧生成回路２００の出力レベルを変化させることができる。以上に示した不揮発性メモリ用ドレイン電圧生成回路２００を用いて、以下、メモリセルトランジスタに電圧を印加する。

メモリセルトランジスタへの書込み時の電圧は不揮発性メモリ用ドレイン電圧生成回路２００及び不揮発性メモリ用ゲート電圧生成回路（不図示）によって生成される。書込み期間中、不揮発性メモリ用ドレイン電圧生成回路２００及び不揮発性メモリ用ゲート電圧生成回路の出力電圧を変化させる。なお、書込み動作及び書込み後のベリファイ処理の詳細については実施の形態１と同一であるため省略する。

また、メモリセルトランジスタＴ３２の消去時の電圧もまた不揮発性メモリ用ドレイン電圧生成回路２００及び不揮発性メモリ用ゲート電圧生成回路によって生成される。消去期間中、不揮発性メモリ用ドレイン電圧生成回路２００及び不揮発性メモリ用ゲート電圧生成回路の出力電圧を変化させる。なお、消去動作及び消去後のベリファイ処理の詳細については実施の形態１と同一であるため省略する。

以上、本実施の形態では、書込み時あるいは消去時にメモリセルトランジスタのゲート及びドレインに印加する電圧を変動させた。よって、書込み時には、窒化膜などの絶縁膜にトラップされる電子が一箇所に集中することなく均一にトラップされるため、書込み直後のしきい値と書込み後一定時間経過後のしきい値の変動を最小限に抑制することが可能となる。

また、消去時には、書込み時にトラップされた窒化膜などの絶縁膜にトラップされる電子を全て消すために、窒化膜などの絶縁膜へ注入するホールの位置を時間的に変化させてまんべんなく電子を中和して全ての電子を消すようにする。従って、消去直後のしきい値と消去後一定時間経過後のしきい値の変動を最小限に抑制することが可能となる。

また、本実施の形態では、比較回路９と第１の抵抗Ｒ１と第２の抵抗Ｒ２との間のノードとの間に第１のスイッチＳＷ１〜第５のスイッチＳＷ５を並列に接続した。この場合、切り替えスイッチＳＷ１〜ＳＷ５は、デジタル回路によって容易に実現することが可能である。よって、メモリセルトランジスタのドレイン電極及びゲート電極に対してステップ状の電圧を容易に印加することが可能となる。また、実施の形態１に示した低周波発振回路１４及びコンデンサＣ１を設定する必要がなくなる。

また、実施の形態１における振幅を有する電圧は、正弦波である。従って、書込み時において、電子がトラップされる位置は、所定の範囲内で散乱されたように配置される（図２５（ｂ）参照）。一方、実施の形態２では、振幅を有する電圧が階段状に変化する。従って、書込み時において電子がトラップされる位置は、ある程度規則正しくなる（図２５（ａ）参照）。よって、実施の形態１に示した不揮発性メモリ用電圧生成回路２では、実施の形態２に示した不揮発性メモリ用電圧生成回路２００と比較して、より均一化された電子を窒化膜にトラップさせることが可能となる。

実施の形態３
実施の形態１及び２については、一般的なＭＯＮＯＳ型メモリセルトランジスタに電圧を印加する場合について説明した。実施の形態３では、ツインＭＯＮＯＳ型メモリセルに電圧を印加する場合について説明する。図２６は、本実施の形態３に関するツインＭＯＮＯＳ型メモリセルの構造を示す図である。ツインＭＯＮＯＳ型のメモリセルは、１つのワードゲートと、２つのコントロールゲートにより制御される２つのＭＯＮＯＳメモリセルを備えている。図２６に示すツインＭＯＮＯＳ型のメモリセルは、基板４１、コントロールゲート４２ａ、４２ｂ、窒化膜４３ａ、４３ｂ、第１の絶縁層４８ａ、４８ｂ、第２の絶縁層４９ａ、４９ｂ、第３の絶縁層４７及びワードゲート４４を有している。

基板４１には、ソース拡散領域４５とドレイン拡散領域４６とが形成されている。ワードゲート４４は、第３の絶縁層４７を介して基板４１上に形成されている。ワードゲート４４の両側にはそれぞれ、第２の絶縁層４９ａ、４９ｂを介して窒化膜４３ａ、４３ｂが形成されている。また、窒化膜４３ａ、４３ｂの両側には、第１の絶縁層４８ａ、４８ｂを介して、それぞれコントロールゲート４２ａ、４２ｂが形成されている。なお、本実施の形態に示したワードゲート、コントロールゲートは、それぞれ、コントロールゲート、メモリゲートと称してもよい。また、絶縁層を介して基板上に位置するワードゲート及びワードゲートの両側に位置するコントロールゲート層が短絡されて１つのコントロールゲートとして機能してもよい。以上のように構成されたツインＭＯＮＯＳ型メモリセルの書込み動作及び消去動作について説明する。

ツインＭＯＮＯＳ型メモリセルの書込み動作の場合、例えばワードゲート４４、コントロールゲート４２ｂ、ソース電極にそれぞれ、１．１Ｖ、３．５Ｖ、０Ｖの電圧を印加する。また、コントロールゲート４２ａ及びドレイン電極にはそれぞれ５．５Ｖ±０．５Ｖ、４．５Ｖ±０．５Ｖの振幅を有する電圧を印加する。それぞれの端子にこのような電圧を印加することで、ホットエレクトロンを窒化膜にトラップさせることができる。

上記した書込み動作では、ツインＭＯＮＯＳ型メモリセルの片方の窒化膜４３ａへ書込みを行なう場合の電圧配置を示している。一方、ツインＭＯＮＯＳ型メモリセルのもう一方の窒化膜４３ｂへ書込みを行なう場合は、２つのコントロールゲート及びソースとドレインの電圧配置を逆にすることによって行なうことができる。つまり、ワードゲート４４、コントロールゲート４２ａ、４２ｂ、ソース電極４５、ドレイン電極４６にそれぞれ１．１Ｖ、３．５Ｖ、５．５Ｖ±０．５Ｖ、４．５Ｖ±０．５Ｖ、０Ｖの電圧を印加する。それぞれの端子にこのような電圧を印加することで、窒化膜４３ｂへ書込みを行なうことができる。

次に、ツインＭＯＮＯＳ型メモリセルの消去動作について説明する。ツインＭＯＮＯＳ型メモリセルの消去動作の場合、例えばワードゲート４４、コントロールゲート４２ｂ、ソース電極４５にそれぞれ−２Ｖ、０Ｖ、０Ｖの電圧を印加する。また、コントロールゲート４２ａ及びドレイン電極にはそれぞれ、−３．０Ｖ±０．５Ｖ、５．０Ｖ±０．５Ｖの振幅を有する電圧を印加する。それぞれの端子にこのような電圧を印加することで、窒化膜４３ａへホールを注入させ、電子と中和させることによる電子の消去を可能としている。

上記した消去動作では、ツインＭＯＮＯＳ型メモリセルの窒化膜４３ａへ消去動作を行なう場合の電圧配置を示している。一方、ツインＭＯＮＯＳ型メモリセルの窒化膜４３ｂの消去を行なう場合は、２つのコントロールゲート及びソースとドレインの電圧配置を逆にすることによって行なうことができる。つまり、ワードゲート４４、コントロールゲート４２ａ、４２ｂ、ソース電極４５、ドレイン電極４６にそれぞれ−２Ｖ、０Ｖ、−３．０Ｖ±０．５Ｖ、５．０Ｖ±０．５Ｖ、０Ｖの電圧を印加する。それぞれの端子にこのような電圧を印加することで窒化膜４３ｂでの消去動作を可能としている。

また、窒化膜４３ａ及び４３ｂでの消去動作を同時に行なう場合は、ワードゲート４４、コントロールゲート４２ａ、４２ｂ、ソース電極４５、ドレイン電極４６にそれぞれ−２Ｖ、−３Ｖ、−３Ｖ、５．０Ｖ、５．０Ｖの電圧を印加する。それぞれの端子にこのような電圧を印加することで窒化膜４３ａ及び４３ｂでの消去動作を可能としている。なお、書込み動作及び消去動作における、ツインＭＯＮＯＳ型メモリセルへの振幅を有する電圧の印加方法については、実施の形態１及び実施の形態２で示された動作と同一であるため、その詳細な説明を省略する。

以上に示したように、本発明に示す不揮発性メモリ用電圧生成回路２を用いた不揮発性半導体メモリ１００では、メモリセルトランジスタへの書込み時に、窒化膜などの絶縁膜にトラップされる電子が一箇所に集中することなく均一にトラップされる。従って、書込み直後のしきい値と書込み後一定時間経過後のしきい値がほとんど変わらないようにすることにより保持抜け現象をなくすことが可能となる。

また、書込みにより電子が平均的に絶縁膜にトラップさせることによって、書込み後に外的要因により一部の絶縁膜が破壊された場合であっても破壊された部分だけの電子のみが抜け、他の部分の電子は抜けない。よって、保持不良の発生を防ぐことが可能となる。

また、消去時には、書込み時にトラップされた窒化膜などの絶縁膜にトラップされる電子を全て消すために、窒化膜などの絶縁膜へ注入するホールの位置を時間的に変化させてまんべんなく電子を中和して全ての電子を消すようにする。このように、消去直後のしきい値と消去後一定時間経過後のしきい値がほとんど変わらないようにすることによって、メモリセルトランジスタの特性変動を抑えることが可能となる。

また、本発明では、ｎ型トランジスタを用いてホットエレクトロンによって書込みを実行した。しかしながら、ホットホールによって書込みを実行することも可能である。

また、従来の昇圧回路では、昇圧回路が停止状態から動作状態に移行する場合の出力電圧が一定であった。つまり、従来の昇圧回路では、基準電圧生成回路によって比較回路に入力される基準電圧及び昇圧回路に基づいて生成され、比較回路に入力される電圧が一定であった。しかしながら、本実施の形態に示す昇圧回路では、比較回路に入力される基準電圧及び昇圧回路に基づいて生成され、比較回路に入力される電圧の少なくとも一方が変動している。よって、昇圧動作制御信号が反転するときの昇圧回路の出力する印加電圧の電圧値を１つの前記パルス状の電圧波形内において変化させることで、１個の書込みパルス電圧において振幅を有するドレイン電圧あるいはゲート電圧を生成することが可能となる。

また、従来技術では、書込み終了後に、ゲートに対して非常に低い電圧を印加する工程を設けているため、書込みに一連の時間を要する。一方、本発明に示す不揮発性メモリ用電圧生成回路を用いた不揮発性メモリでは、書込み動作自体の工程で絶縁膜に電子を均等に注入することが可能である。従って、書込み一連にかかる時間を短縮することが可能となる。

また、本発明に示す半導体メモリ回路では、ゲートへ非常に低い電圧を生成する昇圧回路を設ける必要はない。従って、書込みに必要な電圧生成回路のみで回路構成が可能である。よって、レイアウトサイズの増加を抑制することが可能となる。

以上、本発明の実施の形態に基づいて詳細に説明したが、本発明は上記した実施の形態に限らず、種々の変形が可能である。例えば、クロック信号生成回路１０の周波数を可変にしてもよい。また、比較回路９の出力に遅延量が可変である遅延回路を挿入してもよい。このような構成によって、昇圧回路１２の出力電圧を可変にすることが可能となる。

実施の形態１に関わるマイクロコンピュータ１００を示す図である。 実施の形態１に関わる不揮発性メモリを示す図である。 実施の形態１に関わるメモリセルトランジスタを示す図である。 実施の形態１に関わる不揮発性メモリ用ドレイン電圧生成回路を示す図である。 実施の形態１に関わる不揮発性メモリ用ドレイン電圧生成回路内の各信号波形を示す図である。 実施の形態１に関わる不揮発性メモリ用ドレイン電圧生成回路及び不揮発性メモリ用ゲート電圧生成回路を示す図である。 実施の形態１に関わる不揮発性メモリ用ドレイン電圧生成回路による振幅電圧の出力波形を示す図である。 実施の形態１に関わる書込み時の不揮発性メモリを示す図である。 実施の形態１に関わる書込み時におけるタイミングチャートを示す図である。 実施の形態１に関わるドレイン振幅電圧及びゲート振幅電圧の波形を示す図である。 実施の形態１に関わる書込み時のＭＯＮＯＳメモリを示す図である。 実施の形態１に関わる書込み時における窒化膜の断面図である。 実施の形態１に関わる書込み時及び消去時のメモリセルトランジスタのしきい値の変動を示す図である。 実施の形態１に関わる書込みベリファイの流れを示す図である。 実施の形態１に関わる書込みベリファイ時におけるメモリセルトランジスタの電圧配置を示す図である。 実施の形態１に関わる書込み時のメモリセルトランジスタのしきい値分布を示す図である。 実施の形態１に関わる消去時におけるタイミングチャートを示す図である。 実施の形態１に関わる消去時のＭＯＮＯＳメモリを示す図である。 実施の形態１に関わる消去時における窒化膜の断面図である。 実施の形態１に関わる消去ベリファイの流れを示す図である。 実施の形態１に関わる消去ベリファイ時におけるメモリセルトランジスタの電圧配置を示す図である。 実施の形態１に関わる消去ベリファイ時のメモリセルトランジスタのしきい値分布を示す図である。 実施の形態２に関わる不揮発性メモリ用ドレイン電圧生成回路を示す図である。 実施の形態２に関わる不揮発性メモリ用ドレイン電圧生成回路によって出力される振幅電圧の出力波形を示す図である。 実施の形態１と実施の形態２における窒化膜にトラップされる電子の状態を示す図である。 実施の形態３に関わるツインＭＯＮＯＳメモリを示す図である。 従来のＭＯＮＯＳメモリの書込み動作を示す図である。 従来のＭＯＮＯＳメモリの書込み後に一定の時間が経過した場合の動作を示す図である。 従来のＭＯＮＯＳメモリの消去動作を示す図である。 従来のＭＯＮＯＳメモリの消去後に一定の時間が経過した場合の動作を示す図である。 従来の書込み時及び消去時のメモリセルトランジスタのしきい値の変動を示す図である。

符号の説明

１００ 不揮発性メモリ
１ メモリセルアレイ
２ 不揮発性メモリ用電圧生成回路
２ａ、２００ 不揮発性メモリ用ドレイン電圧生成回路
２ｂ 不揮発性メモリ用ゲート電圧生成回路
３ セレクタ
４ Ｘ−デコーダ回路
５ ソース回路
６ 書込み回路
７ 読出し回路
８ 参照電圧生成回路
９ 比較回路
１０ クロック信号生成回路
１１ ＮＡＮＤ回路
１２ 昇圧回路
１３ 基準電圧発生回路
１４ 低周波発振回路
１５ 低周波発振器
１６ａ〜１６ｄ 遅延回路
１７ 第１の電圧生成回路
２１ シリコン基板
２２ 第１の絶縁膜
２３ 窒化膜（フローティングゲート）
２４ 第２の絶縁膜
２５、４２ａ、４２ｂ コントロールゲート
２６、４５ ソース拡散領域
２７、４６ ドレイン拡散領域
３０ マイクロコンピュータ
３１ ＣＰＵ
３３ ＣＰＵインターフェース
３４ ファームＲＯＭ
３５ フラッシュ制御回路
３６ バス
４４ ワードゲート
４７ 第３の絶縁層
４８ａ、４８ｂ 第１の絶縁層
４９ａ、４９ｂ 第２の絶縁層
Ｒ１、Ｒ２ 抵抗
Ｃ１〜Ｃ３ コンデンサ
Ｄｉ１、Ｄｉ２ ダイオード
Ｐ１ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ５ ＮＭＯＳトランジスタ
ＳＷ１〜ＳＷ７ 第１〜第７のスイッチ
ＡＮＤ１〜ＡＮＤ４ ＡＮＤ回路
ＯＲ１〜ＯＲ４ ＯＲ回路
ＮＯＴ１〜ＮＯＴ４ ＮＯＴ回路
Ｌ１、Ｌ２ａ〜Ｌ２ｄ レベルシフタ
Ｔ１１〜Ｔ４４ メモリセルトランジスタ

Claims (6)

1. 誘電体膜に電荷をトラップさせることによりデータの書込みあるいは消去を行う不揮発性メモリに、前記電荷を前記誘電体膜に注入する際に印加される印加電圧を生成するための不揮発性メモリ用電圧生成回路であって、
   前記印加電圧に応じた第１の電圧を生成する第１の電圧生成回路と、
   参照電圧を生成する参照電圧生成回路と、
   前記第１の電圧と前記参照電圧とを比較し、当該比較した結果に応じて昇圧動作制御信号を出力する比較回路と、
   前記昇圧動作制御信号に基づいて昇圧動作の起動あるいは停止を行い、パルス状の電圧波形を形成するように前記印加電圧を生成する昇圧回路と
   を有し、
   前記昇圧動作制御信号が反転するときの前記第１の電圧に対応する前記印加電圧は、前記第１の電圧あるいは前記参照電圧のいずれか一方を変化させることにより、１つの前記パルス状の電圧波形内において変化し、
   前記参照電圧生成回路は、
   基準電圧を生成する基準電圧発生回路と、
   前記基準電圧発生回路の出力部とコンデンサを介して接続された発振回路とを有し、
   前記発振回路の出力レベルの変動に同期して変動させた前記基準電圧を前記参照電圧として出力する不揮発性メモリ用電圧生成回路。
2. 前記第１の電圧生成回路は、
   前記昇圧回路の出力端子と接地電位との間に直列に接続された抵抗と、
   前記比較回路と前記抵抗との間に接続された複数のスイッチとを有し、
   前記複数のスイッチを選択的に切り替えて前記第１の電圧を生成することを特徴とする請求項１に記載の不揮発性メモリ用電圧生成回路。
3. 前記不揮発性メモリ用電圧生成回路はさらに、
   前記昇圧動作制御信号に基づいて、前記昇圧動作の起動あるいは停止を行うための信号を生成する演算回路を有することを特徴とする請求項１又は２に記載の不揮発性メモリ用電圧生成回路。
4. 請求項１に記載の不揮発性メモリ用電圧生成回路と、
   前記不揮発性メモリ用電圧生成回路によって生成される前記印加電圧を入力するメモリセルアレイとを有する不揮発性メモリ。
5. 請求項４に記載の不揮発性メモリを搭載するマイクロコンピュータ。
6. 誘電体膜に電荷をトラップさせることによりデータの書込みあるいは消去を行う不揮発性メモリに対して、前記電荷を前記誘電体膜に注入する際に印加電圧を印加することにより書込み及び消去を行なう不揮発性メモリの書込み及び消去の方法であって、
   前記印加電圧に応じた第１の電圧を生成するステップと、
   基準電圧を生成し、コンデンサを介して前記基準電圧を発振信号に重畳させて参照電圧を生成するステップと、
   前記第１の電圧あるいは前記参照電圧のいずれか一方を変動させるステップと、
   前記第１の電圧と前記参照電圧とを比較し、当該比較した結果に応じて昇圧動作制御信号を生成するステップと、
   前記昇圧動作制御信号に基づいて昇圧動作の起動あるいは停止を行い、パルス状の電圧波形を形成するように前記印加電圧を生成するステップと、
   前記印加電圧を生成するステップで生成された前記印加電圧を不揮発性メモリに印加するステップとを有し、
   前記変動させるステップにより、前記昇圧動作制御信号が反転するときの前記第１の電圧に対応する前記印加電圧は１つの前記パルス状の電圧波形内において変化することを特徴とする不揮発性メモリの書込み及び消去の方法。

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