JP2004241122A - レギュレータ - Google Patents

Abstract

【課題】 プログラムベリファイにおいてメモリセルのしきい値電圧を任意に設定すると共にしきい値電圧分布を狭くし、非選択のメモリセルのリーク電流による誤判定を改善することのできる不揮発性メモリ装置のレギュレータを提供する。
【解決手段】 基準電圧を発生させる手段と、レギュレータの出力電圧ノードと所定電位ノードとの間に直列接続されたｎ個の抵抗として機能する素子からなる分圧手段と、直列に接続されたｎ段の抵抗として機能する素子のｍ段目（ｍはｎ−２以下の整数）の素子の所定電位ノード側端と出力電圧ノードとの間を制御信号に応じて接断するスイッチ手段と、ｎ段の抵抗として機能する素子のｎ段目とｎ−１段目の接続点に現れる抵抗分圧された電圧と基準電圧とを比較する手段と、比較手段の出力に応じて出力電圧のノードへの電位の供給を制御する手段とを備える。
【選択図】 図１０

Description

本発明はフラッシュＥＥＰＲＯＭを用いた不揮発性メモリ装置のレギュレータに関するものである。

近年、フラッシュＥＥＰＲＯＭは、電気的に書込／消去ができるという特性やハードディスクなどに比べ耐衝撃性に優れるなどの利点からその利用価値があがり産業分野や民生分野のシステムで多く利用されている。

これまで、ＣＨＥ（チャンネルホットエレクトロン）によるプログラムを用いたメモリセルが主流であったが、フラッシュＥＥＰＲＯＭに対する低電圧化及び単一電源化の要望により、ＦＮ（Fowler-Nordheim ）トンネリングによるプログラム／消去を行うメモリセルデバイスが開発されるようになった。

ＦＮトンネリングは、ＣＨＥに比べプログラム電流が十分に小さく昇圧電源からのプログラムにより単一電源化が可能となるというメリットを持つが、逆に１セル当たりのプログラム時間は数ｍｓｅｃを必要とし、ＣＨＥの数１０倍から数１００倍の所要時間が必要である。

そこでこの問題を解決するために、ビット線毎にデータラッチを備えワード線１本分のデータをラッチして同時にプログラム及びプログラムベリファイを行うページプログラム手法が用いられている。

プログラムベリファイでは、メモリセルへのプログラムが十分できたか否かを検証するが、１ワード単位でベリファイを行うとプログラムが不十分なメモリセルがプログラム完了するまでプログラムを繰り返すため、ドレインディスターブ等の信頼性の問題を引き起こす。

そこで、プログラムが完了したメモリセルのデータラッチのデータを書き換えてそれ以降のプログラムを行わない手法が取られる。

以下図面を参照しながら、上記した従来のフラッシュＥＥＰＲＯＭのプログラムベリファイの一例について説明する。
図２３は上記ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭのカラムラッチを示すものである。図２３において、Ｌ１はプログラムのデータを格納するラッチである。

ＴＧはトランスファーゲートであり、主ビット線ＭＢＬとラッチＬ１を電気的に分離する。Ｐ１及びＰ２はビット線プリチャージ用のトランジスタであり、ラッチＬ１の保持データと／ＰＣＯ信号によってビット線をプリチャージする。ＳＧ０はセレクトトランジスタであり、主ビット線ＭＢＬ０と副ビット線ＳＢＬ０を電気的に分離する。ＳＧ１も同様に主ビット線ＭＢＬ１と副ビット線ＳＢＬ１を電気的に分離する。ＭＥＭ０及びＭＥＭ１はメモリセルであり、そのコントロールゲートはワード線ＷＬに、ソースはソース線ＳＬに、ドレインは副ビット線ＳＢＬ０、ＳＢＬ１にそれぞれ接続される。ソース線ＳＬはＡＳＬ信号がアクティブになったときにグランドに接地される。ＲＳ１及びＲＳ２は主ビット線をリセットするためのトランジスタでありＲＳＯ及びＲＳＥによって主ビット線がグランドに接地される。

以上のように構成されたカラムラッチについて、以下その動作について説明する。
図２３には主ビット線２本分の回路を記述しているが、ここでは主ビット線ＭＢＬ０側のプログラム及びプログラムベリファイについて説明する。

まず、入力データがラッチＬ１にラッチされる時、ラッチの電源ＶｐｐはＶｃｃレベルに保持される。全てのデータがラッチされるとＶｐｐはメモリセルのプログラム電圧である６Ｖまで昇圧される。この時選択されたワード線ＷＬは−８Ｖ、セレクトゲートＳＧ０の制御信号ＳＧＬは１０Ｖに保持される。次にトランスファーゲートＴＧがアクティブになりラッチＬ１と主ビット線ＭＢＬ０が電気的に接続され、ラッチが保持しているデータが“１”であれば主ビット線ＭＢＬ０には６Ｖが、“０”を保持していれば０Ｖが主ビット線ＭＢＬ０に印加される。メモリセルＭＥＭ０のコントロールゲートには−８Ｖが印加されているので、ドレインに６Ｖが印加された時にはトンネル酸化膜に電界が生じＦＮ電流によってフローティングゲートに蓄積されている電子がドレイン側に引き抜かれる。一方ドレインが０Ｖの時は、トンネル電流を発生させる電界に達しないためにメモリセルのプログラムは行われない。

プログラムベリファイにおいては、ＶｐｐはＶｃｃレベルであり主ビット線ＭＢＬ０には、ラッチＬ１のデータによってプリチャージトランジスタＰ１、Ｐ２からＶｃｃレベルの電位が供給される。

次に、メモリセルのワード線ＷＬはベリファイ電圧１．５Ｖが供給され、ソース線ＳＬはイネーブル信号ＡＳＬによってグランドに接地される。メモリセルのしきい値電圧が１．５Ｖ以下であればメモリセルを通じて主ビット線ＭＢＬ０のディスチャージが行われラッチＬ１がそれを検出する。この時ラッチのデータは書き換えられそれ以降のプログラムは行われない。仮に、しきい値電圧が１．５Ｖ以上であればラッチのデータは、最初にセットされたデータがそのまま保持されラッチＬ１のデータが書き換えられるまでプログラムが実行される（例えば非特許文献１参照）。
「エー 3.3ヴイ−オンリー １６メガバイト ダィナー フラッシュ メモリー（A 3.3V-only 16Mb DINOR Flash Memory）」，1995 アイイーイーイー インターナショナル ソリド−ステイト サーキーツ カンファレンス，ダイジェスト オブ テクニカル ペーパーズ（1995 IEEE International Solid-State Circuits Conference,Digest of Technical Papers)，ｐ.１２２−１２３

しかしながら上記のような構成では、メモリセルの電流によって主ビット線の電位を下げラッチのデータを書き換えなければならないので、安定したベリファイ動作が得られないという問題点を有していた。

すなわち、ラッチＬ１のトランジスタはプログラム時にドレインと基板間で発生するバンド間トンネル電流と、ＦＮトンネル電流と、非選択メモリセルからのリーク電流の合計値以上の電流を供給できる能力をもっている。しかし、プログラムベリファイ時には、メモリセルのコントロールゲートの電圧がプログラムされたメモリセルのしきい値電圧近傍の低い電圧制御であるためセル電流が十分確保できず、ラッチのデータの書換ができなくなるという課題が発生する。

本発明は上記問題点に鑑み、プログラムベリファイにおいてメモリセルのしきい値電圧を任意に設定すると共にしきい値電圧分布を狭くし、非選択のメモリセルのリーク電流による誤判定を改善することのできる不揮発性メモリ装置のレギュレータを提供することを目的とする。

上記課題を解決するために、この発明（請求項１）は、安定化電圧を出力するレギュレータにおいて、基準電圧を発生させる手段と、レギュレータの出力電圧ノードと所定電位ノードとの間に直列接続されたｎ個の抵抗として機能する素子からなる分圧手段と、直列に接続された上記ｎ段の抵抗として機能する素子のｍ段目（ｍはｎ−２以下の整数）の素子の上記所定電位ノード側端と上記出力電圧ノードとの間を制御信号に応じて接断するスイッチ手段と、上記ｎ段の抵抗として機能する素子のｎ段目とｎ−１段目の接続点に現れる抵抗分圧された電圧と上記基準電圧とを比較する手段と、上記比較手段の出力に応じて上記出力電圧のノードへの電位の供給を制御する手段とを備え、上記制御信号を切り換えることにより複数種類の安定化電圧を出力可能としたものである。

この発明（請求項１）によれば、安定化電圧を出力するレギュレータにおいて、基準電圧を発生させる手段と、レギュレータの出力電圧ノードと所定電位ノードとの間に直列接続されたｎ個の抵抗として機能する素子からなる分圧手段と、直列に接続された上記ｎ段の抵抗として機能する素子のｍ段目（ｍはｎ−２以下の整数）の素子の上記所定電位ノード側端と上記出力電圧ノードとの間を制御信号に応じて接断するスイッチ手段と、上記ｎ段の抵抗として機能する素子のｎ段目とｎ−１段目の接続点に現れる抵抗分圧された電圧と上記基準電圧とを比較する手段と、上記比較手段の出力に応じて上記出力電圧のノードへの電位の供給を制御する手段とを備えた構成としたから、上記制御信号を切り換えることにより複数種類の安定化電圧を出力可能なレギュレータを実現できる効果がある。

実施の形態１．
以下本発明の実施の形態１による半導体記憶装置について図面を参照しながら説明する。
図１は、本実施の形態１による半導体記憶装置（不揮発性メモリ装置）であるフラッシュＥＥＰＲＯＭの構成を示すブロック図である。

図１において、１０１はメモリセルアレイ、１０２はアドレスバッファ、１０３はＸデコーダ、１０４はＹデコーダ、１０５はカラムラッチ、１０６はセンスアンプ、１０７は制御回路、１０８は昇圧回路、１０９はレギュレータ、１１０はデータ入出力バッファである。

メモリセルアレイ１０１には、電気的に書込／消去可能なメモリセルがマトリックス状に配置されている。不揮発性メモリ装置の外部から入力されたアドレス信号は、アドレスバッファ１０２でラッチされ、ロウアドレスはＸデコーダ１０３に出力されてワード線とソース線が、カラムアドレスはＹデコーダ１０４に出力されビット線がそれぞれ選択される。

また、Ｘデコーダ１０３ではアドレスの選択以外にレギュレータ１０９から出力された高電圧のスイッチングも行い、消去時には正の高電圧が、プログラム時には負の高電圧がスイッチングされる。

Ｙデコーダ１０４によって選択されたビット線には、カラムラッチ１０５とセンスアンプ１０６が接続されている。プログラム時にはカラムラッチ１０５からビット線に５Ｖ程度のプログラム電圧が印加され、読み出し時にはセンスアンプ１０６によってビット線が選択されるとともに選択されたビット線のデータが増幅される。データの入出力はデータ入出力バッファ１１０を介して行われる。プログラム時にはデータ入出力バッファ１１０からカラムラッチ１０５にデータが入力され、読み出し時にはセンスアンプ１０６で増幅されたデータはデータ入出力バッファ１１０を経由して不揮発性メモリ装置の外部に出力される。

制御回路１０７は不揮発性メモリ装置のモード制御やタイミング生成以外に昇圧回路１０８とレギュレータ１０９の制御も行なう。

外部から入力された電源は昇圧回路１０８に入力され高電圧を発生させる。昇圧回路１０８で発生された電圧はレギュレータ１０９に入力され電源電圧変動や温度変動などに影響されない一定電圧に保持される。昇圧回路１０８とレギュレータ１０９では不揮発性メモリ装置の読み出し／書込／消去に必要とされる様々な電圧が発生され、Ｘデコーダ１０３とＹデコーダ１０５とカラムラッチ１０５に安定化された電源が供給される。

図２は図１に示す本実施の形態１による半導体記憶装置（不揮発性メモリ装置）に使用されるＮＯＲ型メモリセルの断面構造を示す模式図である。図２において、２０１はコントロールゲート、２０２はフローティングゲート、２０３はトンネル酸化膜、２０４はソース、２０５はドレイン、２０６は基板を示し、トンネル酸化膜２０３に１２ＭＶ／ｃｍから１５ＭＶ／ｃｍの高電界を加えてトンネル電流を発生させメモリセルのしきい値電圧を制御する。

図３は本実施の形態１による半導体記憶装置（不揮発性メモリ装置）に使用されるメモリセルのしきい値電圧分布を示す図である。読み出し電圧よりもしきい値電圧が高い状態を消去状態とし、低い状態をプログラム状態とする。

メモリセルの消去は、ドレインをオープン状態にし、コントロールゲート２０１に５Ｖ、ソース２０４と基板２０６に−８Ｖを印加してソース２０４と基板２０６からフローティングゲート２０２に電子を注入する。フローティングゲート２０２に電子が注入されるとメモリセルのしきい値電圧は上昇する。消去後のしきい値電圧を読み出し電圧よりも高く設定することによって読み出し時にセル電流が流れないようにする。

一方プログラムは、ソース２０４をオープン状態にし、コントロールゲート２０１に−８Ｖ，ドレイン２０５に５Ｖ、基板２０６に０Ｖを印加することによって、フローティングゲート２０２に蓄積されている電子をドレイン２０５に引き抜くことにより行なう。プログラム後のしきい値電圧は、図３に示すように読み出し電圧よりも低くなるため、プログラムされたセルを読み出せばビット線にセル電流が流れる。

読み出し動作では、選択されたワード線に読み出し電圧を印加し、ソースをグランドに接地し、ドレインに１Ｖを印加した状態でビット線に電流が流れるか否かをセンスアンプを使って増幅する。ビット線に電流が流れればプログラム状態“１”として、電流が流れなければ消去状態“０”として不揮発性メモリ装置の外部にデータを出力する。

図４は本実施の形態１による半導体記憶装置（不揮発性メモリ装置）において用いられるビット線電位検知回路を持つカラムラッチの構成を示す回路図、図５はカラムラッチの動作を説明するためのタイミングチャート図である。

図４に示すように、本実施の形態１による半導体記憶装置（不揮発性メモリ装置）のカラムラッチは、ビット線を接地するためのトランジスタＭＤ０、ビット線電位検知回路、ビット線ＢＬ０とラッチＸＬ０を電気的に分離するトランスファーゲート、トランスファーゲートの制御信号がアクティブになった時にＰｃｈのトランスファーゲートＭＰＴ０をアクティブにするドレイブインバータＸＩ０、ビット線電位検知回路の出力を受けてラッチのデータをリセットするラッチリセット回路ＭＲＳ０、プログラムデータを保持するラッチＸＬ０で構成される。

プログラムのデータを格納するラッチＸＬ０，ビット線とラッチを電気的に分離するＰｃｈトランスファーゲートＭＰＴ０，Ｐｃｈトランスファーゲートの制御を行うインバータＸＩ０，及びビット線電位検知回路のＰｃｈトランジスタＭＰＶ０とＭＰＶ１にはＶｐｐ電源が接続されている。

ビット線電位検知回路は、ＮＯＲの論理を持ち、一方の入力はビット線ＢＬ０に、もう一方の入力は制御信号ＶＲＦに接続され、制御信号ＶＲＦが“Ｌ”かつビット線の電位がビット線電位検知回路の反転点よりも下がった時に“Ｈ”を出力しラッチリセット回路をアクティブにする。
ビット線電位検知回路の出力にはラッチリセット回路が接続され、上記ビット線電位検知回路の出力が“Ｈ”を出力した時にラッチＸＬ０のＮｏｄｅ１をグランドに接地する。

次に、以上のように構成された半導体記憶装置（不揮発性メモリ装置）のプログラム動作及びプログラムベリファイ動作を図４と図５を用いて説明する。
プログラム動作では、まずプログラムデータは、ラッチＸＬ０にロードされる。プログラムを行うメモリセルに接続されたラッチ（Ｎｏｄｅ１）は“Ｈ”の状態を、プログラムされないメモリセルに接続されたではラッチ（Ｎｏｄｅ１）は“Ｌ”を保持している。メモリセルへのプログラムを行うために、まず、Ｖｐｐの電圧をプログラム電圧（５Ｖ）に設定する。次に、トランスファーゲートの制御信号ＴＦＧを活性化しビット線ＢＬ０とラッチＸＬ０を電気的に接続する。この動作と同じタイミングで選択されたメモリセルのワード線ＷＬ０を−８Ｖに、ソース線の制御信号ＳＬＳＥＬを非アクティブにしてソース線を開放状態とする。また、メモリセルのドレインにプログラム電圧を印加するためにセレクトゲートＳＴＲ０のゲートに８Ｖを印加する。この時、ＳＴＲ０のドレインにはＶｐｐ（５Ｖ）が印加されているので基板バイアス効果による電圧ドロップが発生しないようにセレクトゲート制御信号ＳＧ０にはＶｐｐ＋Ｖｔｎ以上の電圧を印加する（本実施の形態１では図５に示すように８Ｖの電圧を印加している。）。

ここで、ラッチのデータが“Ｈ”であればメモリセルのドレインには５Ｖが供給され、トンネル酸化膜には１３Ｖが加わりＦＮトンネリング電流が流れる。一方、ラッチのデータが“Ｌ”であればメモリセルのドレインは０Ｖとなるためトンネル酸化膜の電圧は８ＶとなりＦＮトンネリング電流は流れない。

一定期間プログラムパルスが印加されたならば、トランスファーゲートとセレクトゲートＳＴＲ０を非アクティブにしてビット線とラッチを分離すると同時に、ワード線とソース線を接地する。
最後に、ＤＳＣ信号とセレクトゲートＳＴＲ０をアクティブにしてビット線ＢＬ０にチャージされた電荷をディスチャージする。以上の操作でプログラム動作が完了する。

プログラムベリファイ動作では、まずＶｐｐの電圧レベルをベリファイドレイン電圧であるＶＤＤに設定する。次に、トランスファーゲートとセレクトゲートＳＴＲ０をアクティブにして“Ｈ”を保持しているビットのみビット線をベリファイドレイン電圧にプリチャージする。プリチャージが完了した時点で、トランスファーゲートを非アクティブにするとともに、選択メモリセルのワード線にプログラムベリファイ電圧（１Ｖ）を印加し、メモリセルをベリファイモードに設定する。

この時、メモリセルのプログラムが適正に行われていれば僅かにメモリセル電流が流れ、ベリファイドレイン電圧にプリチャージされたビット線の電荷をディスチャージする。

ここで非選択のメモリセルからのリーク電流があるとビット線の電位が低下し誤判定の原因になるため、非選択のワード線ＷＬ１はグランドに接地しておく。
非選択のワード線ＷＬ１を負の電圧に設定すれば、更にリーク電流を少なくすることができる。

一定期間メモリセル電流を流した後、ビット線電位検知回路の制御信号ＶＲＦを“Ｌ”とすると、ビット線ＢＬ０の電位はビット線電位検知回路の反転点を越え、ラッチリセット回路をアクティブにする。

ラッチリセット回路は、ラッチＸＬ０よりも大きなドライブ能力を有するように設計されているため“Ｈ”に保持されていたラッチは“Ｌ”に書き換えられる。適正にプログラムが行われていなければビット線に電流は流れず、ラッチのデータは書き換えられない。

ラッチのデータが書き換えられれば“Ｌ”を保持し、それ以降ビット線にプログラム電圧及びベリファイドレイン電圧は印加されない。

以上のように本実施の形態１による半導体記憶装置では、プログラムデータを保持するラッチと、ラッチとビット線を電気的に分離するトランスファーゲートと、ビット線の電圧を検知するビット線電位検知回路と、ビット線電位検知回路の出力によってラッチのデータを反転させるラッチリセット回路とを備えた構成としたから、僅かなメモリセル電流でも容易にラッチのデータを書き換えられるため安定したプログラムベリファイ動作を行うことができる不揮発性メモリ装置を実現できる。

なお、上記実施の形態１では、ビット線電位検知回路におけるＰｃｈトランジスタＭＰＶ０のソースと基板及びＭＰＶ１の基板はＶｐｐ接続としたが、外部から直接入力される電源（ＶＤＤ）に接続しても良い。

また、ビット線電位検知回路は、ＮＯＲの論理としたがビット線の電位を検知しリセット回路をアクティブにできる回路構成であれば良い。
また、ラッチリセット回路はＮｃｈトランジスタとしたが、ビット線電位検知回路の出力を受けてラッチのデータを書き換えられればどのような構成でも良い。
また、ベリファイドレイン電圧は、ＶＤＤとしたがその電圧の範囲はドレインディスターブが発生しない電圧以下でかつビット線電位検知回路が動作する電圧以上であれば良い。

次に、本実施の形態１による半導体記憶装置（不揮発性メモリ装置）の変形例について説明する。本変形例による不揮発性メモリ装置の全体の構成は図１に示す実施の形態１による不揮発性メモリ装置と同様であるが、カラムラッチの構成が異なるものである。

図６は本変形例による不揮発性メモリ装置のカラムラッチの構成を示す図であり、図４と同一符号は同一又は相当部分である。図４に示すカラムラッチとの相違点はラッチＸＬ０の電源が外部から供給されるＶＤＤ電源で構成されている点（図示省略）と、ラッチＸＬ０の出力をＶｐｐを電源とするレベルシフト回路に接続している点である。

ラッチのインバータＸＩ１の出力はレベルシフト回路のＮｃｈトランジスタＭＮＬＳ０のゲートに、インバータＸＩ０の出力はＮｃｈトランジスタＭＮＬＳ１のゲートにそれぞれ接続されている。レベルシフト回路のＰｃｈトランジスタＭＰＬＳ１のドレインとＮｃｈトランジスタＭＮＬＳ１のドレインは共有化され、トランスファーゲートに接続される。ラッチＸＬ０は外部より供給されるＶＤＤ電源により駆動されるが、レベルシフト回路ＸＬＳ０を経由することによって電圧変換され、プログラム時には５Ｖが、プログラムベリファイ時にはＶＤＤが出力される。

以上のように本変形例では、ラッチＸＬ０の出力にレベルシフト回路ＸＬＳ０を設け電圧変換を行うことによって、Ｖｐｐの電位が２Ｖから７Ｖまでの範囲で変化してもリーク電流が発生しない。また、ラッチＸＬ０は外部より供給されるＶＤＤ電源により駆動されるのでカラムラッチの動作モードが変化してＶｐｐ電位が変化しても安定してデータを保持することができる。さらには、プログラム時にビット線を駆動するドライバはＰｃｈトランジスタＭＰＬＳ１が受け持つのでラッチの駆動能力を小さく設定することができプログラムベリファイ時のラッチのデータ反転が容易に行える。

本変形例のカラムラッチのその他の構成と回路の動作は、図４に示すカラムラッチと同じであるため説明は省略する。

実施の形態２．
次に、本発明の実施の形態２による半導体記憶装置（不揮発性メモリ装置）について図面を参照しながら説明する。
本実施の形態２による半導体記憶装置（不揮発性メモリ装置）の全体の構成は図１に示す実施の形態１による不揮発性メモリ装置と同様であるが、カラムラッチの構成が異なるものである。

図７は本実施の形態２による不揮発性メモリ装置のカラムラッチを示す図であり、図４と同一符号は同一又は相当部分である。本実施の形態２による不揮発性メモリ装置のカラムラッチを図４のカラムラッチと比較すると、ビット線電位検知回路の一方の入力端子であるＶＲＦに与えるパルス幅を任意に設定することのできるベリファイパルス発生回路ＸＰＬＳが付加されている点で異なる。

プログラムベリファイ動作では、メモリセルの微少電流によってディスチャージされたビット線の電位をビット線電位検知回路によってセンスしラッチリセット回路を起動させている。

ここで、ビット線電位検知回路によるセンス時間、すなわちプログラムベリファイのパルス（図５中のＶＲＦのパルス）幅が短くなればビット線のディスチャージが十分行われないためリセット回路の起動がかからない。つまり、ラッチのデータが書き換えられないために再度プログラムが行われ、メモリセルのしきい値電圧は下がる。

一方、ビット線電位検知回路によるセンス時間（プログラムベリファイのパルス幅）を長く取ればビット線のディスチャージが十分行われリセット回路の起動し、ラッチのデータが書き換えられる。

図８はプログラムベリファイのパルス幅（Program Verify Time ：μsec ）とメモリセルのしきい値電圧（Ｖｔ）との関係を示す図である。
図８からわかるように、プログラムベリファイのパルス幅を１μｓｅｃから３０μｓｅｃまで変化させた時のメモリセルのしきい値電圧は、１．１２Ｖから１．３７Ｖまで上昇する。

従って、本実施の形態のようにビット線電位検知回路の入力にベリファイパルス発生回路ＸＰＬＳの出力信号を入力し、ベリファイパルス（図５中のＶＲＦのパルス）の幅を変えてプログラムベリファイを行えば、プログラムベリファイのパルス幅が短かければしきい値電圧は低く、パルス幅が長ければしきい値電圧を高く設定することができ、パルス幅によってソフト的にしきい値電圧の制御が可能となる。

次に、本実施の形態２による半導体記憶装置（不揮発性メモリ装置）の変形例について説明する。図９は本変形例による不揮発性メモリ装置のカラムラッチの構成を示す図である。本変形例のカラムラッチは、マトリックス状に配置されたメモリセルのドレインに接続される副ビット線ＳＢＬ０、副ビット線ＳＢＬ０と主ビット線ＭＢＬ０を電気的に接続するセレクトゲートＳＴＲ０、プログラムデータを格納するラッチＸＬ０、主ビット線ＭＢＬ０とラッチを電気的に接続するトランスファーゲート、ビット線にチャージされた電荷をディスチャージするためのトランジスタＭＤ０で構成される。

プログラムベリファイ動作時には、まずビット線のプリチャージが行われる。
ラッチＸＬ０の電源はＶＤＤが供給され、データは“Ｈ”が保持されている。この状態でパルス発生回路ＸＰＬＳの出力ＴＦＧ及びセレクトゲート制御信号ＳＧ０が“Ｈ”となり、ラッチＸＬ０の電位ＶＤＤが副ビット線ＳＢＬ０の末端までプリチャージされる。

プリチャージが完了すれば、選択されたワード線ＷＬ０がアクティブになり、プログラムが適正に行われていればメモリセル電流を流す。

ここで、ラッチＸＬ０のインバータＸＩ１は電流能力を極めて小さく設定されているので微少なメモリセル電流で副ビット線ＳＢＬ０と主ビット線ＭＢＬ０がディスチャージされラッチＸＬ０のデータを反転させることができる。

パルス発生回路ＸＰＬＳからは任意のパルス幅が出力できるので、図５中のＴＦＧのベリファイ時のパルスの幅について、図８に示したようにパルス幅を長く取ればしきい値電圧は高く、短く取ればしきい値電圧は低く設定できる。

上記実施の形態１による不揮発性メモリ装置のカラムラッチの場合と同様、図９のカラムラッチにおいてもプログラムベリファイ時に非選択ワード線ＷＬ１を負にすることによって非選択のメモリセルが流すリーク電流を抑制することができる。

実施の形態３．
次に、本発明の実施の形態３による不揮発性メモリ装置について図面を参照しながら説明する。
図１０は本発明の実施の形態３による不揮発性メモリ装置で使用される、チャージポンプの出力を一定電圧に保持するレギュレータの構成を示す回路図である。図１０に示すように、本実施の形態３による不揮発性メモリ装置のレギュレータは、基準電圧発生回路と、差動増幅器と、出力電圧制御回路とから構成される。

まず、基準電圧発生回路により、比較される基準となる参照電圧Ｖｒｅｆが発生される。また、出力電圧制御回路では、出力部Ｖｏｕｔとグランドとの間をｎ段の抵抗素子で直列に分割しＶｏｕｔが（ｎ−１）に抵抗分圧される。抵抗分圧されたそれぞれのノード（Ｎ１、Ｎ２、Ｎ３、・・、Ｎｍ）と出力部Ｖｏｕｔの間は、Ｐｃｈトランジスタで接続されコントロール信号（Ｖｃｎｔ１、Ｖｃｎｔ２、Ｖｃｎｔ３）により抵抗分圧ノード（Ｎ１、Ｎ２、Ｎ３、・・、Ｎｍ）とＶｏｕｔが電気的に接続される。例えば、Ｖｃｎｔ１からＶｃｎｔ３が全て“Ｈ”であれば出力部Ｖｏｕｔはｎ個の直列抵抗により（ｎ−１）に分圧され、Ｖｃｎｔ１が“Ｌ”であればＲ２からＲｎまでの（ｎ−１）個の直列抵抗で（ｎ−２）に分圧される。同様にＶｃｎｔ２、Ｖｃｎｔ３をコントロールする事によって抵抗成分がカットされ（Ｒ４＋Ｒｎ）、（Ｒ３＋Ｒ４＋Ｒｎ）、（Ｒ２＋Ｒ３＋Ｒ４＋Ｒｎ）、（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒｎ）の（ｎ−１）種類の抵抗値が得られる。

上記基準電圧発生回路で生成された参照電圧Ｖｒｅｆと、上記出力電圧制御回路により分圧された電位Ｖｉｎは、差動増幅器によって比較される。仮に、Ｖｉｎが参照電圧Ｖｒｅｆよりも高ければＰｃｈトランジスタＭ１はカットオフし、出力部Ｖｏｕｔの電位は下がる。逆に、Ｖｉｎが参照電圧Ｖｒｅｆよりも低ければＰｃｈトランジスタＭ１はオンし、出力部Ｖｏｕｔの電位は上昇する。このように、出力部Ｖｏｕｔの電位が変化しても、その抵抗分圧で求められたＶｉｎはＶｏｕｔに追従して変化し差動増幅器にて参照電圧Ｖｒｅｆと比較されるため、出力部Ｖｏｕｔは一定電圧を保持できる。

ここで、出力電圧制御回路のコントロール信号Ｖｃｎｔ１を“Ｌ”にするとノードＮ１とＶｏｕｔは短絡され、出力部ＶｒｅｆはＲ２からＲｍまでの直列抵抗を持つ。抵抗Ｒ１がカットされたためにＶｉｎの電圧は上昇し、トランジスタＭ１の電流が少なくなりＶｏｕｔの電位は低下する。Ｖｃｎｔ２を“Ｌ”にすれば、更にＶｉｎの電位は上昇し、Ｖｏｕｔの電位は低下する。Ｖｃｎｔ３を“Ｌ”にすれば、更にＶｉｎの電位は上昇し、Ｖｏｕｔの電位は低下する。

以上のように、レギュレータの出力電圧制御回路にｎ段の直列抵抗を用いて（ｎ−１）種類の抵抗値を形成すれば、（ｎ−１）種類の出力電圧を得ることができる。
なお、図１０に示す例では出力電圧制御回路の抵抗分圧発生は抵抗素子を用いたがトランジスタなど抵抗として機能する素子であれば何を用いても良い。

次に上記のレギュレータを用いた本実施の形態３による不揮発性メモリ装置のプログラム動作とプログラムベリファイ動作について説明する。
図１１は本発明の実施の形態３による不揮発性メモリ装置の構成を示すブロック図であり、図において、３０２は負昇圧回路、３０３は負昇圧回路３０２の出力を一定電圧に保持するレギュレータ、３０４は正昇圧回路、３０５は正昇圧回路３０４の出力を一定電圧に保持するレギュレータである。３０１は昇圧回路３０２，３０４、及びレギュレータ３０３，３０５のコントロールを行う制御回路である。レギュレータ３０３，及び３０５はいずれも図１０に示す構成を有するものである。また、３０６はメモリセルのワード線（ＷＬ０，ＷＬ１）を選択するＸデコーダである。ＢＬ０はメモリセルのドレインに接続されたビット線、ＳＴＲ０はビット線の選択を行うセレクトゲートである。３０７はセレクトゲートＳＴＲ０を選択するブロック選択デコーダ３０７である。また、図１１に示すように本実施の形態３による不揮発性メモリ装置は、図４に示したものと同じ構成のカラムラッチを備えている。

まず、プログラム動作では、メモリセルＭＥＭ０のコントロールゲートに−８Ｖが、ドレインにＶｐｐ（５Ｖ）が印加され、フローティングゲートに注入された電子がドレイン側から引き抜かれる。

負昇圧回路３０２は、外部電源ＶＤＤからワード線に印加する−８Ｖ以下の負電圧を発生させる。一般的に昇圧回路にはチャージポンプ回路が多く用いられるが、チャージポンプ回路の出力は制御クロックの波形の影響を受け電圧変動が発生する。レギュレータ３０３では、負昇圧回路３０２からの出力を一定電圧に保持し、ワード線のデコードを行うＸデコーダに電源供給される。

一方、メモリセルＭＥＭ０のドレインに印加される高電圧は正昇圧回路で生成される。正昇圧回路においても一般的にはチャージポンプ回路が多く用いられ、チャージポンプに入力される電源電圧やクロックの周波数などにより出力電圧が影響される。５Ｖ以上の高電圧が正昇圧回路３０４で生成され、昇圧回路の不安定な出力電圧がレギュレータ３０５で一定電圧に保持される。

図１０のレギュレータの回路図でも示したようにレギュレータの出力電圧制御回路における出力部Ｖｏｕｔは、例えば５段の抵抗素子により分割され、４種類の電圧を出力できるような構成になっている。レギュレーションされた一定電圧Ｖｐｐは、カラムラッチのビット線電位検知回路のＰｃｈトランジスタと、ビット線とラッチを電気的に接続するＰｃｈトランスファーゲートと、ラッチ内のＰｃｈトランジスタに供給される。従って、メモリセルのドレインには４通りのプログラム電圧を印加することができる。

プログラムの第一パルスを低い電圧で行うことにより、トンネル酸化膜に発生する電界を緩和することができ、第二パルス以降ではパルスの回数を増やす度にレギュレーション電圧を上げることにより、プログラム回数が増加した時のプログラム時間の短縮が可能となる。

また、昇圧回路とレギュレータにより安定化された電源をカラムラッチに供給することにより、ワード線の電圧とドレイン電圧の安定化が行われプログラム中のトンネル酸化膜に発生する電界は一定となりしきい値電圧のばらつきが低く抑えられる。

図１１の不揮発性メモリ装置におけるプログラム手法及びプログラムベリファイ手法は図４のカラムラッチを用いた不揮発性メモリ装置における手法と同じであるためここでは説明を省略する。

次に、本実施の形態３による不揮発性メモリ装置の変形例について説明する。
図１２は本実施の形態３による不揮発性メモリ装置の変形例の構成を示すブロック図であり、図において、３０１は制御回路、３０２は負昇圧回路、３０３は負昇圧回路から出力された電圧を一定電圧に保持するレギュレータ、３０４は正昇圧回路、３０５は正昇圧回路から出力された電圧を一定電圧に保持するレギュレータ、３０６はワード線の選択を行うＸデコーダ、３０７はセレクトゲートＳＴＲ０の選択を行うブロック選択デコーダで、以上は図１１の構成と同様なものである。

図１１の不揮発性メモリ装置との相違点はラッチＸＬ０の電源が外部から供給されるＶＤＤ電源で構成されていることと、ラッチＸＬ０の出力をレベルシフト回路に接続していることと、レベルシフト回路の電源をＶｐｐから供給していることにある。

ラッチＸＬ０で保持されたデータは、レベルシフト回路に入力されプログラム電圧Ｖｐｐに電圧変換される。正昇圧回路３０４で発生された高電圧は、レギュレータ３０５に入力され一定電圧に保持され、レベルシフト回路の電源に供給される。

図１０のレギュレータの回路図でも示したようにレギュレータの出力電圧制御回路における出力部Ｖｏｕｔは、例えば５段の抵抗素子により分割され、４種類の電圧を出力できるような構成になっている。従って、メモリセルのドレインには４通りのプログラム電圧を印加することができる。
図１２の回路の動作は、図１１と同じであるためここでは説明を省略する。

以上のように、本変形例では、レギュレータ３０５の出力電圧をレベルシフト回路の電源に供給する構成としているので、レギュレータの出力が変化してもラッチの電源には影響を及ぼすことを回避でき、安定した動作が可能となる。

実施の形態４．
次に、本発明の実施の形態４による不揮発性メモリ装置について図面を参照しながら説明する。
本実施の形態４による不揮発性メモリ装置の全体の構成は図１に示す実施の形態１による不揮発性メモリ装置と同様であるが、カラムラッチの構成が異なるものである。

図１３は本実施の形態４による不揮発性メモリ装置のカラムラッチを示す図であり、図４のカラムラッチと比較すると、異なる点はラッチがフリップフロップ回路になっている点であり、その他は図４のカラムラッチと同じ構成である。

フリップフロップＦＦｉは、データの入力端子Ｄ，データの出力端子Ｑ，リセット端子ＲＳ，クロック入力ＣＫ，及び、クロックの反転入力ＮＣＫを持ち、リセット端子ＲＳに“Ｌ”が入力されれば保持しているデータをリセット（“Ｌ”に設定）する。データはクロックＣＫの立ち上がりエッジで入力端子Ｄのデータをラッチする。フリップフロップＦＦｉは隣り合うフリップフロップの出力と入力が接続され、シフトレジスタを形成している。フリップフロップＦＦｉの初段にはデータ入力端子ＤＩＮがありクロックＣＫの立ち上がりエッジに合わせてデータが入力される。仮にｙ個のフリップフロップＦＦｉが接続されたｙビットのシフトレジスタであればｙサイクルのクロックを入力すればフリップフロップＦＦｉへのデータをロードすることができる。

これまで説明したようにカラムラッチでは、プログラムを行うビット線にプログラム電圧Ｖｐｐを印加するため、ラッチを“Ｈ”に保持していなければならない。ラッチが“Ｈ”を保持することによって、ラッチの電源Ｖｐｐがそのままビット線に伝達されプログラムが行われる。

従って、クロックの立ち上がりでデータ入力端子ＤＩＮに、プログラムを行うビットには“Ｈ”を、プログラムを行わないビットには“Ｌ”を入力すればカラムラッチへのデータのセットができる。

以上のように、カラムラッチのデータ保持手段としてフリップフロップを用い、それらでシフトレジスタを構成すれば、入力データ端子ＤＩＮのバンド幅を狭く設定できレイアウト面積を小さくすることができる。
本実施の形態４による、このカラムラッチにおいて、プログラムとプログラムベリファイは図４に示す回路と同じであるため説明は省略する。

次に、本実施の形態４による不揮発性メモリ装置の変形例について説明する。
図１４は本変形例による不揮発性メモリ装置のカラムラッチの構成を示す図である。本変形例のカラムラッチの、図１３のカラムラッチとの相違点はフリップフロップＦＦｉの電源が外部から供給されるＶＤＤ電源で構成されている点，フリップフロップＦＦｉの出力をレベルシフト回路に接続している点，及びレベルシフト回路の電源をＶｐｐから供給している点である。

以上のように、本変形例では、フリップフロップの電源をＶＤＤとし、レベルシフト回路で電圧変換する構成としたので、カラムラッチの動作モードが変わりＶｐｐの電圧が変動した際のフリップフロップＦＦｉへの影響を抑制でき、安定した動作が可能となる。

また、ビット線を駆動するドライブトランジスタはレベルシフト回路が受け持つためフリップフロップ内のトランジスタサイズを小さく設定でき容易にデータのリセットが可能となる。

実施の形態５．
次に、本発明の実施の形態５による不揮発性メモリ装置について図面を参照しながら説明する。
図１５は、本発明の実施の形態５による不揮発性メモリ装置においてプログラム時のベリファイパス信号を出力する回路を示す図である。ここでは、８ビットのデータラッチを使ってベリファイパス信号の出力について説明する。上記他の実施の形態でも説明したようにプログラムを行うビットのラッチには“Ｈ”のデータがセットされ、プログラムされないビットのラッチには“Ｌ”がセットされている。メモリセルへのプログラムが完了すれば、ラッチのデータはリセットされ“Ｌ”にセットされ、それ以降のプログラムは行われない。全てのビットのプログラムが完了した時点で全ラッチは“Ｌ”にセットされる。ラッチの出力信号（Ｎ００からＮ７０）は、４入力ＮＯＲゲート（ＸＮＯＲ０とＸＮＯＲ１）に入力され、その出力は２入力ＮＡＮＤゲートＸＮＡＮＤに入力されている。ＸＬ００からＸＬ７０までのラッチのうち一つでも“Ｈ”のデータが存在すればベリファイパス信号ＰＡＳＳは“Ｌ”のままであり、全ラッチのデータが“Ｌ”になった時に初めてベリファイパス信号ＰＡＳＳから“Ｈ”が出力される。

言い換えれば、ベリファイパス信号ＰＡＳＳが出力されたならば全ラッチは“Ｌ”にリセットされているということになるためプログラム動作を完了させて良い。

以上のように、カラムラッチの全出力の論理積あるいは論理和を取ればプログラムが完了したフラグをたてることができる。また、ラッチのデータはプログラムベリファイを行うかあるいは新たなデータをロードするまで書き換えられることはない。その間ラッチは保持しているデータを常に出力している。ベリファイパス信号ＰＡＳＳもデータを出力し続けるため、信号出力のためのコントロールも必要なければ、ベリファイパス信号ＰＡＳＳをラッチするタイミングも考慮しなくて良い。

なお、ベリファイパス信号出力の説明は８ビットで行ったが、ビット線の本数は何本でも構わない。

実施の形態６．
次に、本発明の実施の形態６による不揮発性メモリ装置について図面を参照しながら説明する。
図１６は本実施の形態６による不揮発性メモリ装置におけるカラムラッチのデータセットからプログラム完了までのシーケンスを示す図、図１７はマトリックス状に配置されたメモリセルの回路を示す図、図１８はメモリセルのしきい値電圧分布を示す図である。

図２でも説明したように、本発明で用いるＮＯＲ型のメモリセルではしきい値電圧が高い状態（フローティングゲートに電子が注入されている）を消去状態“０”とし、しきい値電圧が低い状態（フローティングゲートから電子が引き抜かれた）をプログラム状態“１”として扱う。図１７に示すマトリックス状に配置されたメモリセルには、消去状態のメモリセルとプログラム状態のメモリセルが混在している。具体的には、常にプログラム状態にあるメモリセル５０１と、常に消去状態にあるメモリセル５０２と、プログラム状態から消去状態に書き換えられるメモリセル５０３と、消去状態からプログラム状態に書き換えられるメモリセル５０４が存在する。

図１８に示すしきい値電圧分布で、消去状態５０６とプログラム状態５０５のセルが混在した状態でメモリセルのプログラムを行う場合、一度消去を実施して全てのセルのしきい値電圧を高くしなければならない。仮に消去をすることなく再プログラムを行えば、既にプログラムされているメモリセル５０１に対してもプログラム電圧が印加されるため、そのメモリセルではしきい値電圧が更に下がり過プログラム５０７が行われる。過プログラム５０７が行われれば、メモリセルのしきい値電圧が負になり、読み出し時にワード線電圧が０Ｖでもメモリセル電流を流し、誤読み出しにつながる。

従って図１６におけるプログラム４０８前の消去４０５は、必須のシーケンスである。
図１７の常に消去状態にあるメモリセル５０２では、プログラム時にカラムラッチのデータが“Ｌ”にセットされてプログラムは行なわれない。このようなメモリセルに対して消去／プログラムのサイクルを繰り返しても消去だけが行われ、メモリセルのしきい値電圧は徐々に上昇し過消去状態５０８となる。その状態からプログラムを行うとフローティングゲートには過大な電子が注入されているためトンネル酸化膜の電界が高くなり酸化膜にダメージを及ぼす。

そこで、図１６に示すように消去／プログラムのサイクルの前にプログラムベリファイ４０２とプリプログラム４０３を挿入して、図１８の常に消去状態にあるメモリセルのプログラムを行えば消去状態５０６からプログラム状態５０５となり、次の消去で過消去５０８になることを回避できる。

消去状態とプログラム状態が混在したメモリセルのうち、常にプログラム状態にあるメモリセル５０１を過プログラム５０７から救済するためにはプログラム前の消去４０５が、常に消去状態にあるメモリセル５０２を過消去５０８から救済するためには消去４０５前のプリプログラム４０３が必要である。

図１６を使って本実施の形態６による半導体記憶装置（不揮発性メモリ装置）の消去／プログラムサイクルのフローを詳細に説明する。
まず、ラッチデータセット４０１において、全カラムラッチに“Ｈ”のデータをセットする。次にプログラムベリファイ４０２を行い適正にプログラムされているメモリセルに接続されたラッチを“Ｌ”にリセットする。プリプログラム４０３では、ラッチが“Ｈ”にセットすなわち消去状態にあるメモリセルのみがプログラムされる。ここで、プリプログラム４０３とプログラムベリファイ４０４はＡ回繰り返される。消去／プログラムサイクルに十分な時間が確保できればしきい値電圧が揃うまで繰り返せば良いし、十分な時間が確保できなければＡ＝０として１度だけプログラムパルスを与えれば良い。ラッチデータセット４０１からプログラムベリファイ４０４までのフローは、アドレスをインクリメントしてワード線を切換え、消去ブロックの全てのメモリセルに対して行う。

次に、消去４０５を実施し消去ブロック全てのメモリセルのしきい値電圧を高くする。
消去ベリファイ４０６では、メモリセルのしきい値が適正か否かを判断し、メモリセルのしきい値電圧が揃うまでＢ回繰り返される。消去ベリファイ４０６がパスすれば、プログラムを行う。

プログラム４０８の準備として、ラッチデータセット４０７においてカラムラッチにプログラムデータをセットする。プログラムするメモリセルに接続されたカラムラッチには“Ｈ”を、消去状態にしておくメモリセルのカラムラッチには“Ｌ”をセットし、図４にて説明した手順でプログラム動作を行う。プログラムベリファイ４０９では、しきい値電圧が適正か否かを判断しメモリセルのプログラム４０８が完了するまでＣ回繰り返される。選択したワード線に対しプログラム４０８が完了すれば、アドレスを切り替えて消去した全ワード線に対しラッチデータセット４０７からプログラムベリファイ４０９を繰り返す。
消去した全ワード線のプログラム４０８が完了すれば、プログラム完了４１０となる。

以上のように、本実施の形態６による半導体記憶装置では、消去／プログラムのサイクルにおいて、消去動作の前に消去状態であるメモリセルに対してのみプリプログラムを行なった後にメモリセルに対する消去を行ない、その後、プログラムを行なう構成としたから、常に消去されているメモリセルの過消去５０８と常にプログラムされているメモリセルの過プログラム５０７を回避でき、しきい値電圧を揃えることができ、誤読み出しを抑制でき、また、トンネル酸化膜にダメージを受けることによる素子破壊を抑制できる，不揮発性メモリ装置を実現できる。

実施の形態７．
次に、本発明の実施の形態７による半導体記憶装置（不揮発性メモリ装置）について図面を参照しながら説明する。
図１９はプログラム時間に対するしきい値電圧の変化を示す図、図２０は本実施の形態７による半導体記憶装置におけるベリファイ動作の挿入タイミングを示す図である。

一般的に、フラッシュＥＥＰＲＯＭのプログラムではプログラムパルスを印加したと同時にトンネル酸化膜に電界が発生しＦＮトンネル電流が流れる。プログラムを継続して行えばフローティングゲート中に蓄積された電子はドレイン側から引き抜かれるためトンネル酸化膜の電界が緩和され、しきい値電圧の変化は、図１９に示すように徐々に緩くなる。

一定幅のプログラムパルスを繰り返し印加し、その都度プログラムベリファイを行えばプログラムベリファイを含めた累積プログラム時間は長くなる。
そこで、プログラムベリファイを初期のプログラムにおいては頻繁に行い、適正なしきい値電圧に近づくに従ってプログラムベリファイ頻度を少なくすれば、累積プログラム時間を短くすることができる。

例えば、図２０に示すように１００μｓｅｃのプログラムパルスを繰り返し印加し、メモリセルのしきい値電圧を下げていくとすれば、プログラムベリファイは、
Ｔｐｖ ＝ Ｔｐｒｇ × ２＾（ｎ−１） （ｎ＝１、２、・・・）
Ｔｐｖ ：プログラムベリファイの挿入時間
Ｔｐｒｇ：プログラムパルス幅（１００μｓｅｃ）
ｎ ：プログラムベリファイ回数
で求めたＴｐｖのタイミングで挿入すれば良い。

ｎ＝１すなわちプログラム開始から１００μｓｅｃ後に１回目のプログラムベリファイを、ｎ＝２すなわちプログラム開始から２００μｓｅｃ後に２回目のプログラムベリファイを、ｎ＝３すなわちプログラム開始から４００μｓｅｃ後に３回目のプログラムベリファイを、といった具合にプログラムの回数が増えしきい値電圧が適正値に近づくほどプログラムベリファイの挿入回数を減らせば、累積プログラム時間が削減可能である。

なお、プログラムベリファイの挿入はプログラム時間の関数として表したがプログラム時間を正規化して
Ｐｐｖ ＝ ２＾（ｎ−１） （ｎ＝１、２、・・・）
Ｐｐｖ：プログラムベリファイの挿入ポイント
ｎ ：プログラムベリファイ回数
としても良い。この場合、１、２、４、８、１６回目のプログラムパルスを与えた後にプログラムベリファイを行う。

実施の形態８．
次に、本発明の実施の形態８による半導体記憶装置（不揮発性メモリ装置）について図面を参照しながら説明する。
図２１はプログラムベリファイ電圧（ワード線電圧）とプログラム後のしきい値電圧の関係を示す図である。図４でも説明したように、プログラムベリファイではビット線ＢＬ０にプリチャージを行い、ワード線ＷＬ０に１Ｖ程度のプログラムベリファイ電圧を与えて微少なメモリセル電流を流してビット線ＢＬ０をディスチャージさせる。メモリセルのプログラムが適正に行われていればメモリセルＭＥＭ０は、１μＡ程度の微少電流を流してプリチャージされたビット線ＢＬ０の電荷をディスチャージする。プログラムが適正に行われていなければメモリセルＭＥＭ０は電流を流さず、ビット線ＢＬ０はプリチャージされた電位をそのまま保持する。ビット線ＢＬ０がディスチャージされればビット線電位検知回路が動作を開始し、ラッチに保持されているデータをリセットする。

図２１からも分かるように、プログラムベリファイ時のワード線の電圧は、プログラム後のしきい値電圧に大きく影響を及ぼす。ワード線ＷＬ０の電圧を高くすれば、ベリファイ時にメモリセル電流が多く確保できるためビット線ＢＬ０のディスチャージが早く行われ、ラッチの反転も早いタイミングで行われる。その結果、メモリセルＭＥＭ０のしきい値電圧も高くなる。一方、ワード線ＷＬ０の電圧を低くすれば、ベリファイ時のメモリセル電流は小さくなり、しきい値電圧も低くなる。

今後不揮発性メモリは、低電圧化が進むためプログラム後のしきい値電圧を低く抑えなければならない。しかし、ワード線ＷＬ０に印加する電圧には限界があるため、プログラム時のしきい値電圧を別の手法により低電圧化しなければならない。

図２２は本実施の形態７による半導体記憶装置のプログラム動作を説明するためのフロー図である。
プログラム６０２の準備として、ラッチデータセット６０１においてカラムラッチにプログラムデータをセットする。このラッチデータセット６０１ではプログラムするメモリセルに接続されたカラムラッチには“Ｈ”を、消去状態にしておくメモリセルのカラムラッチには“Ｌ”をセットし、図４にて説明した手順でプログラム動作を行う（プログラム６０２）。プログラムベリファイ６０３では、プログラムされたメモリセルのしきい値電圧が適正か否かを判断しメモリセルのプログラム６０２が完了するまでＤ回繰り返される。

プログラムベリファイ６０３がパスすれば、再度プログラム（追加プログラム６０４）を行いメモリセルのしきい値電圧を下げる。ここで、メモリセルのしきい値電圧は、１Ｖ前後に収束しているため、図１９からもわかるように、短いプログラムパルスではしきい値電圧が下がらない。そこで、Ｅ回追加プログラム６０４を行いしきい値電圧を下げる。Ｅ回の追加プログラム６０４が完了すれば、プログラム完了６０５となる。

以上のように、本実施の形態７による半導体記憶装置では、プログラムベリファイがパスした後に追加プログラムを行う構成としたので、プログラム後のメモリセルのしきい値電圧を下げることができる。

本発明に係るレギュレータは、複数種類の安定化電圧を出力することができるので、プログラムベリファイにおいてメモリセルのしきい値電圧を任意に設定すると共にしきい値電圧分布を狭くし、非選択のメモリセルのリーク電流による誤判定を改善することのできる不揮発性メモリ装置等に有用である。

本発明の実施の形態１による半導体記憶装置（不揮発性メモリ装置）の構成を示すブロック図である。 本発明の実施の形態１による半導体記憶装置（不揮発性メモリ装置）に使用されるＮＯＲ型メモリセルの断面構造を示す模式図である。 本発明の実施の形態１による半導体記憶装置（不揮発性メモリ装置）に使用されるメモリセルのしきい値電圧分布を示す図である。 本発明の実施の形態１による半導体記憶装置（不揮発性メモリ装置）において用いられるビット線電位検知回路を持つカラムラッチの構成を示す回路図である。 本発明の実施の形態１による半導体記憶装置（不揮発性メモリ装置）におけるカラムラッチの動作を説明するためのタイミングチャート図である。 本発明の実施の形態１による半導体記憶装置（不揮発性メモリ装置）の変形例において用いられるレベルシフト回路を持つカラムラッチの構成を示す回路図である。 本発明の実施の形態２による半導体記憶装置（不揮発性メモリ装置）において用いられるカラムラッチの構成を示す回路図である。 プログラムベリファイパルス幅とメモリセルのしきい値電圧との関係を示す図である。 本発明の実施の形態２による半導体記憶装置（不揮発性メモリ装置）の変形例において用いられるカラムラッチの構成を示す回路図である。 本発明の実施の形態３による半導体記憶装置（不揮発性メモリ装置）において用いられるレギュレータの構成を示す回路図である。 本発明の実施の形態３による半導体記憶装置（不揮発性メモリ装置）の構成を示す図である。 本発明の実施の形態３による半導体記憶装置（不揮発性メモリ装置）の変形例の構成を示す図である。 本発明の実施の形態４による半導体記憶装置（不揮発性メモリ装置）において用いられるカラムラッチの構成を示す回路図である。 本発明の実施の形態４による半導体記憶装置（不揮発性メモリ装置）の変形例において用いられるカラムラッチの構成を示す回路図である。 本発明の実施の形態５による半導体記憶装置（不揮発性メモリ装置）に用いられるカラムラッチのベリファイパス信号を出力する回路を示す図である。 本発明の実施の形態６による半導体記憶装置（不揮発性メモリ装置）の動作を説明するためのフロー図である。 本発明の実施の形態６による半導体記憶装置（不揮発性メモリ装置）の動作を説明するための、マトリックス状に配置されたメモリセルの回路図である。 本発明の実施の形態６による半導体記憶装置（不揮発性メモリ装置）の動作を説明するための、メモリセルのしきい値電圧分布図である。 本発明の実施の形態７による半導体記憶装置（不揮発性メモリ装置）を説明するための、プログラム時間に対するメモリセルのしきい値電圧変化を示す図である。 本発明の実施の形態７による半導体記憶装置（不揮発性メモリ装置）におけるプログラムベリファイ挿入タイミングを説明するための図である。 プログラムベリファイ時のワード線の電圧とプログラム後のしきい値電圧の関係を示す図である。 本発明の実施の形態８による半導体記憶装置（不揮発性メモリ装置）における追加プログラムパルスのフロー図である。 従来のカラムラッチの構成を示す回路図である。

符号の説明

１０１ メモリセルアレイ
１０２ アドレスバッファ
１０３ Ｘデコーダ
１０４ Ｙデコーダ
１０５ カラムラッチ
１０６ センスアンプ
１０７ 制御回路
１０８ 昇圧回路
１０９ レギュレータ
１１０ データ入出力バッファ
２０１ コントロールゲート
２０２ フローティングゲート
２０３ トンネル酸化膜
２０４ ソース
２０５ ドレイン
２０６ 基板
３０１ 制御回路
３０２ 負昇圧回路
３０３ 負電圧レギュレータ
３０４ 正昇圧回路
３０５ 正電圧レギュレータ
３０６ Ｘデコーダ
３０７ ブロック選択デコーダ
４０１ ラッチデータセット
４０２ プログラムベリファイ
４０３ プリプログラム
４０４ プログラムベリファイ
４０５ 消去
４０６ 消去ベリファイ
４０７ ラッチデータセット
４０８ プログラム
４０９ プログラムベリファイ
４１０ プログラム完了
５０１ 常時プログラム状態のメモリセル
５０２ 常時消去状態のメモリセル
５０３ プログラム状態から消去状態に書き換えられるメモリセル
５０４ 消去状態からプログラム状態に書き換えられるメモリセル
５０５ プログラム状態のメモリセルのしきい値電圧分布
５０６ 消去状態のメモリセルのしきい値分布
５０７ 過プログラム
５０８ 過消去
６０１ ラッチデータセット
６０２ プログラム
６０３ プログラムベリファイ
６０４ 追加プログラム
６０５ プログラム完了

Claims (1)

1. 安定化電圧を出力するレギュレータにおいて、
   基準電圧を発生させる手段と、
   レギュレータの出力電圧ノードと所定電位ノードとの間に直列接続されたｎ個の抵抗として機能する素子からなる分圧手段と、
   直列に接続された上記ｎ段の抵抗として機能する素子のｍ段目（ｍはｎ−２以下の整数）の素子の上記所定電位ノード側端と上記出力電圧ノードとの間を制御信号に応じて接断するスイッチ手段と、
   上記ｎ段の抵抗として機能する素子のｎ段目とｎ−１段目の接続点に現れる抵抗分圧された電圧と上記基準電圧とを比較する手段と、
   上記比較手段の出力に応じて上記出力電圧のノードへの電位の供給を制御する手段とを備え、上記制御信号を切り換えることにより複数種類の安定化電圧を出力可能であることを特徴とするレギュレータ。

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