JP3110395B2 - ベリファイ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ベリファイ装置に
関し、特に、不揮発性半導体メモリ装置の書き込み等の
ベリファイを行うベリファイ装置に関する。

【０００２】

【従来の技術】近年、フロッピーディスクやハードディ
スクといった磁気メモリに変わる可能性を有するメモリ
として、不揮発性メモリであるフラッシュＥＥＰＲＯＭ
が盛んに研究されている。図５にフラッシュＥＥＰＲＯ
Ｍの一つのメモリセル構造を示すとともに、書込（ａ）
と消去（ｂ）の電圧設定を示している。図６は書込状態
および消去状態のメモリセルしきい値電圧Ｖｔｍと通常
の読み出し時にメモリセルが書き込み状態か消去状態か
を判定するためのワード線に印加する電圧を示す。

【０００３】図５においてコントロールゲートＣＧ、ソ
ースＳ、ドレインＤ、基板Ｂの各電圧をＶｃｇ、Ｖｓ、
Ｖｄ、Ｖｂにより示している。書込時は図５の（ａ）に
示すように、Ｖｃｇを高電圧１０Ｖとし、Ｖｄを６Ｖ、
Ｖｓを０Ｖに設定してフローティングゲートＦＧにトン
ネル酸化膜を介してホットエレクトロンを注入する。そ
の結果Ｖｔｍが図６の領域ａに示すように、５．５Ｖ以
上になった状態が書込状態である。

【０００４】また、消去時には図５の（ｂ）に示すよう
に、Ｖｓを高電圧１０Ｖとし、Ｖｄをオープン、Ｖｃｇ
を２Ｖと設定してフローティングゲートＦＧからトンネ
ル酸化膜を介してＦＮトンネル電流により電子をソース
Ｓに放出させる。その結果、Ｖｔｍが図６の領域ｂに示
すように１．０Ｖ〜３．０Ｖになった状態が消去状態で
ある。

【０００５】これらの状態の作り込みを行うときには期
待する状態になったかどうかの判定を行う必要がある。
判定には書込状態を判定するための書込ベリファイ、消
去状態を判定するための消去ベリファイ、過消去状態に
なっていないことを判定するための過消去ベリファイが
あり、Ｖｃｇにそれぞれ５．５Ｖ、３．０Ｖ、１．０Ｖ
を印加しドレイン電流が流れるか流れないかで判定を行
う。書込ベリファイおよび過消去ベリファイは、ドレイ
ン電流が流れないことで期待するＶｔｍであると判定す
る。消去ベリファイは、ドレイン電流が流れることで期
待するＶｔｍであると判定する。また、ＲＥＡＤ時はＶ
ｃｇに４．５Ｖを印加し、ドレイン電流が流れると消去
状態、流れないと書込状態と判定する。

【０００６】図７にフラッシュＥＥＰＲＯＭの基本的な
回路構成を示す。このフラッシュＥＥＰＲＯＭは、メモ
リセルアレイＭｉｊ｛（ｉ，ｊ）＝（１，１）（１，
２）・・・（２，１）・・・（ｋ，ｎ）｝とＸデコーダ
９０３とＹセレクタ９０５と書込／センスアンプ回路９
０４とＰチャネルＭＯＳトランジスタ９０１，９０２，
９０６とＮチャネルＭＯＳトランジスタ９０７を備えて
いる。Ｘデコーダ９０３にはアドレス信号ＡＤＤとＰチ
ャネルＭＯＳトランジスタ９０１，９０２のドレインが
入力され、アドレス信号ＡＤＤにより選択されるワード
線Ｗｉ（ｉ＝１，２，・・・，ｋ）に所定電圧が印加さ
れる。ワード線Ｗｉは各メモリセルのコントロールゲー
トに接続されており、行方向のメモリセルのコントロー
ルゲートには共通のワード線が接続されている。

【０００７】Ｙセレクタ９０５にはアドレス信号ＡＤ
Ｄ、データ信号ＤＡＴＡが入力され、書込／センスアン
プ回路９０４とディジット線Ｄｊ（ｊ＝１，２，・・
・，ｎ）に接続される。アドレス信号ＡＤＤにより選択
されたディジット線には書込／センスアンプ回路９０４
により所定の電圧が印加される。列方向のメモリセルの
ドレインには、共通のディジット線が接続されている。
各メモリセルのソースはソース線により全て共有されて
おり、ＰチャネルＭＯＳトランジスタ９０６とＮチャネ
ルＭＯＳトランジスタ９０７のドレインに接続される。

【０００８】ＰチャネルＭＯＳトランジスタ９０１のソ
ースはＶＰＰ端子に接続され、ＦＬＷＲＩＴＥ信号がゲ
ートに入るようになっている。ＰチャネルＭＯＳトラン
ジスタ９０２のソースはＶ１端子に接続され、ＦＬＷＲ
ＢＹＶＥ信号がゲートに入るようになっている。Ｐチャ
ネルＭＯＳトランジスタ９０６のゲートにはＦＬＥＲＡ
ＳＥ信号が入るようになっており、ソースはＶＰＰ端子
に接続される。ＮチャネルＭＯＳトランジスタ９０７の
ソースは０Ｖに接続され、ゲートにはＦＬＥＲＡＳＥ信
号が入るようになっている。ここで、ＶＰＰ端子には高
電圧１０Ｖが印加され、Ｖ１端子には５．５Ｖが印加さ
れる。また、ＦＬＷＲＩＴＥ信号およびＦＬＷＲＢＹＶ
Ｅ信号ＦＬＥＲＡＳＥ信号はハイレベルで１０Ｖ、ロー
レベルで０Ｖである。

【０００９】上記の様な構成において、書込動作はＦＬ
ＷＲＩＴＥ信号をローレベルとすることで行われる。す
なわち、ＦＬＷＲＩＴＥ信号がローレベルになるとＰチ
ャネルＭＯＳトランジスタ９０１がオンし、Ｘデコーダ
に１０Ｖが入力し、アドレス信号ＡＤＤにより選択され
たワード線に１０Ｖが印加される。このとき書込／セン
スアンプ回路９０４は６Ｖを出力し、その出力がＹセレ
クタ９０５に入力され、アドレス信号ＡＤＤにより選択
されたディジット線に６Ｖが印加される。

【００１０】また、書込動作時はＦＬＥＲＡＳＥ信号が
ハイレベルになっておりＮチャネルＭＯＳトランジスタ
９０７がオンし、ソース線に０Ｖが印加される。このよ
うにしてコントロールゲートに１０Ｖ、ドレインに６Ｖ
が印加されたメモリセル（選択状態のメモリセル）に書
込が行われる。このとき非選択状態のメモリセルはコン
トロールゲートに１０Ｖ、ドレインに０Ｖまたは、コン
トロールゲートに０Ｖ、ドレインに６Ｖが印加されてい
る。

【００１１】書込ベリファイ動作はＦＬＷＲＢＹＶＥ信
号をローレベルとすることで行われる。ＦＬＷＲＢＹＶ
Ｅ信号がローレベルになるとＰチャネルＭＯＳトランジ
スタ９０２がオンしＸデコーダに５．５Ｖが入力され、
アドレス信号ＡＤＤにより選択されたワード線に５．５
Ｖが印加される。このとき書込／センスアンプ回路９０
４が作動し、この書込／センスアンプ回路９０４でアド
レス信号ＡＤＤで選択されたディジット線に１．５Ｖ程
度の電圧を印加し、ディジット線に流れる電流を検出す
る。

【００１２】また、書込ベリファイ時はＦＬＥＲＡＳＥ
信号がハイレベルになっておりＮチャネルＭＯＳトラン
ジスタ９０７がオンし、ソース線に０Ｖが印加される。
このようにしてコントロールゲートに５．５Ｖを印加し
センスアンプに接続されたディジット線上のメモリセル
の書込ベリファイが行われる。ディジット線に電流が流
れないならばＶｔｍが５．５Ｖ以上ということになり書
込状態、ディジット線に電流が流れるならばＶｔｍが
５．５Ｖ未満ということになり未書込状態と判定する。

【００１３】図８は書込から書込ベリファイの一連のフ
ローチャートを示しており、図９はＷＲＩＴＥ信号とＷ
ＲＢＹＶＥ信号とワード線に印加される電圧Ｖｗｏｒｄ
のタイミングチャートを示している。図９には１アドレ
ス分の書込信号（ＷＲＩＴＥ信号）と書込ベリファイ信
号（ＷＲＢＹＶＥ信号）とワード線電圧のタイミングに
ついて示されている。図８に示すように、書込モードに
入ると（ステップＳ９００）、先頭の書込アドレスをセ
ットし（ステップＳ９０１）、書込を行う（ステップＳ
９１０）。書込を行ったアドレスのメモリに対してベリ
ファイを行い（ステップＳ９１１）、ＮＧの場合は書込
ＮＧであると判定し、ＯＫの場合は当該書込を行ったア
ドレスが最終アドレスか否か判別する（ステップＳ９１
２）。書込が最終アドレスでなければ、アドレスに１加
えて（ステップＳ９１３）ステップＳ９１０に戻る。

【００１４】書込が最終アドレスであれば再び先頭アド
レスをセットし（ステップＳ９２０）、ベリファイを行
う（ステップＳ９２１）。ベリファイがＮＧの場合は書
込ＮＧであると判定し、ＯＫの場合は当該ベリファイを
行ったアドレスが最終アドレスか否か判別する（ステッ
プＳ９２２）。書込が最終アドレスでなければ、アドレ
スに１加えて（ステップＳ９２３）ステップＳ９１０に
戻る。すなわち、書込を行った直後に当該書込を行った
アドレスのメモリのベリファイをし、さらに全アドレス
に対する書込が完了した後に、もう一度先頭アドレスか
らベリファイを行う。

【００１５】一方、各アドレスへの書込時のワード線電
圧のタイミングは図９の（ａ）のようになる。ＷＲＩＴ
Ｅ信号がハイレベル、ＦＬＷＲＩＴＥ信号がローレベル
となることでワード線電圧Ｖｗｏｒｄが１０Ｖとなって
書込が行われる。書込を終了するとＷＲＩＴＥ信号がロ
ーレベル、ＦＬＷＲＩＴＥ信号がハイレベルになること
でワード線電圧Ｖｗｏｒｄが０Ｖになり、ＷＲＢＹＶＥ
信号がハイレベル、ＦＬＷＲＢＹＶＥ信号がローレベル
となる。この結果、ワード線電圧Ｖｗｏｒｄが５．５Ｖ
となり書込ベリファイが行われ、書込状態か未書込状態
かが確認される。また、全アドレスへの書込完了後のワ
ード線電圧のタイミングは図９の（ｂ）のようになる。
このときの書込ベリファイのワード線電圧Ｖｗｏｒｄも
５．５Ｖで行っている。

【００１６】全アドレスへの書込完了後の書込ベリファ
イの必要性は以下の理由による。ディジット線を共有す
るメモリセル（例えば、図７のメモリセルＭ１１とＭ２
１）において、先に書込を行ったメモリセル（図７のメ
モリセルＭ１１）のＶｔｍが書込ベリファイで保証され
ているとする。そして、その後に別のメモリセル（図７
のメモリセルＭ２１）へ書込を行っていく場合、メモリ
セルＭ１１のコントロールゲート電圧は０Ｖとなってお
りドレイン電圧だけが６Ｖと高い状態にある。この状態
におかれたメモリセルにおいてはフローティングゲート
に蓄積されたエレクトロンがフローティングゲートとド
レイン間の電界により、トンネル酸化膜を介してドレイ
ンに移動するドレインディスターブ現象が発生する。こ
のため、メモリセルＭ１１のＶｔｍが０．２Ｖ程度低下
してしまうことがある。

【００１７】このようなドレインディスターブ現象によ
る影響を低減するため技術として、例えば特開平第９−
２１３０９０号公報に開示されたようなものが知られて
いる。この技術では、不揮発性半導体メモリ装置のメモ
リセルに接続されたワード線とディジット線とソース線
にかかる電圧を、選択メモリセルに接続された線と非選
択メモリセルに接続された線とで異ならせることができ
るように構成する。つまり、選択メモリセルのワード線
の電圧をＶｐｐとし、非選択メモリセルのワード線の電
圧をＶｐｐの中間電圧Ｖｐｐ／２とする。また、選択メ
モリセルのディジット線の電圧をＶｐｐより高いＶｄｄ
とし、非選択メモリセルのディジット線をオープン状態
にする。さらに、選択メモリセルのソース線を接地電位
とし、非選択ソース線をオープン状態にする。

【００１８】この状態で書込を行ったとき、非選択メモ
リセルであっても選択メモリセルのディジット線に接続
されているものは、ドレインディスターブ現象の影響を
受ける。しかし非選択メモリセルのワード線には中間電
圧Ｖｐｐ／２が印加されている。従って、これらの非選
択メモリセルが既書込メモリセルの場合、ドレイン空乏
層内電荷が緩和され、また、フローティングゲートとド
レイン領域との間の電界が緩和されるので、ドレインデ
ィスターブ現象が抑制される。一方、非選択メモリセル
が未書込メモリセルの場合、非選択メモリセルのソース
線がオープン状態となっているので、チャネル電流が抑
制され、ドレインディスターブ現象は抑制される。

【００１９】

【発明が解決しようとする課題】上述した前者のベリフ
ァイ装置においては、次のような課題があった。すなわ
ち、上述した前者のごとき構成のフラッシュＥＥＰＲＯ
Ｍにおいては、各アドレスへの書込時の書込ベリファイ
のワード線電圧５．５Ｖと全アドレス書込完了後の書込
ベリファイのワード線電圧５．５Ｖが同一電圧である。
従って、もし各アドレスへの書込時のＶｔｍが書込保証
電圧５．５Ｖの場合、その後のドレインディスターブ現
象によりＶｔｍが０．２Ｖ低下しＶｔｍが５．３Ｖにな
るなどすると、全アドレスへの書込完了後の書込ベリフ
ァイで未書込状態と判定してしまうことが考えられる。

【００２０】さらに、上述した後者の特開平第９−２１
３０９０号公報に開示された技術においては、ドレイン
ディスターブ現象の影響を低減できるものの、ワード線
電圧とドレインディスターブ現象の影響との関係が不明
確であり、書込等のベリファイでドレインディスターブ
現象の影響を受けるか否か不明である。また、上述した
ワード線やソース線毎に電圧を異ならせるために、それ
ぞれの線毎のハードウェアを構成しなければならない。

【００２１】本発明は、上記課題にかんがみてなされた
もので、簡易にドレインディスターブ現象の影響を考慮
してベリファイをすることが可能なベリファイ装置の提
供を目的とする。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、書込時と書込ベリファイ
時にメモリセルのコントロールゲートに所定の電圧を印
加し、書込ベリファイ電圧印加時のドレイン電流の状態
により、正常に書込が行われているか否かを判定するベ
リファイ装置であって、上記メモリセルに書込を行うた
めの書込電圧と、書込ベリファイを行うための所定の電
圧と、ドレインディスターブ現象による電圧低下分だけ
この所定の電圧より高い電圧とを取得する電圧取得手段
と、書込電圧の印加を指示する書込信号と、書込ベリフ
ァイ電圧の印加を指示する書込ベリファイ信号とを取得
する信号入力手段と、この信号入力手段の取得した信号
の指示により、書込時には書込電圧を、各アドレス書込
直後のベリファイ時には上記ドレインディスターブ現象
による電圧低下分だけ所定の電圧より高い電圧を、全ア
ドレス書込完了後のベリファイ時には上記所定の電圧
を、上記コントロールゲートに印加する電圧として出力
する電圧切換手段とを具備する構成としてある。

【００２３】すなわち、電圧取得手段はメモリセルに書
込を行うための書込電圧と、書込ベリファイを行うため
の所定の電圧と、ドレインディスターブ現象による電圧
低下分だけこの所定の電圧より高い電圧とを取得する。
また、信号入力手段が書込電圧の印加を指示する書込信
号と、書込ベリファイ電圧の印加を指示する書込ベリフ
ァイ信号とを取得する。電圧切換手段は、信号入力手段
の取得した信号の指示により、書込時には書込電圧をコ
ントロールゲートに印加する電圧として出力する。ま
た、各アドレス書込直後のベリファイ時には上記ドレイ
ンディスターブ現象による電圧低下分だけ所定の電圧よ
り高い電圧を、全アドレス書込完了後のベリファイ時に
は上記所定の電圧を、上記コントロールゲートに印加す
る電圧として出力する。

【００２４】上述の従来例で説明したように、この種の
不揮発性半導体メモリ装置ではメモリセルに書込を行っ
た直後と全アドレスの書込が完了した後とに、ベリファ
イを行う。ここでいう書込ベリファイを行うための所定
の電圧とは、全アドレスの書込が完了した後のベリファ
イ時にコントロールゲートに印加する電圧であり、いわ
ゆる書込保証電圧である。一方、ドレインディスターブ
現象による電圧低下分だけこの所定の電圧より高い電圧
とは、メモリセルに書き込みを行った直後のベリファイ
時にコントロールゲートに印加する電圧である

【００２５】つまり、全アドレス書込完了後にはドレイ
ンディスターブ現象によりしきい値電圧Ｖｔｍがある程
度低下している。そこで、例えば、しきい値電圧が０．
２Ｖ低下している場合には、メモリセルに書込を行った
直後のベリファイでは書込保証電圧に０．２Ｖプラスし
た電圧をコントロールゲートに印可する。そして、全ア
ドレスの書込が完了した後のベリファイ時には、メモリ
セルに書込を行った直後のベリファイ時より０．２Ｖ低
い所定の電圧をコントロールゲートに印加する。この結
果、全アドレスへの書込完了後の書込ベリファイ時に、
ドレインディスターブ現象による影響を受けたメモリセ
ルでも未書込状態と判定されない。

【００２６】書込信号は、この信号によりコントロール
ゲートに書き込み電圧を印加し、書込ベリファイ信号
は、この信号によりコントロールゲートにベリファイの
ための信号を印加するものである。従って、これらの信
号がハイレベルになっている間にそれぞれの電圧を印加
するなどすればよい。また、ベリファイには上述のよう
に書き込み直後と全アドレスの書込完了後との二つの場
合があり、場合によって印加電圧を異ならせる。

【００２７】このように、場合によって印加電圧を異な
らせるための構成の具体例として、請求項２にかかる発
明は、請求項１に記載のベリファイ装置において、上記
電圧切換手段は、書込信号入力時にはベリファイ時の印
加電圧として上記ドレインディスターブ現象による電圧
低下分だけ所定の電圧より高い電圧を取得可能にしてお
き、書込ベリファイがなされた後にはベリファイ時の印
加電圧として上記所定の電圧を取得可能にする構成とし
てある。

【００２８】すなわち、書込信号入力時にはベリファイ
時の印加電圧としてドレインディスターブ現象による電
圧低下分だけ所定の電圧より高い電圧を取得可能にして
おく。このため、書込信号入力直後にベリファイ信号が
入力されると、コントロールゲートにはドレインディス
ターブ現象による電圧低下分だけ所定の電圧より高い電
圧が印加されつつベリファイがされる。また、書込ベリ
ファイがなされた後にはベリファイ時の印加電圧として
上記所定の電圧を取得可能にする。

【００２９】このため、書込ベリファイがなされた後さ
らに、ベリファイ信号が入力されると、コントロールゲ
ートには上記所定の電圧が印加されつつ、ベリファイさ
れる。ベリファイ信号の次に入力される信号が、書込信
号であればドレインディスターブ現象による電圧低下分
だけ所定の電圧より高い電圧がセットされ、ベリファイ
信号であれば上記所定の電圧がセットされるということ
である。

【００３０】さらに、ベリファイ信号の次に入力される
信号によってセットする電圧を変える構成の具体例とし
て、請求項３にかかる発明は、請求項１または請求項２
のいずれかに記載のベリファイ装置において、上記電圧
切換手段は、書込信号をセットリセットフリップフロッ
プのセット入力端子に入力し、書込ベリファイ信号を分
岐し、一方をＮＯＲ回路に入力して、他方に奇数個のイ
ンバータ回路を介して所定の遅延を与えてこのＮＯＲ回
路に入力し、このＮＯＲ回路の出力を上記セットリセッ
トフリップフロップのリセット入力端子に入力する構成
としてある。

【００３１】すなわち、書込信号のハイレベルが入力し
たときにはセットリセットフリップフロップはセットさ
れるので、出力はハイレベルである。また、書込ベリフ
ァイ信号のハイレベルを入力したときには書込信号はロ
ーレベルである。従って、書込ベリファイ信号がハイレ
ベルの間はＮＯＲ回路の出力はローレベルである。一方
書込ベリファイ信号が奇数個のインバータ回路を介した
出力は、書込ベリファイ信号の反転であり、所定の遅延
を受けたものである。

【００３２】従って、書込ベリファイ信号がローレベル
になってからしばらくは、前記インバータ回路を介した
出力はローレベルである。このため、所定の間は書込ベ
リファイ信号とインバータ回路を介した出力の両方とも
がローレベルであるので、ＮＯＲ回路の出力はハイレベ
ルとなっている。そして、セットリセットフリップフロ
ップがリセットされて出力がローレベルになる。

【００３３】そこで、セットリセットフリップフロップ
の出力がハイレベルのときには、ベリファイ信号に対し
てドレインディスターブ現象による電圧低下分だけ所定
の電圧より高い電圧が取得されるようにしておき、ロー
レベルのときには所定の電圧が印加されるようにする。
この結果、ベリファイ信号の次に入力される信号が、書
込信号であればドレインディスターブ現象による電圧低
下分だけ所定の電圧より高い電圧がセットされ、ベリフ
ァイ信号であれば所定の電圧がセットされるようにな
る。

【００３４】このように、ベリファイのための電圧とし
て書込ベリファイを行うための所定の電圧と、ドレイン
ディスターブ現象による電圧低下分だけこの所定の電圧
より高い電圧とを得るには様々な方法が考えられる。そ
こで、請求項４にかかる発明は、請求項１〜請求項３の
いずれかに記載のベリファイ装置において、上記電圧取
得手段は、上記書込電圧と、書込ベリファイを行うため
の所定の電圧と、ドレインディスターブ現象による電圧
低下分だけこの所定の電圧より高い電圧のそれぞれを電
圧入力端子から取得する構成としてある。

【００３５】すなわち、書込電圧と、書込ベリファイを
行うための所定の電圧と、ドレインディスターブ現象に
よる電圧低下分だけこの所定の電圧より高い電圧のそれ
ぞれを印加可能な電圧源から直接電圧入力端子に電圧を
印加するようにする。

【００３６】さらに、他の構成例として、請求項５にか
かる発明は、請求項１〜請求項４のいずれかに記載のベ
リファイ装置において、上記電圧取得手段は、上記書込
電圧と、ドレインディスターブ現象による電圧低下分だ
け所定の電圧より高い電圧とを電圧入力端子から取得
し、このドレインディスターブ現象による電圧低下分だ
け所定の電圧より高い電圧を分圧して書込ベリファイを
行うための所定の電圧を取得する構成としてある。

【００３７】すなわち、電圧源から直接取得するのは、
書込電圧とドレインディスターブ現象による電圧低下分
だけ所定の電圧より高い電圧とであり、ドレインディス
ターブ現象による電圧低下分だけこの所定の電圧より高
い電圧を分圧して、書込ベリファイを行うための所定の
電圧を取得する。このため、二種の電圧源で三つの値の
電圧が取得される。

【００３８】さらに、書込信号等に応じて異なった電圧
をセットする構成の具体例として、請求項６にかかる発
明は、請求項１〜請求項５のいずれかに記載のベリファ
イ装置において、上記電圧切換手段は、上記書込信号や
書込ベリファイ信号に基づいてＭＯＳトランジスタのゲ
ート電圧を制御し、このＭＯＳトランジスタのスイッチ
ング作用により、書込時には書込電圧を、各アドレス書
込直後のベリファイ時には上記ドレインディスターブ現
象による電圧低下分だけ所定の電圧より高い電圧を、全
アドレス書込完了後のベリファイ時には上記所定の電圧
を、上記コントロールゲートに印加する電圧として出力
する構成としてある。

【００３９】すなわち、書込信号や書込ベリファイ信号
によりＭＯＳトランジスタで構成したゲートのスイッチ
のＯＮ，ＯＦＦを行い、取得する電圧を書込やベリファ
イの場合に応じてコントロールゲートに印加可能にす
る。

【００４０】

【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の一実施例を示す
ものである。図１に示す１０１〜１０７の素子およびブ
ロックは、従来例の図７における対応する素子およびブ
ロックと同一機能をするものである。すなわち、Ｘデコ
ーダ１０３とＹセレクタ１０５により、書込等を行うメ
モリセルアレイＭｉｊが選択され、書込や書込ベリファ
イの際にディジット線に印加される電圧は書込／センス
アンプ回路１０４に制御される。また、ＷＲＩＴＥ信
号、ＷＲＢＹＶＥ信号、ＦＬＷＲＢＹＶＥ信号、ＦＬＷ
ＲＩＴＥ信号、ＦＬＥＲＡＳＥ信号は図に示す信号入力
端子から入力可能となっている。この意味において、こ
れらの信号入力端子が上記信号入力手段を構成する。

【００４１】そして、ＦＬＥＲＡＳＥ信号によりＰチャ
ネルＭＯＳトランジスタ１０６とＮチャネルＭＯＳトラ
ンジスタ１０７とのＯＮ，ＯＦＦを制御することにより
消去時や書込時にメモリセルのソースにかかる電圧が制
御される。また、ＦＬＷＲＩＴＥ信号がローレベルのと
きには、ＰチャネルＭＯＳトランジスタ１０１がＯＮし
てＶＰＰ端子の１０Ｖがコントロールゲートに印加され
る。一方、ＦＬＷＲＢＹＶＥ信号がローレベルのときに
はＰチャネルＭＯＳトランジスタ１０２がＯＮされ、前
段回路の制御によりＶ１端子もしくはＶ２端子の電圧が
印加される。この意味においてＶＰＰ端子とＶ１端子と
Ｖ２端子とが上記電圧取得手段を構成する。

【００４２】さらに、本発明ではインバータ２０１ａ〜
２０１ｃとＮＯＲ回路２０２とセットリセットフリップ
フロップ２０３とＰチャネルＭＯＳトランジスタ２０
４，２０５，２０８，２０９とＮチャネルＭＯＳトラン
ジスタ２０６，２０７が追加されている。ＷＲＢＹＶＥ
信号はインバータ２０１ａに入力され、インバータ２０
１ａの出力がインバータ２０１ｂに入力され、インバー
タ２０１ｂの出力がインバータ２０１ｃに入力され、イ
ンバータ２０１ｃの出力がＮＯＲ回路２０２に入力され
る。

【００４３】また、ＮＯＲ回路２０２のもう一方の入力
にはＷＲＢＹＶＥ信号が入力される。ＮＯＲ回路２０２
の出力はセットリセットフリップフロップ２０３のリセ
ット端子Ｒに接続され、セット端子にはＷＲＩＴＥ信号
が入力される。ここで、セットリセットフリップフロッ
プ２０３の出力ＱはＮチャネルＭＯＳトランジスタ２０
６のゲートに、出力Ｑの反転出力はＮチャネルＭＯＳト
ランジスタ２０７のゲートに入力されるようになってい
る。

【００４４】これらのＮチャネルＭＯＳトランジスタ２
０６と２０７のソースはそれぞれ０Ｖに接続されてお
り、ＮチャネルＭＯＳトランジスタ２０６のドレインは
ＰチャネルＭＯＳトランジスタ２０４のドレインに、Ｎ
チャネルＭＯＳトランジスタ２０７のドレインはＰチャ
ネルＭＯＳトランジスタ２０５のドレインに接続されて
いる。ＰチャネルＭＯＳトランジスタ２０４と２０５の
ソースはＶ１端子に接続され、ＰチャネルＭＯＳトラン
ジスタ２０４と２０５のゲートは、それぞれＮチャネル
ＭＯＳトランジスタ２０６と２０７のドレインに接続さ
れている。

【００４５】さらに、ＰチャネルＭＯＳトランジスタ２
０４と２０５のドレインはそれぞれＰチャネルＭＯＳト
ランジスタ２０８と２０９のゲートに入力される。Ｐチ
ャネルＭＯＳトランジスタ２０８と２０９のソースはそ
れぞれＶ１端子とＶ２端子に接続され、ＰチャネルＭＯ
Ｓトランジスタ２０８と２０９のドレインは共にＰチャ
ネルＭＯＳトランジスタ１０２のソースに接続されてい
る。

【００４６】すなわち、ＷＲＩＴＥ信号やＷＲＢＹＶＥ
信号に応じてＰチャネルＭＯＳトランジスタ２０８とＰ
チャネルＭＯＳトランジスタ２０９のゲートに印加され
る電圧が制御され、Ｖ１端子もしくはＶ２端子の電圧が
ＰチャネルＭＯＳトランジスタ１０２のソースに印加さ
れる。そして、ＦＬＷＲＢＹＶＥ信号やＦＬＷＲＩＴＥ
信号に応じてＰチャネルＭＯＳトランジスタ１０１，１
０２のＯＮ，ＯＦＦが制御され、ＶＰＰ端子、Ｖ１端
子、Ｖ２端子のいずれかの電圧をＸデコーダ１０３に印
加するようになっている。

【００４７】この意味において、ＰチャネルＭＯＳトラ
ンジスタ１０１，１０２，２０４，２０５，２０８，２
０９とインバータ２０１ａ〜２０１ｃとＮＯＲ回路２０
２とセットリセットフリップフロップ２０３とＮチャネ
ルＭＯＳトランジスタ２０６，２０７が上記電圧切換手
段を構成する。

【００４８】次に、上記のように構成した本実施形態の
動作を説明する。本発明の実施例による書込ベリファイ
の動作について図１の回路図と図２のタイミングチャー
トを用いて説明する。図１においてＶ１端子には５．７
Ｖが入力され、Ｖ２端子には５．５Ｖが入力される。Ｖ
１端子の５．７Ｖは書込直後のベリファイを行うための
電圧であり、Ｖ２端子の５．５Ｖは全アドレス書込完了
後のベリファイを行うための電圧である。

【００４９】すなわち、本実施例では書込保証電圧は
５．５Ｖであり、ドレインディスターブによる電圧低下
は０．２Ｖと見積もっている。もちろん、ドレインディ
スターブによる電圧低下を０．５Ｖと見積もったときに
はＶ１端子には６．０Ｖを印可する。また、ＷＲＩＴＥ
信号およびＷＲＢＹＶＥ信号はハイレベルで５Ｖ、ロー
レベルで０Ｖであり、ＦＬＷＲＩＴＥ信号およびＦＬＷ
ＲＢＹＶＥ信号、ＦＬＥＲＡＳＥ信号はハイレベルで１
０Ｖ、ローレベルで０Ｖである。

【００５０】図２には１アドレス分のＷＲＩＴＥ信号、
ＷＲＢＹＶＥ信号、セットリセットフリップフロップ２
０３のリセット端子Ｒ、セットリセットフリップフロッ
プ２０３の出力Ｑ、ワード線電圧Ｖｗｏｒｄのタイミン
グについて示されている。ＷＲＩＴＥ信号がハイレベル
になると、図１のセットリセットフリップフロップ２０
３のセット端子にハイレベルが入力され、セットリセッ
トフリップフロップ２０３の出力Ｑは図２の（ａ）に示
すようにハイレベルとなる。

【００５１】このとき、ＮチャネルＭＯＳトランジスタ
２０６のゲートにはハイレベル、ＮチャネルＭＯＳトラ
ンジスタ２０７のゲートにはＱの反転出力であるローレ
ベルが印加される。そして、ＮチャネルＭＯＳトランジ
スタ２０６がＯＮし、ＮチャネルＭＯＳトランジスタ２
０７はＯＦＦする。従って、ＮチャネルＭＯＳトランジ
スタ２０６のドレインが０ＶとなりＰチャネルＭＯＳト
ランジスタ２０５がＯＮし、ＰチャネルＭＯＳトランジ
スタ２０５のドレインは５．７Ｖとなり、ＰチャネルＭ
ＯＳトランジスタ２０４はＯＦＦする。

【００５２】ＰチャネルＭＯＳトランジスタ２０８のゲ
ートに０Ｖが、ＰチャネルＭＯＳトランジスタ２０９の
ゲートに５．７Ｖの電圧が入力されると、ＰチャネルＭ
ＯＳトランジスタ２０８がＯＮしＰチャネルＭＯＳトラ
ンジスタ１０２のソースには５．７Ｖが入力される。こ
のとき、ＦＬＷＲＢＹＶＥ信号がハイレベル、ＦＬＷＲ
ＩＴＥ信号がローレベルになっており、ＰチャネルＭＯ
Ｓトランジスタ１０２はＯＦＦ、ＰチャネルＭＯＳトラ
ンジスタ１０１がＯＮとなっている。従って、Ｘデコー
ダ１０３には１０Ｖが供給され、アドレス信号ＡＤＤに
より指定したワード線が図２の（ａ）に示すようにＶｗ
ｏｒｄ＝１０Ｖとなり書込が行われる。

【００５３】いったん、ワード線電圧Ｖｗｏｒｄが０Ｖ
となって書込が終了したら、ＷＲＩＴＥ信号をローレベ
ル、ＦＬＷＲＩＴＥ信号をハイレベルにして、書込ベリ
ファイのためＷＲＢＹＶＥ信号をハイレベル、ＦＬＷＲ
ＢＹＶＥ信号をローレベルにする。このときは、Ｐチャ
ネルＭＯＳトランジスタ１０１はＯＦＦ、ＰチャネルＭ
ＯＳトランジスタ１０２がＯＮとなり、Ｘデコーダ１０
３に５．７Ｖが入力される。従って、アドレス信号ＡＤ
Ｄにより指定したワード線が図２の（ａ）に示すように
Ｖｗｏｒｄ＝５．７Ｖとなり書込ベリファイが行われ
る。

【００５４】ＷＲＢＹＶＥ信号の立ち下がりでは、イン
バータ２０１ａ〜２０１ｃとＮＯＲ回路２０２により、
図２の（ａ）のＲに示すようなインバータ２０１ａ〜２
０１ｃの三段分の遅延幅をもつパルスが生成される。こ
の様子を図３のタイミングチャートにより説明する。図
３は図のようにＷＲＢＹＶＥ信号パルスを与えたとき
の、インバータ２０１ａ〜２０１ｃの出力とＮＯＲ回路
２０２の出力Ｒとの信号波形を示している。

【００５５】ＷＲＢＹＶＥ信号がハイレベルの間はＮＯ
Ｒ回路２０２の出力はローレベルである。一方ＷＲＢＹ
ＶＥ信号のインバータ２０１ａ〜２０１ｃを介した出力
は、図に示すようにＷＲＢＹＶＥ信号の反転のローレベ
ルであり、遅延を受けたものである。従って、ＷＲＢＹ
ＶＥ信号がローレベルになってからしばらくは、前記イ
ンバータ２０１ｃの出力はローレベルである。このた
め、所定の間はＷＲＢＹＶＥ信号とインバータ２０１ｃ
の出力の両方ともがローレベルとなり、ＮＯＲ回路２０
２の出力はハイレベルとなっている。そして、セットリ
セットフリップフロップ２０３がリセットされて出力Ｑ
がローレベルになる。

【００５６】この結果、ＮチャネルＭＯＳトランジスタ
２０６がＯＦＦ、ＮチャネルＭＯＳトランジスタ２０７
がＯＮとなる。このため、ＮチャネルＭＯＳトランジス
タ２０７のドレインが０Ｖとなり、ＰチャネルＭＯＳト
ランジスタ２０４がＯＮしてドレインが５．７Ｖとな
る。また、ＰチャネルＭＯＳトランジスタ２０５はＯＦ
Ｆとなる。従って、ＰチャネルＭＯＳトランジスタ２０
８のゲートに５．７Ｖ、ＰチャネルＭＯＳトランジスタ
２０９のゲートに０Ｖの電圧が入力され、ＰチャネルＭ
ＯＳトランジスタ２０９がＯＮしＰチャネルＭＯＳトラ
ンジスタ１０２のソースには５．５Ｖが入力される。

【００５７】このとき、再びＷＲＩＴＥ信号のハイレベ
ルを入力すると、すでに説明したようにＰチャネルＭＯ
Ｓトランジスタ１０２のソースに５．７Ｖが入力される
ようになる。しかし、ここでＷＲＩＴＥ信号のハイレベ
ルを入力せずに、ＷＲＢＹＶＥ信号をハイレベル、ＦＬ
ＷＲＢＹＶＥ信号をローレベルにすると、ＰチャネルＭ
ＯＳトランジスタ１０２がＯＮしＸデコーダ１０３に
５．５Ｖが入力される。

【００５８】従って、アドレス信号ＡＤＤにより指定し
たワード線が図２の（ｂ）に示すようにＶｗｏｒｄ＝
５．５Ｖとなり書込ベリファイが行われる。以後、ＷＲ
ＩＴＥ信号がハイレベルになると再びセットリセットフ
リップフロップ２０３がセットされ、書込ベリファイの
ワード線電圧Ｖｗｏｒｄは５．７Ｖで行われるが、ＷＲ
ＩＴＥ信号がハイレベルにならない限り、書込ベリファ
イのワード線電圧Ｖｗｏｒｄは５．５Ｖで行われる。す
なわち、書込完了後の書込ベリファイは各アドレスへの
書込時の書込ベリファイ完了直後に行われるので、ＷＲ
ＩＴＥ信号がハイレベルにならずワード線電圧Ｖｗｏｒ
ｄは５．５Ｖ設定となる。

【００５９】このような動作により、ＷＲＩＴＥ信号入
力後にＷＲＢＹＶＥ信号が入力したときにはベリファイ
は５．７Ｖで行われ、ＷＲＩＴＥ信号入力後にＷＲＢＹ
ＶＥ信号が入力したときにはベリファイは５．５Ｖで行
われる。つまり、各アドレス書込時にはドレインディス
ターブ現象によるしきい値電圧を考慮した５．７Ｖでベ
リファイし、全アドレス書込完了後のベリファイは書込
保証電圧５．５Ｖでベリファイする。

【００６０】第一実施例においては、１０Ｖと５．７Ｖ
と５．５Ｖの三種の電圧をそれぞれ別々の電源端子より
取得していたが、必ずしもこのように構成しなくてはな
らないわけではない。そこで、別の電圧取得方法を採用
した第二の実施例を図４に示す。図４に示す３０１〜４
０３の素子およびブロックは図１と同一の機能をするも
のである。本実施例では書込ベリファイ時のワード線に
印加する二つの電圧を抵抗分割を用いて生成する。

【００６１】本実施例では、抵抗素子４０４，４０６と
ディプリーション型ＮチャネルＭＯＳトランジスタ４０
５とＮチャネルＭＯＳトランジスタ４０７を備えてい
る。ＮチャネルＭＯＳトランジスタ４０７のゲートには
セットリセットフリップフロップ４０３の出力Ｑの反転
出力が入力され、ソースは０Ｖ、ドレインには抵抗素子
４０６が接続されている。抵抗素子４０６のもう一方は
抵抗素子４０４とディプリーション型ＮチャネルＭＯＳ
トランジスタ４０５のゲートに接続されており、抵抗素
子４０４のもう一方はＶ１端子に接続されている。

【００６２】ディプリーション型ＮチャネルＭＯＳトラ
ンジスタ４０５のソースはＰチャネルＭＯＳトランジス
タ３０２のソースに接続され、ドレインはＶ１端子に接
続される。ここで、抵抗素子４０６は抵抗素子４０４の
２７．５倍の抵抗値を持ち、Ｖ１端子には５．７Ｖが印
加される。従って、ＮチャネルＭＯＳトランジスタ４０
７がＯＮになったときには、分圧の結果抵抗素子４０４
と４０６との接続点の電圧は５．５Ｖになる。このた
め、ＰチャネルＭＯＳトランジスタ３０２のソースには
５．５Ｖが印加される。また、ディプリーション型Ｎチ
ャネルＭＯＳトランジスタ４０５のしきい値電圧は０Ｖ
である。

【００６３】以下、上記のように構成した第二の実施例
による書込ベリファイの動作について説明する。ＷＲＩ
ＴＥ信号がハイレベルになると、図４のセットリセット
フリップフロップ４０３のセット端子にハイレベルが入
力され、セットリセットフリップフロップ４０３の出力
Ｑの反転出力はローレベルとなり、ＮチャネルＭＯＳト
ランジスタ４０７がＯＦＦする。すると抵抗素子４０４
と４０６との接続点の電圧は５．７Ｖとなりディプリー
ション型ＮチャネルＭＯＳトランジスタ４０５のゲート
に印加され、ディプリーション型ＮチャネルＭＯＳトラ
ンジスタ４０５のソースは５．７Ｖとなる。

【００６４】このときＦＬＷＲＢＹＶＥ信号はハイレベ
ル、ＦＬＷＲＩＴＥ信号がローレベルになっており、Ｐ
チャネルＭＯＳトランジスタ３０２はＯＦＦ、Ｐチャネ
ルＭＯＳトランジスタ３０１がＯＮになる。従ってＸデ
コーダ３０３には１０Ｖが供給され、アドレス信号ＡＤ
Ｄにより指定したワード線が１０Ｖとなって書込が行わ
れる。書込終了後、ＷＲＩＴＥ信号をローレベル、ＦＬ
ＷＲＩＴＥ信号をハイレベルにし、書込ベリファイのた
めＷＲＢＹＶＥ信号をハイレベル、ＦＬＷＲＢＹＶＥ信
号をローレベルにする。このときは、ＰチャネルＭＯＳ
トランジスタ３０１はＯＦＦ、ＰチャネルＭＯＳトラン
ジスタ３０２がＯＮしてＸデコーダ３０３に５．７Ｖが
入力される。この結果、アドレス信号ＡＤＤにより指定
したワード線が５．７Ｖとなり、５．７Ｖで書込ベリフ
ァイが行われる。

【００６５】第一の実施例と同様に、ＷＲＢＹＶＥ信号
の立ち下がりではインバータ４０１ａ〜４０１ｃとＮＯ
Ｒ回路４０２によりインバータ４０１ａ〜４０１ｃの三
段分の遅延幅をもつパルスが生成される。このパルスが
セットリセットフリップフロップ４０３のリセット端子
Ｒに入力されると、出力Ｑの反転出力はハイレベルとな
り、ＮチャネルＭＯＳトランジスタ４０７がＯＮとな
る。この結果、抵抗素子４０４と４０６との接続点の電
圧は抵抗分割により５．５Ｖとなる。従って、ディプリ
ーション型ＮチャネルＭＯＳトランジスタ４０５のゲー
トに５．５Ｖが印加され、ディプリーション型Ｎチャネ
ルＭＯＳトランジスタ４０５のソースは５．５Ｖとな
る。

【００６６】ここで、書込ベリファイのためＷＲＢＹＶ
Ｅ信号をハイレベル、ＦＬＷＲＢＹＶＥ信号をローレベ
ルにすると、ＰチャネルＭＯＳトランジスタ３０２がＯ
Ｎして、Ｘデコーダ３０３に５．５Ｖが入力される。こ
の結果、アドレス信号ＡＤＤにより指定したワード線が
５．５Ｖとなり書込ベリファイが行われる。以後，ＷＲ
ＩＴＥ信号がハイレベルになると再びセットリセットフ
リップフロップ４０３がセットされ、書込ベリファイの
ワード線電圧Ｖｗｏｒｄは５．７Ｖで行われる。しか
し、ＷＲＩＴＥ信号がハイレベルにならない限り、書込
ベリファイのワード線電圧Ｖｗｏｒｄは５．５Ｖで行わ
れる。

【００６７】このように、本発明では、メモリセルに対
する書込直後のベリファイ時のベリファイ電圧と、全ア
ドレス書込完了後のベリファイ時のベリファイ電圧とを
異なった値になるように切り換える。そして、書込直後
のベリファイ時にはドレインディスターブ現象による電
圧低下分だけ、書込保証電圧より高い電圧を与えるよう
にする。しかも、ＭＯＳトランジスタやインバータ等の
素子でこれらの切換を自動で行うようにする。従って、
簡易にドレインディスターブ現象の影響を考慮したベリ
ファイをすることが可能になる。

【００６８】

【発明の効果】以上説明したように本発明は、簡易にド
レインディスターブ現象の影響を考慮してベリファイを
することが可能なベリファイ装置を提供することができ
る。また、請求項２にかかる発明によれば、信号入力に
より自動で電圧をセットするので、便利である。さら
に、請求項３にかかる発明によれば、簡易な構成で信号
入力による電圧の自動セットが可能である。

【００６９】さらに、請求項４にかかる発明によれば、
簡易に異なる値の電圧を取得可能である。さらに、請求
項５にかかる発明によれば、２値の電圧から３値の電圧
を取得可能なので電圧源を簡易に構成可能である。さら
に、請求項６にかかる発明によれば、集積化するのに好
適な素子を使用してベリファイ装置を提供することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかるベリファイ装置を
示すブロック図である。

【図２】本発明の一実施形態における入力信号と印加電
圧のタイミングチャートである。

【図３】本発明の一実施形態におけるＷＲＢＹＶＥ信号
の遅延状況を表す図である。

【図４】本発明の他の実施形態にかかるベリファイ装置
を示すブロック図である。

【図５】フラッシュＥＥＰＲＯＭの一つのメモリセル構
造を示す図である。

【図６】メモリセルしきい値電圧Ｖｔｍを示す図であ
る。

【図７】従来例にかかるベリファイ装置を示すブロック
図である。

【図８】従来例にかかるベリファイ装置のフローチャー
トである。

【図９】従来例にかかる入力信号と印加電圧のタイミン
グチャートである。

【符号の説明】

１０１，１０２，１０６，２０４，２０５，２０８，２
０９ ＰチャネルＭＯＳトランジスタ １０３ Ｘデコーダ １０４ 書込／センスアンプ回路 １０５ Ｙセレクタ １０７，２０６，２０７ ＮチャネルＭＯＳトランジス
タ ２０１ａ〜２０１ｃ インバータ ２０２ ＮＯＲ回路 ２０３ セットリセットフリップフロップ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/02 G11C 16/06

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 書込時と書込ベリファイ時にメモリセル
   のコントロールゲートに所定の電圧を印加し、書込ベリ
   ファイ電圧印加時のドレイン電流の状態により、正常に
   書込が行われているか否かを判定するベリファイ装置で
   あって、 上記メモリセルに書込を行うための書込電圧と、書込ベ
   リファイを行うための所定の電圧と、ドレインディスタ
   ーブ現象による電圧低下分だけこの所定の電圧より高い
   電圧とを取得する電圧取得手段と、 書込電圧の印加を指示する書込信号と、書込ベリファイ
   電圧の印加を指示する書込ベリファイ信号とを取得する
   信号入力手段と、 この信号入力手段の取得した信号の指示により、書込時
   には書込電圧を、各アドレス書込直後のベリファイ時に
   は上記ドレインディスターブ現象による電圧低下分だけ
   所定の電圧より高い電圧を、全アドレス書込完了後のベ
   リファイ時には上記所定の電圧を、上記コントロールゲ
   ートに印加する電圧として出力する電圧切換手段とを具
   備することを特徴とするベリファイ装置。
2. 【請求項２】 上記請求項１に記載のベリファイ装置に
   おいて、 上記電圧切換手段は、書込信号入力時にはベリファイ時
   の印加電圧として上記ドレインディスターブ現象による
   電圧低下分だけ所定の電圧より高い電圧を取得可能にし
   ておき、書込ベリファイがなされた後にはベリファイ時
   の印加電圧として上記所定の電圧を取得可能にすること
   を特徴とするベリファイ装置。
3. 【請求項３】 上記請求項１または請求項２に記載のベ
   リファイ装置において、 上記電圧切換手段は、書込信号をセットリセットフリッ
   プフロップのセット入力端子に入力し、書込ベリファイ
   信号を分岐し、一方をＮＯＲ回路に入力して、他方に奇
   数個のインバータ回路を介して所定の遅延を与えてこの
   ＮＯＲ回路に入力し、このＮＯＲ回路の出力を上記セッ
   トリセットフリップフロップのリセット入力端子に入力
   することを特徴とするベリファイ装置。
4. 【請求項４】 上記請求項１〜請求項３のいずれかに記
   載のベリファイ装置において、 上記電圧取得手段は、上記書込電圧と、書込ベリファイ
   を行うための所定の電圧と、ドレインディスターブ現象
   による電圧低下分だけこの所定の電圧より高い電圧のそ
   れぞれを電圧入力端子から取得することを特徴とするベ
   リファイ装置。
5. 【請求項５】 上記請求項１〜請求項４のいずれかに記
   載のベリファイ装置において、 上記電圧取得手段は、上記書込電圧と、ドレインディス
   ターブ現象による電圧低下分だけ所定の電圧より高い電
   圧とを電圧入力端子から取得し、このドレインディスタ
   ーブ現象による電圧低下分だけ所定の電圧より高い電圧
   を分圧して書込ベリファイを行うための所定の電圧を取
   得することを特徴とするベリファイ装置。
6. 【請求項６】 上記請求項１〜請求項５のいずれかに記
   載のベリファイ装置において、 上記電圧切換手段は、上記書込信号や書込ベリファイ信
   号に基づいてＭＯＳトランジスタのゲート電圧を制御
   し、このＭＯＳトランジスタのスイッチング作用によ
   り、書込時には書込電圧を、各アドレス書込直後のベリ
   ファイ時には上記ドレインディスターブ現象による電圧
   低下分だけ所定の電圧より高い電圧を、全アドレス書込
   完了後のベリファイ時には上記所定の電圧を、上記コン
   トロールゲートに印加する電圧として出力することを特
   徴とするベリファイ装置。