JPH065087A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH065087A JPH065087A JP16607092A JP16607092A JPH065087A JP H065087 A JPH065087 A JP H065087A JP 16607092 A JP16607092 A JP 16607092A JP 16607092 A JP16607092 A JP 16607092A JP H065087 A JPH065087 A JP H065087A
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Abstract
(57)【要約】
【目的】 この発明はフラッシュメモリのテスト動作時
の消去時間を短縮できるような不揮発性半導体記憶装置
を提供することを主要な特徴とする。 【構成】 メモリセルアレイ１が消去されたか否かを判
定回路で判定し、この判定回路３０の判定出力に応じ
て、判定回路３０はメモリセルアレイ１が消去されてい
れば消去禁止モード信号を出力し、メモリセルアレイ１
が消去されていなければ消去可能モード信号を出力し、
さらにモード信号発生回路４０は外部からの制御信号に
応じて、判定回路３０の出力に関係なく消去パルス制御
信号を発生する。したがって、テスト動作時に消去開始
から消去完了直前までは通常動作時の消去ベリファイを
行なわないので、通常より早く消去を終了することがで
き、また、その後消去完了までは通常動作時の消去ベリ
ファイを行なうようにしたので、十分なマージンを持ち
過消去されることなく消去することができる。
の消去時間を短縮できるような不揮発性半導体記憶装置
を提供することを主要な特徴とする。 【構成】 メモリセルアレイ１が消去されたか否かを判
定回路で判定し、この判定回路３０の判定出力に応じ
て、判定回路３０はメモリセルアレイ１が消去されてい
れば消去禁止モード信号を出力し、メモリセルアレイ１
が消去されていなければ消去可能モード信号を出力し、
さらにモード信号発生回路４０は外部からの制御信号に
応じて、判定回路３０の出力に関係なく消去パルス制御
信号を発生する。したがって、テスト動作時に消去開始
から消去完了直前までは通常動作時の消去ベリファイを
行なわないので、通常より早く消去を終了することがで
き、また、その後消去完了までは通常動作時の消去ベリ
ファイを行なうようにしたので、十分なマージンを持ち
過消去されることなく消去することができる。
Description
【０００１】
【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関し、特に、電気的に一括消去可能なフラッシュメ
モリのような不揮発性半導体記憶装置に関する。
置に関し、特に、電気的に一括消去可能なフラッシュメ
モリのような不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】図５は特開平４−６４９９６号に開示さ
れたフラッシュＥＥＰＲＯＭの全体のブロック図であ
る。図５を参照して、メモリセルアレイ１の周辺にはＹ
ゲート２とソース線スイッチ３とＸデコーダ４とＹデコ
ーダ５とが設けられている。Ｘデコーダ４およびＹデコ
ーダ５にはアドレスレジスタ６が接続され、外部から入
力されたアドレス信号が入力される。メモリセルアレイ
１にはＹゲート２を介して書込回路７とセンスアンプ８
とが接続される。書込回路７とセンスアンプ８は入出力
バッファ９に接続される。
れたフラッシュＥＥＰＲＯＭの全体のブロック図であ
る。図５を参照して、メモリセルアレイ１の周辺にはＹ
ゲート２とソース線スイッチ３とＸデコーダ４とＹデコ
ーダ５とが設けられている。Ｘデコーダ４およびＹデコ
ーダ５にはアドレスレジスタ６が接続され、外部から入
力されたアドレス信号が入力される。メモリセルアレイ
１にはＹゲート２を介して書込回路７とセンスアンプ８
とが接続される。書込回路７とセンスアンプ８は入出力
バッファ９に接続される。
【０００３】さらに、プログラム電圧発生回路１０とベ
リファイ電圧発生回路１１とが設けられていて、外部か
ら供給された電源Ｖｃｃ，Ｖｐｐとは異なる電圧が発生
され、この電圧がＹゲート２とＸデコーダ４などに与え
られる。外部から入力されたデータにより、動作モード
の設定を行なうコマンドレジスタ１２とコマンドデコー
ダ１３が設けられていて、さらに制御回路１４には外部
から制御信号／ＷＥ，／ＣＥ，／ＯＥが与えられる。
リファイ電圧発生回路１１とが設けられていて、外部か
ら供給された電源Ｖｃｃ，Ｖｐｐとは異なる電圧が発生
され、この電圧がＹゲート２とＸデコーダ４などに与え
られる。外部から入力されたデータにより、動作モード
の設定を行なうコマンドレジスタ１２とコマンドデコー
ダ１３が設けられていて、さらに制御回路１４には外部
から制御信号／ＷＥ，／ＣＥ，／ＯＥが与えられる。
【０００４】さらに、立上がり検出回路２９と判定回路
３０とラッチ回路３１と立下がり検出回路３２とが設け
られる。立上がり検出回路２９はソース線スイッチ３に
与えられるＶｐｐの立上がりを検出し、判定回路３０は
消去ベリファイモード時に、読出データが「１」である
か否かを判定する。ラッチ回路３１はソース線スイッチ
３を制御し、立下がり検出回路３２は消去パルスの終了
を検出する。
３０とラッチ回路３１と立下がり検出回路３２とが設け
られる。立上がり検出回路２９はソース線スイッチ３に
与えられるＶｐｐの立上がりを検出し、判定回路３０は
消去ベリファイモード時に、読出データが「１」である
か否かを判定する。ラッチ回路３１はソース線スイッチ
３を制御し、立下がり検出回路３２は消去パルスの終了
を検出する。
【０００５】図６は図５に示したメモリセルの断面図で
ある。図６を参照して、メモリセルは半導体基板１５上
に形成されたフローティングゲート１６とコントロール
ゲート１７とソース拡散領域１８とドレイン拡散領域１
９とを含む。フローティングゲート１６と基板１５との
間の酸化膜厚はたとえば１００Åぐらいに薄く、トンネ
ル現象を利用したフローティングゲート１６の電子の移
動を可能している。メモリセル１の動作は次のようにな
る。
ある。図６を参照して、メモリセルは半導体基板１５上
に形成されたフローティングゲート１６とコントロール
ゲート１７とソース拡散領域１８とドレイン拡散領域１
９とを含む。フローティングゲート１６と基板１５との
間の酸化膜厚はたとえば１００Åぐらいに薄く、トンネ
ル現象を利用したフローティングゲート１６の電子の移
動を可能している。メモリセル１の動作は次のようにな
る。
【０００６】すなわち、プログラム時には、ドレイン１
９に６．５Ｖ程度のプログラム電圧が与えられ、コント
ロールゲート１７にはＶｐｐ（１２Ｖ）が与えられ、ソ
ース１８は接地される。このため、メモリセル１がオン
して電流が流れる。このとき、ドレイン１９の近傍でア
バランシェ降伏が生じ、電子，ホール対が発生する。ホ
ールは基板１５を通じて接地電位に流れ、電子はチャネ
ル方向に流れてドレイン１９に流れ込む。そして、一部
の電子はフローティングゲート１６とドレイン１９との
間の電界で加速されてフローティングゲート１６に注入
される。このようにして、メモリセル１のしきい値電圧
を上げる。これを情報「０」の記憶と定義される。
９に６．５Ｖ程度のプログラム電圧が与えられ、コント
ロールゲート１７にはＶｐｐ（１２Ｖ）が与えられ、ソ
ース１８は接地される。このため、メモリセル１がオン
して電流が流れる。このとき、ドレイン１９の近傍でア
バランシェ降伏が生じ、電子，ホール対が発生する。ホ
ールは基板１５を通じて接地電位に流れ、電子はチャネ
ル方向に流れてドレイン１９に流れ込む。そして、一部
の電子はフローティングゲート１６とドレイン１９との
間の電界で加速されてフローティングゲート１６に注入
される。このようにして、メモリセル１のしきい値電圧
を上げる。これを情報「０」の記憶と定義される。
【０００７】一方、消去はドレイン１９をオープンに
し、コントロールゲート１７を接地し、ソース１８にＶ
ｐｐを印加して行なわれる。ソース１８とフローティン
グゲート１６との間の電位差のため、トンネル現象が生
じ、フローティングゲート１６中の電子の引抜きが起こ
る。このようにして、メモリセル１のしきい値が下が
る。これを情報「１」の記憶と定義する。
し、コントロールゲート１７を接地し、ソース１８にＶ
ｐｐを印加して行なわれる。ソース１８とフローティン
グゲート１６との間の電位差のため、トンネル現象が生
じ、フローティングゲート１６中の電子の引抜きが起こ
る。このようにして、メモリセル１のしきい値が下が
る。これを情報「１」の記憶と定義する。
【０００８】図７は図５に示したメモリセルアレイの構
成を示す図である。図７を参照して、メモリセルアレイ
１はそのドレインがビット線２４に接続され、コントロ
ールゲートはワード線２５に接続されている。ワード線
２５はＸデコーダ４に接続され、ビット線２４はＹデコ
ーダ５の出力がそのゲートに入力されるＹゲートトラン
ジスタ２６を介してＩ／Ｏ線２７に接続される。Ｉ／Ｏ
線２７にはセンスアンプ８および書込回路７が接続さ
れ、ソース線２８はソース線スイッチ３に接続されてい
る。
成を示す図である。図７を参照して、メモリセルアレイ
１はそのドレインがビット線２４に接続され、コントロ
ールゲートはワード線２５に接続されている。ワード線
２５はＸデコーダ４に接続され、ビット線２４はＹデコ
ーダ５の出力がそのゲートに入力されるＹゲートトラン
ジスタ２６を介してＩ／Ｏ線２７に接続される。Ｉ／Ｏ
線２７にはセンスアンプ８および書込回路７が接続さ
れ、ソース線２８はソース線スイッチ３に接続されてい
る。
【０００９】次に、図５ないし図７を参照して、従来の
フラッシュＥＥＰＲＯＭの動作について説明する。ま
ず、図７に示した点線で囲まれたメモリセル１にデータ
を書込む場合の動作について説明する。外部から入力さ
れたデータに応じて、書込回路７が活性化され、Ｉ／Ｏ
線２７にプログラム電圧が供給される。同時に、アドレ
ス信号によりＹデコーダ５およびＸデコーダ４を介して
Ｙゲート２６，ワード線２５が選択され、Ｖｐｐがメモ
リセル１に印加される。ソース線２８はプログラム時に
はソース線スイッチ３により接地される。このようにし
て、図７中の１個のセルのみに電流が流れ、ホットエレ
クトロンが発生し、そのしきい値電圧が高くなる。
フラッシュＥＥＰＲＯＭの動作について説明する。ま
ず、図７に示した点線で囲まれたメモリセル１にデータ
を書込む場合の動作について説明する。外部から入力さ
れたデータに応じて、書込回路７が活性化され、Ｉ／Ｏ
線２７にプログラム電圧が供給される。同時に、アドレ
ス信号によりＹデコーダ５およびＸデコーダ４を介して
Ｙゲート２６，ワード線２５が選択され、Ｖｐｐがメモ
リセル１に印加される。ソース線２８はプログラム時に
はソース線スイッチ３により接地される。このようにし
て、図７中の１個のセルのみに電流が流れ、ホットエレ
クトロンが発生し、そのしきい値電圧が高くなる。
【００１０】次に、読出動作について説明する。アドレ
ス信号はＹデコーダ５とＸデコーダ４とによってデコー
ドされ、選択されたＹゲート２６とワード線２５が
「Ｈ」レベルとなる。このとき、ソース線２８はソース
線スイッチ３によって接地される。このようにして、メ
モリセルにデータが書込まれてそのしきい値が高けれ
ば、メモリセル１のコントロールゲートにワード線２５
から「Ｈ」レベル信号が与えられてもメモリセル１はオ
ンせず、ビット線２４からソース線２８に電流が流れな
い。
ス信号はＹデコーダ５とＸデコーダ４とによってデコー
ドされ、選択されたＹゲート２６とワード線２５が
「Ｈ」レベルとなる。このとき、ソース線２８はソース
線スイッチ３によって接地される。このようにして、メ
モリセルにデータが書込まれてそのしきい値が高けれ
ば、メモリセル１のコントロールゲートにワード線２５
から「Ｈ」レベル信号が与えられてもメモリセル１はオ
ンせず、ビット線２４からソース線２８に電流が流れな
い。
【００１１】一方、メモリセルが消去されているときに
は、逆にメモリセル１はオンするため、ビット線２４か
らソース線２８に電流が流れる。メモリセルを介して電
流が流れるか否かをセンスアンプ８で検出し、読出デー
タ「１」，「０」が得られる。このようにして、フラッ
シュＥＥＰＲＯＭのデータの書込および読出が行なわれ
る。
は、逆にメモリセル１はオンするため、ビット線２４か
らソース線２８に電流が流れる。メモリセルを介して電
流が流れるか否かをセンスアンプ８で検出し、読出デー
タ「１」，「０」が得られる。このようにして、フラッ
シュＥＥＰＲＯＭのデータの書込および読出が行なわれ
る。
【００１２】次に、消去動作について説明する。まず、
Ｖｐｐが立上げられ、その立上がりが立上がり検出回路
２９によって検出される。この検出信号に応じてラッチ
回路３１がリセットされ、その出力／ＥＮが「Ｈ」レベ
ルとなる。その後、書込が行なわれ、プログラムパルス
モード信号ＰＲＳが立上がり、ラッチ回路３１が接地さ
れ、／ＥＮが「Ｌ」レベルとなる。このタイミングにお
いて消去が可能となる。
Ｖｐｐが立上げられ、その立上がりが立上がり検出回路
２９によって検出される。この検出信号に応じてラッチ
回路３１がリセットされ、その出力／ＥＮが「Ｈ」レベ
ルとなる。その後、書込が行なわれ、プログラムパルス
モード信号ＰＲＳが立上がり、ラッチ回路３１が接地さ
れ、／ＥＮが「Ｌ」レベルとなる。このタイミングにお
いて消去が可能となる。
【００１３】次に、プログラムベリファイコマンドが入
力され、プログラムベリファイが行なわれ、読出が実行
される。次に、実際の消去に入る。消去コマンド信号Ｅ
ＲＳが入力され、書込イネーブル信号／ＷＥの立上がり
と共に消去パルス制御信号ＥＲＳが「Ｈ」レベルとな
り、ソース線スイッチ３を介してソース線２８にＶｐｐ
が印加される。次に、消去ベリファイコマンドが入力さ
れ、書込イネーブル信号／ＷＥの立上がりと共に消去ベ
リファイモードが設定され、同時に消去コマンド信号Ｅ
ＲＳが立下がり、消去パルスが終了する。このとき、消
去コマンド信号ＥＲＳの立下がりによってパルスが発生
されてラッチ回路３１がリセットされ、その出力／ＥＮ
が「Ｈ」レベルにされて消去禁止モードとなる。
力され、プログラムベリファイが行なわれ、読出が実行
される。次に、実際の消去に入る。消去コマンド信号Ｅ
ＲＳが入力され、書込イネーブル信号／ＷＥの立上がり
と共に消去パルス制御信号ＥＲＳが「Ｈ」レベルとな
り、ソース線スイッチ３を介してソース線２８にＶｐｐ
が印加される。次に、消去ベリファイコマンドが入力さ
れ、書込イネーブル信号／ＷＥの立上がりと共に消去ベ
リファイモードが設定され、同時に消去コマンド信号Ｅ
ＲＳが立下がり、消去パルスが終了する。このとき、消
去コマンド信号ＥＲＳの立下がりによってパルスが発生
されてラッチ回路３１がリセットされ、その出力／ＥＮ
が「Ｈ」レベルにされて消去禁止モードとなる。
【００１４】
【発明が解決しようとする課題】従来のフラッシュメモ
リは上述のごとく構成されていたので、フラッシュメモ
リの製造工程における良品を選別するために行なうテス
ト時においても、実使用時と同じ消去フローを行なわな
ければならず、テスト時間が長くなるという問題点があ
った。
リは上述のごとく構成されていたので、フラッシュメモ
リの製造工程における良品を選別するために行なうテス
ト時においても、実使用時と同じ消去フローを行なわな
ければならず、テスト時間が長くなるという問題点があ
った。
【００１５】それゆえに、この発明の主たる目的は、テ
スト時の消去時間を短縮し得る不揮発性半導体記憶装置
を提供することである。
スト時の消去時間を短縮し得る不揮発性半導体記憶装置
を提供することである。
【００１６】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、少なくとも行および列方向にアレイ
状に配置された複数個のメモリセルと、外部から入力さ
れたアドレス信号をデコードして行および列方向の選択
を行なうＸデコーダおよびＹデコーダと、メモリセルに
記憶された情報が第１の論理であるかあるいは第２の論
理であるかを判定するセンスアンプと、メモリセルが消
去されたか否かを判定する消去状態判定回路と、消去状
態判定回路の出力に応答して、メモリセルが消去されて
いれば消去禁止モード信号を出力し、メモリセルが消去
されていなければ消去可能モード信号を出力するモード
信号発生回路を備え、電気的に情報の書込，消去が可能
であって、モード信号発生回路は、テスト動作時に、外
部からの制御信号に応答して、消去状態判定回路の出力
に関係なく消去パルス制御信号を発生するように構成さ
れる。
半導体記憶装置は、少なくとも行および列方向にアレイ
状に配置された複数個のメモリセルと、外部から入力さ
れたアドレス信号をデコードして行および列方向の選択
を行なうＸデコーダおよびＹデコーダと、メモリセルに
記憶された情報が第１の論理であるかあるいは第２の論
理であるかを判定するセンスアンプと、メモリセルが消
去されたか否かを判定する消去状態判定回路と、消去状
態判定回路の出力に応答して、メモリセルが消去されて
いれば消去禁止モード信号を出力し、メモリセルが消去
されていなければ消去可能モード信号を出力するモード
信号発生回路を備え、電気的に情報の書込，消去が可能
であって、モード信号発生回路は、テスト動作時に、外
部からの制御信号に応答して、消去状態判定回路の出力
に関係なく消去パルス制御信号を発生するように構成さ
れる。
【００１７】より好ましくは、不揮発性半導体記憶装置
において、テスト動作時に消去開始から消去完了直前ま
では消去ベリファイを行なわずに、消去状態判定回路の
出力に関係なく消去パルス制御信号が発生する機能によ
り消去を行ない、その後消去完了までは消去ベリファイ
を行ない、通常の消去を行なう。
において、テスト動作時に消去開始から消去完了直前ま
では消去ベリファイを行なわずに、消去状態判定回路の
出力に関係なく消去パルス制御信号が発生する機能によ
り消去を行ない、その後消去完了までは消去ベリファイ
を行ない、通常の消去を行なう。
【００１８】
【作用】この発明における不揮発性半導体記憶装置は、
テスト動作時に、たとえばテスト用消去コマンドを入力
すれば、それに応じて消去状態判定回路の出力に関係な
く消去パルス制御信号を発生するので、消去ベリファイ
を行なわなくてもよく、結果的に消去時間を短縮でき
る。
テスト動作時に、たとえばテスト用消去コマンドを入力
すれば、それに応じて消去状態判定回路の出力に関係な
く消去パルス制御信号を発生するので、消去ベリファイ
を行なわなくてもよく、結果的に消去時間を短縮でき
る。
【００１９】さらに、予め製造工程のばらつきを考慮し
た消去完了までの最少必要消去パルス数がわかっている
場合、テスト動作時に、消去開始から消去完了直前まで
は消去ベリファイを行なわずに消去状態判定回路の出力
に関係なく消去パルス制御信号が発生する機能により消
去を行ない、その後消去完了までは消去ベリファイを行
ない、通常の消去を行なうので、十分なマージンを持
ち、過消去されることなく消去できる。
た消去完了までの最少必要消去パルス数がわかっている
場合、テスト動作時に、消去開始から消去完了直前まで
は消去ベリファイを行なわずに消去状態判定回路の出力
に関係なく消去パルス制御信号が発生する機能により消
去を行ない、その後消去完了までは消去ベリファイを行
ない、通常の消去を行なうので、十分なマージンを持
ち、過消去されることなく消去できる。
【００２０】
【実施例】図１はこの発明の一実施例のブロック図であ
る。この図１に示したフラッシュメモリは、前述の図５
に示したラッチ回路３１に代えてモード信号発生回路４
０が設けられ、それ以外の構成は図５と同じである。
る。この図１に示したフラッシュメモリは、前述の図５
に示したラッチ回路３１に代えてモード信号発生回路４
０が設けられ、それ以外の構成は図５と同じである。
【００２１】図２は図１に示した立上がり検出回路とモ
ード信号発生回路のブロック図である。図２を参照し
て、判定回路３０はＮＡＮＤゲート３３とＡＮＤゲート
３４とを含む。ＮＡＮＤゲート３３はその入力がセンス
アンプ８の出力に接続され、読出データがすべて「１」
であるか否かを検出する。ＮＡＮＤゲート３３の出力は
ＡＮＤゲート３４に与えられる。ＡＮＤゲート３４に
は、さらに消去ベリファイ信号ＶＥＲと消去コマンド信
号ＥＲＳが与えられる。ＡＮＤゲート３４はＮＡＮＤゲ
ート３３の出力を消去ベリファイ時（ＶＥＲ＝「Ｈ」）
に出力イネーブル信号／ＯＥが「Ｈ」レベルのときに出
力する。
ード信号発生回路のブロック図である。図２を参照し
て、判定回路３０はＮＡＮＤゲート３３とＡＮＤゲート
３４とを含む。ＮＡＮＤゲート３３はその入力がセンス
アンプ８の出力に接続され、読出データがすべて「１」
であるか否かを検出する。ＮＡＮＤゲート３３の出力は
ＡＮＤゲート３４に与えられる。ＡＮＤゲート３４に
は、さらに消去ベリファイ信号ＶＥＲと消去コマンド信
号ＥＲＳが与えられる。ＡＮＤゲート３４はＮＡＮＤゲ
ート３３の出力を消去ベリファイ時（ＶＥＲ＝「Ｈ」）
に出力イネーブル信号／ＯＥが「Ｈ」レベルのときに出
力する。
【００２２】判定回路３０の出力はＯＲゲート４１の一
方入力端に与えられ、他方入力端にはプログラムモード
信号ＰＲＳが与えられる。そして、ＯＲゲート４１は判
定回路３０の出力が「Ｈ」レベルのときか、プログラム
モードのとき（ＰＲＳ＝「Ｈ」）に「Ｈ」レベル信号を
ラッチ回路４７に出力する。ラッチ回路４７はＮＯＲゲ
ート４２と４４とによって構成されたＲ−Ｓフリップフ
ロップからなっている。
方入力端に与えられ、他方入力端にはプログラムモード
信号ＰＲＳが与えられる。そして、ＯＲゲート４１は判
定回路３０の出力が「Ｈ」レベルのときか、プログラム
モードのとき（ＰＲＳ＝「Ｈ」）に「Ｈ」レベル信号を
ラッチ回路４７に出力する。ラッチ回路４７はＮＯＲゲ
ート４２と４４とによって構成されたＲ−Ｓフリップフ
ロップからなっている。
【００２３】立上がり検出回路２９および立下がり検出
回路３２の検出出力はＯＲゲート４３を介してラッチ回
路４７に与えられる。すなわち、ＯＲゲート４３は立上
がり検出回路２９または消去コマンド信号ＥＲＳの立下
がり時に「Ｈ」レベル信号を出力し、ラッチ回路４７を
リセットする。
回路３２の検出出力はＯＲゲート４３を介してラッチ回
路４７に与えられる。すなわち、ＯＲゲート４３は立上
がり検出回路２９または消去コマンド信号ＥＲＳの立下
がり時に「Ｈ」レベル信号を出力し、ラッチ回路４７を
リセットする。
【００２４】ラッチ回路４７の出力は消去コマンド信号
ＥＲＳと共に、ＡＮＤゲート４５に与えられる。ＡＮＤ
ゲート４５はラッチ回路４７の出力が「Ｈ」レベルのと
きに消去コマンド信号ＥＲＳとして「Ｈ」レベル信号を
出力する。ＡＮＤゲート４５の出力は、テスト用消去コ
マンド信号と共にＯＲゲート４６に入力される。そし
て、通常の消去コマンド信号ＥＲＳがＡＮＤゲート４５
に入力されると、／ＥＮ信号が「Ｈ」レベルであれば、
消去パルス制御信号がその出力からＯＲゲート４６を介
して出力され、／ＥＮ信号が「Ｌ」レベルであれば消去
パルス制御信号は発生されない。一方、テスト用消去コ
マンド信号がＯＲゲート４６に与えられると、／ＥＮ信
号に関係なく消去パルス制御信号が出力される。
ＥＲＳと共に、ＡＮＤゲート４５に与えられる。ＡＮＤ
ゲート４５はラッチ回路４７の出力が「Ｈ」レベルのと
きに消去コマンド信号ＥＲＳとして「Ｈ」レベル信号を
出力する。ＡＮＤゲート４５の出力は、テスト用消去コ
マンド信号と共にＯＲゲート４６に入力される。そし
て、通常の消去コマンド信号ＥＲＳがＡＮＤゲート４５
に入力されると、／ＥＮ信号が「Ｈ」レベルであれば、
消去パルス制御信号がその出力からＯＲゲート４６を介
して出力され、／ＥＮ信号が「Ｌ」レベルであれば消去
パルス制御信号は発生されない。一方、テスト用消去コ
マンド信号がＯＲゲート４６に与えられると、／ＥＮ信
号に関係なく消去パルス制御信号が出力される。
【００２５】図３は図１に示したコマンドデコーダの回
路図である。図３において、外部コマンドは入力データ
ＤＩ０ＢないしＤＩ７Ｂ（２０Ｈ）として、図１の出力
バッファ９からコマンドレジスタ１２を介してコマンド
デコーダ１３に与えられる。コマンドデコーダ１３に入
力された入力データＤＩ０ＢないしＤＩ７ＢはＮＡＮＤ
ゲート１３１ないし１３４に入力され、ＮＡＮＤゲート
１３１と１３２の出力はＮＯＲゲート１３５を介してＮ
ＡＮＤゲート１３７の一方入力端に与えられ、ＮＡＮＤ
ゲート１３３と１３４の出力はＮＯＲゲート１３６を介
してＮＡＮＤゲート１３７の他方入力端に与えられる。
ＮＡＮＤゲート１３７の出力はインバータ１３８で反転
され、ＮチャネルＭＯＳトランジスタ１３９とＰチャネ
ルＭＯＳトランジスタ１４０とからなるスイッチ回路を
介してラッチ１３４にラッチされ、ＮチャネルＭＯＳト
ランジスタ１４１とＰチャネルＭＯＳトランジスタ１４
２とからなるスイッチ回路を介してラッチ回路１４５に
ラッチされる。
路図である。図３において、外部コマンドは入力データ
ＤＩ０ＢないしＤＩ７Ｂ（２０Ｈ）として、図１の出力
バッファ９からコマンドレジスタ１２を介してコマンド
デコーダ１３に与えられる。コマンドデコーダ１３に入
力された入力データＤＩ０ＢないしＤＩ７ＢはＮＡＮＤ
ゲート１３１ないし１３４に入力され、ＮＡＮＤゲート
１３１と１３２の出力はＮＯＲゲート１３５を介してＮ
ＡＮＤゲート１３７の一方入力端に与えられ、ＮＡＮＤ
ゲート１３３と１３４の出力はＮＯＲゲート１３６を介
してＮＡＮＤゲート１３７の他方入力端に与えられる。
ＮＡＮＤゲート１３７の出力はインバータ１３８で反転
され、ＮチャネルＭＯＳトランジスタ１３９とＰチャネ
ルＭＯＳトランジスタ１４０とからなるスイッチ回路を
介してラッチ１３４にラッチされ、ＮチャネルＭＯＳト
ランジスタ１４１とＰチャネルＭＯＳトランジスタ１４
２とからなるスイッチ回路を介してラッチ回路１４５に
ラッチされる。
【００２６】ＮチャネルＭＯＳトランジスタ１３９のゲ
ートにはＤＬＡＴ１信号が与えられ、ＰチャネルＭＯＳ
トランジスタ１４０のゲートにはＤＬＡＴ１Ｂが与えら
れ、ＮチャネルＭＯＳトランジスタ１４１のゲートには
ＤＬＡＴ２信号が与えられ、ＰチャネルＭＯＳトランジ
スタ１４２のゲートにはＤＬＡＴ２Ｂ信号が与えられ
る。これらのＤＬＡＴ１，ＤＬＡＴ１ＢおよびＤＬＡＴ
２，ＤＬＡＴ２Ｂは制御信号／ＷＥの第１および第２の
立上がりで発生され、入力データ信号をラッチ回路１３
４，１３５に取込むためのパルス信号である。ラッチ回
路１４３の入力側にはＮチャネルＭＯＳトランジスタ１
４４が接続され、ラッチ回路１４５の入力側にはＮチャ
ネルＭＯＳトランジスタ１４６が接続される。これらの
ＮチャネルＭＯＳトランジスタ１４４，１４６はそれぞ
れのゲートに与えられているリセット信号に応じて、ラ
ッチ回路１４３，１４５の内容をリセットする。ラッチ
回路１３４，１３５のデータはＮＯＲゲート１４７を介
して消去コマンドとして出力される。
ートにはＤＬＡＴ１信号が与えられ、ＰチャネルＭＯＳ
トランジスタ１４０のゲートにはＤＬＡＴ１Ｂが与えら
れ、ＮチャネルＭＯＳトランジスタ１４１のゲートには
ＤＬＡＴ２信号が与えられ、ＰチャネルＭＯＳトランジ
スタ１４２のゲートにはＤＬＡＴ２Ｂ信号が与えられ
る。これらのＤＬＡＴ１，ＤＬＡＴ１ＢおよびＤＬＡＴ
２，ＤＬＡＴ２Ｂは制御信号／ＷＥの第１および第２の
立上がりで発生され、入力データ信号をラッチ回路１３
４，１３５に取込むためのパルス信号である。ラッチ回
路１４３の入力側にはＮチャネルＭＯＳトランジスタ１
４４が接続され、ラッチ回路１４５の入力側にはＮチャ
ネルＭＯＳトランジスタ１４６が接続される。これらの
ＮチャネルＭＯＳトランジスタ１４４，１４６はそれぞ
れのゲートに与えられているリセット信号に応じて、ラ
ッチ回路１４３，１４５の内容をリセットする。ラッチ
回路１３４，１３５のデータはＮＯＲゲート１４７を介
して消去コマンドとして出力される。
【００２７】なお、テスト用消去コマンド信号を出力す
る回路も図３と同様にして構成されるが、入力データ信
号ＤＩ０ＢないしＤＩ７Ｂが与えられるＮＡＮＤゲート
１３１ないし１３３のうち、ＮＡＮＤゲート１３３の一
方入力にインバータ１５０が接続されており、入力デー
タＤＩ０Ｂ〜ＤＩ７Ｂが２４Ｈのときテスト用消去コマ
ンドとされる。
る回路も図３と同様にして構成されるが、入力データ信
号ＤＩ０ＢないしＤＩ７Ｂが与えられるＮＡＮＤゲート
１３１ないし１３３のうち、ＮＡＮＤゲート１３３の一
方入力にインバータ１５０が接続されており、入力デー
タＤＩ０Ｂ〜ＤＩ７Ｂが２４Ｈのときテスト用消去コマ
ンドとされる。
【００２８】図４はこの発明の一実施例の動作を説明す
るためのフロー図である。
るためのフロー図である。
【００２９】次に、この発明の一実施例の具体的な動作
について説明する。ステップ（図示ではＳＰと略称す
る）ＳＰ１において、電源ＶｃｃとＶｐｐが立上げら
れ、ステップＳＰ２においてすべてのバイトが「００
Ｈ」であるか否かが判別される。すべてのバイトが「０
０Ｈ」でなければ、メモリセルアレイ１の全ビットに
「０」の書込を行なうために、すべてのバイトに「００
Ｈ」がプログラムされる。そして、ステップＳＰ４にお
いて、アドレスの最初の位置が決定され、ステップＳＰ
５においてＸの値が０に設定される。
について説明する。ステップ（図示ではＳＰと略称す
る）ＳＰ１において、電源ＶｃｃとＶｐｐが立上げら
れ、ステップＳＰ２においてすべてのバイトが「００
Ｈ」であるか否かが判別される。すべてのバイトが「０
０Ｈ」でなければ、メモリセルアレイ１の全ビットに
「０」の書込を行なうために、すべてのバイトに「００
Ｈ」がプログラムされる。そして、ステップＳＰ４にお
いて、アドレスの最初の位置が決定され、ステップＳＰ
５においてＸの値が０に設定される。
【００３０】次に、ステップＳＰ６において、制御信号
／ＷＥが立下げられ、続いて制御信号／ＷＥの立上がり
でテスト用消去セットアップ指令が書込まれる。続い
て、制御信号／ＷＥが再度立下げられ、続く制御信号／
ＷＥの立上がりでテスト用消去コマンドが書込まれる。
このとき、ステップＳＰ８において、チップ内部に設け
られたタイマにより、１０ｍｓｅｃだけ遅延され、一定
期間消去パルスが発生され、ステップＳＰ９においてＸ
がプラス１される。ステップＳＰ１０においてＸが製造
工程のばらつきを考慮した消去完了までの最少必要消去
パルス数Ｎになったか否かが判別され、Ｎでなければス
テップＳＰ６〜ＳＰ９の動作が繰返される。
／ＷＥが立下げられ、続いて制御信号／ＷＥの立上がり
でテスト用消去セットアップ指令が書込まれる。続い
て、制御信号／ＷＥが再度立下げられ、続く制御信号／
ＷＥの立上がりでテスト用消去コマンドが書込まれる。
このとき、ステップＳＰ８において、チップ内部に設け
られたタイマにより、１０ｍｓｅｃだけ遅延され、一定
期間消去パルスが発生され、ステップＳＰ９においてＸ
がプラス１される。ステップＳＰ１０においてＸが製造
工程のばらつきを考慮した消去完了までの最少必要消去
パルス数Ｎになったか否かが判別され、Ｎでなければス
テップＳＰ６〜ＳＰ９の動作が繰返される。
【００３１】次に、ステップＳＰ１１〜ＳＰ２３におい
て、通常動作時と同様の消去過程を経て消去が行なわれ
る。すなわち、ＳＰ１１において、消去セットアップ指
令が書込まれ、ステップＳＰ１２において消去コマンド
を書込み、ステップＳＰ１３において１０ｍｓｅｃだけ
遅延した後、ステップＳＰ１４においてＸがプラス１さ
れる。ステップＳＰ１５において消去ベリファイ指令が
書込まれ、ステップＳＰ１６において６μｓｅｃだけ遅
延され、ステップＳＰ１７においてＸが１０００になっ
たか否かが判別される。Ｘが１０００になっていれば、
ステップＳＰ１８において消去が十分であるか否かが判
別され、消去が十分でなければ装置不良とされる。Ｘが
１０００でなければ、ステップＳＰ１９に消去が十分で
あるか否かが判別され、十分でなければステップＳＰ１
１〜ＳＰ１７の動作が繰返される。ステップＳＰ１８ま
たはＳＰ１９において消去が十分であることが判別され
ると、ステップＳＰ２０においてラストアドレスである
か否かが判別され、ラストアドレスでなければステップ
ＳＰ２１において次のアドレスに進み、ラストアドレス
であればステップＳＰ２２において読出指令を書込み、
ステップＳＰ２３において電源Ｖｐｐを立下げる。
て、通常動作時と同様の消去過程を経て消去が行なわれ
る。すなわち、ＳＰ１１において、消去セットアップ指
令が書込まれ、ステップＳＰ１２において消去コマンド
を書込み、ステップＳＰ１３において１０ｍｓｅｃだけ
遅延した後、ステップＳＰ１４においてＸがプラス１さ
れる。ステップＳＰ１５において消去ベリファイ指令が
書込まれ、ステップＳＰ１６において６μｓｅｃだけ遅
延され、ステップＳＰ１７においてＸが１０００になっ
たか否かが判別される。Ｘが１０００になっていれば、
ステップＳＰ１８において消去が十分であるか否かが判
別され、消去が十分でなければ装置不良とされる。Ｘが
１０００でなければ、ステップＳＰ１９に消去が十分で
あるか否かが判別され、十分でなければステップＳＰ１
１〜ＳＰ１７の動作が繰返される。ステップＳＰ１８ま
たはＳＰ１９において消去が十分であることが判別され
ると、ステップＳＰ２０においてラストアドレスである
か否かが判別され、ラストアドレスでなければステップ
ＳＰ２１において次のアドレスに進み、ラストアドレス
であればステップＳＰ２２において読出指令を書込み、
ステップＳＰ２３において電源Ｖｐｐを立下げる。
【００３２】
【発明の効果】以上のように、この発明によれば、テス
ト動作時に消去開始から消去完了直前までは通常動作時
の消去ベリファイを行なわないようにしたので、通常よ
り早く消去を終了することができ、また、その後消去完
了までは通常動作時の消去ベリファイを行なうようにし
たので、十分なマージンを持ち過消去されることなく消
去できるという効果を奏する。
ト動作時に消去開始から消去完了直前までは通常動作時
の消去ベリファイを行なわないようにしたので、通常よ
り早く消去を終了することができ、また、その後消去完
了までは通常動作時の消去ベリファイを行なうようにし
たので、十分なマージンを持ち過消去されることなく消
去できるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の一実施例のブロック図である。
【図２】図１に示した立上がり検出回路とノード信号発
生回路のブロック図である。
生回路のブロック図である。
【図３】図１に示したコマンドデコーダの回路図であ
る。
る。
【図４】この発明の一実施例の動作を説明するためのフ
ロー図である。
ロー図である。
【図５】この発明の先行技術となるフラッシュＥＥＰＲ
ＯＭの全体のブロック図である。
ＯＭの全体のブロック図である。
【図６】図５に示したメモリセルの断面図である。
【図７】図５に示したメモリセルアレイの構成を示す図
である。
である。
１ メモリセルアレイ ２ Ｙゲート ３ ソース線スイッチ ４ Ｘデコーダ ５ Ｙデコーダ ６ アドレスレジスタ ７ 書込回路 ８ センスアンプ ９ 入出力バッファ １０ プログラム電圧発生回路 １１ ベリファイ電圧発生回路 １２ コマンドレジスタ １３ コマンドデコーダ １４ 制御回路 ２９ 立上がり検出回路 ３０ 判定回路 ３２ 立下がり検出回路 ４０ ノード信号発生回路 ４７ ラッチ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】次に、プログラムベリファイコマンドが入
力され、プログラムベリファイが行なわれ、読出が実行
される。次に、実際の消去に入る。消去コマンド信号が
入力され、書込イネーブル信号／ＷＥの立上がりと共に
消去パルス制御信号ＥＲＳが「Ｈ」レベルとなり、ソー
ス線スイッチ３を介してソース線２８にＶｐｐが印加さ
れる。次に、消去ベリファイコマンドが入力され、書込
イネーブル信号／ＷＥの立上がりと共に消去ベリファイ
モードが設定され、同時に消去コマンド信号ＥＲＳが立
下がり、消去パルスが終了する。このとき、消去コマン
ド信号ＥＲＳの立下がりによってパルスが発生されてラ
ッチ回路３１がリセットされ、その出力／ＥＮが「Ｈ」
レベルにされて消去禁止モードとなる。
力され、プログラムベリファイが行なわれ、読出が実行
される。次に、実際の消去に入る。消去コマンド信号が
入力され、書込イネーブル信号／ＷＥの立上がりと共に
消去パルス制御信号ＥＲＳが「Ｈ」レベルとなり、ソー
ス線スイッチ３を介してソース線２８にＶｐｐが印加さ
れる。次に、消去ベリファイコマンドが入力され、書込
イネーブル信号／ＷＥの立上がりと共に消去ベリファイ
モードが設定され、同時に消去コマンド信号ＥＲＳが立
下がり、消去パルスが終了する。このとき、消去コマン
ド信号ＥＲＳの立下がりによってパルスが発生されてラ
ッチ回路３１がリセットされ、その出力／ＥＮが「Ｈ」
レベルにされて消去禁止モードとなる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】図２は図１に示した立上がり検出回路とモ
ード信号発生回路のブロック図である。図２を参照し
て、判定回路３０はＮＡＮＤゲート３３とＡＮＤゲート
３４とを含む。ＮＡＮＤゲート３３はその入力がセンス
アンプ８の出力に接続され、読出データがすべて「１」
であるか否かを検出する。ＮＡＮＤゲート３３の出力は
ＡＮＤゲート３４に与えられる。ＡＮＤゲート３４に
は、さらに消去ベリファイ信号ＶＥＲと消去コマンド信
号ＥＲＳが与えられる。ＡＮＤゲート３４はＮＡＮＤゲ
ート３３の出力を消去ベリファイ時（ＶＥＲ＝「Ｈ」）
に出力イネーブル信号ＯＥが「Ｈ」レベルのときに出力
する。
ード信号発生回路のブロック図である。図２を参照し
て、判定回路３０はＮＡＮＤゲート３３とＡＮＤゲート
３４とを含む。ＮＡＮＤゲート３３はその入力がセンス
アンプ８の出力に接続され、読出データがすべて「１」
であるか否かを検出する。ＮＡＮＤゲート３３の出力は
ＡＮＤゲート３４に与えられる。ＡＮＤゲート３４に
は、さらに消去ベリファイ信号ＶＥＲと消去コマンド信
号ＥＲＳが与えられる。ＡＮＤゲート３４はＮＡＮＤゲ
ート３３の出力を消去ベリファイ時（ＶＥＲ＝「Ｈ」）
に出力イネーブル信号ＯＥが「Ｈ」レベルのときに出力
する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】立上がり検出回路２９および立下がり検出
回路３２の検出出力はＯＲゲート４３を介してラッチ回
路４７に与えられる。すなわち、ＯＲゲート４３はＶｐ
ｐの立上がりまたは消去コマンド信号ＥＲＳの立下がり
時に「Ｈ」レベル信号を出力し、ラッチ回路４７をリセ
ットする。
回路３２の検出出力はＯＲゲート４３を介してラッチ回
路４７に与えられる。すなわち、ＯＲゲート４３はＶｐ
ｐの立上がりまたは消去コマンド信号ＥＲＳの立下がり
時に「Ｈ」レベル信号を出力し、ラッチ回路４７をリセ
ットする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】図３は図１に示したコマンドデコーダの回
路図である。図３において、外部コマンドは入力データ
ＤＩ０ＢないしＤＩ７Ｂ（２０Ｈ）として、図１の出力
バッファ９からコマンドレジスタ１２を介してコマンド
デコーダ１３に与えられる。コマンドデコーダ１３に入
力された入力データＤＩ０ＢないしＤＩ７Ｂが与えられ
るＮＡＮＤゲート１３１ないし１３３のうち、ＮＡＮＤ
ゲート１３３の一方入力にインバータ１５０が接続され
ており、ＮＡＮＤゲート１３１と１３２の出力はＮＯＲ
ゲート１３５を介してＮＡＮＤゲート１３７の一方入力
端に与えられ、ＮＡＮＤゲート１３３と１３４の出力は
ＮＯＲゲート１３６を介してＮＡＮＤゲート１３７の他
方入力端に与えられる。ＮＡＮＤゲート１３７の出力は
インバータ１３８で反転され、ＮチャネルＭＯＳトラン
ジスタ１３９とＰチャネルＭＯＳトランジスタ１４０と
からなるスイッチ回路を介してラッチ１４３にラッチさ
れ、ＮチャネルＭＯＳトランジスタ１４１とＰチャネル
ＭＯＳトランジスタ１４２とからなるスイッチ回路を介
してラッチ回路１４５にラッチされる。
路図である。図３において、外部コマンドは入力データ
ＤＩ０ＢないしＤＩ７Ｂ（２０Ｈ）として、図１の出力
バッファ９からコマンドレジスタ１２を介してコマンド
デコーダ１３に与えられる。コマンドデコーダ１３に入
力された入力データＤＩ０ＢないしＤＩ７Ｂが与えられ
るＮＡＮＤゲート１３１ないし１３３のうち、ＮＡＮＤ
ゲート１３３の一方入力にインバータ１５０が接続され
ており、ＮＡＮＤゲート１３１と１３２の出力はＮＯＲ
ゲート１３５を介してＮＡＮＤゲート１３７の一方入力
端に与えられ、ＮＡＮＤゲート１３３と１３４の出力は
ＮＯＲゲート１３６を介してＮＡＮＤゲート１３７の他
方入力端に与えられる。ＮＡＮＤゲート１３７の出力は
インバータ１３８で反転され、ＮチャネルＭＯＳトラン
ジスタ１３９とＰチャネルＭＯＳトランジスタ１４０と
からなるスイッチ回路を介してラッチ１４３にラッチさ
れ、ＮチャネルＭＯＳトランジスタ１４１とＰチャネル
ＭＯＳトランジスタ１４２とからなるスイッチ回路を介
してラッチ回路１４５にラッチされる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】ＮチャネルＭＯＳトランジスタ１３９のゲ
ートにはＤＬＡＴ１信号が与えられ、ＰチャネルＭＯＳ
トランジスタ１４０のゲートにはＤＬＡＴ１Ｂが与えら
れ、ＮチャネルＭＯＳトランジスタ１４１のゲートには
ＤＬＡＴ２信号が与えられ、ＰチャネルＭＯＳトランジ
スタ１４２のゲートにはＤＬＡＴ２Ｂ信号が与えられ
る。これらのＤＬＡＴ１，ＤＬＡＴ１ＢおよびＤＬＡＴ
２，ＤＬＡＴ２Ｂは制御信号／ＷＥの第１および第２の
立上がりで発生され、入力データ信号をラッチ回路１４
３，１４５に取込むためのパルス信号である。ラッチ回
路１４３の入力側にはＮチャネルＭＯＳトランジスタ１
４４が接続され、ラッチ回路１４５の入力側にはＮチャ
ネルＭＯＳトランジスタ１４６が接続される。これらの
ＮチャネルＭＯＳトランジスタ１４４，１４６はそれぞ
れのゲートに与えられているリセット信号に応じて、ラ
ッチ回路１４３，１４５の内容をリセットする。ラッチ
回路１４３，１４５のデータはＮＯＲゲート１４７を介
して消去コマンドとして出力される。
ートにはＤＬＡＴ１信号が与えられ、ＰチャネルＭＯＳ
トランジスタ１４０のゲートにはＤＬＡＴ１Ｂが与えら
れ、ＮチャネルＭＯＳトランジスタ１４１のゲートには
ＤＬＡＴ２信号が与えられ、ＰチャネルＭＯＳトランジ
スタ１４２のゲートにはＤＬＡＴ２Ｂ信号が与えられ
る。これらのＤＬＡＴ１，ＤＬＡＴ１ＢおよびＤＬＡＴ
２，ＤＬＡＴ２Ｂは制御信号／ＷＥの第１および第２の
立上がりで発生され、入力データ信号をラッチ回路１４
３，１４５に取込むためのパルス信号である。ラッチ回
路１４３の入力側にはＮチャネルＭＯＳトランジスタ１
４４が接続され、ラッチ回路１４５の入力側にはＮチャ
ネルＭＯＳトランジスタ１４６が接続される。これらの
ＮチャネルＭＯＳトランジスタ１４４，１４６はそれぞ
れのゲートに与えられているリセット信号に応じて、ラ
ッチ回路１４３，１４５の内容をリセットする。ラッチ
回路１４３，１４５のデータはＮＯＲゲート１４７を介
して消去コマンドとして出力される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】なお、テスト用消去コマンド信号を出力す
る回路も図３と同様にして構成されるが、たとえば入力
データ信号ＤＩ０ＢないしＤＩ７Ｂが与えられるＮＡＮ
Ｄゲート１３１ないし１３３のうち、ＮＡＮＤゲート１
３２の一方入力にインバータ１５１が接続されており、
入力データＤＩ０Ｂ〜ＤＩ７Ｂが２４Ｈのときテスト用
消去コマンドとされる。
る回路も図３と同様にして構成されるが、たとえば入力
データ信号ＤＩ０ＢないしＤＩ７Ｂが与えられるＮＡＮ
Ｄゲート１３１ないし１３３のうち、ＮＡＮＤゲート１
３２の一方入力にインバータ１５１が接続されており、
入力データＤＩ０Ｂ〜ＤＩ７Ｂが２４Ｈのときテスト用
消去コマンドとされる。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (2)
- 【請求項１】 少なくとも行および列方向にアレイ状に
配置された複数個のメモリセルと、外部から入力された
アドレス信号をデコードして行および列方向のメモリセ
ルの選択を行なうＸデコーダおよびＹデコーダと、前記
メモリセルに記憶された情報が第１の論理であるかある
いは第２の論理であるかを判定するセンスアンプと、前
記メモリセルが消去されたか否かを判定する消去状態判
定回路と、前記消去状態判定回路の出力に応答して、前
記メモリセルが消去されていれば消去禁止モード信号を
出力し、前記メモリセルが消去されていなければ消去可
能モード信号を出力するモード信号発生回路を備えた電
気的に情報の書込，消去が可能な不揮発性半導体記憶装
置において、 前記モード信号発生回路は、テスト動作時に、外部から
の制御信号に応答して、前記消去状態判定回路の出力に
関係なく消去パルス制御信号を発生することを特徴とす
る、不揮発性半導体記憶装置。 - 【請求項２】 さらに、テスト動作時に、消去開始から
消去完了直前までは消去ベリファイを行なわずに、前記
消去状態判定回路の出力に関係なく消去パルス制御信号
に応じて消去を行ない、その後消去完了までは消去ベリ
ファイを行ない、通常の消去を行なうことを特徴とす
る、請求項１の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16607092A JPH065087A (ja) | 1992-06-24 | 1992-06-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16607092A JPH065087A (ja) | 1992-06-24 | 1992-06-24 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065087A true JPH065087A (ja) | 1994-01-14 |
Family
ID=15824425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16607092A Withdrawn JPH065087A (ja) | 1992-06-24 | 1992-06-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065087A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887894A (ja) * | 1994-09-20 | 1996-04-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5590075A (en) * | 1994-06-07 | 1996-12-31 | Sgs-Thomson Microelectronics S.R.L. | Method for testing an electrically erasable and programmable memory device |
| US7496810B2 (en) | 2001-10-24 | 2009-02-24 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and its data writing method |
| US9330871B2 (en) | 2012-11-29 | 2016-05-03 | Fujitsu Component Limited | Relay |
-
1992
- 1992-06-24 JP JP16607092A patent/JPH065087A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590075A (en) * | 1994-06-07 | 1996-12-31 | Sgs-Thomson Microelectronics S.R.L. | Method for testing an electrically erasable and programmable memory device |
| JPH0887894A (ja) * | 1994-09-20 | 1996-04-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US7496810B2 (en) | 2001-10-24 | 2009-02-24 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and its data writing method |
| US9330871B2 (en) | 2012-11-29 | 2016-05-03 | Fujitsu Component Limited | Relay |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |