JPH06131890A

JPH06131890A - 不揮発性半導体記憶装置

Info

Publication number: JPH06131890A
Application number: JP28167092A
Authority: JP
Inventors: Eiji Azuma; 栄至東; Kazuo Kobayashi; 和男小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-10-20
Filing date: 1992-10-20
Publication date: 1994-05-13

Abstract

(57)【要約】【目的】消去時間の短縮およびＣＰＵへの負荷を軽減
を図ったブロック単位で消去可能な不揮発性半導体記憶
装置を得る。【構成】ソース線デコーダ４２は、ブロック選択アド
レスＢＡＤをデコードして、ブロックラッチ回路４３内
の書き込み対象の１ビットラッチ５０を選択し、制御信
号Ｓ３３に基づき“１”あるいは“０”を書き込む。そ
して、消去動作時に、ブロックラッチ回路４３内の格納
データに基づき、ソース線ゲート４４がメモリセルアレ
イ１のブロックＢＫ単位でオン・オフすることにより、
複数を含むブロック単位でメモリセルアレイ１に対する
消去動作が行われる。【効果】消去時間の短縮およびＣＰＵへの負荷の軽減
が図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置の特に電気的にブロック消去可能なフラッシュＥＥ
ＰＲＯＭ（Electrically Erasable and Programmable R
ead Only Memory)に関するものである。

【０００２】

【従来の技術】図４にＩＳＳＣＣダイジェスト・オブ・
テクニカルペーパーズ（１９９０）ｐｐ．６０−６１に
示された従来のフラッシュＥＥＰＯＭのブロック図を示
す。複数のメモリセルから構成されるメモリセルアレイ
１の周辺にＹゲート２、ソース線スイッチ３、ロウデコ
ーダ４、コラムデコーダ５が設けられ、ロウデコーダ
４、コラムデコーダ５にはアドレスバッファ６の出力が
入力される。また、Ｙゲート２を介してメモリセルアレ
イ１に書き込み回路７、センスアンプ８が接続される。
書き込み回路７、センスアンプ８は入出力バッファ９に
接続される。アドレスバッファ６にはアドレス信号Ａ0
〜ＡK が入力される。入出力バッファ９は入出力データ
信号Ｉ／Ｏ〜Ｉ／Ｏ７の信号授受を行う。さらに、モー
ド制御回路１０、消去制御回路１１が設けられている。
モード制御回路１０には制御信号バーＥＥ，バーＣＥ，
バーＰＧＭが入力される。

【０００３】図５に消去制御回路１１の詳細なブロック
図を示す。消去制御回路１１はコマンド信号ラッチ１
２、シーケンス制御回路１３、ベリファイ電圧発生器１
４、電圧スイッチ１５から構成される。シーケンス制御
回路１３はアドレスカウンター１６、消去／消去ベリフ
ァイ制御回路１７、デコーダ制御回路１８、消去パルス
発生器１９から構成される。

【０００４】図６に、メモリセルアレイ１内のメモリセ
ル断面図を示す。メモリセルはコントロールゲート２
０、フローティングゲート２１の２層のゲート構造であ
り、これら２つのゲート２０，２１が半導体基板２４の
表面に形成されたドレイン拡散領域２２、ソース拡散層
領域２３間上に、酸化膜２５を介して形成される。断面
形状はＥＰＲＯＭと同一であるがフローティングゲート
２１，半導体基板２４間の酸化膜２５の膜厚がＥＰＲＯ
Ｍより薄くほぼ１００オンク゛ストロ-ム程度に形成される。

【０００５】図７にメモリセルアレイの内部構成を示
す。メモリセルアレイは図６で示した構造のメモリセル
２６がマトリクス状に配置され、メモリセル２６のドレ
イン２２は列単位にビット線ＢＬ（ＢＬ１，ＢＬ２…）
に接続され、コントロールゲート２０は行単位にワード
線ＷＬ（ＷＬ１，ＷＬ２…）に接続され、ソース２３は
ソース線ＳＬに接続され、ワード線ＷＬはロウデコーダ
４に接続される。ビット線ＢＬは、Ｙゲートトランジス
タＹＴ（ＹＴ１，ＹＴ２…）を介してＩ／Ｏ線Ｉ／Ｏに
接続され、Ｉ／Ｏ線対Ｉ／Ｏにセンスアンプ８、書き込
み回路７が接続される。ＹゲートトランジスタＹＴ（Ｙ
Ｔ１，ＹＴ２…）のゲートにはコラムデコーダ５の出力
Ｙ（Ｙ１，Ｙ２…）が付与される。また、ソース線ＳＬ
はソース線スイッチ３に接続される。

【０００６】次に動作について説明する。

【０００７】まず書き込み動作について説明する。図７
に於いて点線で囲んだメモリセル２６に書き込みを行な
う場合について説明する。書き込み回路７が活性化され
Ｉ／Ｏ線Ｉ／Ｏに高圧Ｖ_PPが印加される。同時にコラム
デコーダ５の出力Ｙ１が高圧Ｖ_PPに昇圧され、Ｙ２及び
Ｙ３は“Ｌ”レベルに保たれる。さらに、ロウデコーダ
４により、ワード線ＷＬ１が選択され、ＷＬ１のレベル
が高圧Ｖ_PPに昇圧される。ソース線ＳＬはソース線スイ
ッチ３により接地される。

【０００８】これにより、メモリセル２６のドレイン２
２、コントロールゲート２０に高圧Ｖ_PPが印加され、ソ
ース２３が接地される。すると、ドレイン近傍のアバラ
ンシェ崩壊により生じたホットエレクトロンがフローテ
ィングゲート２１に注入されメモリトランジスタ（メモ
リセルのコントロールゲートをゲートとするとトランジ
スタ）の閾値が高くなる。この状態を、情報“０”が書
き込まれたものとする。

【０００９】消去は、メモリセルのソース２３にソース
線スイッチ３により高圧Ｖ_PPを印加し、コントロールゲ
ート２０を接地し、ドレイン２２をフローティングに保
つことにより行なわれる。電子がフローティングゲート
２１、ソース２３間の酸化膜に引き抜かれメモリトラン
ジスタの閾値が低くなる。消去動作は、コラムデコーダ
５、ロウデコーダ４の出力すべてを“Ｌ”にすることに
より行なわれ、ソース線が共通であるので消去はメモリ
セルアレイ一括に行える。また、ブロック消去の場合
は、各ブロックごとにソース線を設けてあるのでブロッ
クごとに消去できる。

【００１０】次に読み出しについて説明する。図７に於
いて点線で囲んだメモリセル２６について読み出しを行
なう場合について説明する。コラムデコーダ５により出
力Ｙ１のレベルが“Ｈ”となり他のコラムデコーダ５の
出力Ｙ２，Ｙ３…は“Ｌ”に保たれる。ロウデコーダ４
によりワード線ＷＬ１のレベルが“Ｈ”となり他のワー
ド線は“Ｌ”に保たれる。ソース線ＳＬはソース線スイ
ッチ３により接地される。メモリセルが書き込み状態で
ありメモリトランジスタの閾値が高ければ、コントロー
ルゲート２０に“Ｈ”レベルが印加されてもメモリトラ
ンジスタは導通せず、ビット線ＢＬからソース線ＳＬに
かけて電流は流れない。メモリセルが消去状態でありメ
モリトランジスタの閾値が低ければメモリトランジスタ
は導通し、ビット線ＢＬからソース線ＳＬにメモリセル
を介して電流が流れる。メモリセルを介して電流が流れ
るか否かセンスアンプ８により検出し、メモリセルに記
憶された情報が“１”であるか“０”であるかを判定す
る。

【００１１】さて、ＥＰＲＯＭでは消去は紫外線照射に
よってなされるため、フローティングゲートから電子は
引き抜かれず、メモリトランジスタの閾値は１Ｖ程度以
下にはならない。一方、トンネル現象を利用した電子の
引き抜きでは、フローティングゲートから電子が過剰に
引き抜かれ、フローティングゲートが正に帯電してしま
うということが起こり得る。この現象を過消去（もしく
は過剰消去）と呼ぶ。この状態ではメモリトランジスタ
の閾値が負になってしまうため、その後の読み出し・書
き込みに支障をきたす。すなわち、読み出し時に非選択
でワード線のレベルが“Ｌ”であり、メモリトランジス
タのコントロールゲートに印加されるレベルが“Ｌ”で
あっても該メモリトランジスタを介してビット線ＢＬか
らソース線ＳＬにかけて電流が流れてしまうので、同一
ビット線上の読み出しを行なおうとするメモリセルが書
き込み状態で閾値が高くとも“１”を読み出してしま
う。また、書き込み時においても過消去されたメモリセ
ルを介してリーク電流が流れるため書き込み特性が劣化
しさらには書き込み不能になってしまう。

【００１２】この、過消去を防ぐために自動消去機能を
有している。これは、短い消去パルスをメモリセルのソ
ースに印加し、その後に読み出しを行ない、メモリトラ
ンジスタの閾値が所定の値より低くなるまで繰り返すこ
とにより、消去され易いメモリトランジスタの閾値が負
になるのを防ごうというものである。この閾値をチェッ
クする読み出し動作を、消去ベリファイ動作と呼ぶ。

【００１３】以下、消去ベリファイ動作を有する消去動
作について説明する。消去制御回路１１において、コマ
ンド信号ラッチ１２は入力された制御信号をラッチする
もので、消去動作中システムバスを解放するためのもの
である。シーケンス制御回路１３は消去パルスの発生、
消去ベリファイ動作を制御するためのものである。

【００１４】自動消去モードでは、まず、全てのメモリ
セルに書き込みがなされ、閾値が高くされる。この動作
を行わずに、閾値が低い状態のメモリセルに消去パルス
を印加すると過消去されてしまう。アドレスカウンター
１６により発生されたアドレス信号がアドレスバッファ
６に入力される。ロウデコーダ４、コラムデコーダ５、
書き込み回路７は、消去／消去ベリファイ制御回路１７
により制御される。

【００１５】次に、消去／消去ベリファイ動作が開始さ
れる。全てのメモリセルのソースに高圧Ｖ_PPを印加し、
全てのワード線を接地することによりチップ消去が行わ
れる。シーケンス制御回路１３はアドレスカウンター１
６により発生されたアドレス信号により選択されたメモ
リセルの読み出しを順次行なってゆく。消去ベリファイ
は、閾値の高いメモリセルが発見されるまで継続され
る。もし、閾値の高いメモリセルが残っていたならばベ
リファイ動作は中止され、消去動作が繰り返される。こ
の、消去／消去ベリファイ動作は全てのメモリセルの閾
値が低くなったと判定されるまで繰り返される。最後
に、ステータス信号が“Ｈ”となり、全ての消去動作が
終了する。

【００１６】読み出し時の動作マージンを確保するため
に消去ベリファイ動作は低い電源電圧条件で行なわれな
ければならない。これは、選択されたワード線すなわち
メモリトランジスタのコントロールゲートには、電源電
圧もしくは電源電圧からｎチャンネルトランジスタの閾
値分低い電圧が印加されるため、電源電圧５Ｖの時メモ
リトランジスタが導通し閾値が低いと判定されても、低
い電源電圧の時導通しない可能性があるためである。ま
た、導通したとしても流れる電流が少なく読み出しアク
セスの遅延を引き起こす可能性があるからである。その
ため、ベリファイ電圧発生器１４が設けられている。ベ
リファイ電圧発生器１４は３．４Ｖをロウデコーダ４、
センスアンプ８に供給する。すなわち、電源電圧３．４
Ｖでの読み出しを可能とする。電圧スイッチ１５は電源
電圧の５Ｖ、書き込み時に用いられる高圧１３Ｖ、さら
にベリファイ電圧３．４Ｖを切り換える回路であり、ロ
ウデコーダ４、コラムデコーダ５には１３Ｖ／５Ｖ／
３．４Ｖを供給し、センスアンプ８には５Ｖもしくは
３．４Ｖを供給する。１３Ｖは外部から供給される１２
Ｖをチャージポンプ回路で昇圧することにより発生され
る。これは書き込み効率を上げるためである。

【００１７】消去・書き込みを繰り返すとトンネル電流
によりフローティングゲート、基板間の酸化膜が劣化す
る。このため書換回数に制限がある。このトンネル電流
による劣化を最小限にするためには酸化膜に印加される
電界のピーク値を低くしなければならない。こればソー
ス線に印加される消去パルスの立ち上がりをなまらせる
ことにより達成される。そのため、ソース線スイッチ３
内の高電圧Ｖ_PP伝達用Ｐチャネルトランジスタのチャネ
ル幅を短く設定したりする。

【００１８】次に、図８〜図１１を参照して書き込み、
消去動作について説明する。この例のフラッシュＥＥＰ
ＲＯＭにおいては、書き込み・消去のモード設定は入力
データの組み合わせで行なわれる。つまり、書き込みイ
ネーブル信号バーＷＥの立ち上がりのデータによってモ
ード設定が行なわれる。

【００１９】まず、図９及び図１１を参照して書き込み
の場合について説明する。初めにＶcc，Ｖ_PPがステップ
（図示ではＳと略称する）Ｓ１において立ち上げられ、
続いてステップＳ２において書き込みイネーブル信号バ
ーＷＥが立ち下げられる。その後、書き込みイネーブル
信号バーＷＥの立ち上がりのタイミングで、書き込み
（プログラム）モードを指示する入力データ４０Ｈがコ
マンドレジスタにラッチされる。その後、入力データが
コマンドデコーダ等によってデコードされ、動作モード
がプログラムモードにされる。

【００２０】次にステップＳ３において、書き込みイネ
ーブル信号バーＷＥが再度立ち下げられ、アドレスレジ
スタ６に外部から入力アドレスがラッチされ、書き込み
イネーブル信号バーＷＥの立ち上がりで、書き込みデー
タＤ_INが書き込み回路７にラッチされる。

【００２１】次に、ステップＳ４で、プログラム電圧発
生回路等からプログラムパルスが発生され、ロウデコー
ダ４およびコラムデコーダ５に印加され、前述した書き
込み動作（“０”書き込み動作）が行われる。

【００２２】次に、ステップＳ４の書き込み時間を経
て、ステップＳ５で、書き込みイネーブル信号バーＷＥ
が立ち下げられ、プログラムベリファイモードを指示す
る入力データ（Ｃ０Ｈ）が入力されてコマンドレジスタ
にラッチされる。続いて、書き込みイネーブル信号バー
ＷＥの立ち上がりとともに、動作モードがプログラムベ
リファイモードとなる（図１１の期間Ｓ６）。このと
き、ベリファイ電圧発生回路等によってチップ内部でプ
ログラムベリファイ電圧が（〜６．５Ｖ）が発生され、
ロウデコーダ４とコラムデコーダ５とに与えられる。こ
のため、メモリセルアレイ１のコントロールゲートに与
えられる電圧が通常の読み出し時（〜５Ｖ）より高くな
り、不十分な閾値シフトを示すものはオンしやすくな
り、書き込み不良を発見できるようになる。

【００２３】次に、ステップＳ７で読み出しを行なっ
て、書き込みデータのチェックを行なう。ステップＳ８
において書き込み不良であることが判別されれば、さら
にステップＳ２〜Ｓ７の処理を行なって書き込みを行な
う。書き込みがなされていれば、ステップＳ９において
モードを読み出しモードにセットし、プログラムを終了
する。

【００２４】次に図８及び図１０を参照して、消去動作
について説明する。まず、ステップＳ１０において、Ｖ
cc，Ｖ_PPが立ち上げられ、続いて前述したの書き込みフ
ロー処理に従ってステップＳ１１で全ビットに“０”の
書き込みを行なう。これは、消去されたメモリセルをさ
らに消去すると、メモリセルアレイ１が過消去されるの
を回避するためである。

【００２５】次に、ステップＳ１２において、書き込み
イネーブル信号バーＷＥを立下げて消去コマンドである
２０Ｈを入力する。続いて、ステップＳ１３において、
消去確認（ベリファイ）のコマンド入力が行なわれ、書
き込みイネーブル信号バーＷＥの立ち上がりとともに内
部で消去パルスが発生される。すなわち、ソース線のス
イッチ３を介してメモリセルアレイを１のソースにＶ_PP
が与えられる。その後、書き込みイネーブル信号バーＷ
Ｅの立ち下がりまでソース線ＳＬにＶ_PPが印加される。
同時に、その立ち下がりでアドレスもアドレスバッファ
６にラッチされる。

【００２６】ステップＳ１４の遅延後、ステップＳ１５
において書き込みイネーブル信号バーＷＥの立ち上がり
で消去ベリファイコマンドＡ０Ｈが入力され、消去ベリ
ファイモードに設定される。

【００２７】消去ベリファイモードでは、ベリファイ電
圧発生回路１１によって消去ベリファイ電圧（〜３．２
Ｖ）がＸデコーダ４とＹゲート２とに与えられる。この
ため、メモリセルアレイ１のコントロールゲートに与え
られる電圧が通常の読み出し時（５Ｖ）より低くなり、
消去不十分なメモリセルはオンしにくくなる。このよう
にして、消去の確認をより確実に行なえるようになる。

【００２８】次に、ステップＳ１６において読み出しを
行ない実際に消去の確認が行なわれる。ステップＳ１７
において消去不十分であることが判別されれば、さらに
消去を繰り返し、消去が十分であり、ベリファイしたア
ドレスが最終アドレスでないとステップＳ１９で判別さ
れると、ステップＳ１８においてアドレスをインクリメ
ントし、次のアドレスの消去データのベリファイが行な
われる。一方、ステップＳ１９においてベリファイした
アドレスが最終であることが判別されると、ステップＳ
２０において動作モードを読み出しモードに設定して一
連の動作を終了する。

【００２９】次にブロック消去又はセクタ消去を説明す
るために１９９０ＳｙｍｐｏｓｕｍｏｎＶＬＳＩ
Ｃｉｒｃｕｉｔｓｐｐ．１０３−１０４に示された
４Ｍｂｉｔ５Ｖ単一電源セクタ消去フラッシュＥＥＰ
ＲＯＭについて説明する。図１２にそのロジック構成を
示す。メモリセルアレイ１の周辺にＸデコーダ４、Ｙデ
コーダ５、センスアンプ８、入出力バッファ９、ビット
線ラッチ３５が設けられている。Ｘデコーダ４、Ｙデコ
ーダ５にはアドレスバッファ３６の出力が入力される。
４Ｍｂｉｔのメモリセルアレイ１は６４個のセグメント
ＳＥＧ（ＳＥＧ０〜ＳＥＧ６３）から構成されている。
各セグメントＳＥＧにはそれぞれ３２本のワード線ＷＬ
（ＷＬ０〜ＷＬ３１）が共通に接続されており、各ワー
ド線ＷＬはＸデコーダ４の出力である。

【００３０】従って一つのＸデコーダ４の出力は１セグ
メントあたり（４Ｍ／６４）／３２＝２Ｋｂｉｔ（＝２
５６ｂｙｔｅ）の、チップ全体では２５６×６４＝１６
Ｋｂｙｔｅの制御をする。Ｘデコーダ４の一出力（１本
のワード線ＷＬ）で制御できるメモリセルの単位（１６
Ｋｂｙｔｅ）をセクタと呼ぶ。フラッシュＥＥＰＲＯＭ
は通常チップ一括消去型であるが、後述するような電位
を各ワード線に与えることで、セクタ単位の消去が可能
である。ビット線ラッチ３５はページ書き込みの際デー
タを一時保持するところで、１サイクルで最大２５６ｂ
ｙｔｅの書き込みが可能である。センスアンプ８はデー
タ読み出しにおいて選択されたセルに電流が流れるかど
うかにより書き込まれた内容を読み出す。入出力バッフ
ァ９にはメモリセルアレイ１からはセンスアンプ８を通
して、外部からは直に入出力データ信号Ｉ／Ｏ０〜Ｉ／
Ｏ７が接続される。

【００３１】一つのセグメント中のメモリセル配列を図
１３に示す。各セルはＮ⁺ 拡散埋め込み層で形成され
たローカルビット線３７とローカルソース線３８の間に
作られている。セグメントセレクトデコータの出力（Ｓ
ｅｇＳｅｌ）をゲートに受けるｎ−ｃｈＭＯＳＦＥＴ３
９Ａは、セグメントのローカルビット線３７と金属配線
のグローバルビット線４０との間に介挿され、選択的に
オンしてセグメント単位でローカルビット線３７と金属
配線のグローバルビット線４０との電気的接続を行う。
一方、コモンソース選択信号（ＣＳＳｅｌ）をゲートに
受けるｎ−ｃｈＭＯＳＦＥＴ３９Ｂは、ローカルソース
線３８とコモンソース線４１との間に介挿され、オン／
オフして全ローカルソース線３８とコモンソース線４１
との電気的に接続／遮断を行う。

【００３２】図１４にセクタ消去時の各ノードに与える
電位を示す。消去は−１１Ｖ（Ｖｅｅ）の負電位を選択
されたワード線ＷＬ１（点線で囲まれたメモリセルを含
むセクタ消去時）に加え、非選択のワード線ＷＬ０，Ｗ
Ｌ２〜ＷＬ３１にＶccを与える。消去モードでは全ての
ソースはＶccを加えられ、ドレインはフローティング状
態におかれる。従って、ＳｅｇＳｅｌ＝Ｖ_ss，ＣＳＳｅ
ｌ＝Ｖccとする。その結果、選択されたセクタのメモリ
セルのコントロールゲートとソースの間に１６Ｖの高電
位差が発生し、フローティングゲートから電子が引き抜
かれ消去が行なわれる。セクタ消去時、非選択のワード
線ＸＷＬ０，ＸＷＬ２〜ＸＷＬ３１上のメモリセルでは
コントロールゲート、ソース間の電位差は０Ｖであり、
電子の注入、引き抜きは起こらない。

【００３３】一方、全セクタのメモリセルを消去する全
セクタ消去時は、全てのワード線（チップ全体のセルの
消去時）にＶ_ssを加えることとで行なわれる。この際、
セクタ消去時同様、全てのソースはＶccを加えられ、ド
レインはフローティング状態におかれる。その結果、選
択されたセクタ又はチップ全体のメモリセルのコントロ
ールゲートとソースの間に１６Ｖの高電位差が発生し、
フローティングゲートから電子が引き抜かれ消去が行な
われる。セクタ消去時、非選択のワード線ＸＷＬ０，Ｘ
ＷＬ２〜ＸＷＬ３１上のメモリセルではコントロールゲ
ート、ソース間の電位差は０Ｖであり、電子の注入、引
き抜きは起こらない。

【００３４】ブロック消去とセクタ消去は明確な定義の
差はなく、一般的に、一括消去に対し、分割して消去す
る時のメモリセルの単位が大きいものをブロック消去、
小さいものをセクタ消去と呼んでいる。

【００３５】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されており、ブロック消去
（又はセクタ消去）をする際には、１ブロック毎（又は
１セクタ毎）消去せねばならず、数ブロック（又は数セ
クタ）同時に消することはできず、さらに指定したブロ
ック（又はセクタ）しか消去できず、１ブロックだけ残
しあとのブロックを消去したい時、消去するブロックを
すべて選択する必要があった。

【００３６】この発明は上記の問題点を解消するために
なされたもので、ブロック単位で消去動作が行なえ、か
つ消去時間の短縮およびＣＰＵへの負荷を軽減しうる不
揮発性半導体記憶装置を得ることを目的とする。

【００３７】

【課題を解決するための手段】この発明にかかる不揮発
性半導体記憶装置は、電気的書き込み，消去可能な複数
のメモリトランジスタから構成され、複数のブロックに
分割されたメモリセルアレイを有しており、前記複数の
ブロックそれぞれに対応して複数の格納部が設けられ、
前記複数の格納部それぞれに消去／非消去を指示する消
去選択データが格納可能な消去選択データ格納手段と、
消去動作実行前に、外部入力に基づき、前記複数の格納
部それぞれへの前記消去選択データの書き込みを行う消
去選択データ書き込み手段と、前記消去選択データ格納
手段に格納された前記複数の消去選択データに基づき、
前記複数のブロックそれぞれのメモリトランジスタに対
する消去動作を行う消去動作制御手段とを備えて構成さ
れる。

【００３８】

【作用】この発明における消去動作制御手段は、消去選
択データ格納手段に格納された複数の消去選択データに
基づき、複数のブロックそれぞれのメモリトランジスタ
に対する消去動作を行うため、複数のブロックを一括し
て消去することができる。

【００３９】

【実施例】図１はこの発明の一実施例であるフラッシュ
ＥＥＰＲＯＭの構成を示すブロック図である。

【００４０】同図に示すように、メモリセルアレイ１は
複数のメモリセル（メモリトランジスタ）がマトリクス
状に構成されており、複数列を１単位とした５つのブロ
ックＢＫ１〜ＢＫ５に分割され、それぞれのソース線
（図１では図示せず）が独立に設けられている。

【００４１】制御回路３４は、書き込み制御信号バーＷ
Ｅ、チップイネーブル信号バーＣＥ及びアウトプットイ
ネーブル信号ＯＥに基づき、書き込み回路７、入出力バ
ッファ９、コマンドレジスタ３２に制御信号を出力した
り、コマンドレジスタ３２にコマンドを格納したりす
る。

【００４２】コマンドレジスタ３２は、入出力バッファ
９から取り込んだ入力データを制御回路３４の制御下で
コマンドとして格納するレジスタである。

【００４３】コマンドデコーダ３３は、コマンドレジス
タ３２に格納されたコマンドをデコードし、デコード結
果に基づく制御信号Ｓ３３をソース線デコーダ４２、消
去ブロック制御回路４６、昇圧回路４７及びソース線ス
イッチ３に出力する。制御信号Ｓ３３の指示内容として
は、消去ブロック選択動作、非消去ブロック選択動作及
び消去動作がある。消去ブロック選択動作とは消去を所
望するブロックの選択を行う動作であり、非消去ブロッ
ク選択動作とは消去を望まないブロックの選択を行う動
作である。

【００４４】ブロックラッチ回路４３は、図３に示すよ
うに、メモリセルアレイ１のブロックＢＫ１〜ＢＫ５に
対応して５つの１ビットラッチ５０（５０ａ〜５０ｅ）
から構成され、各１ビットラッチ５０の格納データが、
それぞれ昇圧回路４７に出力される。

【００４５】昇圧回路４７は、１ビットラッチ５０ａ〜
５０ｅに対応して設けられた５つの昇圧部４８（４８ａ
〜４８ｅ）から構成される。そして、昇圧回路４７は、
制御信号Ｓ３３が消去動作を指示する時のみ活性状態と
なり、各昇圧部４８は対応の１ビットラッチ５０の格納
データが“１”のとき、高電圧Ｖ_PPにまで昇圧してソー
ス線ゲート４４に出力し、格納データが“０”（Ｖ_ss）
のときはそのままソース線ゲート４４に出力する。な
お、昇圧回路４７は、非活性状態にはブロックラッチ回
路４３の各１ビットラッチ５０の格納データをそのまま
ソース線ゲート４４に出力させる。

【００４６】ソース線ゲート４４は、図３に示すよう
に、各ブロックＢＫ１〜ＢＫ５のソース線ＳＬ１〜ＳＬ
５それぞれとソース線スイッチ３の出力との間に介挿さ
れた５つのＮチャネルトランジスタＱ１〜Ｑ５から構成
され、各トランジスタＱ１〜Ｑ５のゲートには、それぞ
れブロックラッチ回路４３内の１ビットラッチ５０ａ〜
５０ｅの格納データに基づく電圧が、昇圧回路４７の昇
圧部４８ａ〜４８ｅを介して付与される。

【００４７】ソース線デコーダ４２は、アドレス信号の
一部からなるブロック選択アドレスＢＡＤをアドレスバ
ッファ６を介して受け、ブロック選択アドレスＢＡＤを
デコードして、デコード結果に基づき書き込み対象の１
ビットラッチ５０を選択する。そして、制御信号Ｓ３３
が消去ブロック動作を指示する場合、選択した１ビット
ラッチ５０に“１”を書き込み、制御信号Ｓ３３が非消
去ブロック選択動作を指示する場合、選択１ビットラッ
チ５０に“０”を書き込む。

【００４８】消去ブロック制御回路４６は、制御信号Ｓ
３３が消去ブロック選択を指示する場合、ソース線デコ
ーダ４２のブロックラッチ回路４３への書き込みが行わ
れる前に、ブロックラッチ回路４３の１ビットラッチ５
０すべてに“０”を書き込む０リセット動作を行い、制
御信号Ｓ３３が非消去ブロック選択を指示する場合、ソ
ース線デコーダ４２のブロックラッチ回路４３への書き
込みが行われる前に、ブロックラッチ回路４３の１ビッ
トラッチ５０のすべてに“１”を書き込む１リセット動
作を行う。

【００４９】書き込み回路７は、制御回路３４の出力に
基づき、書き込み動作実行時に従来同様の書き込み動作
を行う。この際、書き込み動作を行う前に、ブロックラ
ッチ回路４３に対して１リセット動作を行う。

【００５０】プログラム電圧発生回路３０は、書き込み
動作時に、高電圧Ｖ_PPのプログラム電圧をロウデコーダ
４及びコラムデコーダ５に供給する回路である。また、
ベリファイ電圧発生回路３１は、実際の読み出し電圧よ
り低いベリファイ電圧をロウデコーダ４に供給する回路
である。なお、他の構成部は図４及び図５で示した同一
符号構成部と働きはほぼ同様であるので説明は省略す
る。

【００５１】図２は図１で示したフラッシュＥＥＰＲＯ
Ｍの消去ブロック選択動作及び消去動作を示すタイミン
グ図である。以下、同図を参照しつつその動作の説明を
行う。

【００５２】まず、期間Ｔ１で、書き込みイネーブル信
号バーＷＥを立ち上がりのタイミングで、制御回路３４
の制御下で、入出力バッファ９を介してブロック選択コ
マンドがコマンドレジスタ３２に入力される。すると、
コマンドデコーダ３３は、コマンドレジスタ３２に格納
された消去ブロック選択コマンドをデコードして、消去
ブロック選択動作を指示する制御信号Ｓ３３をソース線
デコーダ４２及び消去ブロック制御回路４６に出力す
る。この制御信号Ｓ３３を受けた消去ブロック制御回路
４６はブロックラッチ回路４３に対し速やかに０リセッ
ト動作を行う。

【００５３】そして、期間Ｔ２で、次の書き込みイネー
ブル信号バーＷＥの立ち下がりのタイミングで、ブロッ
ク選択アドレスＢＡＤがアドレスバッファ６を介してソ
ース線デコーダ４２に取り込まれる。ソース線デコーダ
４２はブロック選択アドレスＢＡＤに基づき、ブロック
ラッチ回路４３の１ビットラッチ５０を選択し、選択し
た１ビットラッチ５０に“１”を書き込む。例えば、図
２に示すように、ブロック選択アドレスＢＡＤがブロッ
クＢＫ１を指示する場合、１ビットラッチ５０ａに
“１”を書き込む。

【００５４】さらに、期間Ｔ３で、次の書き込みイネー
ブル信号バーＷＥの立ち下がりのタイミングで、ブロッ
ク選択アドレスＢＡＤがアドレスバッファ６を介してソ
ース線デコーダ４２に取り込まれ、ソース線デコーダ４
２はブロック選択アドレスＢＡＤに基づき選択した１ビ
ットラッチ５０に“１”を書き込む。例えば、図２に示
すように、ブロック選択アドレスＢＡＤがブロックＢＫ
３を指示する場合、１ビットラッチ５０ｃに“１”を書
き込む。

【００５５】そして、予め定めれれた期間ＴＤ以上、書
き込みイネーブル信号バーＷＥがＨレベルを維持する
と、制御回路３４は消去動作を指示するコマンドをコマ
ンドレジスタ３２に格納する。

【００５６】そして、期間ＴＳで、コマンドデコーダ３
３は、コマンドレジスタ３２に格納された消去コマンド
をデコードして、消去動作を指示する制御信号Ｓ３３を
消去ブロック制御回路４６、ソース線スイッチ３及び昇
圧回路４７に出力する。すると、ソース線スイッチ３か
らは高電圧Ｖ_PPが出力され、昇圧回路４７の各昇圧部４
８は対応の１ビットラッチ５０のＨレベル（“１”を格
納）を高電圧Ｖ_PPまで立ち上げる。例えば、図３のよう
に、ブロックラッチ回路４３の各１ビットラッチ５０に
データが格納されている場合、ソース線ゲート４４のト
ランジスタＱ１及びＱ３のみに高電圧Ｖ_PPが印加され、
メモリセルアレイ１のブロックＢＫ１のソース線ＳＬ１
及びＳＬ３のみに高電圧が付与される。なお、他の動作
は従来の消去動作と同様に行われる。その結果、単数は
勿論、複数を含むブロック単位でメモリセルを選択し、
選択したブロックに対する消去動作を実行することがで
きる。したがって、消去時間の短縮およびＣＰＵへの負
荷を軽減を図ることができる。

【００５７】なお、書き込み動作及び読み出し動作は従
来同様に行えれるが、必ず動作開始時にブロックラッチ
回路４３に対する１リセット動作が実行される。

【００５８】また、非消去ブロック選択動作も消去ブロ
ック選択動作と同様に行われる。以下に異なる点のみ述
べる。・非消去ブロック選択動作を指示する制御信号Ｓ
３３を受けると、消去ブロック制御回路４６はブロック
ラッチ回路４３に対し１リセット動作を行う。・ソース
線デコーダ４２は、ブロック選択アドレスＢＡＤに基づ
き選択した１ビットラッチ５０に“０”を書き込む。

【００５９】したがって、非消去ブロック選択動作及び
消去動作を実行することにより、複数を含むブロック単
位でメモリセルを選択し、選択しなかったブロックに対
する消去動作を実行することができる。

【００６０】なお、本実施例では、メモリセルアレイを
５ブロックに分割した例を示したが分割数が任意である
ことは勿論である。

【００６１】

【発明の効果】以上説明したように、この発明によれ
ば、消去動作制御手段により、消去選択データ格納手段
に格納された複数の消去選択データに基づき、複数のブ
ロックそれぞれのメモリトランジスタに対する消去動作
が行われることにより、単数は勿論、複数のブロック単
位で消去動作を行うことができるため、消去時間の短縮
およびＣＰＵへの負荷を軽減を図ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例フラッシュＥＥＰＲＯＭの
構成を示すブロック図である。

【図２】図１で示した実施例の動作を示すタイミング図
である。

【図３】図１のブロックラッチ回路周辺を示す説明図で
ある。

【図４】従来のフラッシュＥＥＰＲＯＭの構成を示すブ
ロック図である。

【図５】従来のフラッシュＥＥＰＲＯＭの構成を示すブ
ロック図である。

【図６】メモリトランジスタの構造を示す断面図であ
る。

【図７】図４及び図５のメモリセルアレイ周辺を示す回
路図である。

【図８】従来の消去動作を示すフローチャートである。

【図９】従来の書き込み動作を示すフローチャートであ
る。

【図１０】従来の消去動作を示すタイミング図である。

【図１１】従来の書き込み動作を示すタイミング図であ
る。

【図１２】セグメント分割メモリセルアレイを有する従
来のフラッシュＥＥＰＲＯＭの構成を示すブロック図で
ある。

【図１３】図１２の１つのセグメント中のメモリセル配
列を示す回路図である。

【図１４】図１２の１つのセグメント中のメモリセル配
列を示す回路図である。

【符号の説明】

１メモリセルアレイ３ソース線スイッチ４ロウデコーダ５コラムデコーダ３２コマンドレジスタ３３コマンドデコーダ３４制御回路４２ソース線デコーダ４３ブロックラッチ回路４４ソース線ゲート４６消去ブロック制御回路４７昇圧回路

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【手続補正書】

【提出日】平成５年２月２２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００４１

【補正方法】変更

【補正内容】

【００４１】制御回路３４は、書き込みイネーブル信号
バーＷＥ、チップイネーブル信号バーＣＥ及びアウトプ
ットイネーブル信号バーＯＥに基づき、書き込み回路
７、入出力バッファ９、コマンドレジスタ３２に制御信
号を出力したり、コマンドレジスタ３２にコマンドを格
納したりする。

Claims

【特許請求の範囲】

【請求項１】電気的書き込み，消去可能な複数のメモ
リトランジスタから構成され、複数のブロックに分割さ
れたメモリセルアレイを有する不揮発性半導体記憶装置
であって、前記複数のブロックそれぞれに対応して複数の格納部が
設けられ、前記複数の格納部それぞれに消去／非消去を
指示する消去選択データが格納可能な消去選択データ格
納手段と、消去動作実行前に、外部入力に基づき、前記複数の格納
部それぞれへの前記消去選択データの書き込みを行う消
去選択データ書き込み手段と、前記消去選択データ格納手段に格納された前記複数の消
去選択データに基づき、前記複数のブロックそれぞれの
メモリトランジスタに対する消去動作を行う消去動作制
御手段とを備えた不揮発性半導体記憶装置。