JPH05210993A

JPH05210993A - 不揮発性半導体記憶装置

Info

Publication number: JPH05210993A
Application number: JP4625192A
Authority: JP
Inventors: Isao Nojiri; 勲野尻
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-01-30
Filing date: 1992-01-30
Publication date: 1993-08-20

Abstract

(57)【要約】【目的】複数のブロックを選択し、これを自動消去に
て一括に消去できるフラッシュＥＥＰＲＯＭを得る。【構成】ビット線単位のメモリセルで構成されたブロ
ック毎のソース線を選択的にデコードするソース線デコ
ーダ４２とその出力をラッチするブロックラッチ回路４
３を設けるとともに、ソース線ゲート４４によって選択
されたソース線のみ対して、ソース線スイッチ３の高電
圧を選択的に与え、複数の選択されたソース線に対応す
るブロックのメモリセルを同時に消去できるようにし、
且つ、ブロックラッチ回路４５によって自動消去中のイ
レーズベリファイ時のアドレス指定を選択消去されたブ
ロックのみに有効となるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、特に、複数のブロックを選択的に消去する
ことができるフラッシュＥＥＰＲＯＭに関するものであ
る。

【０００２】

【従来の技術】図９は、ＩＳＳＣＣダイジェスト・オブ
・テクニカルペーパーズ（１９９０）pp.60-61に示され
た従来のフラッシュＥＥＰＲＯＭを示すブロック図であ
り、図において、１はメモリアレイであり、該メモリア
レイ１の周辺にはＹゲート２，ソース線スイッチ３，Ｘ
デコーダ４及びＹデコーダ５が設けられている。更に、
上記メモリアレイ１にはＹゲート２を介して書き込み回
路７，センスアンプ８が接続され、これら書き込み回路
７，センスアンプ８は入出力バッファ９に接続されてい
る。上記ロウデコーダ４，コラムデコーダ５にはアドレ
スバッファ６の出力が入力され、アドレスバッファ６に
はアドレス信号Ａ0 〜Ａk が入力され、入出力バッファ
９には入出力データ信号Ｉ／Ｏ0 ないしＩ／Ｏ7 が入出
力される。また、このＥＥＰＲＯＭではモード制御回路
１０と消去制御回路１１が設けられおり、モード制御回
路１０には制御信号／ＥＥ，／ＣＥ，／ＯＥ，／ＰＧＭ
が入力されるようになっている。

【０００３】図１０は、上記消去制御回路１１の構成が
詳細に示された上記フラッシュＥＥＰＲＯＭのブロック
図であり、図において、消去制御回路１１は、コマンド
信号ラッチ１２，シーケンス制御回路１３，ベリファイ
電圧発生器１４，電圧スイッチ１５から構成され、シー
ケンス制御回路１３はアドレスカウンター１６，消去／
消去ベリファイ制御回路１７，デコーダ制御回路１８，
消去パルス発生器１９から構成されている。

【０００４】図１１は、図９に示すメモリアレイ１を構
成するメモリセルの断面を示す図であり、メモリセルは
コントロールゲート２０，フローティングゲート２１の
２層のゲート、並びにドレイン拡散領域２２，ソース拡
散領域２３から構成されている。断面形状はＥＰＲＯＭ
と同一であるが、フローティングゲート２１と基板間の
酸化膜の膜厚がＥＰＲＯＭより薄くほぼ１００オングス
トローム程度に形成されている。

【０００５】図１２は、図９に示すメモリセルアレイと
その周辺部を詳細に示す図である。メモリアレイ１は図
１１に示したメモリセルが行及び列方向にアレイ状に配
置し、ドレイン２２がビット線２４（ＢＬ１，ＢＬ２
…）に、コントロールゲート２０がワード線２５（ＷＬ
１，ＷＬ２…）に、ソース線２３がソース線２８に接続
されている。そして、ワード線２５は、Ｘデコーダ４に
接続され、ビット線２４はＹデコーダ５の出力（Ｙ１，
Ｙ２…）がゲートに入力されるＹゲートトランジスタ２
６で構成されたＹゲート２を介してＩ／Ｏ線２７に接続
され、Ｉ／Ｏ線２７にはセンスアンプ８，書き込み回路
７が接続され、ソース線２８はソース線スイッチ３に接
続されている。

【０００６】次に、上記フラッシュＥＥＰＲＯＭの動作
について説明する。先ず、書き込み動作について説明す
る。図１２において一点鎖線で囲んだメモリセルに書き
込みを行う場合について説明する。先ず、書き込み回路
７が活性化し、Ｉ／Ｏ線２７に高圧Ｖ_ppが印加される。
次いで、Ｘデコーダ５によりＹ１が選択され、Ｙ１のレ
ベルが高圧Ｖ_ppに昇圧され、Ｙ２，Ｙ３は“Ｌ”レベル
に保たれる。そして、Ｘデコーダ４により、ワード線Ｗ
Ｌ１が選択され、ワード線ＷＬ１のレベルが高圧Ｖ_ppに
昇圧され、一方ソース線２８はソース線スイッチ３によ
って接地される。こうして、メモリセルのドレイン２
２、コントロールゲート２０に高圧が印加されるととも
に、ソース２３が接地されることによって、ドレイン近
傍のアバランシェ崩壊により生じたホットエレクトロン
がフローティングゲート２１に注入され、メモリトラン
ジスタ（メモリセルのコントロールゲートをゲートとす
るトランジスタ）のしいき値が高くなる。この状態を、
情報“０”が書き込まれたものとする。

【０００７】次に、消去について説明する。消去は、メ
モリセルのソース２３を接続するソース線２８にソース
線スイッチ３から高圧Ｖ_ppを印加し、コントロールゲー
ト２０を接地し、ドレイン２２をフローティングに保つ
ことによって行われる。フローティングゲート２１，ソ
ース２３間の酸化膜に強い電界が誘起され、トンネル現
象により電子がフローティングゲート２１からソース２
３に引き抜かれてメモリトランジスタのしきい値が低く
なる。即ち、Ｙデコーダ５、Ｘデコーダ４の出力すべて
を“Ｌ”にすることにより行われる。ソース線が共通で
あるので消去はメモリセルアレイ一括になされる。ここ
で、消去によりメモリセルには情報“１”が記憶された
ものとする。尚、消去動作については更に後で詳述す
る。以下、“Ｈ”レベルとは電源電圧５Ｖ程度を示し、
“Ｌ”レベルは接地電位を示すものとする。

【０００８】次に、読み出しについて説明する。図１２
に於いて点線で囲んだメモリセルについて読み出しを行
う場合について説明する。Ｙデコータ５によりＹ１のレ
ベルが“Ｈ”となり他のＹデコーダ５の出力（Ｙ２，Ｙ
３…）は“Ｌ”に保たれる。Ｘデコーダ４によりＷＬ１
のレベルが“Ｈ”となり他のワード線は“Ｌ”レベルに
保たれる。ソース線２８はソース線スイッチ３により接
地される。メモリセルが書き込み状態でありメモリトラ
ンジスタのしきい値が高ければ、コントロールゲート２
０に“Ｈ”レベルが印加されてもメモリトランジスタは
導通せず、ビット線２４からソース線２８に電流は流れ
ない。また、メモリセルが消去状態でメモリトランジス
タのしきい値が低ければメモリトランジスタは導通し、
ビット線２４からソース線２８にメモリセルを介して電
流が流れる。そして、メモリセルを介して電流が流れる
か否かをセンスアンプ８により検出し、メモリセルに記
憶された情報が“１”であるか“０”であるかを判定す
る。

【０００９】ところで、ＥＰＲＯＭでは消去は紫外線照
射によってなされるため、フローティングゲートが電気
的に中性になると、それ以上にはフローティングゲート
から電子は引き抜かれず、メモリトランジスタのしきい
値は１Ｖ程度以下にはならない。一方、トンネル現象を
利用した電子の引き抜きでは、フローティングゲートか
ら電子が過剰に引き抜かれ、フローティングゲートが正
に帯電してしまうということが起こり得る。この現象を
過消去（もしくは過剰消去）と呼ぶ。そして、この過消
去が起こるとメモリトランジスタのしきい値が負になっ
てしまうため、その後の読み出し・書き込みに支障をき
たす。即ち、読み出し時に非選択でワード線のレベルが
“Ｌ”であり、メモリトランジスタのコントロールゲー
トに印加されるレベルが“Ｌ”であっても該メモリトラ
ンジスタを介してビット線から電流が流れてしまい、同
一ビット線上の読み出しを行おうとするメモリセルが書
き込み状態でしきい値が高くとも“１”を読み出してし
まう。また、書き込み時においても過消去されたメモリ
セルを介してリーク電流が流れるため書き込み特性が劣
化しさらには書き込み不能になってしまう。

【００１０】この過消去を防ぐために自動消去機能が設
けられている。これは、短い消去パルスをメモリセルの
ソースに印加し、その後に読み出しを行い、メモリトラ
ンジスタのしきい値が所定の値より低くなったかどうか
をチェックするという動作を全てのメモリセルのしきい
値が所定の値より低くなるまで繰り返すことにより、消
去され易いメモリトランジスタのしいき値が負になるの
を防ごうというものである。このしきい値をチェックす
る読み出し動作を、消去ベリファイ動作と呼ぶ。

【００１１】以下、消去動作について詳しく説明する。
図１０における消去制御回路１１において、コマンド信
号ラッチ１２は入力された制御信号をラッチするもの
で、消去動作中システムバスを解放するためのものであ
る。シーケンス制御回路１３は消去パルスの発生、消去
ベリファイ動作を制御するためのものである。

【００１２】自動消去モードでは、まず、全てのメモリ
セルに書き込みがなされ、しきい値が高くされる。この
動作を行わずに、しきい値が低い状態のメモリセルに消
去パルスを印加すると、過消去されてしまう。アドレス
カウンター１６により発生されたアドレス信号がアドレ
スバッファ６に入力される。Ｘデコーダ４，Ｙデコーダ
５，書き込み回路７は、消去／消去ベリファイ制御回路
１７により制御される。次に、消去／消去ベリファイ動
作が開始される。全てのメモリセルのソースに高圧を印
加し、全てのワード線を接地することによりチップ消去
が行われる。１０msの消去パルスの印加の後、消去ベリ
ファイが行われる。シーケンス制御回路１３はアドレス
カウンター１６により発生されたアドレス信号により選
択されたメモリセルの読み出しを順次行ってゆく。消去
ベリファイは、しきい値の高いメモリセルが発見される
まで継続され、もし、しきい値の高いメモリセルが残っ
ていたならばベリファイ動作は中止され、消去動作が繰
り返される。この、消去／消去ベリファイ動作は全ての
メモリセルのしきい値が低くなったと判定されるまで繰
り返される。最後に、ステータス信号が“Ｈ”となり、
全ての消去動作が終了する。

【００１３】上記消去ベリファイ動作は読み出し時の動
作マージンを確保するために低い電源電圧条件で行わな
ければならない。これは、選択されたワード線すなわち
メモリトランジスタのコントロールゲートには電源電
圧、もしくは、電源電圧からｎチャネルトランジスタの
しきい値分低い電圧が印加されるため、電源電圧が５Ｖ
の時にメモリトランジスタが導通し、しきい値が低いと
判定されても、低い電源電圧の時導通しない可能性があ
るためである。また、導通したとしても流れる電流が少
なく読み出しアクセスの遅延を引き起こす可能性がある
からである。このために、ベリファイ電圧発生器１４が
設けられている。ベリファイ電圧発生器１４は３．４Ｖ
を電圧スイッチ１５を介してＸデコーダ４，センスアン
プ８に供給する。すなわち、電源電圧３．４Ｖでの読み
出しを可能とするためである。電圧スイッチ１５は電源
電圧の５Ｖ、書き込み時に用いられる高圧１３Ｖ、さら
にベリファイ電圧３．４Ｖを切り替える回路であり、Ｘ
デコーダ４，Ｙデコーダ５には１３Ｖ／５Ｖ／３．４Ｖ
を供給し、センスアンプには５Ｖもしくは３．４Ｖを供
給する。１３Ｖは外部から供給される１２Ｖをチャージ
ポンプ回路で昇圧することにより発生される。これは書
き込み効率を上げるためである。

【００１４】図１３は、上記ソース線スイッチ３の具体
的な回路図を示しており、消去・書き込みを繰り返すと
トンネル電流によりフローティングゲート・基板間の酸
化膜が劣化するため、書換え回数が制限されてしまう。
このため、トンネル電流による劣化を最小限にするため
には酸化膜に印加される電界のピーク値を低くしなけれ
ばならず、図に示すように、このソース線スイッチ３で
はｐチャネルトランジスタＭＰ２のチャネル幅を短く設
定し、ソース線に印加される消去パルスの立ち上がりを
なまらせることが行われている。

【００１５】図１４は従来のフラッシュＥＥＰＲＯＭの
図６で示さなかった他の周辺回路部を示すブロック図で
あり、図において、３２はコマンドレジスタ、３３はコ
マンドデコーダであり、これらコマンドレジスタ３２，
コマンドデコーダ３３は、外部から入力されたデータに
基づいて動作モードの設定を行うためのものである。

【００１６】次に、図１５、図１６、図１７及び図１４
を参照して上記ベリファイ動作を含んだ書き込み、消去
動作について説明する。ここで、図１５は書き込み及び
消去動作プログラムのフローチャートであり、図１５
(a) は消去プログラムを示し、図１５(b) は書き込みプ
ログラムを示している。また図１６、図１７は図１５に
示すフローチャートのタイミング波形図である。

【００１７】書き込み，消去のモード設定は入力データ
の組合せで行われる、つまり、書き込みイネーブル信号
ＷＥの立ち上がりのデータによってモード設定が行われ
る。

【００１８】まず、図１５(b) 及び図１６を参照して書
き込みの場合について説明する。初めに、Ｖｃｃ，Ｖｐ
ｐがステップ（図中では、Ｓと略称している）Ｓ１にお
いて立上げられ、続いてステップＳ２において書込みイ
ネーブル信号ＷＥが立下げられる。そして、この書込み
イネーブル信号ＷＥの立上がりのタイミングで入力デー
タ４０_Hがコマンドレジスタ１２にラッチされる。その
後、入力データがコマンドデコーダ３３によってデコー
ドされ、動作モードがプログラムモードになる。ステッ
プＳ３において、書込みイネーブル信号ＷＥが再度立下
げられ、アドレスレジスタ６に外部からの入力アドレス
がラッチされ、書込みイネーブル信号ＷＥの立上がりで
データが書込み回路にラッチされる。次に、プログラム
電圧発生回路３０からプログラムパルスが発生され、Ｘ
デコーダ４およびＹデコーダ５に印加される。このよう
にして、前述のごとくプログラムが行われる。書込みイ
ネーブル信号ＷＥが立下げられ、入力データ（ＣＯ_H）
が入力されてコマンドレジスタ３２にラッチされる。続
いて、書込みイネーブル信号ＷＥの立上がりとともに、
動作モードがプログラムベリファイモードとなる（Ｓ
６）。このとき、ベリファイ電圧発生回路３１によって
チップ内でプログラムベリファイ電圧が（〜６．５Ｖ）
が発生し、このプログラム電圧がＸデコーダ４とＹデコ
ーダ５とに与えられる。これによって、メモリセルアレ
イ１のコントロールゲートに与えられる電圧が通常の読
出し時（〜５Ｖ）より高くなり、不十分なしきい値シフ
トを示すものはオンしやすくなり、書込み不良を発見で
きるようになる。ステップＳ７で読出しを行って、書込
みデータのチェックを行なう。ステップＳ８において書
込み不良であることが判別されれば、さらにステップＳ
２〜Ｓ７の処理を行って書込みを行なう。書込みがなさ
れていれば、ステップＳ９において読出しモードにセッ
トし、プログラムを終了する。

【００１９】次に、図１５(a) 及び図１７を参照して、
消去動作について説明する。まず、ステップＳ１０にお
いて、Ｖｃｃ，Ｖｐｐが立上げられ、続いて前述の書込
みフロー処理に従って、ステップＳ１１で全ビットに
“０”の書込みが行なわれる。これは消去されたメモリ
セルをさらに消去すると、メモリセルアレイ１が過消去
されるためである。次に、書込みイネーブル信号ＷＥを
立下げて消去コマンドを入力する。すなわち、ステップ
Ｓ１２において、（２０_H）を入力する。続いて、ステ
ップＳ１３において、消去確認のコマンド入力が行わ
れ、書込みイネーブル信号ＷＥの立上がりとともに内部
で消去パルスが発生される。すなわち、ソース線のスイ
ッチ３を介してメモリセルアレイ１のソースにＶｐｐが
与えられる。その後、書込みイネーブルに信号／ＷＥの
立下がりまでソース線２８にＶｐｐが印加される。同時
に、その立下がりでアドレスもアドレスレジスタ６にラ
ッチされる。ステップＳ１５において書込みイネーブル
信号／ＷＥの立上がりで消去ベリファイコマンド（ＡＯ
_H）が入力され、消去ベリファイモードに設定される。
消去ベリファイモードでは、ベリファイ電圧発生回路１
１によって消去ベリファイ電圧（〜３．２Ｖ）がＸデコ
ーダ４とＹゲート２とに与えられる。このため、メモリ
セルアレイ１のコントロールゲートに与えられる電圧が
通常の読出し時（５Ｖ）より低くなり、消去不十分なメ
モリセルはオンしにくくなる。このようにして、消去の
確認をより確実に行なえるようにしている。ステップＳ
１６において読出しを行ない、実際に消去の確認が行わ
れる。そして、ステップＳ１７において消去不十分であ
ることが判別されれば、さらに消去を繰り返し、消去が
十分であれば、ステップＳ１８においてアドレスをイン
クリメントし、次のアドレスの消去データのベリファイ
が行なわれる。ステップＳ１９においてベリファイした
アドレスが最終であることが判別されると、ステップＳ
２０において動作モードを読出しモードに設定して一連
の動作を終了する。

【００２０】一方、図１８は、1990 Symposium on VLSI
Circuits pp.103-104に示されたセクタ消去機能を備え
た４Ｍｂｉｔ５Ｖ単一電源セクタ消去フラッシュＥＥＰ
ＲＯＭのロジック構成を示す図であり、メモリアレイ１
の周辺にＸデコーダ４，Ｙデコーダ５，センスアンプ
８，入出力バッファ９及びビット線ラッチ回路３５がそ
れぞれ設けられ、Ｘデコーダ４，Ｙデコーダ５にアドレ
スバッファ３６の出力が入力されるようになっている。
４Ｍｂｉｔのメモリアレイ１は６４個のセグメントから
構成され、各セグメントは３２本のワード線（ＸＷφ〜
ＸＷ３１）から構成されており、各ワード線はＸデコー
ダ４の出力に対応している。従って、一つのＸデコーダ
の出力は１セグメイントあたり（４Ｍ／６４）／３２＝
２Ｋｂｉｔ（＝２５６ｂｙｔｅ）を制御しており、チッ
プ全体では２５６×６４＝１６Ｋｂｙｔｅを制御してい
る。ここで、Ｘデコーダ４の一出力で制御できるメモリ
セルの単位（１６Ｋｂｙｔｅ）をセクタと呼ぶ。

【００２１】前述の図９に示すフラッシュＥＥＰＲＯＭ
はチップ一括消去型であるが、このセクタ消去機能を備
えた消去フラッシュＥＥＰＲＯＭでは、セクタ単位の消
去を行うことができる。そして、上記ビット線ラッチ３
５はページ書込みの際のデータを一時保持するところ
で、１サイクルで最大２５６ｂｙｔｅの書込みを可能と
している。また、センスアンプ８はデータ読出し時にお
いて選択されたセルに電流が流れるか否かを検出して書
き込まれた内容を判定し、また、入出力バッファ９とメ
モリセルアレイ１はセンスアンプ８を介してから信号が
入出力され、入出力バッファ９には外部の入出力データ
信号Ｉ／Ｏφ〜Ｉ／Ｏ７が直接入出力されるようになっ
ている。

【００２２】図１９は、図１８に示すメモリセルアレイ
１中の一つのセグメントにおけるメモリセルの配列を示
した図であり、図において、３７はローカルビット線、
３８はローカルソース線、３９はｎ−ｃｈＭＯＳＦＥ
Ｔ、４０はグローバルビット線、４１はコモンソース線
であり、各メモリセルはｎ⁺拡散埋め込み層で形成され
たローカルビット線３７とローカルソース線３８との間
に形成され、図示しないセグメントセレクトデコーダの
出力を受けたｎ−ｃｈＭＯＳＦＥＴ３９により、選択さ
れたセグメントのローカルビット線３７が金属配線のグ
ローバルビット線４０と接続され、ローカルソース線３
８がコモンソース線４１に接続されるようになってい
る。

【００２３】消去は−１１Ｖ（Ｖｅｅ）の負電位を選択
されたワード線に印加することで行われる。例えば、図
中点線で囲まれたメモリセルを含むセクタ消去時は、ワ
ード線ＸＷ１を選択して電位を印加し、チップ全体のセ
ルの消去時は、全てのワード線（ＸＷφ〜ＸＷ３１）に
電位を印加することで行われる。セクタ消去時、非選択
のワード線（ＸＷφ、ＸＷ２〜ＸＷ３１）にはＶｃｃが
印加され、また、消去モードでは全てのソースにはＶｃ
ｃが印加され、ドレインはフローティング状態におかれ
る。ここで、ＳｅｇＳｅｌ（セグメント・セレクト）＝
Ｖｓｓ，ＣＳＳｅｌ（コモンソース・セレクト）＝Ｖｃ
ｃとされている。そして、選択されたセクタ又はチップ
全体のメモリセルのコントロールゲートとソースとの間
に１６Ｖの高電位差が発生し、フローティングゲートか
ら電子が引き抜かれて消去が行われる。セクタ消去時、
非選択のワード線（ＸＷφ，ＸＷ２〜ＸＷ３１）上のメ
モリセルでは、コントロールゲートとソース間の電位差
は０Ｖであり、電子の注入、引き抜きは起こらない。

【００２４】尚、ブロック消去とセクタ消去は明確な定
義の差はなく、一般的に一括消去に対し、分割して消去
する時のメモリセルの単位が大きいものをブロック消
去、小さいものをセクタ消去と呼んでおり、以下、簡単
のためにブロック消去に統一して説明する。

【００２５】

【発明が解決しようとする課題】上記のように、従来よ
りチップ全体のメモリセルを消去する一括消去とともに
選択したブロックのみを消去できるようにしたブロック
消去機能を備えたフラッシュＥＥＰＲＯＭが提案されて
いる。しかしながら、上記従来のブロック消去機能を備
えたフラッシュＥＥＰＲＯＭでは、複数のブロックを消
去したい場合、１ブロック毎に消去動作を繰り返さなけ
ればならず、消去時間が長くかかり、しかも、その都
度、ＣＰＵから消去制御信号を与えなければならないた
め、ＣＰＵにかかる負担が大きくなるという問題点があ
った。

【００２６】この発明は、上記のような問題点を解消す
るためになされたもので、複数のブロックを選択してこ
れらを一括的に自動消去することができ、しかもこれを
自動消去にて行うことができるフラッシュＥＥＰＲＯＭ
を得ることを目的とする。

【００２７】

【課題を解決するための手段】この発明にかかるフラッ
シュＥＥＰＲＯＭは、外部アドレスにより複数のブロッ
クを選択して、これら選択されたブロックを記憶できる
ようにするとともに、この記憶された複数のブロックに
対して自動消去機能を適用できるようにしたものであ
る。

【００２８】

【作用】この発明においては、外部アドレスによって選
択された複数のブロックを一括的に自動消去にて消去す
ることができるため、消去時間を短縮でき、ＣＰＵの負
担を低減することができる。

【００２９】

【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例によるフラッシュＥ
ＥＰＲＯＭの概略構成を示すブロック図であり、図にお
いて、図１１と同一符号は同一または相当する部分を示
し、４２はソース線デコーダで、ブロック消去時、外部
より入力されたアドレスによって、消去するブロックの
共通のソース線を選択するためのものであり、４３はブ
ロックラッチ回路で、複数のブロックを選択する時その
選択された状態を保持するためのものであり、４４はソ
ース線ゲートで、ソース線スイッチ３により発生した高
電圧を所望のソース線へ接続するためのものであり、４
５はコラムラッチ回路で、自動消去中のイレーズベリフ
ァイ時に選択消去したブロックのみアドレス指定を行な
うためのものである。

【００３０】図２は、上記メモリアレイとその周辺部の
回路構成を詳細に示した図であり、図において、メモリ
セルアレイは複数のメモリトランジスタを有する複数の
ブロック（１〜５）から構成されており、コラムラッチ
回路４５とメモリトランジスタのビット線（ＢＬ１〜Ｂ
Ｌ５）とがＹゲート２を介して接続し、Ｘデコーダから
延びるワード線（ＷＬ１〜ＷＬ３）が複数のブロック間
の同一行のメモリトランジタの各ゲートに接続され、各
ブロックを構成するメモリトランジスタのソースは各ブ
ロック毎に共通のソース線で接続され、各ブロック毎の
メモリセルのソースを繋ぐ複数のソース線（ＳＬ１〜Ｓ
Ｌ５）は各ソース線毎にソース線ゲート４４を構成する
各ＣＭＯＳトランスファゲート５６ｌ，５６ｍ，５６
ｎ，５６ｏ，５６ｐを介してソース線スイッチ３に接続
され、各ＣＭＯＳトランスファゲート５６ｌ，５６ｍ，
５６ｎ，５６ｏ，５６ｐを構成する２つのＮ−ｃｈＴｒ
のゲートはブロックラッチ回路４３にそれぞれ接続され
ている。

【００３１】図３は図１におけるブロックラッチ回路４
３とその周辺部をより具体的に示した図であり、ソース
線デコーダ４２からの出力はＣＭＯＳトランスファゲー
ト４６を通して２入力ＮＯＲ回路４７の一端に入力され
る。ａｌ信号はＷＥ信号の立ち下がり時に“Ｈ”にな
り、この時、ＣＭＯＳトランスファゲート４６が開き、
外部アドレス信号が内部に取り込まれる。２入力ＮＯＲ
回路４７および４８はラッチ回路を構成しており、一度
ソース線デコーダ４２より“Ｈ”信号をラッチすると、
２入力ＮＯＲ回路４８の一方の入力信号であるリセット
信号が“Ｈ”になるまでこの状態を保持し、複数のブロ
ック選択を可能とする。このリセット信号は自動消去が
終了時に発生する信号であり、２入力ＮＯＲ回路４８の
出力は、さらに２入力ＮＡＮＤ回路４９の一方の入力端
へ与えられる。２入力ＮＡＮＤ回路４９の他方の入力端
子へはイレーズ信号が与えられる。２入力ＮＡＮＤ回路
４９の出力はインバータ５０の入力端へ与えられ、イン
バータ５０の出力は２入力ＮＯＲ回路５１へ与えられ
る。２入力ＮＯＲ回路５１の他方の入力端へはイレーズ
信号をインバータ５７によって反転した信号が与えられ
る。２入力ＮＯＲ回路５１の出力はインバータ５３の入
力端へ与えられ、インバータ５３の出力は高圧カット用
Ｎ−ｃｈＴｒ５４のソースへ与えられる。Ｎ−ｃｈＴｒ
５４のドレインは、一方がソース線ゲート４４を構成す
るＣＭＯＳトランスファゲート５６のＮ−ｃｈＴｒのゲ
ート（／ａ点）と接続され、他方が電源変換回路５５内
のインバータ入力端と接続され、電源変換回路５５の出
力（ａ点）はソース線ゲート４４を構成するＣＭＯＳト
ランシファゲートのＰ−ｃｈＴｒのゲートへ与えられ
る。５５ａはＶｐｐ／Ｖｃｃ電源で、イレーズ及びプロ
グラム時にＶｐｐレベルを供給し、イレーズベリファイ
及びリード時にＶｃｃレベルを供給する。ソース線スイ
ッチ３は、イレーズ時にＶｐｐレベルを、イレーズベリ
ファイプログラム及びリード時にＧＮＤレベルを供給す
る。こうして選択されたブロック（ＮＯＲ回路４８の出
力が“Ｈ”）に対し、イレーズ信号が“Ｈ”になると、
ＣＭＯＳトランスファゲート５６のａ点がＧＮＤレベ
ル，／ａ点がＶｐｐレベルになり、ソース線３の出力Ｖ
ｐｐレベルをメモリソース線へ伝える。イレーズベリフ
ァイ及びプログラム時にはイレーズ信号が“Ｌ”のた
め、ａ点がＧＮＤレベル、／ａ点がＶｃｃレベル（Ｖｐ
ｐ／Ｖｃｃ電源がＶｃｃレベルにあるため）になり、ソ
ース線スイッチ３の出力ＧＮＤレベルをメモリソース線
へ伝える。一方、非選択ブロックでは、ソース線デコー
タ４２の出力は“Ｌ”のため、イレーズ時、ａ点はＶｐ
ｐレベル、／ａ点はＧＮＤレベルとなり、ソース線スイ
ッチ３の出力のＶｐｐレベルをメモリソース線へ伝えな
い。イレーズが終了すると、ａ点はＧＮＤレベル、／ａ
点はＶｃｃレベルとなり、ソース線スイッチ３の出力Ｇ
ＮＤレベルをメモリソース線へ伝え、一括消去の場合
は、ソース線デコーダ４２の出力は全て“Ｈ”，アドレ
スラッチ信号であるａｌ信号及び／ａｌ信号はそれぞれ
“Ｈ”及び“Ｌ”となり、全ブロックを選択した状態で
消去が行われる。

【００３２】一方、図４は、図１におけるコラムラッチ
回路４５とその周辺をより具体的に示した図である。図
において、アドレスカウンタ１６はイレーズベリファイ
時に活性化される。そして、ＣＭＯＳトランスファゲー
ト６０を介してＮＡＮＤ回路６１に入力されたＹデコー
ダ５の出力は、ＮＡＮＤ回路６２を介して、ＮＡＮＤ回
路６３の一方の入力端へ与えられ、ＮＡＮＤ回路６３の
他方の入力端へアドレスカウンタ１６の出力がＹデコー
ダ５を介して与えられる。そして、ＮＡＮＤ回路６３の
出力はインバータ６４を経てＹゲート２を構成するＮ−
ｃｈＴｒ６５のゲートに与えられる。こうしてアドレス
カウンタ１６より発生したアドレスは指定したブロック
のみに有効となり、Ｎ−ｃｈＴｒ６５をＯＮにして読み
出しが行なわれる。また、指定以外のブロックではＮ−
ｃｈＴｒ６５がＯＦＦのままで選択されない。また、２
入力ＮＯＲ回路６２の出力は２入力ＮＯＲ回路６７の一
方の入力端にも与えられる。ＮＯＲ回路６７の他方の入
力端へは、イレーズベリファイ信号がインバータ回路６
６を通して与えられ、ＮＯＲ回路６７の出力はＮ−ｃｈ
Ｔｒ６８のゲートへ与えられる。これは指定した以外の
ブロックを読みにいった場合、Ｎ−ｃｈＴｒ６８をＯＮ
させ、ビット線を接地することによりセンスアンプへ
“Ｌ”レベルの信号を与えるためのものである。また２
入力ＮＡＮＤ回路６３の一方の入力端であるＹデコーダ
５は、イレーズ時“Ｌ”を出力し、また、２入力ＮＡＮ
Ｄ回路１３の一方の入力端であるＹデコーダ２は全てＯ
ＦＦし、ビット線はオープンになる。

【００３３】図８はこのフラッシュＥＰＲＯＭにおける
消去アルゴリズムを示すフローチャートであり、このフ
ラッシュＥＰＲＯＭでは、消去の速い先頭ビットがデプ
レーションとならない範囲の比較的短い消去パルスを印
加し、先頭アドレスでのベリファイを行う。これを、ベ
リファイＯＫとなるまで繰り返し（ベリファイフェイル
なら再度消去パルスを印加する）、ＯＫになれば次のア
ドレスに移る。このように、ベリファイＯＫならば次の
アドレスに移り、ベリファイフェイルなら再度消去パル
スを印加する動作を、全ビットのベリファイがＯＫにな
るまで繰り返す。このような消去アルゴリズムでは、消
去の遅いビットへの最適制御を行うことができるととも
に、トータル消去パルス幅も最小化されることから、過
消去が起こりくくなる。

【００３４】図６は、このフラッシュＥＰＲＯＭにおけ
る消去シーケンスの１例を示すタイミングチャートであ
り、ステップＳ２１で第１のブロックを選択し、ブロッ
ク消去コマンド入力する。さらにステップ２２で第２の
ブロックを選択し、ブロック消去コマンド入力する。消
去したいブロックがさらにある場合、このステップを繰
り返す、ある時間以内にこのステップが入力されない場
合には、目動消去モードに入り、ｒｅａｄｙ／ｂｕｓｙ
信号の出力は“Ｌ”となる。消去終了後、ｒｅａｄｙ／
ｂｕｓｙ信号はＨｉｇｈ−Ｚ状態になり全ての消去動作
が終了する。

【００３５】以下、消去ブロック選択後の消去シーケン
スについて詳しく説明する。先ず、選択された複数のブ
ロックの全バイトに“０”を書き込む。選択された複数
のブロックではＮＡＮＤ回路６２の出力は“Ｈ”にな
り、非選択ブロックではＮＡＮＤ回路６１の入力が
“Ｌ”なので、ラッチ回路が反転してＮＡＮＤ回路６２
の出力は“Ｌ”となる。また、アドレスカウンタ１６が
動作し、アドレスが内部的にカウントアップする。ＮＡ
ＮＤ６３の他方の入力であるＹデコーダ５の出力のう
ち、アドレスカウンタ１６により１本だけ“Ｈ”が選ば
れる（ｂ点）。こうして選ばれたブロック，そして、ア
ドレスカウンタ１６により選択されＹゲート２のうちの
１個のＮ−ｃｈＴｒ６５がＯＮし（Ｎ−ｃｈＴｒ６５の
ゲートが“Ｈ”になり）、そのビット線に高圧が印加さ
れる。一方、非選択ブロックではＣ点が“Ｌ”レベルな
ので、ＹゲートがどれもＯＮせず、プログラムされな
い。また、ワード線の選択も、図示しないアドレスカウ
ンタ（ワード線選択用）の出力がＸデコーダに入力さ
れ、一本のワード線が選択される。この時、図３におい
て、ソース線スイッチ３の出力がＧＮＤレベル、また、
イレーズ信号が“Ｌ”なので、／ａ点が“Ｈ”レベルに
なり、ソース線にソース線スイッチ３の出力が伝わりＧ
ＮＤレベルになる。

【００３６】消去は以下のようにして行われる。選択さ
れたブロックでは、ＮＡＮＤ４９の入力のうち、２入力
ＮＯＲ回路４７及び４８で構成されるラッチ回路の出力
が“Ｈ”となっている。ここでイレーズ信号が“Ｈ”に
なると、ＮＡＮＤ回路４９の出力が“Ｌ”となり、ａ点
がＧＮＤレベルとなる。この時、ソース線スイッチ３の
出力は、高圧（Ｖ_PP）レベルであるので、ソース線にこ
の電位が伝わり、消去が行われる。非選択ブロックで
は、２入力ＮＯＲ回路４７及び４８で構成されるラッチ
回路の出力が“Ｌ”レベルなので、ａ点が高圧（Ｖ_PP）
レベル、／ａ点がＧＮＤレベルとなり、ソース線スイッ
チ３の出力がソース線へ伝わらない。また、消去時は全
てのＹゲートがＯＦＦとなるよう、Ｙデコーダ５の出力
点ｂは全て“Ｌ”が出力される。

【００３７】消去ベリファイは以下のようにして行われ
る。プログラム時と同様に、アドレスカウンタ１６によ
りアドレスが内部的にカウントアップし、ｂ点が“Ｈ”
になる。選択されたブロックでは、ｃ点が“Ｈ”になっ
ているので、Ｙゲート２のＮ−ｃｈＴｒ６５のＯＮし、
ビット線情報をセンスアンプへ伝え、消去されたか否か
を読み出す。一方、非選択ブロックでは、ｃ点は“Ｌ”
さらにイレーズベリファイ信号は“Ｈ”なので、ＮＯＲ
回路６７の出力が“Ｈ”となって、ビット線をＧＮＤレ
ベルにする。こうして、非選択ブロックを読み出そうと
した場合、見かけ上、消去されているとみなされる。ま
た、ソース線はプログラム時と同様にＧＮＤレベルにな
る。消去ベリファイ中の、消えていないビットがある
と、ベリファイを中止して前述した消去を開始する。そ
して、この追加消去を行った後、全アドレスを消去ベリ
ファイしてパスすると、リセット信号が出力されて自動
消去が終了し、ブロックラッチ回路４３もリセットされ
る。

【００３８】このような本実施例のフラッシュＥＥＰＲ
ＯＭでは、外部より入力されたアドレスに基づいてソー
ス線デコーダ４２が消去するブロックの選択信号を出力
し、ブロックラッチ回路４３がこの選択信号を自動消去
の終了時に発生するリセット信号が該回路に入力される
まで保持し、この状態において、イレーズ信号が“Ｈ”
になると、選択されたブロックのソース線のみに対し、
ソース線ゲート４４を介してソース線スイッチ３の出力
Ｖｐｐレベルが伝えられるため、消去すベき複数のブロ
ックを一括して消去することができ、更に、コラムラッ
チ回路４５により、アドレスカウンタ１６より発生した
アドレスが上記選択消去されたブロックのみに対して有
効となるため、選択消去したブロックのみに対して消去
ベリファイを行うことができ、上述した複数のブロック
の消去動作を自動消去にて行うことができ、その結果、
消去時間を短縮することができるとともに、ＣＰＵの負
荷を軽減することができる。

【００３９】図７は、本発明の第２の実施例によるフラ
ッシュＥＥＰＲＯＭのメモリアレイとその周辺部の回路
構成を詳細に示した図であり、上記実施例では、１つの
ビット線につながるメモリセルアレイが１ブロックであ
るが、この実施例は、２つのビット線につながるメモリ
セルアレイを１ブロックとした場合であり、この場合、
コラムラッチ回路４５はラッチ回路５２の出力をデコー
ドする必要があり、図５に示すようになる。このコラム
ラッチ回路は図４で示した回路に、ＮＡＮＤ回路６２の
出力をアドレスカウンタの出力とともに受けるＮＡＮＤ
回路７０，７２、これらＮＡＮＤ回路７０，７２の出力
を受けるインバータ７１，７３、インバータ６６によっ
て反転したイレーズベリファイ信号と上記インバータ７
１の出力を受けるＮＯＲ回路７４、このＮＯＲ回路７４
の出力をセンスアンプへ伝えるＮ−ｃｈトランジスタ７
５を設け、更に、Ｙデコーダ５を経たアドレスカウンタ
１６の出力と上記インバータ７１の出力を受けるＮＡＮ
Ｄ回路７６、ＮＡＮＤ回路７６の出力を受けるインバー
タ７８、このインバータ７８の出力をセンスアンプへ伝
えるＮ−ｃｈトランジスタ７７を設けたものである。
尚、このフラッシュＥＥＰＲＯＭの図示しない部分は上
記実施例のフラッシュＥＥＰＲＯＭと基本的に同じ構成
である。

【００４０】そして、このような本実施例のフラッシュ
ＥＥＰＲＯＭにおいても、上記実施例と同様に、外部よ
り入力されたアドレスに基づいてソース線デコーダが消
去するブロックの選択信号を出力すると、選択された消
去すべきブロックのソース線のみに対し、ソース線ゲー
トを介してソース線スイッチ３の出力Ｖｐｐレベルが伝
えられて消去がなされるとともに、上記コラムラッチ回
路４５によって、アドレスカウンタ１６から発生したア
ドレスが上記選択消去されたブロックのみに対して有効
となって、選択消去したブロックのみに対して消去ベリ
ファイを行うことができ、上述した複数のブロックの消
去動作を自動消去にて行うことができるため、消去時間
を短縮でき、ＣＰＵの負荷を軽減することができる。

【００４１】尚、上記実施例における非選択ブロックを
読み出す時のために設けられたインバータ６６，ＮＯＲ
回路６７，Ｎ−ｃｈＴｒ６８は、ブロックの数だけセン
スアンプをもつ構成とした場合は無くてもよく、この場
合は、非選択ブロックを読み出す時、その非選択ブロッ
クに接続されたセンスアンプを非活性化させ、センスア
ンプ出力をＦＦＨ、即ち、消去時のデータになるように
すればよい。

【００４２】

【発明の効果】以上のように、この発明にかかるフラッ
シュＥＥＰＲＯＭによれば、外部アドレスにより複数の
ブロックを選択し、これら選択された複数のブロックを
記憶できるようにするとともに、この記憶された複数の
ブロックに対して自動消去機能を適用できるようにした
ので、外部アドレスによって選択された複数のブロック
を一括して自動消去にて消去することがで、その結果、
消去時間を短縮でき、ＣＰＵの負担を低減することがで
きる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるフラッシュＥＥＰＲ
ＯＭの概略ブロック図である。

【図２】図１に示すメモリセルアレイとその周辺部とを
詳細に示した回路図である。

【図３】図１に示す示すブロックラッチ回路とその周辺
部とを詳細に示した回路図である。

【図４】図１に示すコラムラッチ回路とその周辺とを詳
細に示した図である。

【図５】この発明の第２の実施例によるフラッシュＥＥ
ＰＲＯＭのコラムラッチ回路とその周辺とを詳細に示し
た図である。

【図６】この発明のフラッシュＥＥＰＲＯＭにおける消
去シーケンスの１例を示すタイミングチャートである。

【図７】この発明の第２の実施例によるフラッシュＥＥ
ＰＲＯＭのメモリセルアレイとその周辺部とを詳細に示
した回路図である。

【図８】この発明のフラッシュＥＥＰＲＯＭにおける消
去アルゴリズムを示すフローチャートである。

【図９】従来のフラッシュＥＥＰＲＯＭの概略ブロック
図である。

【図１０】図９に示すフラッシュＥＥＰＲＯＭの消去制
御回路を詳細に示したブロック図である。

【図１１】図９に示すメモリセルアレイを構成するメモ
リセルの断面図である。

【図１２】図９に示すメモリセルアレイとその周辺部と
を詳細に示した回路図である。

【図１３】図９に示すソース線スイッチを詳細に示す回
路図である。

【図１４】図９に示すフラッシュＥＥＰＲＯＭの周辺部
を示すブロック図である。

【図１５】図９に示すフラッシュＥＥＰＲＯＭの動作を
示すフローチャートであり、図１５(a) は、消去のフロ
ーチャートであり、図１５(b) は、書き込みのフローチ
ャートである。

【図１６】図９に示すフラッシュＥＥＰＲＯＭの動作示
すタイミングチャートである。

【図１７】図９に示すフラッシュＥＥＰＲＯＭの動作示
すタイミングチャートである。

【図１８】従来のブロック消去機能を備えたフラッシュ
ＥＥＰＲＯＭの概略ブロック図である。

【図１９】図１８に示すメモリセルアレイとその周辺部
とを詳細に示した回路図である。

【符号の説明】

１メモリセルアレイ２Ｙゲート３ソース線スイッチ４Ｘデコーダ５Ｙデコーダ６アドレスレジスタ７書き込み回路８センスアンプ９入出力バッファ１０モード制御回路１１消去制御回路１２コマンド信号ラッチ１３シーケンス制御回路１４ベリファイ電圧発生器１５電圧スイッチ１６アドレスカウンタ１７消去／消去ベリファイ制御回路１９消去パルス発生器２０コントロールゲート２１フローティングゲート２２ドレイン２３ソース２４ビット線２５ワード線２６Ｙゲートトランジスタ２７Ｉ／Ｏ線２８ソース線３０プログラム電圧発生回路３１ベリファイ電圧発生回路３２コマンドレジスタ３３コマンドデコーダ３４制御回路３５ビット線ラッチ３６アドレスバッファ３７ローカルビット線３８ローカルソース線３９ｎ−ｃｈＭＯＳＦＥＴ４０グローバルビット線４１コモンソース線４２ソース線デコーダ４３ブロックラッチ回路４５コラムラッチ回路４６，５６，６０，ＣＭＯＳトランスファゲート４７，４８，５１，６７，７４ＮＯＲ回路４９，６１，６２，６３，７０，７２，７６ＮＡＮＤ
回路５０，５３，５７，６４，６６，６９，７１，７３，７
８インバータ５４，６５，６８，７５，７７Ｎ−ｃｈトランジスタ５５電源変換回路５５ａＶｐｐ／Ｖｃｃ電源

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年５月１４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】次に、上記フラッシュＥＥＰＲＯＭの動作
について説明する。先ず、書き込み動作について説明す
る。図１２において一点鎖線で囲んだメモリセルに書き
込みを行う場合について説明する。先ず、書き込み回路
７が活性化し、Ｉ／Ｏ線２７に高圧Ｖ_ppが印加される。
次いで、Ｙデコーダ５によりＹ１が選択され、Ｙ１のレ
ベルが高圧Ｖ_ppに昇圧され、Ｙ２，Ｙ３は“Ｌ”レベル
に保たれる。そして、Ｘデコーダ４により、ワード線Ｗ
Ｌ１が選択され、ワード線ＷＬ１のレベルが高圧Ｖ_ppに
昇圧され、一方ソース線２８はソース線スイッチ３によ
って接地される。こうして、メモリセルのドレイン２
２、コントロールゲート２０に高圧が印加されるととも
に、ソース２３が接地されることによって、ドレイン近
傍のアバランシェ崩壊により生じたホットエレクトロン
がフローティングゲート２１に注入され、メモリトラン
ジスタ（メモリセルのコントロールゲートをゲートとす
るトランジスタ）のしいき値が高くなる。この状態を、
情報“０”が書き込まれたものとする。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】図１４は従来のフラッシュＥＥＰＲＯＭの
図９で示さなかった他の周辺回路部を示すブロック図で
あり、図において、３２はコマンドレジスタ、３３はコ
マンドデコーダであり、これらコマンドレジスタ３２，
コマンドデコーダ３３は、外部から入力されたデータに
基づいて動作モードの設定を行うためのものである。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】書き込み，消去のモード設定は入力データ
の組合せで行われる、つまり、書き込みイネーブル信号
／ＷＥの立ち上がりのデータによってモード設定が行わ
れる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】まず、図１５(b) 及び図１６を参照して書
き込みの場合について説明する。初めに、Ｖｃｃ，Ｖｐ
ｐがステップ（図中では、Ｓと略称している）Ｓ１にお
いて立上げられ、続いてステップＳ２において書込みイ
ネーブル信号／ＷＥが立下げられる。そして、この書込
みイネーブル信号／ＷＥの立上がりのタイミングで入力
データ４０_Hがコマンドレジスタ１２にラッチされる。
その後、入力データがコマンドデコーダ３３によってデ
コードされ、動作モードがプログラムモードになる。ス
テップＳ３において、書込みイネーブル信号／ＷＥが再
度立下げられ、アドレスレジスタ６に外部からの入力ア
ドレスがラッチされ、書込みイネーブル信号／ＷＥの立
上がりでデータが書込み回路にラッチされる。次に、プ
ログラム電圧発生回路３０からプログラムパルスが発生
され、Ｘデコーダ４およびＹデコーダ５に印加される。
このようにして、前述のごとくプログラムが行われる。
書込みイネーブル信号／ＷＥが立下げられ、入力データ
（ＣＯ_H）が入力されてコマンドレジスタ３２にラッチ
される。続いて、書込みイネーブル信号／ＷＥの立上が
りとともに、動作モードがプログラムベリファイモード
となる（Ｓ６）。このとき、ベリファイ電圧発生回路３
１によってチップ内でプログラムベリファイ電圧が（〜
６．５Ｖ）が発生し、このプログラム電圧がＸデコーダ
４とＹデコーダ５とに与えられる。これによって、メモ
リセルアレイ１のコントロールゲートに与えられる電圧
が通常の読出し時（〜５Ｖ）より高くなり、不十分なし
きい値シフトを示すものはオンしやすくなり、書込み不
良を発見できるようになる。ステップＳ７で読出しを行
って、書込みデータのチェックを行なう。ステップＳ８
において書込み不良であることが判別されれば、さらに
ステップＳ２〜Ｓ７の処理を行って書込みを行なう。書
込みがなされていれば、ステップＳ９において読出しモ
ードにセットし、プログラムを終了する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】一方、図１８は、1990 Symposium on VLSI
Circuits pp.103-104に示されたセクタ消去機能を備え
た４Ｍｂｉｔ５Ｖ単一電源セクタ消去フラッシュＥＥＰ
ＲＯＭのロジック構成を示す図であり、メモリアレイ１
の周辺にＸデコーダ４，Ｙデコーダ５，センスアンプ
８，入出力バッファ９及びビット線ラッチ回路３５がそ
れぞれ設けられ、Ｘデコーダ４，Ｙデコーダ５にアドレ
スバッファ３６の出力が入力されるようになっている。
４Ｍｂｉｔのメモリアレイ１は６４個のセグメントから
構成され、各セグメントは３２本のワード線（ＸＷφ〜
ＸＷ３１）から構成されており、各ワード線はＸデコー
ダ４の出力に対応している。従って、一つのＸデコーダ
の出力は１セグメントあたり（４Ｍ／６４）／３２＝２
Ｋｂｉｔ（＝２５６ｂｙｔｅ）を制御しており、チップ
全体では２５６×６４＝１６Ｋｂｙｔｅを制御してい
る。ここで、Ｘデコーダ４の一出力で制御できるメモリ
セルの単位（１６Ｋｂｙｔｅ）をセクタと呼ぶ。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】前述の図９に示すフラッシュＥＥＰＲＯＭ
はチップ一括消去型であるが、このセクタ消去機能を備
えたフラッシュＥＥＰＲＯＭでは、セクタ単位の消去を
行うことができる。そして、上記ビット線ラッチ３５は
ページ書込みの際のデータを一時保持するところで、１
サイクルで最大２５６ｂｙｔｅの書込みを可能としてい
る。また、センスアンプ８はデータ読出し時において選
択されたセルに電流が流れるか否かを検出して書き込ま
れた内容を判定し、また、入出力バッファ９とメモリセ
ルアレイ１はセンスアンプ８を介してから信号が入出力
され、入出力バッファ９には外部の入出力データ信号Ｉ
／Ｏφ〜Ｉ／Ｏ７が直接入出力されるようになってい
る。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】図３は図１におけるブロックラッチ回路４
３とその周辺部をより具体的に示した図であり、ソース
線デコーダ４２からの出力はＣＭＯＳトランスファゲー
ト４６を通して２入力ＮＯＲ回路４７の一端に入力され
る。ａｌ信号はＷＥ信号の立ち下がり時に“Ｈ”にな
り、この時、ＣＭＯＳトランスファゲート４６が開き、
外部アドレス信号が内部に取り込まれる。２入力ＮＯＲ
回路４７および４８はラッチ回路を構成しており、一度
ソース線デコーダ４２より“Ｈ”信号をラッチすると、
２入力ＮＯＲ回路４８の一方の入力信号であるリセット
信号が“Ｈ”になるまでこの状態を保持し、複数のブロ
ック選択を可能とする。このリセット信号は自動消去が
終了時に発生する信号であり、２入力ＮＯＲ回路４８の
出力は、さらに２入力ＮＡＮＤ回路４９の一方の入力端
へ与えられる。２入力ＮＡＮＤ回路４９の他方の入力端
子へはイレーズ信号が与えられる。２入力ＮＡＮＤ回路
４９の出力はインバータ５０の入力端へ与えられ、イン
バータ５０の出力は２入力ＮＯＲ回路５１へ与えられ
る。２入力ＮＯＲ回路５１の他方の入力端へはイレーズ
信号をインバータ５７によって反転した信号が与えられ
る。２入力ＮＯＲ回路５１の出力はインバータ５３の入
力端へ与えられ、インバータ５３の出力は高圧カット用
Ｎ−ｃｈＴｒ５４のソースへ与えられる。Ｎ−ｃｈＴｒ
５４のドレインは、一方がソース線ゲート４４を構成す
るＣＭＯＳトランスファゲート５６のＮ−ｃｈＴｒのゲ
ート（／ａ点）と接続され、他方が電源変換回路５５内
のインバータ入力端と接続され、電源変換回路５５の出
力（ａ点）はソース線ゲート４４を構成するＣＭＯＳト
ランシファゲートのＰ−ｃｈＴｒのゲートへ与えられ
る。５５ａはＶｐｐ／Ｖｃｃ電源で、イレーズ及びプロ
グラム時にＶｐｐレベルを供給し、イレーズベリファイ
及びリード時にＶｃｃレベルを供給する。ソース線スイ
ッチ３は、イレーズ時にＶｐｐレベルを、イレーズベリ
ファイプログラム及びリード時にＧＮＤレベルを供給す
る。こうして選択されたブロック（ＮＯＲ回路４８の出
力が“Ｈ”）に対し、イレーズ信号が“Ｈ”になると、
ＣＭＯＳトランスファゲート５６のａ点がＧＮＤレベ
ル，／ａ点がＶｐｐレベルになり、ソース線３の出力Ｖ
ｐｐレベルをメモリソース線へ伝える。イレーズベリフ
ァイ及びプログラム時にはイレーズ信号が“Ｌ”のた
め、ａ点がＧＮＤレベル、／ａ点がＶｃｃレベル（Ｖｐ
ｐ／Ｖｃｃ電源がＶｃｃレベルにあるため）になり、ソ
ース線スイッチ３の出力ＧＮＤレベルをメモリソース線
へ伝える。一方、非選択ブロックでは、ソース線デコー
タ４２の出力は“Ｌ”のため、イレーズ時、ａ点はＶｐ
ｐレベル、／ａ点はＧＮＤレベルとなり、ソース線スイ
ッチ３の出力のＶｐｐレベルをメモリソース線へ伝えな
い。イレーズが終了すると、ａ点はＧＮＤレベル、／ａ
点はＶｃｃレベルとなり、ソース線スイッチ３の出力Ｇ
ＮＤレベルをメモリソース線へ伝える。一括消去の場合
は、ソース線デコーダ４２の出力は全て“Ｈ”，アドレ
スラッチ信号であるａｌ信号及び／ａｌ信号はそれぞれ
“Ｈ”及び“Ｌ”となり、全ブロックを選択した状態で
消去が行われる。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】一方、図４は、図１におけるコラムラッチ
回路４５とその周辺をより具体的に示した図である。図
において、アドレスカウンタ１６はイレーズベリファイ
時に活性化され、ベリファイアドレスを自動的に発生す
るものである。５２はコラムラッチ回路の主要部分で選
択されたブロックのみベリファイを行なうためのもので
ある。そして、ＣＭＯＳトランスファゲート６０を介し
てＮＡＮＤ回路６１に入力されたＹデコーダ５の出力
は、ＮＡＮＤ回路６２を介して、ＮＡＮＤ回路６３の一
方の入力端へ与えられ、ＮＡＮＤ回路６３の他方の入力
端へアドレスカウンタ１６の出力がＹデコーダ５を介し
て与えられる。そして、ＮＡＮＤ回路６３の出力はイン
バータ６４を経てＹゲート２を構成するＮ−ｃｈＴｒ６
５のゲートに与えられる。こうしてアドレスカウンタ１
６より発生したアドレスは指定したブロックのみに有効
となり、Ｎ−ｃｈＴｒ６５をＯＮにして読み出しが行な
われる。また、指定以外のブロックではＮ−ｃｈＴｒ６
５がＯＦＦのままで選択されない。また、２入力ＮＯＲ
回路６２の出力は２入力ＮＯＲ回路６７の一方の入力端
にも与えられる。ＮＯＲ回路６７の他方の入力端へは、
イレーズベリファイ信号がインバータ回路６６を通して
与えられ、ＮＯＲ回路６７の出力はＮ−ｃｈＴｒ６８の
ゲートへ与えられる。これは指定した以外のブロックを
読みにいった場合、Ｎ−ｃｈＴｒ６８をＯＮさせ、ビッ
ト線を接地することによりセンスアンプへ“Ｌ”レベル
の信号を与えるためのものである。また２入力ＮＡＮＤ
回路６３の一方の入力端であるＹデコーダ５は、イレー
ズ時“Ｌ”を出力し、また、２入力ＮＡＮＤ回路１３の
一方の入力端であるＹデコーダ２は全てＯＦＦし、ビッ
ト線はオープンになる。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】図８はこのフラッシュＥＥＰＲＯＭにおけ
る消去アルゴリズムを示すフローチャートであり、この
フラッシュＥＥＰＲＯＭでは、消去の速い先頭ビットが
デプレーションとならない範囲の比較的短い消去パルス
を印加し、先頭アドレスでのベリファイを行う。これ
を、ベリファイＯＫとなるまで繰り返し（ベリファイフ
ェイルなら再度消去パルスを印加する）、ＯＫになれば
次のアドレスに移る。このように、ベリファイＯＫなら
ば次のアドレスに移り、ベリファイフェイルなら再度消
去パルスを印加する動作を、全ビットのベリファイがＯ
Ｋになるまで繰り返す。このような消去アルゴリズムで
は、消去の遅いビットへの最適制御を行うことができる
とともに、トータル消去パルス幅も最小化されることか
ら、過消去が起こりにくくなる。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】図６は、このフラッシュＥＰＲＯＭにおけ
る消去シーケンスの１例を示すタイミングチャートであ
り、ステップＳ２１で第１のブロックを選択し、ブロッ
ク消去コマンド入力する。さらにステップ２２で第２の
ブロックを選択し、ブロック消去コマンド入力する。消
去したいブロックがさらにある場合、このステップを繰
り返す、ある時間以内にこのステップが入力されない場
合には、目動消去モードに入り、ｒｅａｄｙ／／ｂｕｓ
ｙ信号の出力は“Ｌ”となる。消去終了後、ｒｅａｄｙ
／／ｂｕｓｙ信号はＨｉｇｈ−Ｚ状態になり全ての消去
動作が終了する。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正内容】

【００４２】

【発明の効果】以上のように、この発明にかかるフラッ
シュＥＥＰＲＯＭによれば、外部アドレスにより複数の
ブロックを選択し、これら選択された複数のブロックを
記憶できるようにするとともに、この記憶された複数の
ブロックに対して自動消去機能を適用できるようにした
ので、外部アドレスによって選択された複数のブロック
を一括して自動消去にて消去することができ、その結
果、消去時間を短縮でき、ＣＰＵの負担を低減すること
ができる効果がある。

Claims

【特許請求の範囲】

【請求項１】行及び列方向にアレイ状に配置された電
荷蓄積層を有する複数のメモリトランジスタと、上記複
数のメモリトランジスタの同一列に並ぶトランジスタの
それぞれのドレインを共通に接続する複数のビット線
と、ゲートトランジスタを介してアドレスバッファから
の出力を対応するビット線に対して伝えるＹデコーダ
と、上記複数のメモリトランジスタの同一行に並ぶトラ
ンジスタのそれぞれのゲートを共通に接続する複数のワ
ード線と、アドレスバッファからの出力を上記複数のワ
ード線の対応するワード線に伝えるＸデコーダと、１ブ
ロックを構成する１本または複数本のビット線に接続さ
れた複数のメモリトランジスタのそれぞれのソースを共
通に接続する複数のソース線と、該複数のソース線に対
して高電圧を発生するソース線スイッチと、消去制御信
号をラッチして消去パルスの発生と消去ベリファイ動作
の制御を行う自動消去制御回路とを備えたフラッシュＥ
ＥＰＲＯＭであって、消去するブロックのソース線を選択するソース線デコー
ダと、上記ソース線デコーダにより選択されたブロックのソー
ス線を選択状態に保持するブロックラッチ回路と、選択されたソース線に対して上記ソース線スイッチの高
電圧を選択的に伝えるためのソース線ゲートと、自動消去中の消去ベリファイ時、上記選択された消去ブ
ロックにのみアドレス指定を行うコラムラッチ回路とを
備えたことを特徴する不揮発性半導体記憶装置。