JP2002197883A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ワードライン−ビットライン連結、ワードラ
イン−バルク連結及びワードライン−ワードライン連結
等のような欠陥を救済できる不揮発性半導体メモリ装置
を提供すること。 【解決手段】 メモリセルアレイ、グローバルワードラ
イン、グローバルデコーダ回路、ローカルデコーダ回路
およびセクタ選択回路を含み、グローバルデコーダ回路
１１０のワードライン選択スイッチは２つのＮＭＯＳト
ランジスタ２００，２０２で構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置にかかり、より詳細には、ＮＯＲ構造のメモリセ
ルを備えるフラッシュメモリ装置に関するものである。

【０００２】

【従来の技術】ＮＯＲ型フラッシュメモリは、電気的に
プログラム及び消去動作が可能な不揮発性半導体メモリ
装置と比較してプログラム及びリード動作において速度
が非常に速いので、高速を要求する使用者に好まれてい
る。図１はフラッシュＥＥＰＲＯＭセル構造を示す断面
図である。フラッシュＥＥＰＲＯＭセルは電気的にプロ
グラム及び消去可能なメモリセルである。図１を参照す
ると、Ｐ型基板又はバルク領域２にＮ型ソース領域３が
形成され、さらにこのソース領域３からチャンネル領域
を介してＮ型ドレイン領域４が形成されている。また、
Ｐ型チャンネル領域の上には１００Å以下の絶縁膜５に
よって絶縁された浮遊ゲート６が形成され、浮遊ゲート
６の上には他の絶縁膜７によって絶縁された制御ゲート
８が形成されている。

【０００３】ＥＥＰＲＯＭセルのプログラムは、ドレイ
ン領域に隣接したチャンネル領域から浮遊ゲートにホッ
トエレクトロン注入が発生することによってなされる。
ホットエレクトロン注入方法はソース領域とＰ型バルク
領域を接地し、制御ゲート電極に高電圧（例えば、＋１
０Ｖ）を印加し、ドレイン領域にはホットエレクトロン
を発生させるための適当な電圧（例えば、５Ｖ〜６Ｖ）
を印加することによってなされる。マイナス電荷（注入
されるホットエレクトロン）が浮遊ゲートに十分に蓄積
されてマイナス電位になると、一連の読み出し動作の
時、しきい値電圧（チャンネル領域にチャンネルが発生
するための最小のゲート電圧）が上昇する。読み出し動
作はメモリセルのドレイン領域に適当な電圧（例えば、
１Ｖ）を印加し、制御ゲートに適正電圧（消去されたセ
ルとプログラムされたセルを区分するための適正電圧：
４．５Ｖ）を印加し、ソースとＰ型基板には０Ｖを印加
することによってなされる。プログラムされたセルのし
きい値電圧分布は、図２に示すように、通常、６Ｖ〜７
Ｖ程度であり、読み出し動作の時、浮遊ゲートと絶縁膜
で分離されたＰ型基板にチャンネルが形成されないこと
によって、メモリセルは論理的に“オフ状態”である。

【０００４】又、ＥＥＰＲＯＭセルは浮遊ゲートからバ
ルク（Ｐ型基板）にＦ−Ｎトンネリングが発生すること
によって消去される。一般的なトネリング方法は、マイ
ナスの高電圧（例えば、−１０Ｖ）を制御ゲートの電極
に印加し、バルク領域には適当なプラスの電圧（例え
ば、＋５Ｖ）を印加することによってなされる。この
時、ドレイン領域は消去の効果を極大化するために、高
インピーダンス状態又は浮遊状態に維持される。前記の
ような方法によって、制御ゲートとバルク領域の間に強
電界が形成され、これによって、Ｆ−Ｎトンネリングが
発生して、浮遊ゲートの内部のマイナス電荷をソース
（又はバルク）に放電させる。一般的に、Ｆ−Ｎトンネ
リングは、６〜７ＭＶ／ｃｍの電界が絶縁膜の両端に印
加される時に発生し、浮遊ゲートとバルク領域の間には
１００Å以下の薄い絶縁膜が形成されているので可能で
ある。消去されたセルのしきい値電圧分布は、図２に示
すように、通常、１Ｖ〜３Ｖ程度であり、読み出し動作
の時、浮遊ゲートと絶縁膜で分離されたＰ型基板にチャ
ンネルが形成されることによって、メモリセルは論理的
に“オン状態”である。

【０００５】ＥＥＰＲＯＭセルを使用してメモリセルア
レイを構成する時、高集積化のために各々のセルのバル
ク領域を共に連結する。これによって、消去の時にはバ
ルクを共有した複数のＥＥＰＲＯＭセルが同時に消去さ
れる特徴を有する。この時、消去の最少単位である領域
をブロック又はセクタと呼ぶ。［表１］には通常のフラ
ッシュメモリセルに対するプログラム、読み出し及び消
去動作の時、各端子に印加される電圧を示し、図２には
プログラム及び消去後の、セルしきい値電圧の分布を示
す。

【０００６】

【表１】

【０００７】ＮＯＲ型フラッシュＥＥＰＲＯＭセルを使
用した半導体メモリ装置で、プログラム及び消去はチッ
プの外部から印加されるコマンドによって実行される。
この時、目標プログラム又は消去しきい値電圧分布を有
するように内部アルゴリズムによる検証動作を実行し
て、目標とするしきい値電圧に至らなかったり、オーバ
したりする場合、再プログラムと再消去又は過消去治癒
（ポストプログラム）を実行する。セクタ消去のための
内蔵されたアルゴリズムは、図３に示すように、３つの
領域、即ち、第１プログラム動作としてのプリプログラ
ムアルゴリズム、メイン消去アルゴリズム及び第２プロ
グラム動作としてのポストプログラムアルゴリズムに分
けられる。先ず、消去されたセルのしきい値電圧の分布
を一定にするために、該当セクタの内部の全てのセルを
順次にプログラムして（第１プログラム動作）、消去さ
れるセクタの全てのセルのしきい値電圧を一定レベル
（例えば、７Ｖ又はそれ以上の電圧）にした後、セクタ
の内部の全てのワードラインに一定マイナス電圧（例え
ば、−１０Ｖ）を印加して、同時に消去する（メイン消
去動作）。この時、該当セクタのバルクには一定プラス
電圧（例えば、５Ｖ）が印加され、冗長フィールド（ｒ
ｅｄｕｎｄａｎｃｙ ｆｉｅｌｄ）のセルのバルクにも
同一の電圧が印加されて、メインフィールドのセルと同
時に消去される。消去動作の後、過消去されたセルを検
出して一定しきい値電圧（例えば、１Ｖ又はそれ以上の
電圧）以上に高めるプログラム動作（第２プログラム動
作）を実行する。

【０００８】一般的に、ＮＯＲ型フラッシュメモリ装置
のセルアレイは、メインフィールドと、このメインフィ
ールドのセルアレイの内部に発生したハード欠陥（ｈａ
ｒｄｄｅｆｅｃｔ）及びソフト欠陥（ｓｏｆｔ ｄｅｆ
ｅｃｔ）のためにプログラム及び消去動作がフェイルさ
れるセルを救済するための冗長フィールドで構成され、
この時、救済される単位はコア構造に従って、行（又
は、ワードライン）単位又は列（又は、ビットライン）
単位である。

【０００９】フェイルを発生させるメインフィールドに
あるセル（以下、欠陥セルという）は冗長フィールドに
あるセル（以下、冗長セルという）で救済されるが、救
済された後にも、メインフィールドの内部に残って、メ
モリ装置の動作に影響を与える。例えば、ワードライン
性欠陥によるフェイル（ワードラインとビットラインが
電気的に連結される欠陥）の場合は、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタを使用してワードラインを
デコーディングするためのスイッチを作った場合、消去
動作の間、バルクに印加されるプラスの高電圧が同一レ
ベルでゲートにも印加されて、通常のデコーダに使用さ
れるＰＭＯＳトランジスタのドレインの方にＰＭＯＳト
ランジスタのバルクより高電圧が印加されるようになる
ので、デコーダに使用されるＰＭＯＳトランジスタのＰ
Ｎ接合に順方向バイアス（ｆｏｒｗａｒｄ ｂｉａｓ）
が印加されてしまう。ワードラインとバルクが電気的に
連結された場合にも、デコーダに使用されるＰＭＯＳト
ランジスタの接合に順方向バイアスが印加されてしま
う。したがって、このような構造（バルクにバイアスを
印加して消去動作を実行する構造）では、ワードライン
リペア動作を実行できない。この問題点を以下詳細に説
明する。

【００１０】

【発明が解決しようとする課題】図４は従来技術による
１６ＭＮＯＲ型フラッシュメモリ装置を示す構成図であ
り、図５は１つのワードラインに関したワードラインス
イッチ回路を示す回路図である。１６ＭＮＯＲ型フラッ
シュメモリ装置でリード又はプログラム動作の時、１つ
のワードラインを選択するために、先ず、セクタアドレ
スによって１つのセクタが選択される。一般的に、１つ
のセクタの貯蔵容量は６４ＫＢであり、１０２４本のワ
ードラインと５１２本のビットラインで構成される。１
つのセクタを選択した後、１０２４本のワードラインを
デコーディングするために、概念的に、１０ビットアド
レスが必要である。１０ビットアドレスＡ０〜Ａ９は、
第１アドレスＡ０〜Ａ６と第２アドレスＡ７〜Ａ９に分
けられ、第１アドレスは７つのアドレスビットからな
り、第２アドレスは３つのアドレスビットからなる。

【００１１】第１アドレスに従って１２８個の選択器を
各々選択するための第１選択信号ｎＳＳｉ（ｉ＝０〜１
２７）のうち１つが活性化され、第２アドレスに従って
各選択器に対応する８つのワードラインのうち１つを選
択するための第２選択信号ＰＷＬｊ（ｊ＝０〜７）のう
ち１つが活性化される。これにより、活性化された選択
信号に対応する１つのワードラインだけが選択される。
又、プログラム又はリード動作の時には、電源電圧以上
の高電圧がワードラインに印加されなければならないの
で、ワードラインをデコーディングするときに、高電圧
をスイッチできるレベルシフタが要求される。消去動作
はセクタ単位で６４ＫＢのセルに同時に実行されるの
で、セクタ全体のワードライン（ＷＬ０〜ＷＬ１０２
３）にマイナス電圧が印加される。このように、プラス
電圧とマイナス電圧を各動作モードに従って印加するた
めの構造のワードライン選択スイッチ回路を図５に示
す。図５のワードライン選択スイッチ回路は、図６に示
すように、プログラム又はリード動作の時、選択された
ワードラインにプラス電圧を印加し、消去動作の時、選
択されたワードラインにマイナス電圧を印加する。

【００１２】このような構造を有するメモリアレイでワ
ードライン性欠陥が発生した場合、通常、前述した冗長
フィールドにあるセルでメインフィールドのセルを救済
する。即ち、外部から欠陥のあるワードラインにあるセ
ルにアクセスするためにアドレスを印加すると、内部に
ある論理回路によって、リペアされたかを判別した後、
リペアされたと判別されると、冗長フィールドにあるセ
ルを指定するように制御され、以降、メインセルに印加
される全ての電圧条件と同一条件で全ての電圧が冗長セ
ルにあるセルに印加される。しかし、図５に示すよう
に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを両
方使用したワードライン選択スイッチを使用するコアで
ある場合、ワードラインとビットラインが連結される
と、又は、ワードラインとバルクが電気的に連結される
と、消去動作の時にバルクに印加したプラス電圧がワー
ドライン選択スイッチに印加される。すると、印加され
たプラス電圧によって、消去動作の時、ターンオフ状態
に維持されるようにゲート、ソース及びバルクに０Ｖが
印加されるワードライン選択スイッチ内のＰＭＯＳトラ
ンジスタのドレイン−バルク接合に順方向バイアスが印
加されることになる。これによって、素子を使用できな
くなる。

【００１３】又、ＰＭＯＳトランジスタのドレイン−バ
ルク接合の順方向バイアス以外にも、ワードラインにマ
イナス電圧を印加するためにワードライン選択スイッチ
内にあるＮＭＯＳトランジスタのバルク−ドレイン及び
バルク−ソース接合の間にブレークダウン（ｂｒｅａｋ
ｄｏｗｎ）が発生する。より詳細には、ワードライン
−ビットライン連結が発生した場合、消去動作の時、バ
ルクに印加されたプラスの高電圧がビルトイン電圧（ｂ
ｕｉｌｔ ｉｎ ｖｏｌｔａｇｅ）ほど強化され、強化
された電圧がビットラインとワードラインに各々印加さ
れる。そして、ワードライン上の電圧がワードライン選
択スイッチのＮＭＯＳトランジスタのドレインに印加さ
れることによって、マイナス電圧が印加されるＮＭＯＳ
トランジスタのバルク−ドレイン接合の間にブレークダ
ウンが発生し、素子を使用できなくなる。これはマイナ
ス電圧を伝達するＮＭＯＳスイッチを作るためには、Ｎ
ＭＯＳトランジスタのウェルにも同一のマイナス電圧が
印加されるため、および、必須のＰ型半導体基板から分
離されたポケットＰウェル構造のブレークダウン電圧が
低い（ポケットＰウェル領域の濃度が高い）ためであ
る。

【００１４】本発明は上記の点に鑑みなされたもので、
ＮＭＯＳトランジスタだけを使用してワードライン選択
スイッチを構成することによって、ワードライン−ビッ
トライン連結、ワードライン−バルク連結及びワードラ
イン−ワードライン連結等のような欠陥を救済できる不
揮発性半導体メモリ装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の特徴によると、
不揮発性半導体メモリ装置はメモリセルアレイを含み、
アレイは複数のローカルワードライン、複数のビットラ
インそしてローカルワードラインとビットラインの交差
領域に配列された複数のフラッシュＥＥＰＲＯＭセルを
備える。複数のグローバルワードラインがローカルワー
ドラインに各々対応するようにメモリセルアレイを通じ
て配列される。グローバルデコーダ回路はグローバルワ
ードラインに連結され、各動作モードの時、ローカルワ
ードラインに印加されるワードライン電圧でグローバル
ワードラインを駆動し、グローバルワードラインに各々
対応するワードライン選択スイッチを有する。ローカル
デコーダ回路はセクタ選択回路に応じてローカルワード
ラインとグローバルワードラインを連結し、セクタ選択
回路はメモリセルアレイを選択するためのアドレス情報
に従ってセクタ選択信号を発生する。ローカルデコーダ
回路は対応するローカルワードラインとグローバルワー
ドラインの間に各々連結された複数の空乏型ＭＯＳトラ
ンジスタを含み、この空乏型ＭＯＳトランジスタはセク
タ選択信号によって共通に制御される。各ワードライン
選択スイッチは２つのＮＭＯＳトランジスタで構成され
る。

【００１６】このような装置によると、ＮＭＯＳトラン
ジスタだけを使用してワードライン選択スイッチを構成
することによって、ワードライン−ビットライン連結、
ワードライン−バルク連結及びワードライン−ワードラ
イン連結等のような欠陥を救済できる。

【００１７】

【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。

【００１８】図７は本発明の望ましい実施形態によるＮ
ＯＲ型フラッシュメモリ装置を示す構成図である。

【００１９】図７を参照すると、ＮＯＲ型フラッシュメ
モリ装置はメモリセルアレイを含み、メモリセルアレイ
は複数のセクタに分離される。この実施形態において、
２つのセクタ１００がメモリセルアレイを構成する。Ｎ
ＯＲ型フラッシュメモリ装置はグローバルデコーダ回路
１１０、ワードライン選択信号発生回路１２０、ローカ
ルデコーダ回路１３０そしてセクタ選択回路１４０を含
む。各セクタ１００に配列された１Ｋワードライン（以
降、“ローカルワードライン”という）ＷＬ０〜ＷＬ１
０２３は１２８のワードラインセグメントに分けられ、
各ワードラインセグメントは８本のローカルワードライ
ンで構成される。ローカルワードラインに各々対応する
グローバルワードラインＧＷＬ０〜ＧＷＬ１０２３がセ
クタ１００を通じてローカルワードラインと同一の方向
に配列される。即ち、ローカルワードライン対グローバ
ルワードラインの比は１：１である。

【００２０】グローバルデコーダ回路１１０はワードラ
インセグメントに各々対応する選択ブロック１１０＿０
〜１１０＿１２７で構成される。各選択ブロックはワー
ドライン選択スイッチとしての２つのＮＭＯＳトランジ
スタ２００，２０２で構成される。グローバルワードラ
インＧＷＬ０に対応するワードライン選択スイッチは、
例えば、ワードライン選択信号発生回路１２０からの選
択信号Ｓ０ラインに連結されたドレイン、対応するグロ
ーバルワードラインＧＷＬ０に連結されたソースそして
制御信号Ａを取り込むように連結されたゲートを有する
第１ＮＭＯＳトランジスタ２００と、グローバルワード
ラインＧＷＬ０に連結されたドレイン、接地されたソー
スそして制御信号Ｂを取り込むように連結されたゲート
を有する第２ＮＭＯＳトランジスタ２０２で構成され
る。

【００２１】ここで、各選択ブロックの第１ＮＭＯＳト
ランジスタ２００は対応する制御信号Ａによって共通に
制御され、第２ＮＭＯＳトランジスタ２０２は対応する
制御信号Ｂによって共通に制御される。制御信号Ａ，Ｂ
はアドレス信号（例えば、Ａ３〜Ａ９）のデコーディン
グ結果として、図示しないプリデコーダ回路から発生す
る信号であり、選択信号Ｓ０〜Ｓ７はアドレス信号Ａ０
〜Ａ２に従ってワードライン選択信号発生回路１２０か
ら発生する信号である。

【００２２】続いて、図７を参照すると、各ローカルデ
コーダ回路１３０はセクタ選択回路１４０の制御下で対
応するセクタのローカルワードラインＷＬ０〜ＷＬ１０
２３とグローバルワードラインＧＷＬ０〜ＧＷＬ１０２
３を各々電気的に連結する。各ローカルデコーダ回路１
３０は対応するローカルワードライン及びグローバルワ
ードラインの間に連結され、セクタ選択回路１４０から
のセクタ選択信号によって共通に制御される空乏型ＭＯ
Ｓトランジスタで構成される。

【００２３】以下、このような回路構成を有する本発明
のメモリ装置の動作を詳細に説明する。

【００２４】先ず、プログラム及び読み出し動作の時、
１本のローカルワードラインが選択される過程は、１０
２４本のローカルワードラインが１つのセクタを構成す
る場合、第１アドレスとしてのアドレス信号Ａ３〜Ａ９
のアドレスデコーディングによって１２８個のワードラ
インセグメント（又は、ユニット）のうち１つが選択さ
れる。さらに、選択されたワードラインセグメントの内
部の８本のグローバルワードラインのうち１本が第２ア
ドレスとしてのアドレス信号Ａ０〜Ａ２のアドレスデコ
ーディングによって選択される。ここで、１本のグロー
バルワードラインを選択するために、２つのＮＭＯＳト
ランジスタ２００，２０２が使用され、下に位置するＮ
ＭＯＳトランジスタ２０２は非選択のグローバルワード
ラインを接地するように使用される。

【００２５】ＮＭＯＳトランジスタを使用して信号の電
圧降下なしにプラスの高電圧をスイッチングするために
は、ＮＭＯＳトランジスタのゲートにスイッチングしよ
うとする信号よりしきい値電圧以上の高電圧を印加しな
ければならない。このために、ＮＭＯＳトランジスタの
ゲートを一定電圧にプリチャージした後、フローティン
グさせる。ＮＭＯＳトランジスタのドレインにスイッチ
ングしようとする選択信号のプラスの高電圧を印加する
ことによって、ドレインとゲートとの間の容量結合（ｃ
ａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）を使用してゲ
ート電圧をドレイン電圧より、プリチャージレベルほ
ど、高電圧に維持するようにする自己昇圧（ｓｅｌｆ
ｂｏｏｓｔｉｎｇ）回路構造を使用する。このような方
法によって、ＰＭＯＳトランジスタを使用しなくても、
ワードライン選択スイッチを実現できる。

【００２６】選択されたグローバルワードラインとセク
タ選択回路及びローカルデコーダ回路によって、最終的
に１本のローカルワードラインが選択される。セクタを
選択するために使用されるローカルデコーダ回路はグロ
ーバルデコーダ回路から印加された高電圧をそのままに
ローカルワードラインに伝達するために空乏型ＮＭＯＳ
トランジスタを使用する。消去動作の時は、各セクタご
とに分離されたバルクに２０Ｖ程度の高電圧を印加させ
ることにより、浮遊ゲートにある電子はＦ−Ｎトンネリ
ング効果によってバルクに移動する。

【００２７】以上のようなメモリ装置は、ワードライン
選択スイッチにＰＭＯＳトランジスタを使用しないの
で、ワードライン−ビットライン連結によるフェイルが
発生したセクタで、消去動作の時にバルクに高電圧印加
される時、高電圧がビットラインを通じてグローバルワ
ードラインに印加されても、グローバルデコーダ回路の
ワードライン選択スイッチのＮＭＯＳトランジスタのソ
ース−バルク及びドレイン−バルク接合が順方向にバイ
アスされることがなくなる。ＮＭＯＳトランジスタだけ
を使用するコア構造で、欠陥が発生したワードラインを
リペアした後、他の正常なワードラインの動作に影響を
与えないようにするためには、消去動作の時、欠陥ワー
ドラインに連結されたセルが消去されないようにする回
路構造が必要である。これには、リペアされたワードラ
インのデコーディング情報Ａ０〜Ａ２を貯蔵することに
よって、消去の時、リペアされた選択信号ラインに電源
電圧Ｖｃｃを印加して、セクタ選択のために使用する空
乏型ＮＭＯＳトランジスタをシャットオフすることによ
って、リペアされたワードラインをフローティングする
方法を使用する。

【００２８】本発明に使用されたワードラインリペア構
造を図８及び図９を参照して詳細に説明する。ワードラ
インにフェイルが発生した場合、フェイルが発生したワ
ードラインのワードラインセグメント選択のためのアド
レス情報Ａ３〜Ａ９と、選択信号の発生のためのアドレ
ス情報Ａ０〜Ａ２とをヒューズボックスのようなアドレ
ス貯蔵手段に貯蔵する。以降フェイルされたワードライ
ンをアクセスしようとすると、ワードラインセグメント
でリペアされたアドレスを示すように制御される。消去
動作の時には、フェイルを発生させたグローバルワード
ラインに電源電圧Ｖｃｃ が印加されるようにフェイル
されたグローバルワードラインのデコーディングパス
（ｐａｔｈ）を開き、実際フェイルされたワードライン
の選択信号ラインに電源電圧を印加することによって、
消去を禁止する。このような構造を使用すると、実際フ
ェイルが発生したローカルワードラインの外に、他のフ
ェイルが発生したグローバルワードラインの選択信号ラ
インにも電源電圧Ｖｃｃが印加されて（選択信号ライン
は１０２４本のワードラインに共通に使用されるの
で）、実際はフェイルされなくても、消去禁止されるワ
ードラインが形成される特性を有する。

【００２９】

【発明の効果】以上のように本発明によれば、ＮＭＯＳ
トランジスタだけを使用してワードライン選択スイッチ
を構成することによって、ワードライン−ビットライン
連結、ワードライン−バルク連結及びワードライン−ワ
ードライン連結等のような欠陥を救済できる。

【図面の簡単な説明】

【図１】電気的に消去及びプログラム可能なメモリセル
の構造を示す断面図である。

【図２】消去及びプログラム状態に対応するしきい値電
圧の分布を示す図である。

【図３】一般的な消去アルゴリズムを示す図である。

【図４】従来技術によるＮＯＲ型フラッシュメモリ装置
を示す構成図である。

【図５】従来技術によるワードライン選択スイッチを示
す回路図である。

【図６】各動作モードに必要な電圧をワードラインに伝
達する従来技術の流れを示す図である。

【図７】本発明によるＮＯＲ型フラッシュメモリ装置を
示す構成図である。

【図８】各動作モードに必要な電圧をワードラインに伝
達する本発明の流れを示す図である。

【図９】消去動作の時、リペアされたローカルワードラ
イン及びグローバルワードラインの関係を示す図であ
る。

【符号の説明】

１００ セクタ １１０ グローバルデコーダ回路 １２０ ワードライン選択信号発生回路 １３０ ローカルデコーダ回路 １４０ セクタ選択回路 ２００ 第１ＮＭＯＳトランジスタ ２０２ 第２ＮＭＯＳトランジスタ ＧＷＬ０〜ＧＷＬ１０２３ グローバルワードライン ＷＬ０〜ＷＬ１０２３ ローカルワードライン

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のローカルワードライン、複数のビ
   ットラインそして前記ローカルワードラインと前記ビッ
   トラインの交差領域に配列された複数のフラッシュＥＥ
   ＰＲＯＭセルを備えるメモリセルアレイと、 前記ローカルワードラインに各々対応するように前記メ
   モリセルアレイを通じて配列された複数のグローバルワ
   ードラインと、 このグローバルワードラインに連結され、各動作モード
   の時、前記ローカルワードラインに印加されるワードラ
   イン電圧で前記グローバルワードラインを駆動し、前記
   グローバルワードラインに各々対応するワードライン選
   択スイッチを有するグローバルデコーダ回路と、 セクタ選択信号に応じて前記ローカルワードラインと前
   記グローバルワードラインを連結するローカルデコーダ
   回路と、 前記メモリセルアレイを選択するためのアドレス情報に
   従って前記セクタ選択信号を発生するセクタ選択回路と
   を含み、 前記ローカルデコーダ回路は対応する前記ローカルワー
   ドラインと前記グローバルワードラインの間に各々連結
   された複数の空乏型ＭＯＳトランジスタを含み、この空
   乏型ＭＯＳトランジスタは前記セクタ選択信号によって
   共通に制御され、前記各ワードライン選択スイッチは２
   つのＮＭＯＳトランジスタで構成されることを特徴とす
   る不揮発性半導体メモリ装置。
2. 【請求項２】 前記空乏型ＭＯＳトランジスタの各々は
   マイナスしきい値電圧を有する空乏型ＮＭＯＳトランジ
   スタを含むことを特徴とする請求項１に記載の不揮発性
   半導体メモリ装置。
3. 【請求項３】 前記各ワードライン選択スイッチの第１
   ＮＭＯＳトランジスタはワードライン選択信号発生回路
   からの選択信号を取り込むドレイン、対応するグローバ
   ルワードラインに連結されたソースそして第１制御信号
   を取り込むように連結されたゲートを有し、第２ＮＭＯ
   Ｓトランジスタは前記対応するグローバルワードライン
   に連結されたドレイン、接地されたソースそして第２制
   御信号を取り込むように連結されたゲートを含むことを
   特徴とする請求項１に記載の不揮発性半導体メモリ装
   置。
4. 【請求項４】 前記第１及び第２制御信号はグローバル
   ワードラインのセグメントを選択するためのアドレス情
   報のデコーディング結果として発生することを特徴とす
   る請求項３に記載の不揮発性半導体メモリ装置。
5. 【請求項５】 前記ローカルワードラインのうち、リペ
   アされたローカルワードラインに対応するワードライン
   選択スイッチに印加される選択信号は電源電圧レベルを
   有することを特徴とする請求項３に記載の不揮発性半導
   体メモリ装置。
6. 【請求項６】 消去動作が実行される時、前記空乏型Ｎ
   ＭＯＳトランジスタのゲートには接地電圧が印加され、
   前記ＥＥＰＲＯＭセルのバルクには約２０Ｖの高電圧が
   印加されることを特徴とする請求項２に記載の不揮発性
   半導体メモリ装置。
7. 【請求項７】 リペア動作が実行される時、前記ワード
   ライン選択スイッチの第１ＮＭＯＳトランジスタのゲー
   トには電源電圧が印加されることを特徴とする請求項３
   に記載の不揮発性半導体メモリ装置。