KR100634155B1 - 플래시 메모리 장치의 워드 라인 선택 회로 - Google Patents

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Abstract

본 발명에 따른 워드 라인 선택 회로는 복수 개의 워드 라인 선택기들을 포함한다. 상기 각 워드 라인 선택기는 스위치 회로들 및 복수 개의 레벨 쉬프터들을 포함한다. 상기 각 스위치 회로는 제 1 그룹의 디코딩 어드레스들 및 리던던시 여부를 알리는 스위치 제어 신호들의 제어에 의해 프로그램 전압, 접지 전압 및 소거 전압 중 하나를 대응되는 상기 각 레벨 쉬프터로 전달한다. 상기 각 레벨 쉬프터들은 제 2 그룹의 디코딩 어드레스들 및 대응되는 상기 스위치 회로로부터의 전압의 제어에 의해 프로그램 전압, 독출 전압, 소거 전압 및 접지 전압 중 하나를 대응되는 워드 라인으로 선택적으로 전달하며, 대응되는 워드 라인이 페일된 경우에는 소거 전압의 전달을 차단한다. 이와 같이, 상기 각 스위치 회로가 리던던시 여부를 알리는 스위치 제어 신호의 제어에 의해 페일된 워드 라인으로의 소거 전압 전달을 차단하여 페일된 메모리 셀들의 과소거를 방지함으로써, 플래시 메모리 장치의 페일이 방지된다.

Description

플래시 메모리 장치의 워드 라인 선택 회로{A WORDLINE SELECTION CIRCUIT OF FLASH MEMORY DEVICE}
도 1은 일반적인 플래시 메모리 셀의 구조를 보여주는 단면도;
도 2는 프로그램 및 소거 동작에 따른 메모리 셀의 드레솔드 전압 분포를 보여주는 도면;
도 3은 소거 동작에 따른 메모리 셀의 드레솔드 전압 분포 변화를 보여주는 도면;
도 4는 종래의 기술에 따른 워드 라인 선택 회로의 개념도;
도 5는 도 4의 워드 라인 선택 회로의 구성을 보여주는 회로도;
도 6은 본 발명에 따른 워드 라인 선택 회로의 개념도 및;
도 7은 도 6의 워드 라인 선택 회로의 구성을 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 소거 전압 발생 회로 200 : 프로그램 전압 발생 회로
300 : 독출 전압 발생 회로 400 : 워드 라인 선택 회로
본 발명은 플래시 메모리 장치에 관한 것으로서, 더 구체적으로는 플래시 메모리 장치의 워드 라인 선택 회로에 관한 것이다.
도 1 및 도 2를 참조하면, 플래시 메모리 셀은 반도체 기판(2)위에 소오스(source; 3) - 드레인(drain; 4) 사이에 형성되는 전류 경로(current pass) 및 상기 반도체 기판(2)위에 소정의 두께(약 100Å)를 가지는 절연막들(7, 9)을 사이에 두고 형성되는 플로팅 게이트(floating gate; 9)와 제어 게이트(control gate; 8)로 구성된다. 상기 플래시 메모리 셀의 프로그램(program)은 아래의 표와 같이 소오스 영역(3)과 반도체 기판 즉 벌크 영역(2)을 접지시키고, 제어 게이트(8)에 양의 고전압(program voltage; Vpgm, 예를 들어, 약 10V ∼ 20V)을 인가하고 그리고 드레인 영역(4)에 프로그램하기 위한 전압(예를 들어, 약 5V ∼ 6V)을 인가하여 핫 캐리어(hot carrier)들을 발생시킴으로써 이루어진다. 상기 핫 캐리어들은 제어 게이트(8)에 인가되는 고전압(Vpgm)의 전계(electric field)에 의해 벌크 영역(2)의 전자들이 플로팅 게이트(6)에 축적되고, 드레인 영역(4)에 공급되는 전하들이 누적되어 발생된다. 상기 플래시 메모리 셀들이 프로그램되면, 플래시 메모리 셀들은 소정의 프로그램 전압 산포(예를 들어, 약 6V ∼ 7V)의 프로그램 드레솔드 전압(program threshold voltage)을 가지게 된다.
상기 플래시 메모리 셀의 소거(erase)는 아래의 표와 같이 제어 게이트(8)에 음의 고전압(erase voltage; Vera, 예를 들어, 약 -10V ∼ -20V)을 인가하고, 벌크 영역(2)에 소정의 전압(예를 들어, 약 5V)을 인가하여 F-N 터널링(Fowler-Nordheim tunneling) 현상을 유발시킴으로써 이루어지며, 상기 플래시 메모리 셀들은 벌크 영역(2)을 공유하는 섹터 단위로 소거된다. 상기 F-N 터널링은 플로팅 게이트(6)에 축적된 전자들을 소오스 영역(3)으로 방출시킴으로써, 플래시 메모리 셀들이 소정의 전압 산포(예를 들어, 약 1V ∼ 3V)의 소거 드레솔드 전압(erase threshold voltage)을 가지게 한다.
상기 프로그램 동작에 의해 드레솔드 전압이 높아진 플래시 메모리 셀은 독출 동작시, 드레인 영역(4)으로부터 소오스 영역(3)으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고, 상기 소거 동작에 의해 드레솔드 전압이 낮아진 플래시 메모리 셀은 드레인 영역(4)으로부터 소오스 영역(3)으로 전류가 주입되어 온(on)된 것처럼 보인다.
동 작 모 드 Vg Vd Vs Vb
프 로 그 램 + 10V + 5V ∼ + 6V 0V 0V
소 거 - 10V Floating Floating + 6V
소 거 정 정 + 3V + 5V ∼ + 6V 0V 0V
독 출 + 4.5V +1V 0V 0V
상기 플래시 메모리 셀들은 플래시 메모리 어레이의 구성에 있어서, 고집적화를 위해 상기 벌크 영역(2)을 공유하도록 구성되므로, 하나의 섹터(sector)에 포함되는 플래시 메모리 셀들은 동시에 소거된다. 이때, 섹터내의 모든 플래시 메몰 셀들이 동시에 소거되면, 플래시 메모리 셀들 각각이 가지는 드레솔드 전압에 대한 균일성(uniformity)으로 인해서, 플래시 메모리 셀들 중 일부가 소거 드레솔드 전압 산포를 벗어나게 된다. 소거 드레솔드 전압 산포를 벗어나 플래시 메모리 셀들 중에서 '0V'이하의 드레솔드 전압을 가지는 플래시 메모리 셀들을 과소거 메모리 셀(over erase memory cell)이라 하며, 이를 위해 과소거된 플래시 메모리 셀의 드 레솔드 전압을 소거 드레솔드 전압 산포내로 분포시키는 일련의 수정 동작(over erase repair; 과소거 정정)이 수행되어야 한다.
도 3a 내지 도 3c를 참조하면, 플래시 메모리 장치의 소거 동작은 제 1 프로그램, 소거 그리고 제 2 프로그램 동작으로 구분된다. 상기 제 1 프로그램 동작 동안에는 도 3a와 같이 상기 메모리 셀 어레이의 메모리 셀들 중 소거 드레솔드 전압을 가지는 즉, 소거된 메모리 셀들이 프로그램 드레솔드 전압을 가지도록 프로그램(A→B)한다. 상기 소거 동작 동안에는 도 3b와 같이 상기 메모리 셀 어레이의 메모리 셀들 중 하나의 섹터 단위의 메모리 셀들을 동시에 소거(B→C)한다. 그리고, 상기 제 2 프로그램 동작 동안에는 도 3c와 같이, 소거된 메모리 셀들 중 과소거된 메모리 셀들의 드레솔드 전압들이 소거 드레솔드 전압 산포 내에 위치되도록 프로그램(C→D)한다.
도 4 내지 도 5b를 참조하면, 종래의 기술에 따른 워드 라인 선택 회로(40)는 소거 전압 발생 회로(10), 프로그램 전압 발생 회로(20) 및 독출 전압 발생 회로(30)로부터의 소거 전압(Vera), 프로그램 전압(Vpp) 및 독출 전압(Vrea) 중 하나를 워드 라인(WL; 50)으로 전달한다. 상기 워드 라인 선택 회로(40)는 복수 개의 워드 라인 선택기들(WSL0, WLS1, ..., WLS126, WLS127)을 구비한다.
상기 각 워드 라인 선택기(WLS)는 스위치 회로(SC1) 및 레벨 쉬프터들(LS1, LS2, ..., LS7, LS8)을 구비한다. 상기 스위치 회로(SC1)는 스위치들(S1, S2)을 구비하며, 제 1 디코더(61)에 의해 디코딩된 어드레스들(nSS0, nSS1, ..., nSS126, nSS127)에 응답해서 프로그램 전압(Vpp)과 접지 전압(VSS) 중 하나를 상기 레벨 쉬 트터들(LS1, LS2, ..., LS7, LS8)로 선택적으로 전달한다. 상기 각 레벨 쉬프터(LS)는 제 2 디코더(63)에 의해 디코딩된 어드레스들(PWL0, PWL1, ..., PWL6, PWL7) 및 상기 스위치 회로(SC1)로부터의 프로그래 전압(Vpp)이나 접지 전압(VSS)에 응답해서 프로그램 전압(Vpp), 독출 전압(Vrea) 그리고 소거 전압(Vera) 중 하나를 각 워드 라인(WL)으로 전달한다.
즉, 도 5a와 같이 프로그램 및 독출 동작 동안에는, 상기 스위치 회로(SC1)로부터 프로그램 전압(Vpp) 및 독출 전압(Vera; 도시되지 않음)이 각 레벨 쉬프터(LS)로 전달된다. 이에 따라, 각 레벨 쉬프터(LS)는 디코딩 어드레스(PWL0, PWL1, ..., PWL6, PWL7)의 제어에 의해 프로그램 전압(Vpp), 독출 전달(Vrea) 및 접지 전압(VSS) 중 하나를 대응되는 워드 라인(WL)으로 전달한다. 그리고, 도 5b와 같이 소거 동작 동안에는, 상기 스위치 회로(SC1)로부터 프로그램 전압(Vpp)이 각 레벨 쉬프터(LS)로 전달된다. 이에 따라, 각 레벨 쉬프터(LS)는 디코딩 어드레스(PWL0, PWL1, ..., PWL6, PWL7)의 제어에 의해 소거 전압(Vera)을 대응되는 워드 라인(WL)으로 전달한다.
상기한 바와 같이, 일반적인 워드 라인 선택 회로는 두 개의 디코더들(61, 63)에 의해 디코딩된 어드레스들(nSS0, nSS1, ..., nSS126, nSS127, PWL0, PWL1, ..., PWL6, PWL7)의 제어에 의해 프로그램 전압(Vpp), 독출 전압(Vrea) 및 소거 전압(Vera) 중 하나를 대응되는 워드 라인(WL)으로 전달한다. 그런데, 플래시 메모리 장치뿐만 아니라, 모든 반도체 메모리 장치는 제조 공정 상에서 페일되는 메모리 셀들을 구제하기 위한 리던던시 메모리 셀들(redundancy memory cells)을 구비 하고, 페일된 메모리 셀들을 리던던시 메모리 셀들로 리페어한다. 상기 메모리 셀들의 리페어는 워드 라인 단위로 메모리 셀들을 리페어하는 로우 리던던시(row redundancy) 기술과 비트 라인 단위로 메모리 셀들을 리페어하는 칼럼 리던던시(column redundancy) 기술로 구분된다.
이와 같이, 리던던시 메모리 셀들로 대체된 즉, 페일된 메모리 셀들은 플래시 메모리 장치의 모든 동작에 영향을 주어서는 않된다. 그러나, 워드 라인성 페일인 경우 즉, 페일된 워드 라인이 누설 경로(leakage path)를 가지고 있고 그리고 정상 워드 라인과 페일된 워드 라인간에 브리지(bridge)가 발생된 경우에는, 페일된 메모리 셀들이 소거될 때, 페일된 워드 라인으로 소거 전압(Vera) 만이 공급되고 프로그램 전압(Vpp)이 공급되지 않은 현상으로 인해, 페일된 메모리 셀들이 과소거되는 문제점이 발생된다. 이러한 문제점은 페일된 메모리 셀들의 드레솔드 전압이 '0V' 이하로 낮아지기 때문에, 정상 메모리 셀들의 프로그램 동작에도 영향을 미치게 되므로 플래시 메모리 장치가 오동작되어, 결국 페일되는 문제점으로 발전된다.
따라서, 본 발명의 목적은 플래시 메모리 장치의 페일을 방지하는 워드 라인 선택 회로를 제공하는 것이다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발 명에 따른 플래시 메모리 장치는 플래시 타입의 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와; 상기 메모리 셀들을 따라 행의 방향으로 신장하는 복수 개의 워드 라인들과; 상기 워드 라인들과 교차되도록 상기 메모리 셀들을 따라 열의 방향으로 신장하는 복수 개의 비트 라인들과; 외부로부터의 어드레스들을 디코딩하는 디코더와; 상기 디코더에 의해서 디코딩된 상기 어드레스들 및 복수 개의 스위치 신호들에 응답해서 상기 워드 라인들 중 하나를 선택하는 워드 라인 선택 수단 및; 상기 메모리 셀들 중 불량 메모리 셀들의 주소 정보를 가지며, 상기 어드레스들이 상기 불량 메모리 셀들의 주소를 나타낼 때, 상기 스위치 신호들을 발생하는 리페어 정보 저장 수단을 포함하고, 상기 워드 라인 선택 수단은 소거 동작 동안에, 디코딩된 상기 어드레스들 및 상기 스위치 신호들에 응답해서 상기 불량 메모리 셀들에 연결된 워드 라인으로 공급되는 소거 전압을 차단한다.
이 실시예에 있어서, 상기 워드 라인 선택 수단은 상기 각 워드 라인에 연결된 복수 개의 워드 라인 선택 회로들을 포함하고, 상기 각 워드 라인 선택 회로는 디코딩된 상기 어드레스들 및 상기 스위치 제어 신호들에 응답해서 상기 소거 전압 및 프로그램 전압을 선택적으로 출력하는 스위치 회로 및, 상기 소거 전압 및 프로그램 전압의 공급 여부에 따라 상기 소거 전압과 상기 프로그램 전압 중 하나를 선택적으로 대응되는 상기 워드 라인으로 전달하는 레벨 변환기를 포함한다.
이 실시예에 있어서, 상기 스위치 회로는 디코딩된 상기 어드레스들 중 하나에 응답해서 외부로부터의 상기 프로그램 전압을 상기 레벨 변환기로 선택적으로 전달하는 제 1 스위치 회로 및, 상기 어드레스들 중 하나 및 상기 스위치 신호들 중 하나에 응답해서 상기 소거 전압을 상기 레벨 변환기로 선택적으로 전달하는 제 2 스위치 회로를 포함한다.
(작용)
이와 같은 장치에 의해서, 페일된 워드 라인으로 공급되는 소거 전압을 차단하여, 페일된 메모리 셀들의 과소거를 방지함으로써, 전체 디바이스의 페일이 방지된다.
(실시예)
이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 6 및 도 7에 의거하여 상세히 설명한다.
도 7을 참조하면, 본 발명에 따른 워드 라인 선택 회로(400)는 복수 개의 워드 라인 선택기들(WLS0, WLS1, ..., WLS126, WLS127)을 포함한다. 상기 각 워드 라인 선택기(WLS)는 스위치 회로들(SC1, SC2, ..., SC7, SC8) 및 복수 개의 레벨 쉬프터들(LS1, LS2, ..., SL7, LS8)을 포함한다. 상기 각 스위치 회로(SC1, SC2, ..., SC7, SC8)는 제 1 그룹의 디코딩 어드레스들(nSS0, nSS1, ..., nSS126, nSS127) 및 리던던시 여부를 알리는 스위치 제어 신호들(SW0, SW1, ..., SW1022, SW1023)의 제어에 의해 프로그램 전압(Vpp), 접지 전압(VSS) 및 소거 전압(Vera) 중 하나를 상기 레벨 쉬프터들(LS1, LS2, ..., LS7, LS8)로 전달한다. 상기 각 레벨 쉬프터들(LS1, LS2, ..., SL7, LS8)은 제 2 그룹의 디코딩 어드레스들(PWL0, PWL1, ..., PWL6, PWL7) 및 상기 스위치 회로(SC1)로부터의 전압의 제어에 의해 프로그램 전압(Vpp), 독출 전압(Vrea), 소거 전압(Vera) 및 접지 전압(VSS) 중 하나 를 대응되는 워드 라인(WL)으로 선택적으로 전달하며, 대응되는 워드 라인(WL)이 페일된 경우에는 소거 전압(Vera)의 전달을 차단한다. 이와 같이, 상기 각 스위치 회로(SC1, SC2, ..., SC7, SC8)가 리던던시 여부를 알리는 스위치 제어 신호(SW)의 제어에 의해 페일된 워드 라인(WL)으로의 소거 전압 전달을 차단하여 페일된 메모리 셀들의 과소거를 방지함으로써, 플래시 메모리 장치의 페일이 방지된다.
도 6을 참조하면, 본 발명에 따른 플래시 메모리 장치의 워드 라인 선택 회로(400)는 소거 전압(Vera), 프로그램 전압(Vpp) 및 독출 전압(Vrea)을 대응되는 워드 라인(WL)으로 선택적으로 전달한다. 그리고, 소거 동작 동안에, 페일된 메모리 셀들에 연결된 워드 라인(WL) 즉, 페일된 워드 라인(WL)으로 공급되는 소거 전압(Vera)을 차단하여, 페일된 메모리 셀들의 과소거를 방지하는 것을 특징으로 한다.
도 7을 참조하면, 본 발명에 따른 워드 라인 선택 회로(400)는 복수 개의 워드 라인 선택기들(WLS0, WLS1, ..., WLS126, WLS127)을 포함한다. 상기 각 워드 라인 선택기(WLS0, WLS1, ..., WLS126, WLS127)은 스위치 회로들(SC1, SC2, ..., SC7, SC8) 및 레벨 쉬프터들(LS1, LS2, ..., LS7, SL8)을 포함한다. 상기 각 스위치 회로(SC1, SC2, ..., SC7, SC8)는 스위치들(S1, S2, S3, S4, S5)을 포함한다. 상기 스위치(S1)의 일 단자는 프로그램 전압(Vpp)을 받아들이고, 타 단자는 각 레벨 쉬프터(LS)의 PMOS 트랜지스터들(PM1)의 게이트에 연결된다.
상기 스위치(S2)의 일 단자는 접지 전압(VSS)을 받아들이고, 타 단자는 각 레벨 쉬프터(LS)의 PMOS 트랜지스터들(PM1)의 게이트에 연결된다. 상기 스위치(S3)의 일 단자는 프로그램 전압(Vpp)을 받아들이고, 타 단자는 각 레벨 쉬프터(LS)의 NMOS 트랜지스터들(NM1)의 게이트에 연결된다. 상기 스위치(S4)의 일 단자는 접지 전압(VSS)을 받아들이고, 타 단자는 각 레벨 쉬프터(LS)의 NMOS 트랜지스터들(NM1)의 게이트에 연결된다. 상기 스위치(S5)의 일 단자는 소거 전압(Vera)을 받아들이고, 타 단자는 각 레벨 쉬프터(LS)의 NMOS 트랜지스터들(NM1)의 게이트에 연결된다.
상기 각 레벨 쉬프터(LS1, LS2, ..., LS7, LS8)는 스위치들(S6, S7) 및 MOS 트랜지스터들(PM1, NM1)을 포함한다. 상기 스위치(S6)의 일 단자는 프로그램 전압(Vpp)을 받아들이고, 타 단자는 PMOS 트랜지스터(PM1)의 소오스에 연결된다. 상기 스위치(S7)의 일 단자는 접지 전압(VSS)을 받아들이고, 타 단자는 PMOS 트랜지스터(PM1)의 소오스에 연결된다. 상기 PMOS 트랜지스터(PM1)은 상기 스위치들(S6, S7)의 타 단자와 대응되는 워드 라인(WL) 사이에 형성되는 전류 통로 및 상기 스위치 회로(SC)의 스위치들(S1, S2)의 타 단자들에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(NM1)는 소거 전압(Vera) 단자와 상기 워드 라인(WL) 사이에 형성되는 전류 통로 및 상기 스위치 회로(SC1)의 스위치들(S3, S4, S5)의 타 단자들에 연결되는 게이트를 가진다.
통상적으로, 16M(mega) 플래시 메모리 장치에서는 프로그램 동작시, 한 개의 워드 라인을 선택하기 위해서 먼저 한 개의 섹터를 선택한다. 그리고, 하나의 섹터는 64KB(kilo byte)의 크기를 가지며, 1024 개의 워드 라인들(WL's)과 512 개의 비트 라인들(BL's)을 포함한다. 한 개의 섹터가 선택되면, 1024 개의 워드 라인들 중 하나를 선택하기 위해서 10개의 어드레스들이 입력되는데, 이 중 7 개의 어드레스들은 128 개의 제 1 그룹의 디코딩 어드레스들(nSS0, nSS1, ..., nSS126, nSS127)로 디코딩되고, 그리고 3 개의 어드레스는 8 개의 제 2 그룹의 디코딩 어드레스들(PWL0, PWL1, ..., PWL6, PWL7)로 디코딩되어 하나의 워드 라인(WL)을 활성화시킨다.
그리고, 프로그램이나 독출 동작 동안에는, 전원 전압(VCC) 이상의 전압 레벨을 가지는 프로그램 전압(Vpp)이나 독출 전압(Vrea)이 필요로되는데, 이를 위해 레벨 쉬프터들(LS1, LS2, ..., LS7, LS8)이 필요로된다. 그리고, 소거 동작 동안에는, 하나의 섹터 단위의 모든 메모리 셀들이 소거되므로, 섹터 전체의 워드 라인들(WL's) 즉, 1024 개의 워드 라인들(WL's)에 소거 전압(Vera)이 모두 공급되어야 한다.
이러한 구조를 가지는 메모리 셀 어레이에서 워드 라인성 페일이 발생될 경우에, 리던던시 워드 라인(redundancy wordline; RWL)에 연결된 메모리 셀들로 페일된 메모리 셀들을 리페어한다. 즉, 외부 어드레스들이 페일된 워드 라인(WL)의 주소가 가지면, 리페어 정보를 가지는 퓨징 장치(도시되지 않음)에 의해 리페어 여부가 판단되고, 그 결과 입력된 어드레스들의 주소가 페일된 워드 라인을 지정하면, 리페어된 리던던시 워드 라인(RWL)이 선택된다.
그리고, 이러한 리페어 과정 동안에는 페일된 메모리 셀들이 정상 메모리 셀들의 동작에는 전혀 영향을 미치지 않아야 한다. 그러나, 페일된 메모리 셀들은 리페어 과정 후에도 메모리 셀 어레이에 계속적으로 남아있게 되어 나머지 정상 메 모리 셀들의 동작에 연향을 미치게 된다. 즉, 상기한 바와 같이, 페일된 메모리 셀들이 과소거되어, 프로그램 동작 동안에 비트 라인(BL)으로 인가되는 전압이 페일된 메모리 셀을 통해 디스챠지됨으로써, 정상 메모리 셀들의 프로그램 동작을 방해하는 등의 전체 플래시 메모리 장치의 오동작이 유발된다.
이를 방지하기 위해, 본 발명에 따른 플래시 메모리 장치에서는 페일된 메모리 셀들이 연결된 워드 라인 즉, 페일된 워드 라인(WL)으로 소거 전압(Vera)의 전달을 차단한다. 즉, 페일된 메모리 셀들의 소거를 차단하여, 프로그램 동작시 비트 라인 전압의 강하를 방지하는 것이다. 상기 워드 라인 선택 회로(400)의 각 워드 라인 선택기들(WLS0, WLS1, ..., WLS126, WLS127)의 스위치 회로(SC1)가 소거 전압(Vrea)을 차단하거나, 전달하는 리벨 쉬프터들(LS1, LS2, ..., LS7, LS8)을 제어하는 역할을 한다.
소거 동작 동안에, 제 1 및 제 2 그룹들의 디코딩 어드레스들(nSS0, nSS1, ..., nSS126, nSS127, PWL0, PWL1, ..., PWL6, PWL7)의 제어에 의해 모든 워드 라인들이 선택되면, 상기 스위치 신호들(SW0, SW1, ..., SW1022, SW1023)의 제어에 의해 워드 라인(WL)으로의 소거 전압(Vera) 공급 여부가 결정된다. 예를 들어, 소거 동작이 진행 중이고 그리고 워드 라인(WL0)이 페일된 워드 라인이라고 가정하면, 상기 스위치 회로(SC1)의 스위치들(S1, S3)이 제 1 그룹의 디코딩 어드레스(nSS0)의 제어에 의해 턴-온된다.
그리고, 워드 라인(WL0)이 페일된 워드 라인이므로, 리던던시 여부를 알리는 스위치 제어 신호(SW0)가 활성화되어 스위치(S4)가 턴-온된다. 이로써, PMOS 트랜 지스터(PM1)의 게이트에는 프로그램 전압(Vpp)이 인가되고 그리고 NMOS 트랜지스터(NM1)의 게이트에는 접지 전압(VSS)이 인가되어 워드 라인(WL0)은 플로팅된다. 이에 따라, 워드 라인(WL0)에 연결된 메모리 셀들의 게이트로는 소거 전압(Vera)이 공급되지 않으므로, 페일된 워드 라인(WL0)에 연결된 메모리 셀들은 소거되지 않는다. 이와 같이, 페일된 메모리 셀들의 과소거가 방지됨으로써, 페일된 메모리 셀들의 과소거에 의해 발생되는 플래시 메모리 장치의 오동작이 방지된다.
이상에서, 본 발명에 따른 플래시 메모리 장치를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 페일된 워드 라인으로 공급되는 소거 전압을 차단하여, 페일된 메모리 셀들의 과소거를 방지함으로써, 전체 디바이스의 페일이 방지된다.

Claims (6)

  1. 플래시 타입의 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와;
    상기 메모리 셀들을 따라 행의 방향으로 신장하는 복수 개의 워드 라인들과;
    상기 워드 라인들과 교차되도록 상기 메모리 셀들을 따라 열의 방향으로 신장하는 복수 개의 비트 라인들과;
    외부로부터의 어드레스들을 디코딩하는 디코더와;
    상기 디코더에 의해서 디코딩된 상기 어드레스들 및 복수 개의 스위치 신호들에 응답해서 상기 워드 라인들 중 하나를 선택하는 워드 라인 선택 수단 및;
    상기 메모리 셀들 중 불량 메모리 셀들의 주소 정보를 가지며, 상기 어드레스들이 상기 불량 메모리 셀들의 주소를 나타낼 때, 상기 스위치 신호들을 발생하는 리페어 정보 저장 수단을 포함하고,
    상기 워드 라인 선택 수단은,
    소거 동작 동안에, 디코딩된 상기 어드레스들 및 상기 스위치 신호들에 응답해서 상기 불량 메모리 셀들에 연결된 워드 라인으로 공급되는 소거 전압을 차단하는 플래시 메모리 장치.
  2. 제 1항에 있어서,
    상기 워드 라인 선택 수단은,
    상기 각 워드 라인에 연결된 복수 개의 워드 라인 선택 회로들을 포함하고,
    상기 각 워드 라인 선택 회로는,
    디코딩된 상기 어드레스들 및 상기 스위치 제어 신호들에 응답해서 상기 소거 전압 및 프로그램 전압을 선택적으로 출력하는 스위치 회로 및,
    상기 소거 전압 및 프로그램 전압의 공급 여부에 따라 상기 소거 전압과 상기 프로그램 전압 중 하나를 선택적으로 대응되는 상기 워드 라인으로 전달하는 레벨 변환기를 포함하는 플래시 메모리 장치.
  3. 제 2항에 있어서,
    상기 스위치 회로는,
    디코딩된 상기 어드레스들 중 하나에 응답해서 외부로부터의 상기 프로그램 전압을 상기 레벨 변환기로 선택적으로 전달하는 제 1 스위치 회로 및,
    상기 어드레스들 중 하나 및 상기 스위치 신호들 중 하나에 응답해서 상기 소거 전압을 상기 레벨 변환기로 선택적으로 전달하는 제 2 스위치 회로를 포함하는 플래시 메모리 장치.
  4. 플래시 타입의 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와;
    상기 메모리 셀들을 따라 행의 방향으로 신장하는 복수 개의 워드 라인들과;
    상기 워드 라인들과 교차되도록 상기 메모리 셀들을 따라 열의 방향으로 신장하는 복수 개의 비트 라인들과;
    외부로부터의 어드레스들을 디코딩하는 디코더와;
    상기 디코더에 의해서 디코딩된 상기 어드레스들 및 복수 개의 스위치 신호들에 응답해서 상기 워드 라인들 중 하나를 선택하는 워드 라인 선택 수단 및;
    상기 메모리 셀들 중 불량 메모리 셀들의 주소 정보를 가지며, 상기 어드레스들이 상기 불량 메모리 셀들의 주소를 나타낼 때, 상기 스위치 신호들을 발생하는 리페어 정보 저장 수단을 포함하고,
    상기 워드 라인 선택 수단은,
    상기 워드 라인들에 각각 대응하고, 디코딩된 상기 어드레스들 및 상기 스위치 제어 신호들에 응답해서 상기 소거 전압 또는 프로그램 전압을 선택적으로 대응하는 워드 라인으로 출력하는 복수의 스위치 회로들을 포함하며;
    소거 동작 동안에, 디코딩된 상기 어드레스들 및 상기 스위치 신호들에 응답해서 상기 불량 메모리 셀들에 연결된 워드 라인으로 공급되는 소거 전압을 차단하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 스위칭 회로들에 각각 연결되고, 연결된 스위치 회로를 통해 공급되는 상기 소거 전압 또는 상기 프로그램 전압을 상기 대응하는 워드 라인으로 전달하는 복수의 레벨 변환기들을 포함하는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 스위치 회로들 각각은,
    디코딩된 상기 어드레스들 중 대응하는 어드레스에 응답해서 외부로부터의 상기 프로그램 전압을 상기 대응하는 레벨 변환기로 선택적으로 전달하는 제 1 스위치 회로 및,
    상기 어드레스들 중 대응하는 어드레스 및 상기 스위치 신호들 중 대응하는 스위치 신호에 응답해서 상기 소거 전압을 상기 대응하는 레벨 변환기로 선택적으로 전달하는 제 2 스위치 회로를 포함하는 플래시 메모리 장치.
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