KR20040008023A - 플래쉬 메모리 장치의 블럭 선택 회로 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 장치의 블럭 선택 회로에 관한 것으로, 소정의 전압 조건에 의해 프로그램 및 소거가 가능한 플래쉬 메모리 셀을 포함하며, 어드레스 신호와 선택 신호 및 플래쉬 메모리 셀의 상태에 따라 블럭 선택 신호를 출력하기 위한 선택부와, 상기 블럭 선택 신호 및 클럭 신호에 따라 소정의 고전압을 유지하는 신호를 출력하기 위한 고전압 펌핑부와, 상기 고전압 펌핑부의 출력 신호에 따라 플래쉬 메모리 셀 블럭의 게이트 셀렉트 라인, 워드라인 및 소오스 셀렉트 라인에 소정의 바이어스를 인가하기 위한 스위칭부를 포함하여 이루어져, 초기 소거 상태의 플래쉬 메모리 셀을 프로그램시키는 동작만으로 불량 블럭에 소정 전압이 인가되지 않도록 하여 패키지 이후에도 불량 블럭에 대한 처리를 할 수 있는 플래쉬 메모리 장치의 블럭 선택 회로가 제시된다.

Description

플래쉬 메모리 장치의 블럭 선택 회로{Block selection circuit of flash memory device}
본 발명은 플래쉬 메모리 장치의 블럭 선택 회로에 관한 것으로, 특히 소거 상태의 플래쉬 메모리 셀을 프로그램시키는 동작만으로 불량 블럭에 소정 전압이 인가되지 않도록 하여 패키지 이후에도 불량 블럭에 대한 처리를 할 수 있는 플래쉬 메모리 장치의 선택 회로에 관한 것이다.
도 1은 종래의 NAND형 플래쉬 메모리 장치의 블럭 선택 회로도로서, 어드레스 신호와 선택 신호(SEL)에 따라 블럭 선택 신호(B_Sel)를 출력하기 위한 선택부(11), 선택부(11)의 출력 신호와 클럭 신호에 따라 소정의 고전압을 유지하는 신호를 출력하기 위한 고전압 펌핑부(12) 및 고전압 펌핑부(12)의 출력 신호에 따라 플래쉬 메모리 셀 블럭(14)의 게이트 셀렉트 라인(GSL), 워드라인(WL) 및 소오스 셀렉트 라인(SSL)에 소정의 바이어스를 인가하기 위한 스위칭부(13)으로 구성된다.
선택부(11)의 구성을 설명하면, 제 1 NAND 게이트(101)는 0번부터 7번 어드레스 신호가 입력되는 제 1 어드레스 입력 단자(ADx[0:7]), 8번부터 15번 어드레스 신호가 입력되는 제 2 어드레스 입력 단자(ADx[8:15]) 및 16번부터 23번 어드레스 신호가 입력되는 제 3 어드레스 입력 단자(ADx[16:23])를 통해 입력되는 어드레스 신호를 입력하여 논리 조합한다. 제 1 NAND 게이트(101)의 출력 단자와 제 1 노드(Q11) 사이에 퓨즈(F11)가 접속되고, 전원 단자(Vcc)와 제 1 노드(Q11) 사이에 게이트 단자가 접지 단자(Vss)와 접속된 제 1 PMOS 트랜지스터(P11)가 접속된다. NOR 게이트(102)는 제 1 노드(Q11)의 전위와 선택 신호(SEL)을 입력하여 논리 조합하여 블럭 선택 신호(B_Sel)를 출력한다.
고전압 펌핑부(12)의 구성을 설명하면, 제 2 NAND 게이트(103)는 클럭 신호(Clk)와 NOR 게이트(102)의 출력 신호를 입력하여 논리 조합한다. NOR게이트(102)의 출력 단자와 제 2 노드(Q12) 사이에 전원 전압(Vcc)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)가 접속된다. 제 2 NAND 게이트(103)의 출력 단자와 제 2 노드(Q12) 사이에 제 2 NAND 게이트(103)의 출력 신호를 반전시키는 제 1 인버터(I11)의 출력에 따라 충전되는 제 1 캐패시터(C11)가 접속된다. 제 2 노드(Q12)와 펌핑 단자(Vpp) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 2 NMOS 트랜지스터(N12)가 접속된다. 펌핑 단자(Vpp)와 제 3 노드(Q13) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N14)가 접속된다. 제 2 NAND 게이트(103)의 출력 단자와 제 3 노드(Q13) 사이에 제 2 캐패시터(C12)가 접속되며, 제 3 노드(Q13)와 제 2 노드(Q13) 사이에 제 3 NMOS 트랜지스터(N13)가 접속된다.
스위칭부(13)의 구성을 설명하면, 제 5 NMOS 트랜지스터(N15)는 고전압 펌핑부(12)의 출력 신호에 따라 선택된 플래쉬 메모리 셀 블럭(14)의 게이트 셀렉트 라인(GSL)에 소정의 전압(V_GSL)을 공급한다. 제 6 NMOS 트랜지스터 (N16)는 고전압 펌핑부(12)의 출력 신호에 따라 선택된 플래쉬 메모리 셀 블럭(14)의 워드라인(WL)에 소정의 전압(V_WL)을 공급한다. 또한, 제 7 NMOS 트랜지스터 (N17)는 고전압 펌핑부(12)의 출력 신호에 따라 선택된 플래쉬 메모리 셀 블럭(14)의 소오스 셀렉트 라인(SSL)에 소정의 전압(V_SSL)을 공급한다. 한편, 제 8 NMOS 트랜지스터(N18)는 제 2 인버터(I12)를 통해 반전된 블럭 선택 신호(B_Sel)에 따라 구동되어 선택되지 않은 플래쉬 메모리 셀 블럭(14)의 게이트 셀렉트 라인(SSL)에 소정의 전압(V_GSL')을 공급한다.
상기와 같이 구성되는 종래의 플래쉬 메모리 장치의 블럭 선택 회로의 구동 방법을 설명하면 다음과 같다.
블럭을 선택하지 않아 제 1 내지 제 3 어드레스 입력 단자(ADx)로부터 입력되는 어드레스 신호가 로우 상태로 인가되고, 제 1 NAND 게이트(101)는 이들을 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태를 유지하는 제 1 NAND 게이트(101)의 출력 신호는 퓨즈(F11)를 통해 제 1 노드(Q11)로 공급되어 제 1 노드(Q11)는 하이 상태를 유지한다. 하이 상태를 유지하는 제 1 노드(Q11)의 출력 신호와 블럭을 선택하지 않기 때문에 하이 상태로 인가되는 선택 신호(SEL)를 NOR 게이트(102)가 입력하고 논리 조합하여 로우 상태의 블럭 선택 신호(B_Sel)를 출력한다. 한편, 블럭을 선택하여 제 1 내지 제 3 어드레스 입력 단자(ADx)로부터 입력되는 어드레스 신호가 하이 상태로 인가되고, 제 1 NAND 게이트(101)는 이들을 논리 조합하여 로우 상태의 신호를 출력한다. 이에 의해 퓨즈(F11)를 통해 접지 단자(Vss)로 전류 경로가 설정되는데, 제 1 PMOS 트랜지스터(P11)를 통해 인가되는 전류보다 접지 단자(Vss)로 패스되는 전류가 더 많게 되므로 제 1 노드(Q11)는 로우 상태의 전위를 유지하게 된다. 그런데, 블럭을 선택하여 회로가 구동될 경우 로우 상태로 인가되지만 회로가 구동되지 않아 선택 신호(SEL)가 하이 상태로 인가되면 NOR 게이트(102)는 로우 상태의 블럭 선택 신호(B_Sel)를 출력한다. 로우 상태의 블럭 선택 신호(B_Sel)와 클럭 신호(Clk)를 입력한 제 2 NAND 게이트(103)는 클럭 신호(Clk)와 무관하게 하이 상태를 유지한다. 따라서, 제 1 캐피시터(C11)와 제 2 캐피시터(C12)는 충전 동작을 실시하지 않고, 블럭 선택 신호(B_Sel)가 로우 상태이므로 제 2 노드(Q12)는 제 1 NMOS 트랜지스터(N11)를 통해 0V가 되어 스위칭부(13)의 제 5 내지 제 7 NMOS 트랜지스터(N15 내지 N17)는 턴오프된다. 한편, 로우 상태로 인가되는 블럭 선택 신호(B_Sel)가 제 2 인버터(I12)를 통해 하이 상태로 반전되고, 이 전위에 의해 제 8 NMOS 트랜지스터(N18)가 턴온되어 선택되지 않은 블럭의 게이트 셀렉트 라인에 전압(V_GLS')이 공급된다.
블럭을 선택하면, 제 1 내지 제 3 어드레스 입력 단자(ADx)로부터 입력되는 어드레스 신호가 하이 상태로 인가되고, 제 1 NAND 게이트(101)는 이들을 논리 조합하여 로우 상태의 신호를 출력한다. 이에 의해 퓨즈(F11)를 통해 접지 단자(Vss)로 전류 경로가 설정되는데, 제 1 PMOS 트랜지스터(P11)를 통해 인가되는 전류보다 접지 단자(Vss)로 패스되는 전류가 더 많게 되므로 제 1 노드(Q11)는 로우 상태의 전위를 유지하게 된다. 로우 상태를 유지하는 제 1 노드(Q11)의 전위와 블럭을 선택하면 로우 상태로 인가되는 선택 신호(SEL)를 입력한 NOR 게이트(102)는 하이 상태의 신호를 출력한다. 하이 상태의 블럭 선택 신호(B_Sel)와 클럭 신호(Clk)를 입력한 제 2 NAND 게이트(103)는 클럭 신호(Clk)의 반전된 신호를 입력하고, 이는 제 1 캐피시터(C11)와 제 2 캐패시터(C12)를 충전과 방전을 반복하여 제 2 노드(Q12)를 Vpp보다 높은 전위로 만든다. 그리고, 제 2 NMOS 트랜지스터(N12)에 의해 제 2 노드(Q12)는 소정 전위(Vpp+Vt)를 유지하게 되어 제 1 NMOS 트랜지스터 (N11)는 턴오프된다. 따라서, 제 2 노드(Q12)의 전위에 의해 스위칭부(13)의 제 5 내지 제 7 NMOS 트랜지스터(N15 내지 N17)는 턴온되어 플래쉬 메모리 셀 블럭(14)의 게이트 셀렉트 라인에 소정의 전압(V_GSL), 워드라인에 소정의 전압(VWL) 및 소오스 셀렉트 라인에 소정의 전압(V_SSL)이 각각 인가된다. 한편, 하이 상태로 인가되는 블럭 선택 신호(B_Sel)가 제 2 인버터(I12)를 통해 로우 상태로 반전되고, 이 전위에 의해 제 8 NMOS 트랜지스터(N18)가 턴오프되어 선택되지 않은 블럭에는 게이트 셀렉트 라인에 전압(V_GLS')이 공급되지 않는다.
상기와 같이 구성 및 구동되는 종래의 블럭 선택 회로는 어떤 플래쉬 메모리 셀 블럭이 불량으로 판단되어 영구적으로 불량 처리하기 위해서는 어드레스 신호에 관계없이 블럭 선택 신호(B_Sel)가 로우 상태를 유지해야 한다. 이를 위해서 퓨즈를 물리적으로 끊어주어 제 1 노드의 전위가 항상 하이 상태를 유지하도록 해야 한다. 그런데, 퓨즈를 물리적으로 끊는 작업은 웨이퍼 상태에서 가능한 것이며, 이는 패키지(pakage)된 상태에서는 불가능하게 되어 차후 테스트에서 발생하는 불량 블럭에 대해서는 물리적으로 불량 처리하는 것이 불가능하게 된다.
본 발명이 목적은 패키지된 후에도 불량 블럭을 선택하여 처리할 수 있는 플래쉬 메모리 장치의 블럭 선택 회로를 제공하는데 있다.
본 발명의 목적은 플래쉬 메모리 셀을 이용하여 플래쉬 메모리 셀을 프로그램 또는 소거함으로써 패키지된 후에도 불량 블럭을 선택하여 처리할 수 있는 플래쉬 메모리 장치의 블럭 선택 회로를 제공하는데 있다.
도 1은 종래의 플래쉬 메모리 장치의 블럭 선택 회로도.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 블럭 선택 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 선택부12 및 22 : 고전압 펌핑부
13 및 23 : 스위칭부14 및 24 : 플래쉬 메모리 셀 블럭
본 발명에 따른 플래쉬 메모리 소자의 블럭 선택 회로는 소정의 전압 조건에 의해 프로그램 및 소거가 가능한 플래쉬 메모리 셀을 포함하며, 어드레스 신호와 선택 신호 및 플래쉬 메모리 셀의 상태에 따라 블럭 선택 신호를 출력하기 위한 선택부와, 상기 블럭 선택 신호 및 클럭 신호에 따라 소정의 고전압을 유지하는 신호를 출력하기 위한 고전압 펌핑부와, 상기 고전압 펌핑부의 출력 신호에 따라 플래쉬 메모리 셀 블럭의 게이트 셀렉트 라인, 워드라인 및 소오스 셀렉트 라인에 소정의 바이어스를 인가하기 위한 스위칭부를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 2는 본 발명에 따른 NAND형 플래쉬 메모리 장치의 블럭 선택 회로도로서, 프로그램 및 소거가 가능한 플래쉬 메모리 셀(M21)을 포함하며, 어드레스 신호와 선택 신호(SEL) 및 플래쉬 메모리 셀(M21)의 상태에 따라 블럭 선택 신호(B_Sel)를 출력하기 위한 선택부(21), 선택부(21)의 출력 신호와 클럭 신호에 따라 소정의 고전압을 유지하는 신호를 출력하기 위한 고전압 펌핑부(22) 및 고전압 펌핑부(22)의출력 신호에 따라 플래쉬 메모리 셀 블럭(24)의 게이트 셀렉트 라인(GSL), 워드라인(WL) 및 소오스 셀렉트 라인(SSL)에 소정의 바이어스를 인가하기 위한 스위칭부(23)으로 구성된다.
선택부(21)의 구성을 설명하면, 제 1 NAND 게이트(201)는 0번부터 7번 어드레스 신호가 입력되는 제 1 어드레스 입력 단자(ADx[0:7]), 8번부터 15번 어드레스 신호가 입력되는 제 2 어드레스 입력 단자(ADx[8:15]) 및 16번부터 23번 어드레스 신호가 입력되는 제 3 어드레스 입력 단자(ADx[16:23])를 통해 입력되는 어드레스 신호를 입력하여 논리 조합한다. 제 1 NAND 게이트(201)의 출력 단자와 제 1 노드(Q21) 사이에 제 1 NMOS 트랜지스터(N21), 플래쉬 메모리 셀(M21) 및 제 2 NMOS 트랜지스터(N22)가 접속되는데, 제 1 제어 전압(TD)에 의해 구동되는 제 1 NMOS 트랜지스터(N21)는 플래쉬 메모리 셀(M21)의 드레인 전위를 조절하고, 제 2 제어 전압(TS)에 의해 구동되는 제 2 NMOS 트랜지스터(N22)는 플래쉬 메모리 셀(M21)의 소오스 전위를 조절한다. 그리고, 플래쉬 메모리 셀(M21)은 게이트 단자에 제 3 제어 전압(TWL)이 인가되고 웰에는 웰 전압(VCPWELL)이 인가된다. 한편, 전원 단자(Vcc)와 제 1 노드(Q21) 사이에 제 4 제어 전압(Tdld)에 따라 구동되는 제 1 PMOS 트랜지스터(P11)가 접속된다. NOR 게이트(202)는 제 1 노드(Q21)의 전위와 선택 신호(SEL)을 입력하고 논리 조합하여 블럭 선택 신호(B_Sel)를 출력한다.
고전압 펌핑부(22)의 구성을 설명하면, 제 2 NAND 게이트(203)는 클럭 신호(Clk)와 NOR 게이트(202)의 출력 신호를 입력하여 논리 조합한다. NOR 게이트(202)의 출력 단자와 제 2 노드(Q22) 사이에 전원 전압(Vcc)에 따라 구동되는 제 3 NMOS 트랜지스터(N23)가 접속된다. 제 2 NAND 게이트(203)의 출력 단자와 제 2 노드(Q22) 사이에 제 2 NAND 게이트(203)의 출력 신호를 반전시키는 제 1 인버터(I21)의 출력에 따라 충전되는 제 1 캐패시터(C21)가 접속된다. 제 2 노드(Q22)와 펌핑 단자(Vpp) 사이에 제 2 노드(Q22)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N24)가 접속된다. 펌핑 단자(Vpp)와 제 3 노드(Q23) 사이에 제 2 노드(Q22)의 전위에 따라 구동되는 제 6 NMOS 트랜지스터(N26)가 접속된다. 제 2 NAND 게이트(203)의 출력 단자와 제 3 노드(Q23) 사이에 제 2 캐패시터(C22)가 접속되며, 제 3 노드(Q23)와 제 2 노드(Q22) 사이에 제 5 NMOS 트랜지스터(N25)가 접속된다.
스위칭부(23)의 구성을 설명하면, 제 7 NMOS 트랜지스터(N27)는 고전압 펌핑부(22)의 출력 신호에 따라 선택된 플래쉬 메모리 셀 블럭(24)의 게이트 셀렉트 라인(GSL)에 소정의 전압(V_GSL)을 공급한다. 제 8 NMOS 트랜지스터(N28)는 고전압 펌핑부(22)의 출력 신호에 따라 선택된 플래쉬 메모리 셀 블럭(24)의 워드라인(WL)에 소정의 전압(V_WL)을 공급한다. 또한, 제 9 NMOS 트랜지스터(N29)는 고전압 펌핑부(22)의 출력 신호에 따라 선택된 플래쉬 메모리 셀 블럭(24)의 소오스 셀렉트 라인(SSL)에 소정의 전압(V_SSL)을 공급한다. 한편, 제 10 NMOS 트랜지스터(N30)는 제 2 인버터(I22)를 통해 반전된 블럭 선택 신호(B_Sel)에 따라 구동되어 선택되지 않은 플래쉬 메모리 셀 블럭(24)의 게이트 셀렉트 라인(SSL)에 소정의 전압(V_GSL')을 공급한다.
상기와 같이 구성되는 본 발명에 따른 플래쉬 메모리 장치의 블럭 선택 회로의 구동 방법을 설명하면 다음과 같다.
선택부(21)의 플래쉬 메모리 셀(M21)은 기본적으로 소거된 상태를 갖도록 한다. 플래쉬 메모리 셀(M21)을 소거하기 위해서는 제 1 제어 전압(TD), 제 2 제어 전압(TS) 및 제 3 제어 전압(TWL)으로 각각 0V 인가하고, 웰 전압(VCPWELL)으로는 소정의 소거 전압(Verase)을 인가하며, 제 4 제어 전압(Tdld)으로는 전원 전압(Vcc)을 인가한다.
또한, 불량 블럭을 선택하여 플래쉬 메모리 셀 블럭(24)에 소정의 바이어스를 인가하지 않기 위해서는 불량 블럭에 해당하는 플래쉬 메모리 셀(M21)을 프로그램하는데, 플래쉬 메모리 셀(M21)을 프로그램하기 위해서는 제 1 제어 전압(TD)으로 전원 전압(Vcc), 제 2 제어 전압(TS)으로 0V, 제 3 제어 전압(TWL)으로 소정의 프로그램 전압(Vpgm)을 인가하고, 웰 전압(VCPWELL)으로는 0V를 인가하며, 제 4 제어 전압(Tdld)으로는 전원 전압(Vcc)을 각각 인가한다. 이때, 어드레스 신호(ADx) 및 선택 신호(SEL) 또한 인가한다.
한편, 이러한 플래쉬 메모리 셀(M21)의 상태를 독출하기 위해서는 제 1 제어 전압(TD), 제 2 제어 전압(TS) 및 제 3 제어 전압(TWL)으로 각각 전원 전압(Vcc)을 인가하고, 웰 전압(VCPWELL)으로는 0V를 인가하며, 제 4 제어 전압(Tdld)으로는 0V를 인가한다. 이때, 어드레스 신호(ADx) 및 선택 신호(SEL) 또한 인가한다.
상기와 같은 플래쉬 메모리 셀(M21)의 프로그램, 소거 및 독출을 위한 전압 인가 조건을 [표 1]에 나타내었다.
Normal Program Erase
ADx ADx ADx X
TS Vcc 0V 0V
TD Vcc Vcc 0V
Tdld 0V Vcc Vcc
VCPWELL 0V 0V Verase
TWL Vcc Vpgm 0V
SEL SEL SEL X
먼저, 플래쉬 메모리 셀 블럭(24)이 선택되지 않는 경우의 구동 방법을 설명하면 다음과 같다.
제 1 내지 제 3 어드레스 입력 단자(ADx)로부터 입력되는 어드레스 신호가 로우 상태로 인가되면, 제 1 NAND 게이트(201)는 이들을 논리 조합하여 하이 상태의 신호를 출력한다. 그런데, 플래쉬 메모리 셀(M21)이 소거 상태를 유지하고 있다면 하이 상태를 유지하는 제 1 NAND 게이트(201)의 출력 신호는 제 1 NMOS 트랜지스터(N21), 플래쉬 메모리 셀(M21) 및 제 2 NMOS 트랜지스터 (N22)를 통해 제 1 노드(Q21)로 공급되어 제 1 노드(Q21)는 하이 상태를 유지한다. 하이 상태를 유지하는 제 1 노드(Q21)의 출력 신호와 블럭을 선택하지 않기 때문에 하이 상태로 인가되는 선택 신호(SEL)를 NOR 게이트(202)가 입력하고 논리 조합하여 로우 상태의 블럭 선택 신호(B_Sel)를 출력한다.
한편, 블럭을 선택하여 제 1 내지 제 3 어드레스 입력 단자(ADx)로부터 입력되는 어드레스 신호가 하이 상태로 인가되면, 제 1 NAND 게이트(201)는 이들을 논리 조합하여 로우 상태의 신호를 출력한다. 그런데, 플래쉬 메모리 셀(M21)이 소거 상태를 유지하고 있다면 제 1 노드(Q21)는 제 1 NMOS 트랜지스터(N21), 플래쉬 메모리 셀(M21) 및 제 2 NMOS 트랜지스터(N22)를 통해 접지 단자(Vss)로 전류 경로가설정되는데, 제 1 PMOS 트랜지스터(P21)를 통해 인가되는 전류보다 접지 단자(Vss)로 패스되는 전류가 더 많게 되므로 제 1 노드(Q21)는 로우 상태의 전위를 유지하게 된다. 그러나, 선택 신호(SEL)가 하이 상태로 인가되면 NOR 게이트(202)는 로우 상태의 블럭 선택 신호(B_Sel)를 출력한다. 선택 신호(SEL)는 블럭을 선택하여 회로가 구동될 경우 로우 상태로 인가되지만 그렇지 않을 경우 하이 상태로 인가된다.
또한, 제 1 내지 제 3 어드레스 입력 단자(ADx)로부터 입력되는 어드레스 신호에 관계없이 플래쉬 메모리 셀(M21)이 프로그램 상태를 유지하면, 플래쉬 메모리 셀(M21)는 게이트 단자에 전원 전압(Vcc)이 인가되더라고 턴오프되므로 제 1 PMOS 트랜지스터(P21)를 통해 전원 전압(Vcc)이 제 1 노드(Q21)로 공급되어 제 1 노드(Q21)는 하이 상태를 유지한다. 제 1 노드(Q21)가 하이 상태를 유지하기 때문에 선택 신호(SEL)이 하이 상태로 인가되거나 로우 상태로 인가되더라도 NOR 게이트(202)는 로우 상태의 블럭 선택 신호(B_Sel)를 출력한다.
로우 상태의 블럭 선택 신호(B_Sel)와 클럭 신호(Clk)를 입력한 제 2 NAND 게이트(203)는 클럭 신호(Clk)에 무관하게 하이 상태의 신호를 출력한다. 따라서, 제 1 캐패시터(C21)와 제 2 캐패시터(C22)는 충전 동작은 없거, 블럭 선택 신호(B_Sel)이 로우 상태이므로 제 2 노드(Q22)는 제 1 NMOS 트랜지스터(N21)를 통해 0V가 되어 스위칭부(23)의 제 7 내지 제 9 NMOS 트랜지스터(N27 내지 N29)는 턴오프된다. 한편, 로우 상태로 인가되는 블럭 선택 신호(B_Sel)가 제 2 인버터(I22)를 통해 하이 상태로 반전되고, 이 전위에 의해 제 10 NMOS 트랜지스터(N30)가 턴온되어 선택되지 않은 블럭의 게이트 셀렉트 라인에 전압(V_GLS')이 공급된다.
이어 플래쉬 메모리 셀 블럭(24)이 선택될 경우의 구동 방법을 설명하면 다음과 같다.
블럭을 선택하여 제 1 내지 제 3 어드레스 입력 단자(ADx)로부터 입력되는 어드레스 신호가 하이 상태로 인가되고, 제 1 NAND 게이트(201)는 이들을 논리 조합하여 로우 상태의 신호를 출력한다. 이때 플래쉬 메모리 셀(M21)은 소거된 상태를 유지해야 하며, 이에 의해 제 1 노드(Q21)는 제 1 NMOS 트랜지스터(N21), 플래쉬 메모리 셀(M21) 및 제 2 NMOS 트랜지스터(N22)를 통해 접지 단자(Vss)로 전류 경로가 설정되는데, 제 1 PMOS 트랜지스터(P21)를 통해 인가되는 전류보다 접지 단자(Vss)로 패스되는 전류가 더 많게 되므로 제 1 노드(Q21)는 로우 상태의 전위를 유지하게 된다. 로우 상태를 유지하는 제 1 노드(Q21)의 전위와 블럭을 선택하면 로우 상태로 인가되는 선택 신호(SEL)를 입력한 NOR 게이트(202)는 하이 상태의 신호를 출력한다. 하이 상태의 블럭 선택 신호(B_Sel)와 클럭 신호(Clk)를 입력한 제 2 NAND 게이트(203)는 클럭 신호(Clk)의 반전된 신호를 출력하고, 이는 제 1 캐패시터(C21)와 제 2 캐패시터(C22)가 충전과 방전을 반복하여 제 2 노드(Q22)를 Vpp보다 높은 전위로 만든다. 그리고, 제 4 NMOS 트랜지스터(N24)에 의해 제 2 노드(Q22)는 소정 전위(Vpp+Vt)를 유지하게 되어 제 3 NMOS 트랜지스터(N23)는 턴오프된다. 따라서, 제 2 노드(Q22)의 전위에 의해 스위칭부(23)의 제 7 내지 제 9 NMOS 트랜지스터(N27 내지 N29)는 턴온되어 플래쉬 메모리 셀 블럭(24)의 게이트셀렉트 라인에 소정의 전압(V_GSL), 워드라인에 소정의 전압(VWL) 및 소오스 셀렉트 라인에 소정의 전압(V_SSL)이 각각 인가된다. 한편, 하이 상태로 인가되는 블럭 선택 신호(B_Sel)가 제 2 인버터(I22)를 통해 로우 상태로 반전되고, 이 전위에 의해 제 10 NMOS 트랜지스터(N30)가 턴오프되어 선택되지 않은 블럭에는 게이트 셀렉트 라인에 전압(V_GLS')이 공급되지 않는다.
상기와 같이 구성 및 구동되는 본 발명에 따른 플래쉬 메모리 장치의 선택 회로는 불량 블럭이 발생되어 그 블럭에 소정의 전압을 인가하지 않을 경우 그 블럭에 해당하는 플래쉬 메모리 셀(M21)을 프로그램시키면 된다. 이로 인해 어드레스 신호에 관계없이 제 1 노드(Q21)는 하이 상태를 유지하게 되고, 블럭이 선택되지 않을 때와 동일한 동작에 의해 불량 블럭을 선택하지 않도록 한다.
상술한 바와 같이 본 발명에 의하면 소거 상태의 플래쉬 메모리 셀을 프로그램시키는 동작만으로 불량 블럭에 소정 전압이 인가되지 않도록 하여 패키지 이후에도 불량 블럭에 대한 처리를 할 수 있게 된다.

Claims (8)

  1. 소정의 전압 조건에 의해 프로그램 및 소거가 가능한 플래쉬 메모리 셀을 포함하며, 어드레스 신호와 선택 신호 및 플래쉬 메모리 셀의 상태에 따라 블럭 선택 신호를 출력하기 위한 선택부;
    상기 블럭 선택 신호 및 클럭 신호에 따라 소정의 고전압을 유지하는 신호를 출력하기 위한 고전압 펌핑부; 및
    상기 고전압 펌핑부의 출력 신호에 따라 플래쉬 메모리 셀 블럭의 게이트 셀렉트 라인, 워드라인 및 소오스 셀렉트 라인에 소정의 바이어스를 인가하기 위한 스위칭부를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 블럭 선택 회로.
  2. 제 1 항에 있어서, 상기 선택부는 다수의 어드레스 신호를 논리 조합하기 위한 제 1 논리 수단;
    게이트 전압 및 웰 전압에 따라 프로그램, 소거 또는 독출 동작을 실시하는 플래쉬 메모리 셀;
    상기 제 1 논리 수단과 상기 플래쉬 메모리 셀의 드레인 단자 사이에 접속되어 상기 플래쉬 메모리 셀의 드레인 단자의 전위를 조절하기 위한 제 1 NMOS 트랜지스터;
    전원 단자와 출력 단자 사이에 접속되어 상기 출력 단자에 전원 전압을 공급하기 위한 PMOS 트랜지스터;
    상기 플래쉬 메모리 셀의 소오스 단자와 상기 출력 단자 사이에 접속되어 상기 플래쉬 메모리 셀의 소오스 단자의 전위를 조절하기 위한 제 2 NMOS 트랜지스터; 및
    상기 출력 단자의 전위와 선택 신호를 논리 조합하여 상기 블럭 선택 신호를 출력하기 위한 제 2 논리 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 블럭 선택 회로.
  3. 제 2 항에 있어서, 상기 플래쉬 메모리 셀을 소거하기 위해 상기 제 1 NMOS 트랜지스터의 게이트 단자, 상기 제 2 NMOS 트랜지스터의 게이트 단자 및 상기 플래쉬 메모리 셀의 게이트 단자에 각각 0V 인가하고, 상기 플래쉬 메모리 셀의 웰에 소정의 소거 전압을 인가하며, 상기 PMOS 트랜지스터의 게이트 단자에 전원 전압을 인가하는 것을 특징으로 하는 플래쉬 메모리 장치의 블럭 선택 회로.
  4. 제 2 항에 있어서, 상기 플래쉬 메모리 셀을 프로그램하기 위해 상기 제 1 NMOS 트랜지스터의 게이트 단자에 전원 전압, 상기 제 2 NMOS 트랜지스터의 게이트 단자에 0V, 상기 플래쉬 메모리 셀의 게이트 단자에 소정의 프로그램 전압, 상기플래쉬 메모리 셀의 웰에 0V 및 상기 PMOS 트랜지스터의 게이트 단자에 전원 전압을 각각 인가하는 것을 특징으로 하는 플래쉬 메모리 장치의 블럭 선택 회로.
  5. 제 2 항에 있어서, 상기 플래쉬 메모리 셀을 독출하기 위해 제 1 NMOS 트랜지스터의 게이트 단자, 상기 제 2 NMOS 트랜지스터의 게이트 단자 및 상기 플래쉬 메모리 셀의 게이트 단자에 각각 전원 전압을 인가하고, 상기 플래쉬 메모리 장치의 웰에 0V를 인가하며, 상기 PMOS 트랜지스터의 게이트 단자에 0V를 인가하는 것을 특징으로 하는 플래쉬 메모리 장치의 블럭 선택 회로.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 플래쉬 메모리 셀은 초기 소거 상태를 유지하며, 상기 플래쉬 메모리 셀 블럭중 어느 하나를 불량 처리할 경우 상기 불량 처리할 플래쉬 메모리 셀 블럭에 해당하는 어드레스가 인가되는 플래쉬 메모리 셀을 프로그램하는 것을 특징으로 하는 플래쉬 메모리 장치의 블럭 선택 회로.
  7. 제 2 항에 있어서, 상기 제 1 논리 수단은 NAND 게이트인 것을 특징으로 하는 플래쉬 메모리 장치의 블럭 선택 회로.
  8. 제 2 항에 있어서, 상기 제 2 논리 수단은 NOR 게이트인 것을 특징으로 하는 플래쉬 메모리 장치의 블럭 선택 회로.
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