JP4190970B2

JP4190970B2 - フラッシュメモリ装置のブロック選択回路

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Publication number: JP4190970B2
Application number: JP2003272938A
Authority: JP
Inventors: 鍾倍鄭
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2002-07-15
Filing date: 2003-07-10
Publication date: 2008-12-03
Anticipated expiration: 2023-07-10
Also published as: US6909640B2; US20040156237A1; JP2004039232A; KR20040008023A; KR100535650B1

Description

この発明は、フラッシュメモリ装置のブロック選択回路に係り、特に、消去状態のフラッシュメモリセルをプログラムさせるだけで、不良ブロックには所定の電圧が印加されないようにして、パッケージング後でも不良ブロックに対する処理を行うことが可能なフラッシュメモリ装置のブロック選択回路に関する。

図１は、従来のＮＡＮＤ型フラッシュメモリ装置のブロック選択回路図である。従来のＮＡＮＤ型フラッシュメモリ装置のブロック選択回路は、図１に示すように、アドレス信号と選択信号ＳＥＬに応じてブロック選択信号Ｂ＿Ｓｅｌを出力するための選択部１１と、選択部１１の出力信号Ｂ＿Ｓｅｌとクロック信号Ｃｌｋに応じて、所定の高電圧を維持する信号を出力するための高電圧ポンピング部１２と、高電圧ポンピング部１２の出力信号に応じてフラッシュメモリセルブロック１４のゲートセレクトラインＧＳＬ、ワードラインＷＬ及びソースセレクトラインＳＳＬに所定のバイアスを印加するためのスイッチング部１３とから構成される。

選択部１１の構成を説明すると、第１ＮＡＮＤゲート１０１は、０番〜７番のアドレス信号ＡＤｘ［０：７］が入力される第１アドレス入力端子、８番〜１５番のアドレス信号ＡＤｘ［８：１５］が入力される第２アドレス入力端子及び１６番〜２３番のアドレス信号ＡＤｘ［１６：２３］が入力される第３アドレス入力端子からのアドレス信号を入力として否定論理積演算を行う。第１ＮＡＮＤゲート１０１の出力端子と第１ノードＱ１１との間には、ヒューズＦ１１が接続され、電源端子Ｖｃｃと第１ノードＱ１１との間には、ゲート端子が接地端子Ｖｓｓに接続された第１ＰＭＯＳトランジスタＰ１１が接続される。ＮＯＲゲート１０２は、第１ノードＱ１１の電位と選択信号ＳＥＬを入力として否定論理和演算してブロック選択信号Ｂ＿Ｓｅｌを出力する。

高電圧ポンピング部１２の構成を説明すると、第２ＮＡＮＤゲート１０３は、クロック信号ＣｌｋとＮＯＲゲート１０２からの出力信号Ｂ＿Ｓｅｌを入力として否定論理積演算を行う。ＮＯＲゲート１０２の出力端子と第２ノードＱ１２との間に、電源電圧Ｖｃｃに応じて駆動される第１ＮＭＯＳトランジスタＮ１１が接続される。第２ＮＡＮＤゲート１０３の出力端子と第２ノードＱ１２との間に、第２ＮＡＮＤゲート１０３の出力信号を反転させる第１インバータＩ１１の出力に応じて充電される第１キャパシタＣ１１が接続される。第２ノードＱ１２とポンピング端子Ｖｐｐとの間に、第２ノードＱ１２の電位に応じて駆動される第２ＮＭＯＳトランジスタＮ１２が接続される。ポンピング端子Ｖｐｐと第３ノードＱ１３との間に、第２ノードＱ１２の電位に応じて駆動される第４ＮＭＯＳトランジスタＮ１４が接続される。第２ＮＡＮＤゲート１０３の出力端子と第３ノードＱ１３との間に第２キャパシタＣ１２が接続され、第３ノードＱ１３と第２ノードＱ１２との間に第３ＮＭＯＳトランジスタＮ１３が接続される。

スイッチング部１３の構成を説明すると、第５ＮＭＯＳトランジスタＮ１５は、高電圧ポンピング部１２の出力信号に応じて選択されたフラッシュメモリセルブロック１４のゲートセレクトラインＧＳＬに所定の電圧Ｖ＿ＧＳＬを供給する。第６ＮＭＯＳトランジスタＮ１６は、高電圧ポンピング部１２の出力信号に応じて選択されたフラッシュメモリセルブロック１４のワードラインＷＬに所定の電圧Ｖｗｌを供給する。また、第７ＮＭＯＳトランジスタＮ１７は、高電圧ポンピング部１２の出力信号に応じて選択されたフラッシュメモリセルブロック１４のソースセレクトラインＳＳＬに所定の電圧Ｖ＿ＳＳＬを供給する。第８ＮＭＯＳトランジスタＮ１８は、第２インバータＩ１２によって反転されたブロック選択信号Ｂ＿Ｓｅｌに応じて駆動され、選択されていないフラッシュメモリセルブロック１４のゲートセレクトラインＧＳＬに所定の電圧Ｖ＿ＧＳＬ’を供給する。

次に、このように構成される従来のフラッシュメモリ装置のブロック選択回路の駆動方法を説明する。

ブロックを選択しない場合、第１〜第３アドレス入力端子ＡＤｘからのアドレス信号がロー状態で印加され、第１ＮＡＮＤゲート１０１は、これらを否定論理積演算してハイ状態の信号を出力する。ハイ状態を維持する第１ＮＡＮＤゲート１０１の出力信号がヒューズＦ１１を介して第１ノードＱ１１に供給され、第１ノードＱ１１は、ハイ状態を維持する。ハイ状態を維持する第１ノードＱ１１の出力信号と、ブロックを選択しないためハイ状態で印加される選択信号ＳＥＬとを、ＮＯＲゲート１０２が入力として否定論理和演算し、ロー状態のブロック選択信号Ｂ＿Ｓｅｌを出力する。一方、ブロックを選択して第１〜第３アドレス入力端子ＡＤｘからのアドレス信号がハイ状態で印加され、第１ＮＡＮＤゲート１０１はこれらを否定論理積演算してロー状態の信号を出力する。これにより、ヒューズＦ１１を介して接地端子Ｖｓｓに電流経路が設定されるが、第１ＰＭＯＳトランジスタＰ１１を介して印加される電流より接地端子Ｖｓｓへのパス電流がさらに多くなるので、第１ノードＱ１１はロー状態の電位を維持する。ところで、ブロックを選択して回路が駆動される場合、ロー状態で印加されるが、回路が駆動されなくて選択信号ＳＥＬがハイ状態で印加されると、ＮＯＲゲート１０２は、ロー状態のブロック選択信号Ｂ＿Ｓｅｌを出力する。ロー状態のブロック選択信号Ｂ＿Ｓｅｌとクロック信号Ｃｌｋを入力とした第２ＮＡＮＤゲート１０３は、クロック信号Ｃｌｋと関係なくハイ状態を維持する。したがって、第１キャパシタＣ１１と第２キャパシタＣ１２が充電動作を実施せず、ブロック選択信号Ｂ＿Ｓｅｌがロー状態なので、第２ノードＱ１２は第１ＮＭＯＳトランジスタＮ１１を介して０Ｖになって、スイッチング部１３の第５〜第７ＮＭＯＳトランジスタＮ１５〜Ｎ１７はターンオフされる。一方、ロー状態で印加されるブロック選択信号Ｂ＿Ｓｅｌが第２インバータＩ１２を介してハイ状態に反転され、この電位によって第８ＮＭＯＳトランジスタＮ１８がターンオンされることにより、選択されていないブロックのゲートセレクトラインに電圧Ｖ＿ＧＳＬ’が供給される。

ブロックを選択すると、第１〜第３アドレス入力端子ＡＤｘからのアドレス信号がハイ状態で印加され、第１ＮＡＮＤゲート１０１はこれらを否定論理積演算してロー状態の信号を出力する。これにより、ヒューズ１１を介して接地端子Ｖｓｓに電流経路が設定されるが、第１ＰＭＯＳトランジスタＰ１１を介して印加される電流より接地端子Ｖｓｓへのパス電流がさらに多くなるので、第１ノードＱ１１はロー状態の電位を維持することになる。ロー状態を維持する第１ノードＱ１１の電位とブロックを選択するとロー状態で印加される選択信号ＳＥＬとを入力とするＮＯＲゲート１０２は、ハイ状態の信号を出力する。ハイ状態のブロック選択信号Ｂ＿Ｓｅｌとクロック信号Ｃｌｋとを入力とする第２ＮＡＮＤゲート１０３は、クロック信号Ｃｌｋの反転された信号を入力とし、これを第１キャパシタＣ１１と第２キャパシタＣ１２の充電と放電を繰り返し行って第２ノードＱ１２をＶｐｐより高い電位にする。そして、第２ＮＭＯＳトランジスタＮ１２により、第２ノードＱ１２が所定の電位Ｖｐｐ＋Ｖｔを維持することになり、第１ＮＭＯＳトランジスタＮ１１はターンオフされる。したがって、スイッチング部１３の第５〜第７ＮＭＯＳトランジスタＮ１５〜Ｎ１７は、第２ノードＱ１２の電位によりターンオンされ、フラッシュメモリセルブロック１４のゲートセレクトラインに所定の電圧Ｖ＿ＧＳＬが、ワードラインに所定の電圧Ｖ＿ＷＬが及びソースセレクトラインに所定の電圧Ｖ＿ＳＳＬがそれぞれ印加される。一方、ハイ状態で印加されるブロック選択信号Ｂ＿Ｓｅｌが第２インバータＩ１２を介してロー状態に反転され、この電位によって第８ＮＭＯＳトランジスタＮ１８がターンオフされることにより、選択されていないブロックにはゲートセレクトラインに電圧Ｖ＿ＧＳＬ’が供給されない。

このように構成され駆動される従来のブロック選択回路は、不良と判断されたあるフラッシュメモリセルブロックを永久的に不良処理する（存在しないものとして、使用されないようにする）ためには、アドレス信号に関係なくブロック選択信号Ｂ＿Ｓｅｌがロー状態を維持しなければならない。このため、ヒューズを物理的に切って第１ノードの電位が常時ハイ状態を維持するようにしなければならない。ところで、ヒューズを物理的に切る作業は、ウェーハ段階で可能なことで、パッケージされた段階では不可能である。よって、パッケージング後のテストで発生する不良ブロックに対しては、物理的に不良処理することが不可能になる。

したがって、この発明は、上述のような問題点を解決するためのもので、その目的は、パッケージ後でも不良ブロックを選択して処理することが可能なフラッシュメモリ装置のブロック選択回路を提供することにある。

この発明の他の目的は、フラッシュメモリセルを用いてフラッシュメモリセルをプログラム又は消去することにより、パッケージ後でも不良ブロックを選択して処理することが可能なフラッシュメモリ装置のブロック選択回路を提供することにある。

上記目的を達成するために、この発明は、所定の電圧条件によって書込み及び消去が可能なフラッシュメモリセルを含み、アドレス信号、選択信号及びフラッシュメモリセルの状態に応じてブロック選択信号を出力する選択部と、前記ブロック選択信号及びクロック信号に応じて、所定の高電圧を維持する信号を出力する高電圧ポンピング部と、前記高電圧ポンピング部の出力信号に応じてフラッシュメモリセルブロックのゲートセレクトライン、ワードライン及びソースセレクトラインに所定のバイアスを印加するためのスイッチング部とを含んでなるフラッシュメモリ装置のブロック選択回路を提供する。

この発明によれば、消去状態のフラッシュメモリセルをプログラムさせるだけで、不良ブロックに所定の電圧が印加されないようにして、パッケージングした後でも不良ブロックに対する処理を行うことができる。

以下、この発明の最良の実施の形態を添付図面に基づいて説明する。ところが、この発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は、この発明の開示を完全にし、当技術分野で通常の知識を有する者にこの発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。

図２は、この発明に係るＮＡＮＤ型フラッシュメモリ装置のブロック選択回路図である。この発明に係るＮＡＮＤ型フラッシュメモリ装置のブロック選択回路は、図２に示すように、書込み及び消去が可能なフラッシュメモリセルＭ２１を含み、アドレス信号ＡＤｘ、選択信号ＳＥＬ及びフラッシュメモリセルＭ２１の状態に応じてブロック選択信号Ｂ＿Ｓｅｌを出力する選択部２１と、選択部２１の出力信号Ｂ＿Ｓｅｌとクロック信号Ｃｌｋに応じて、所定の高電圧を維持する信号を出力する高電圧ポンピング部２２と、前記高電圧ポンピング部２２の出力信号に応じてフラッシュメモリセルブロック２４のゲートセレクトラインＧＳＬ、ワードラインＷＬ及びソースセレクトラインＳＳＬに所定のバイアスを印加するためのスイッチング部２３とから構成される。

選択部２１の構成を説明すると、第１ＮＡＮＤゲート２０１は、０番〜７番のアドレス信号（ＡＤｘ［０：７］）が入力される第１アドレス入力端子、８番〜１５番のアドレス信号（ＡＤｘ［８：１５］）が入力される第２アドレス入力端子及び１６番目〜２３番目のアドレス信号（ＡＤｘ［１６：２３］）が入力される第３アドレス入力端子からのアドレス信号ＡＤｘを入力として否定論理積演算を行う。第１ＮＡＮＤゲート２０１の出力端子と第１ノードＱ２１との間に、第１ＮＭＯＳトランジスタＮ２１、フラッシュメモリセルＭ２１及び第２ＮＭＯＳトランジスタＮ２２が直列接続されるが、第１制御電圧ＴＤによって駆動される第１ＮＭＯＳトランジスタＮ２１は、フラッシュメモリセルＭ２１のドレイン電位を調節し、第２制御電圧ＴＳによって駆動される第２ＮＭＯＳトランジスタＮ２２は、フラッシュメモリセルＭ２１のソース電位を調節する。そして、フラッシュメモリセルＭ２１は、ゲート端子に第３制御電圧ＴＷＬが印加され、ウェルにウェル電圧ＶＣＰＷＥＬＬが印加される。一方、電源端子Ｖｃｃと第１ノードＱ２１との間に、第４制御電圧Ｔｄｌｄによって駆動される第１ＰＭＯＳトランジスタＰ２１が接続される。ＮＯＲゲート２０２は、第１ノードＱ２１の電位と選択信号ＳＥＬを入力として否定論理和演算することにより、ブロック選択信号Ｂ＿Ｓｅｌを出力する。

高電圧ポンピング部２２の構成を説明すると、第２ＮＡＮＤゲート２０３は、クロック信号ＣｌｋとＮＯＲゲート２０２の出力信号Ｂ＿Ｓｅｌを入力として否定論理積演算を行う。ＮＯＲゲート２０２の出力端子と第２ノードＱ２２との間に、電源電圧Ｖｃｃによって駆動される第３ＮＭＯＳトランジスタＮ２３が接続される。第２ＮＡＮＤゲート２０３の出力端子と第２ノードＱ２２との間に、第２ＮＡＮＤゲート２０３の出力信号を反転させる第１インバータＩ２１の出力に応じて充電される第１キャパシタＣ２１が接続される。第２ノードＱ２２とポンピング端子Ｖｐｐとの間に、第２ノードＱ２２の電位に応じて駆動される第４ＮＭＯＳトランジスタＮ２４が接続される。ポンピング端子Ｖｐｐと第３ノードＱ２３との間に、第２ノードＱ２２の電位に応じて駆動される第６ＮＭＯＳトランジスタＮ２６が接続される。第２ＮＡＮＤゲート２０３の出力端子と第３ノードＱ２３との間に第２キャパシタＣ２２が接続され、第３ノードＱ２３と第２ノードＱ２２との間に第５ＮＭＯＳトランジスタＮ２５が接続される。

スイッチング部２３の構成を説明すると、第７ＮＭＯＳトランジスタＮ２７は、高電圧ポンピング部２２の出力信号に応じて選択されたフラッシュメモリセルブロック２４のゲートセレクトラインＧＳＬに所定の電圧Ｖ＿ＧＳＬを供給する。第８ＮＭＯＳトランジスタＮ２８は、高電圧ポンピング部２２の出力信号に応じて選択されたフラッシュメモリセルブロック２４のワードラインＷＬに所定の電圧Ｖｗｌを供給する。また、第９ＮＭＯＳトランジスタＮ２９は高電圧ポンピング部２２の出力信号に応じて選択されたフラッシュメモリセルブロック２４のソースセレクトラインＳＳＬに所定の電圧Ｖ＿ＳＳＬを供給する。一方、第１０ＮＭＯＳトランジスタＮ３０は、第２インバータＩ２２を介して反転されたブロック選択信号Ｂ＿Ｓｅｌによって駆動され、選択されていないフラッシュメモリセルブロック２４のゲートラインＧＳＬに所定の電圧Ｖ＿ＧＳＬ’を供給する。

次に、このように構成される本発明に係るフラッシュメモリ装置のブロック選択回路の駆動方法を説明する。

選択部２１のフラッシュメモリセルＭ２１は、基本的に消去された状態にする。フラッシュメモリセルＭ２１を消去するためには、第１制御電圧ＴＤ、第２制御電圧ＴＳ及び第３制御電圧ＴＷＬとしてそれぞれ０Ｖを印加し、ウェル電圧ＶＣＰＷＥＬＬとして所定の消去電圧Ｖｅｒａｓｅを印加し、第４制御電圧Ｔｄｌｄとして電源電圧Ｖｃｃを印加する。

また、不良ブロックを選択してフラッシュメモリセルブロック２４に所定のバイアスを印加しないためには、不良ブロックに該当するフラッシュメモリセルＭ２１をプログラムするが、フラッシュメモリセルＭ２１をプログラムするためには、第１制御電圧ＴＤとして電源電圧Ｖｃｃを、第２制御電圧ＴＳとして０Ｖを、第３制御電圧ＴＷＬとして所定のプログラム電圧Ｖｐｇｍを、ウェル電圧ＶＣＰＷＥＬＬとして０Ｖを、第４制御電圧Ｔｄｌｄとして電源電圧Ｖｃｃをそれぞれ印加する。この際、アドレス信号ＡＤｘ及び選択信号ＳＥＬも印加する。

一方、このようなフラッシュメモリセルＭ２１の状態を読み出すためには、第１制御電圧ＴＤ、第２制御電圧ＴＳ及び第３制御電圧ＴＷＬとして、それぞれ電源電圧Ｖｃｃを印加し、ウェル電圧ＶＣＰＷＥＬＬとして０Ｖを印加し、第４制御電圧Ｔｄｌｄとして０Ｖを印加する。この際、アドレス信号ＡＤｘ及び選択信号ＳＥＬも印加する。

このようなフラッシュメモリセルＭ２１のプログラム、消去及び読出のための電圧印加条件を［表１］に示す。

次に、フラッシュメモリセルブロック２４が選択されていない場合の駆動方法を説明する。

第１〜第３アドレス入力端子から入力されるアドレス信号ＡＤｘがロー状態で印加されると、第１ＮＡＮＤゲート２０１は、これらを否定論理積演算してハイ状態の信号を出力する。ところで、フラッシュメモリセルＭ２１が消去状態を維持していると、ハイ状態を維持する第１ＮＡＮＤゲート２０１の出力信号は、第１ＮＭＯＳトランジスタＮ２１、フラッシュメモリセルＭ２１及び第２ＮＭＯＳトランジスタＮ２２を介して第１ノードＱ２１に供給され、第１ノードＱ２１はハイ状態を維持する。ハイ状態を維持する第１ノードＱ２１の出力信号及びブロックを選択しないためハイ状態で印加される選択信号ＳＥＬをＮＯＲゲート２０２が入力として否定論理和演算することにより、ロー状態のブロック選択信号Ｂ＿Ｓｅｌを出力する。

一方、ブロックを選択し、第１〜第３アドレス入力端子からのアドレス信号ＡＤｘがハイ状態で印加されると、第１ＮＡＮＤゲート２０１は、これらを否定論理積演算してロー状態の信号を出力する。ところで、フラッシュメモリセルＭ２１が消去状態を維持していると、第１ノードＱ２１は第１ＮＭＯＳトランジスタＮ２１、フラッシュメモリセルＭ２１及び第２ＮＭＯＳトランジスタＮ２２を介して接地端子Ｖｓｓに電流経路が設定されるが、第１ＰＭＯＳトランジスタＰ２１を介して印加される電流より接地端子Ｖｓｓにパスされる電流がさらに多くなるので、第１ノードＱ２１はロー状態の電位を維持することになる。ところが、選択信号ＳＥＬがハイ状態で印加されると、ＮＯＲゲート２０２はロー状態のブロック選択信号Ｂ＿Ｓｅｌを出力する。選択信号ＳＥＬは、ブロックを選択して回路が駆動される場合、ロー状態で印加されるが、そうでない場合、ハイ状態で印加される。

また、第１〜第３アドレス入力端子ＡＤｘから入力されるアドレス信号に関係なくフラッシュメモリセルＭ２１がプログラム状態を維持すると、フラッシュメモリセルＭ２１は、ゲート端子に電源電圧Ｖｃｃが印加されてもターンオフされるので、第１ＰＭＯＳトランジスタＰ２１を介して電源電圧Ｖｃｃが第１ノードＱ２１に供給され、第１ノードＱ２１はハイ状態を維持する。第１ノードＱ２１がハイ状態を維持するため、選択信号ＳＥＬがハイ状態或いはロー状態で印加されても、ＮＯＲゲート２０２はロー状態のブロック選択信号Ｂ＿Ｓｅｌを出力する。

ロー状態のブロック選択信号Ｂ＿Ｓｅｌとクロック信号Ｃｌｋを入力とした第２ＮＡＮＤゲート２０３は、クロック信号Ｃｌｋに関係なくハイ状態の信号を出力する。したがって、第１キャパシタＣ２１と第２キャパシタＣ２２は充電動作がなく、ブロック選択信号Ｂ＿Ｓｅｌはロー状態なので、第２ノードＱ２２が第１ＮＭＯＳトランジスタＮ２１を介して０Ｖになって、スイッチング部２３の第７〜第９ＮＭＯＳトランジスタＮ２７〜Ｎ２９はターンオフされる。一方、ロー状態で印加されるブロック選択信号Ｂ＿Ｓｅｌが第２インバータＩ２２を介してハイ状態に反転され、この電位によって第１０ＮＭＯＳトランジスタＮ３０がターンオンされ、選択されていないブロックのゲートセレクトラインに電圧Ｖ＿ＧＳＬ’が供給される。

次に、フラッシュメモリセルブロック２４が選択される場合の駆動方法を説明する。

ブロックを選択し、第１〜第３アドレス入力端子ＡＤｘからのアドレス信号がハイ状態で印加されると、第１ＮＡＮＤゲート２０１は、これらを否定論理積演算してロー状態の信号を出力する。この際、フラッシュメモリセルＭ２１は消去された状態を維持しなければならないため、第１ノードＱ２１は第１ＮＭＯＳトランジスタＮ２１、フラッシュメモリセルＭ２１及び第２ＮＭＯＳトランジスタＮ２２を介して接地端子Ｖｓｓに電流経路が設定されるが、第１ＰＭＯＳトランジスタＰ２１を介して印加される電流より接地端子Ｖｓｓにパスされる電流がさらに多くなるので、第１ノードＱ２１はロー状態の電位を維持することになる。ロー状態を維持する第１ノードＱ２１の電位及びブロックを選択するとロー状態で印加される選択信号ＳＥＬを入力としたＮＯＲゲート２０２は、ハイ状態の信号を出力する。ハイ状態のブロック選択信号Ｂ＿Ｓｅｌとクロック信号Ｃｌｋを入力とした第２ＮＡＮＤゲート２０３は、クロック信号Ｃｌｋの反転された信号を出力する。また、第１キャパシタＣ２１と第２キャパシタＣ２２は充電と放電を繰り返し行って第２ノードＱ２２をＶｐｐより高い電位に作る。そして、第４ＮＭＯＳトランジスタＮ２４によって第２ノードＱ２２が所定の電位（Ｖｐｐ＋Ｖｔ）を維持することになって、第３ＮＭＯＳトランジスタＮ２３は、ターンオフされる。したがって、第２ノードＱ２２の電位によってスイッチング部２３の第７〜第９ＮＭＯＳトランジスタＮ２７〜Ｎ２９がターンオンされて、フラッシュメモリセルブロック２４のゲートセレクトラインに所定の電圧Ｖ＿ＧＳＬが、ワードラインに所定の電圧Ｖ＿ＷＬが、ソースセレクトラインに所定の電圧Ｖ＿ＳＳＬがそれぞれ印加される。一方、ハイ状態で印加されるブロック選択信号Ｂ＿Ｓｅｌが第２インバータＩ２２を介してロー状態に反転され、この電位によって第１０ＮＭＯＳトランジスタＮ３０がターンオンされることにより、選択されていないブロックにはゲートセレクトラインに電圧Ｖ＿ＧＳＬ’が供給されない。

このように構成及び駆動されるこの発明に係るフラッシュメモリ装置の選択回路は、不良ブロックが発生してそのブロックに所定の電圧を印加しない場合、そのブロックに該当するフラッシュメモリセル２１をプログラムすればよい。これにより、アドレス信号に関係なく、第１ノードＱ２１がハイ状態を維持し、ブロックが選択されていない時と同一の動作によって不良ブロックを選択しないようになる。

従来のフラッシュメモリ装置のブロック選択回路の回路図である。この発明に係るフラッシュメモリ装置のブロック選択回路の回路図である。

符号の説明

１１、２１選択部
１２、２２高電圧ポンピング部
１３、２３スイッチング部
１４、２４フラッシュメモリセルブロック

Claims

所定の電圧条件によって書込み及び消去が可能なフラッシュメモリセルを含み、アドレス信号、選択信号及びフラッシュメモリセルの状態に応じてブロック選択信号を出力する選択部と、
前記ブロック選択信号及びクロック信号に応じて所定の高電圧を維持する信号を出力する高電圧ポンピング部と、
前記高電圧ポンピング部の出力信号に応じてフラッシュメモリセルブロックのゲートセレクトライン、ワードライン及びソースセレクトラインに所定のバイアスを印加するスイッチング部と
を備えてなるフラッシュメモリ装置のブロック選択回路。
請求項１に記載のフラッシュメモリ装置のブロック選択回路において、
前記選択部は、
多数のアドレス信号を論理演算するための第１論理手段と、
ゲート電圧及びウェル電圧に応じて書込み、消去又は読出し動作を行うフラッシュメモリセルと、
前記第１論理手段と前記フラッシュメモリセルのドレイン端子との間に接続され、前記フラッシュメモリセルのドレイン端子の電位を調節する第１ＮＭＯＳトランジスタと、
電源端子と出力端子との間に接続され、前記出力端子に電源電圧を供給するＰＭＯＳトランジスタと、
前記フラッシュメモリセルのソース端子と前記出力端子との間に接続され、前記フラッシュメモリセルのソース端子の電位を調節する第２ＮＭＯＳトランジスタと、
前記出力端子の電位と選択信号を論理演算して前記ブロック選択信号を出力する第２論理手段とを含んでなる
ことを特徴とするブロック選択回路。
請求項２に記載のフラッシュメモリ装置のブロック選択回路において、
前記フラッシュメモリセルを消去するために、前記第１ＮＭＯＳトランジスタのゲート端子、前記第２ＮＭＯＳトランジスタのゲート端子及び前記フラッシュメモリセルのゲート端子にそれぞれ０Ｖを印加し、前記フラッシュメモリセルのウェルに所定の消去電圧を印加し、前記ＰＭＯＳトランジスタのゲート端子に電源電圧を印加する
ことを特徴とするブロック選択回路。
請求項２に記載のフラッシュメモリ装置のブロック選択回路において、
前記フラッシュメモリセルに書き込むために、前記第１ＮＭＯＳトランジスタのゲート端子に電源電圧を、前記第２ＮＭＯＳトランジスタのゲート端子に０Ｖを、前記フラッシュメモリセルのゲート端子に所定の書込み電圧を、前記フラッシュメモリセルのウェルに０Ｖを、前記ＰＭＯＳトランジスタのゲート端子に電源電圧をそれぞれ印加する
ことを特徴とするブロック選択回路。
請求項２に記載のフラッシュメモリ装置のブロック選択回路において、
前記フラッシュメモリセルを読み出すために、前記第１ＮＭＯＳトランジスタのゲート端子、前記第２ＮＭＯＳトランジスタのゲート端子及び前記フラッシュメモリセルのゲート端子にそれぞれ電源電圧を印加し、前記フラッシュメモリセルのウェル及び前記ＰＭＯＳトランジスタのゲート端子にそれぞれ０Ｖを印加する
ことを特徴とするブロック選択回路。
請求項１又は２に記載のフラッシュメモリ装置のブロック選択回路において、
前記フラッシュメモリセルは、初期消去状態を維持し、前記フラッシュメモリセルブロックのいずれか一つを不良処理する場合、前記不良処理するフラッシュメモリセルブロックに該当するアドレスが印加されるフラッシュメモリセルをプログラムする
ことを特徴とするブロック選択回路。
請求項２に記載のフラッシュメモリ装置のブロック選択回路において、
前記第１論理手段はＮＡＮＤゲートである
ことを特徴とするブロック選択回路。
請求項２に記載のフラッシュメモリ装置のブロック選択回路において、
前記第２論理手段はＮＯＲゲートである
ことを特徴とするブロック選択回路。