TWI451440B - 字元線解碼器電路裝置及方法 - Google Patents

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Description

字元線解碼器電路裝置及方法
本發明係關於一種記憶體的x解碼器。
在例如是快閃記憶體的非揮發記憶裝置中，抹除操作係藉由施加負電壓於記憶胞的字元線與半導體主體之間而進行。舉例而言，施加一負電壓至閘極及一正電壓或或地至半導體主體。
不幸的是，施加一負電壓至單一字元線是不普通的。因此，通常是藉由施加一負電壓至記憶胞的整個區段之所有字元線而在一單一抹除操作中將記憶胞的整個區段皆抹除。
而將前解碼器通過一通過電晶體及交互耦接的反向器/栓鎖器與字元線連接也是常見的手段。然而，此方案在低電壓應用時會產生問題，因為中間的通過電晶體導致臨界電壓在前解碼器輸出與栓鎖器之間的下降。低電壓應用的操作電壓範圍原本就即為有限，如果因為電晶體臨界電壓下降而再損失一部分電壓的話會對記憶體的性能產生不良的影響，特別是在與字元線連接的栓鎖器。
本發明之一實施例為提供一種記憶體積體電路裝置。許多如此的實施例中允許選取一單一字元線而不是整個區段的字元線以具有抹除電壓。傳統的抹除操作係不會在一特定的記憶位置而必須在實體連續的記憶位置之整個區段進行。
此記憶體積體電路裝置具有複數個解碼器電路控制複數條字元線。該複數個解碼器電路處理字元線位址以辨識具有一特殊性之個別字元線，該複數條字元線之一子集以進行一抹除操作於該複數條字元線之該子集。此子集可以是一單一字元線或是區段字元線中的某些字元線。
此解碼器電路包括一輸入及輸出，及複數條平行的電性路徑。此解碼器的輸入接收一字元線位址。解碼器的輸出控制一單一字元線，通常是經由例如是反向器的字元線驅動器。複數條平行的電性路徑包含一第一平行路徑及一第二平行路徑，其中第一平行路徑及第二平行路徑兩者皆由字元線位址控制以決定該輸出的一值。
本發明之另一實施例為提供一種記憶體積體電路裝置。許多如此的實施例中允許選取一單一字元線而不是整個區段的字元線以具有抹除電壓。以下的實施例消除電壓損失的原因，以增加低電壓應用的可行性。
此記憶積體電路，由複數個參考電壓提供電源，該複數個參考電壓包括一第一參考電壓與一第二參考電壓。該記憶積體電路包括複數個解碼器電路控制複數條字元線。該複數個解碼器電路處理字元線位址以辨識具有一特殊性之個別字元線，該複數條字元線之一子集以進行一抹除操作於該複數條字元線之該子集。
此解碼器電路包括一輸入及輸出，及一內部節點。此解碼器的輸入接收一字元線位址。解碼器的輸出控制一單一字元線。此內部節點由字元線位址控制以決定該輸出的一值。此內部節點具有一介於第一參考電壓與第二參考電壓之間的一範圍。
本發明之另一實施例為提供一種記憶體積體電路裝置。該記憶積體電路包括複數個解碼器電路控制複數條字元線。該複數個解碼器電路處理字元線位址以辨識具有一特殊性之個別字元線，該複數條字元線之一子集以進行一抹除操作於該複數條字元線之該子集。如此自複數條字元線辨識出欲被抹除的字元線。如此可以較傳統的抹除技術需要在單一抹除操作中抹除記憶體中多重的連續字元線提供顯著的改進。
複數個解碼器電路之一解碼器電路包括一反向器及邏輯。此反向器具有一輸入及一輸出控制一字元線以進行一抹除操作。一電壓範圍係在該第一參考電壓與該第二參考電壓之間。參考電壓的範例可以是一供應電壓或是地。在某些實施例中，如此寬的電壓範圍可以避免輸入端的臨界電壓因為前級造成的下降而限制了輸入的電壓範圍。
此解碼器的邏輯係由一字元線位址控制以決定於該抹除操作時該反向器之該輸入的一值。此邏輯的一個典型範例為一具有布林邏輯閘的組合邏輯。
在許多不同的實施例中，該邏輯包括，為該些反向器之一反向器，介於一反向器決定性節點與該第一參考電壓之間的複數條電性路徑，該複數條電性路徑於該抹除操作時由該字元線位址控制，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值。在某些實施例中，該反向器決定性節點是該反向器的輸入，或是決定該反向器輸入的其他節點。在一些實施例中，該複數條電性路徑是一個或多個電晶體具有在該反向器決定性節點與第一參考電壓之間的電流路徑。(平行的)不同路徑上之電晶體由不同信號來開啟以執行不同信號之間的反或操作。(串聯的)相同路徑上之電晶體由不同信號來開啟以執行不同信號之間的反及操作。
在一實施例中，該複數條電性路徑於該抹除操作時關閉控制選取該字元線進行該抹除操作之該解碼器電路。如此具有不會將反向器的輸入帶到第一參考電壓的效應，使得當第一參考電壓是低準位或是地時，反向器的輸出是低準位或是地。
在一實施例中，該複數條電性路徑的至少一者於該抹除操作時開啟，以在進行該抹除操作時控制未被選取字元線之該解碼器電路。如此具有會將反向器的輸入帶到第一參考電壓的效應，使得當第一參考電壓是低準位或是地時，反向器的輸出是高準位。
在一實施例中，該複數條電性路徑包括至少一第一電性路徑及一第二電性路徑。此第一電性路徑於該抹除操作時開啟，以在進行該抹除操作時控制未被選取字元線之該解碼器電路。此第二電性路徑於一程式化操作時開啟控制選取該字元線進行該程式化操作之該解碼器電路，且於一讀取操作時開啟控制選取該字元線進行該讀取操作之該解碼器電路。
不同的實施例中包括，對該些反向器之一反向器，除了該複數條電性路徑之外，額外的一條電性路徑介於反向器決定性節點與該第二參考電壓之間。在一實施例中，該條額外的電性路徑於該抹除操作時開啟而不管具有一目前容量的該字元線位址是較該複數條電性路徑更弱。在另一實施例中，該條額外的電性路徑於該抹除、程式化及讀取操作時開啟而不管具有一目前容量的該字元線位址是較該複數條電性路徑更弱。如此”總是開啟”的電性路徑是一”總是開啟”的電晶體其是很弱地開啟，或是其他若電流容量趨向偏壓此反向器決定性節點至該第二參考電壓。然而，因為該條額外的電性路徑很弱，該複數條電性路徑的某些條可以壓過此額外的電性路徑，且偏壓此反向器決定性節點至該第一參考電壓。
在某些實施例中，包括複數個預解碼器電路由該字元線位址控制，且控制該複數個解碼器電路的該邏輯。在一實施例中，該複數個預解碼器電路更包含由該字元線位址的子集控制之額外邏輯，其在該複數個解碼器電路之間變動。
本發明之另一實施例為提供一種記憶體積體電路裝置。此積體電路裝置由複數個參考電壓提供電源，該複數個參考電壓包括一第一參考電壓與一第二參考電壓。該記憶積體電路包括複數個解碼器電路控制複數條字元線，及一記憶胞陣列，由該複數條字元線控制，如此該字元線位址可以辨識該複數條字元線中施加的一個別字元線。
本發明之另一實施例為提供一種操作記憶裝置之方法。此方法包括對一記憶積體電路進行處理的步驟，該記憶積體電路具有複數條字元線及複數個字元線位址。此處理的步驟包括辨識具有一特殊性之個別字元線，該複數條字元線之一子集以進行一抹除操作於該複數條字元線之該子集。此處理的步驟也包括決定該些反向器之該輸入的該值，其具有輸出控制自該複數條字元線之字元線以進行該抹除操作，其中該些反向器之該輸入的一電壓範圍係在該第一參考電壓與該第二參考電壓之間。此處理的步驟還包括響應該處理，該些反向器之該輸出控制該字元線以進行該抹除操作。
在不同的實施例中，此處理的步驟包括，響應該些字元線位址的一字元線位址，對該些反向器之一反向器控制，介於該反向器之一反向器決定性節點與該第一參考電壓之間的複數條電性路徑，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值。
在一實施例中，此處理的步驟包括於該抹除操作時關閉該複數條電性路徑以為所選取之一字元線進行該抹除操作時控制該反向器。
在一實施例中，此處理的步驟包括於該抹除操作時開啟該複數條電性路徑至少一者以為未選取之一字元線進行該抹除操作時控制該反向器。
在一實施例中，此處理的步驟包括於該抹除操作時開啟該複數條電性路徑之一第一電性路徑以為未選取之一字元線進行該抹除操作時控制該反向器，以及於該程式化操作時開啟該複數條電性路徑之一第二電性路徑以為該所選取之字元線進行該程式化操作時控制該反向器，且於一讀取操作時為該所選取之字元線進行該讀取操作時控制該反向器。
在一實施例中，此處理的步驟包括開啟一電性路徑介於該反向器決定性節點與該第二參考電壓之間，該條電性路徑於該抹除操作時開啟而不管具有一目前容量的該字元線位址是較該複數條電性路徑更弱。
在一實施例中，此處理的步驟包括開啟一電性路徑介於該反向器決定性節點與該第二參考電壓之間，該條電性路徑於該抹除、程式化及讀取操作開啟而不管具有一目前容量的該字元線位址是較該複數條電性路徑更弱。
在一實施例中，此處理的步驟包括處理複數個預解碼器電路中的該些字元線位址。
在一實施例中，其中該輸入的該電壓範圍係在該第一參考電壓與該第二參考電壓之間，在其中該輸入不會有自前級電路限制該輸入之該電壓範圍所造成的臨界電壓下降。
此處所描述之技術也包括熟知此技藝人士由此揭露中可以思及的其他方法及裝置。
第1圖為本發明實施例之一X-解碼器的電路示意圖，其將一記憶體位址解碼至一記憶陣列的一字元線。
此X-解碼器電路會有在前解碼器輸出與經由一通過電晶體和交互耦接反相器/栓鎖器中的連接至字元線的栓鎖之間的臨界電壓下降問題。此方式同時會因為前解碼器在抹除一單一字元線的複雜化而產生問題。此栓鎖本身並沒有解碼電路，其導致將解碼的整個負擔移至此前解碼器電路中。
第2圖為本發明另一實施例之一X-解碼器的電路示意圖，其將一記憶體位址解碼至一記憶陣列的一字元線。
此X-解碼器具有不良的解碼能力，其需要在記憶胞此區段中的所有字元線而不是僅在記憶胞此區段中的所選取字元線上施加一負電壓。
第3圖為顯示自一列位址信號線至一記憶陣列的字元線之互連電路的簡要示意圖。
此列位址信號係由列位址信號線302承載至改良的前解碼器304。此前解碼器304傳送部份解碼的字元線位址信號至改良的解碼器306。最後，此改良的解碼器306選取或不選取非揮發記憶陣列310中的特定字元線308。
第4圖為本發明實施例之一改良的X-解碼器的電路示意圖，其將一記憶體位址解碼至一記憶體字元線。
與第2圖中的解碼器電路設計相較，增加了一個額外的電晶體。此額外的電晶體可以具有一相對小的尺寸。
在正常的解碼中，接收信號XA和XB的電晶體係作為一反及閘(XA NAND XB)。在抹除模式時，接收信號XB和XAB(XAbar)的電晶體係作為一反或閘(XB NOR XAB)。
接收信號XA、XB和XAB的電晶體必須在正供應電壓Vdd和負電壓(例如作為抹除之用)之間切換。此標記”B”或是”bar”代表此信號的反相。
接收信號XAB的電晶體僅在抹除模式下工作。
信號XB在抹除模式下對一選取字元線的解碼器是負的，而信號XB在讀取或是程式化模式下對一選取字元線的解碼器是正的。此前解碼器在此實施例中具有不同的極性。
因為接收信號XA、XB和XAB的電晶體之安排，在不同的實施例中，第4圖的解碼器電路可以選取一區段中的一字元線以接收負電壓，或是一區段中的多條字元線可以接收一負電壓。以下的表中顯示讀取、程式化及模除操作時信號XA、XB和XAB的值。
接收偏壓”BIAS”信號的電晶體控制通過電晶體MP2的電流。此電流可以拉升節點N1，且然後WL的電壓變成低準位。
當此位元線WL被選取，電晶體MN2和MN3開啟，拉降節點N1，且然後WL的電壓變成高準位。
電晶體MN2總是(弱)開啟，且導致一”戰鬥電流”於電晶體MP2、MN2和MN3之中。當電晶體MN2和MN3開啟時，因為電晶體MN2和MN3是較強和較大的，雖然電晶體MN2總是開啟的，此節點N1被拉降。
在讀取模式時，因為一最大讀取時間之讀取速度限制，此”戰鬥電流”是較大的。然而，在抹除模式時，此”戰鬥電流”是較小的。因為抹除並不是高速操作，接收XAB信號的電晶體MN4可以是非常小。
第5圖是第4圖的改良解碼器電路之輸入/輸出信號在讀取操作與程式化操作時的電壓與時間軌跡之範例示意圖，其包括一選取字元線及一非選取字元線的X-解碼器。
第6圖是第4圖的改良解碼器電路之輸入/輸出信號在抹除操作時的電壓與時間軌跡之範例示意圖，其包括一選取字元線及一非選取字元線的X-解碼器。
第7圖是第4圖的改良解碼器電路之前解碼器在抹除操作時的之範例示意圖，其產生解碼器電路的輸入信號。
第8圖是第4圖的改良解碼器電路之額外前解碼器在抹除操作時的之範例示意圖，其產生解碼器電路的輸入信號。
在第7及第8圖中，信號A0~A3是輸入位址，且信號AB0~AB3是信號A0~A3的反相版本。
第9圖顯示一具有改良解碼器電路之記憶體積體電路的簡要方塊示意圖。
一字元線解碼器1001與複數條沿著此記憶陣列1000列方向上排列的字元線1002耦接，且與其電性接觸。一位元線(行)解碼器及驅動器1003與複數條沿著此記憶陣列1000行方向上排列的位元線1004耦接且與其電性接觸，以自此記憶陣列1000的記憶胞中讀取資料或寫入資料至。位址由匯流排1005提供至字元線解碼器1001及位元線解碼器1003。在方塊1006中的感測放大器及資料輸入結構，包括讀取、程式化及抹除模式的電流源，經由匯流排1007與位元線解碼器1003耦接。資料係由積體電路1050上的輸入/輸出埠透過資料輸入線1011傳送至方塊1006之資料輸入結構。資料係由方塊1006中的感測放大器，透過資料輸出線1015，傳送至積體電路1050上的輸入/輸出埠或其他積體電路1050內或外之資料目的地。狀態機構及改良的時鐘電路係位於電路1009內，以控制調整偏壓供應電壓1008。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
302．．．列位址信號線
304．．．改良的前解碼器
306．．．改良的解碼器
308．．．字元線
310．．．記憶陣列
1050．．．積體電路
1000．．．非揮發記憶陣列
1001．．．改良的解碼器
1002．．．字元線
1003．．．行解碼器
1004．．．位元線
1005、1007．．．匯流排
1006．．．感測放大器/資料輸入結構
1008．．．調整偏壓供應電壓
1009．．．程式化、抹除及讀取偏壓調整狀態機構
1011．．．資料輸入線
1015．．．資料輸出線
第1圖為本發明實施例之一X-解碼器的電路示意圖，其將一記憶體位址解碼至一記憶陣列的一字元線。
第2圖為本發明另一實施例之一X-解碼器的電路示意圖，其將一記憶體位址解碼至一記憶陣列的一字元線。
第3圖為顯示自一列位址信號線至一記憶陣列的字元線之互連電路的簡要示意圖。
第4圖為本發明實施例之一改良的X-解碼器的電路示意圖，其將一記憶體位址解碼至一記憶體字元線。
第5圖是第4圖的改良解碼器電路之輸入/輸出信號在讀取操作與程式化操作時的電壓與時間軌跡之範例示意圖，其包括一選取字元線及一非選取字元線的X-解碼器。
第6圖是第4圖的改良解碼器電路之輸入/輸出信號在抹除操作時的電壓與時間軌跡之範例示意圖，其包括一選取字元線及一非選取字元線的X-解碼器。
第7圖是第4圖的改良解碼器電路之前解碼器在抹除操作時的之範例示意圖，其產生解碼器電路的輸入信號。
第8圖顯示額外的前解碼器在抹除操作時的之範例示意圖，其產生第4圖中的改良X解碼器電路之輸入信號。
第9圖顯示一具有改良解碼器電路之記憶體積體電路的簡要方塊示意圖。

Claims (17)

  1. 一種記憶裝置，包括：一記憶積體電路，包括：複數個解碼器電路控制複數條字元線，該複數個解碼器電路處理字元線位址以辨識具有一特殊性之個別字元線，該複數條字元線之一子集以進行一抹除操作於該複數條字元線之該子集，複數個解碼器電路之一解碼器電路包括：一反向器，具有一輸入及一輸出控制一字元線以進行該抹除操作，其中該輸入的一電壓範圍係在一第一參考電壓與一第二參考電壓之間；邏輯，由一字元線位址控制以決定於該抹除操作時該反向器之該輸入的一值，其中，該邏輯包括：介於一反向器決定性節點及該第一參考電壓之間的複數條電性路徑，該等複數條電性路徑於該抹除操作時藉由該字元線位址所控制，該反向器決定性節點決定該反向器的該輸入的該值，包括：該等複數條電性路徑中的一第一電性路徑於該抹除操作時被開啟，用於在進行該抹除操作時控制未被選取字元線之該解碼器電路；以及該等複數條電性路徑的一第二電性路徑於一程式化操作時開啟以控制選取該字元線進行該程式化操作之該解碼器電路，且於一讀取操作時開啟以控制選取該字元線進行該讀取操作之該解碼器電路。
  2. 如申請專利範圍第1項所述之記憶裝置，其中該邏輯包括，為該些反向器之一反向器：介於該反向器決定性節點與該第一參考電壓之間的該等複數條電性路徑，該複數條電性路徑於該抹除操作時由該字元線位址控制，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值。
  3. 如申請專利範圍第1項所述之記憶裝置，其中該邏輯包括，為該些反向器之一反向器：介於該反向器決定性節點與該第一參考電壓之間的該等複數條電性路徑，該複數條電性路徑於該抹除操作時由該字元線位址控制，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值，該複數條電性路徑於該抹除操作時關閉控制選取該字元線進行該抹除操作之該解碼器電路。
  4. 如申請專利範圍第1項所述之記憶裝置，其中該邏輯包括，為該些反向器之一反向器：介於該反向器決定性節點與該第一參考電壓之間的該等複數條電性路徑，該複數條電性路徑於該抹除操作時由該字元線位址控制，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值，該複數條電性路徑的至少一者於該抹除操作時開啟，以在進行該抹除操作時控制未被選取字元線之該解碼器電路。
  5. 如申請專利範圍第1項所述之記憶裝置，其中該邏輯包括，為該些反向器之一反向器：介於該反向器決定性節點與該第一參考電壓之間的該等複數條電性路徑，該等複數條電性路徑於該抹除操作時由該字 元線位址控制，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值；介於該反向器決定性節點與該第二參考電壓之間的一條電性路徑，該條電性路徑於該抹除操作時開啟而不管該字元線位址所具有的電流容量是較該複數條電性路徑更弱。
  6. 如申請專利範圍第1項所述之記憶裝置，其中該積體電路更包括：複數個預解碼器電路由該字元線位址控制，且控制該複數個解碼器電路的該邏輯。
  7. 如申請專利範圍第1項所述之記憶裝置，其中該積體電路更包括：複數個預解碼器電路由該字元線位址控制，且控制該複數個解碼器電路的該邏輯，其中該複數個預解碼器電路包含由該字元線位址的子集控制之額外邏輯，其在該複數個解碼器電路之間變動。
  8. 如申請專利範圍第1項所述之記憶裝置，其中該輸入的該電壓範圍係在該第一參考電壓與該第二參考電壓之間，在其中該輸入不會有自前級電路限制該輸入之該電壓範圍所造成的臨界電壓下降。
  9. 一種記憶裝置，包括：一記憶積體電路，由複數個參考電壓提供電源，該複數個參考電壓包括一第一參考電壓與一第二參考電壓，該記憶積體電路包括：複數個解碼器電路控制複數條字元線，該複數個解碼器電路處理字元線位址以辨識具有一特殊性之個別字元線，該 複數條字元線之一子集以進行一抹除操作於該複數條字元線之該子集，複數個解碼器電路之一解碼器電路包括：一反向器，具有一輸入及一輸出控制一字元線以進行一抹除操作，其中該輸入的一電壓範圍係在該第一參考電壓與該第二參考電壓之間；以及邏輯，包括：介於一反向器決定性節點及該第一參考電壓之間的複數條電性路徑，該等複數條電性路徑於該抹除操作時藉由該字元線位址所控制，該反向器決定性節點決定該反向器的該輸出的該值；介於該反向器決定性節點及該第二參考電壓之間的一電性路徑，該條電性路徑於該抹除操作、程式化操作及讀取操作時開啟而不管具有一電流容量的該字元線位址是較該複數條電性路徑更弱；以及一記憶胞陣列，由該複數條字元線控制，如此該字元線位址可以辨識該複數條字元線中施加的一個別字元線。
  10. 一種操作記憶裝置之方法，包括：對一記憶積體電路進行處理，該記憶積體電路具有複數條字元線及複數個字元線位址，包括：辨識具有一特殊性之個別字元線，該複數條字元線之一子集以進行一抹除操作於該複數條字元線之該子集；以及決定複數個反向器之該輸入的該值，該等反向器具有輸出控制自該複數條字元線之字元線以進行該抹除操作，其中該些反向器之該輸入的一電壓範圍係在一第一參考電壓與一第二參考電壓之間；以及 響應該處理，該些反向器之該輸出控制該字元線以進行該抹除操作，其中該處理包括：響應該些字元線位址的一字元線位址，對該些反向器之一反向器控制，介於該反向器之一反向器決定性節點與該第一參考電壓之間的複數條電性路徑，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值，包括：於該抹除操作時開啟該複數條電性路徑之一第一電性路徑以為未選取之一字元線進行該抹除操作時控制該反向器；以及於該程式化操作時開啟該複數條電性路徑之一第二電性路徑以為該所選取之字元線進行該程式化操作時控制該反向器，且於一讀取操作時為該所選取之字元線進行該讀取操作時控制該反向器。
  11. 如申請專利範圍第10項所述之方法，其中該處理包括：響應該些字元線位址的一字元線位址，對該些反向器之一反向器控制，介於該反向器之一反向器決定性節點與該第一參考電壓之間的複數條電性路徑，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值。
  12. 如申請專利範圍第10項所述之方法，其中該處理包括：響應該些字元線位址的一字元線位址，對該些反向器之一反向器控制，介於該反向器之一反向器決定性節點與該第一參考電壓之間的複數條電性路徑，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值，包括：於該抹除操作時關閉該複數條電性路徑以為所選取之一字元線進行該抹除操作時控制該反向器。
  13. 如申請專利範圍第10項所述之方法，其中該處理包括： 響應該些字元線位址的一字元線位址，對該些反向器之一反向器控制，介於該反向器之一反向器決定性節點與該第一參考電壓之間的複數條電性路徑，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值，包括：於該抹除操作時開啟該複數條電性路徑至少一者以為未選取之一字元線進行該抹除操作時控制該反向器。
  14. 如申請專利範圍第10項所述之方法，其中該處理包括：響應該些字元線位址的一字元線位址，對該些反向器之一反向器控制，介於該反向器之一反向器決定性節點與該第一參考電壓之間的複數條電性路徑，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值，包括：開啟一電性路徑介於該反向器決定性節點與該第二參考電壓之間，該條電性路徑於該抹除操作時開啟而不管具有一目前容量的該字元線位址是較該複數條電性路徑更弱。
  15. 如申請專利範圍第10項所述之方法，其中該處理包括：響應該些字元線位址的一字元線位址，對該些反向器之一反向器控制，介於該反向器之一反向器決定性節點與該第一參考電壓之間的複數條電性路徑，該反向器決定性節點決定於該抹除操作時該反向器之該輸入的該值，包括：開啟一電性路徑介於該反向器決定性節點與該第二參考電壓之間，該條電性路徑於該抹除、程式化及讀取操作開啟而不管具有一目前容量的該字元線位址是較該複數條電性路徑更弱。
  16. 如申請專利範圍第10項所述之方法，其中該處理包括：處理複數個預解碼器電路中的該些字元線位址。
  17. 如申請專利範圍第10項所述之方法，其中該輸入的該電壓範圍係在該第一參考電壓與該第二參考電壓之間，在其中該輸入不會有自前級電路限制該輸入之該電壓範圍所造成的臨界電壓下降。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI425236B (zh) * 2012-05-11 2014-02-01 Univ Nat Chiao Tung 臨界電壓量測裝置
CN111192621B (zh) * 2018-11-14 2024-08-23 长鑫存储技术有限公司 字线控制方法、字线控制电路装置以及半导体存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5999456A (en) * 1995-07-31 1999-12-07 Stmicroelectronics S.R.L. Flash EEPROM with controlled discharge time of the word lines and source potentials after erase
TW479356B (en) * 2001-01-12 2002-03-11 Taiwan Semiconductor Mfg Circuit for performing the erasing procedure onto reference cell array of the split-gate flash memory device
US6621743B2 (en) * 2001-04-27 2003-09-16 Oki Electric Industry Co., Ltd. Word-line driving circuit with reduced current leakage
TW200539188A (en) * 2004-05-17 2005-12-01 Taiwan Semiconductor Mfg Wordline decoder and memeory device
EP1622163A1 (en) * 2004-07-28 2006-02-01 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device and read method
TW200710853A (en) * 2005-07-06 2007-03-16 Spansion Llc Method for programming a memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2835215B2 (ja) * 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置
EP0961289B1 (en) * 1991-12-09 2002-10-02 Fujitsu Limited Flash memory with improved erasability and its circuitry
US5521867A (en) * 1993-12-01 1996-05-28 Advanced Micro Devices, Inc. Adjustable threshold voltage conversion circuit
US5677875A (en) * 1995-02-28 1997-10-14 Nec Corporation Non-volatile semiconductor memory device configured to minimize variations in threshold voltages of non-written memory cells and potentials of selected bit lines
EP0979489B1 (en) * 1997-12-05 2004-10-06 Macronix International Co., Ltd. Memory driver with variable voltage modes
US6104665A (en) * 1998-12-04 2000-08-15 Macronix International Co., Ltd. Enhanced word line driver to reduce gate capacitance for low voltage applications
US6535430B2 (en) * 2000-02-16 2003-03-18 Halo, Inc. Wordline decoder for flash memory
JP2001297583A (ja) * 2000-04-13 2001-10-26 Mitsubishi Electric Corp 半導体記憶装置
JP2004348815A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置のドライバ回路及び携帯電子機器
KR100645046B1 (ko) * 2004-10-07 2006-11-10 삼성전자주식회사 불 휘발성 메모리 장치의 행 디코더 회로
ITMI20060220A1 (it) * 2006-02-09 2007-08-10 St Microelectronics Srl Seletrtore di riga con ridotta occupazione d'area per dispositivi di memoria a semiconduttore

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5999456A (en) * 1995-07-31 1999-12-07 Stmicroelectronics S.R.L. Flash EEPROM with controlled discharge time of the word lines and source potentials after erase
TW479356B (en) * 2001-01-12 2002-03-11 Taiwan Semiconductor Mfg Circuit for performing the erasing procedure onto reference cell array of the split-gate flash memory device
US6621743B2 (en) * 2001-04-27 2003-09-16 Oki Electric Industry Co., Ltd. Word-line driving circuit with reduced current leakage
TW200539188A (en) * 2004-05-17 2005-12-01 Taiwan Semiconductor Mfg Wordline decoder and memeory device
EP1622163A1 (en) * 2004-07-28 2006-02-01 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device and read method
TW200710853A (en) * 2005-07-06 2007-03-16 Spansion Llc Method for programming a memory device

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